KR101120047B1

KR101120047B1 - 단일 신호-차동 신호 변환기 및 변환 방법

Info

Publication number: KR101120047B1
Application number: KR1020070040340A
Authority: KR
Inventors: 박윤식
Original assignee: 삼성전자주식회사
Priority date: 2007-04-25
Filing date: 2007-04-25
Publication date: 2012-03-23
Also published as: US7633329B2; KR20080095613A; US20080265964A1; TW200913473A

Abstract

본 발명은 단일 신호-차동 신호 변환기 및 단일 신호-차동 신호 변환 방법을 공개한다. 본 발명의 단일 신호-차동 신호 변환기 및 단일 신호-차동 신호 변환 방법은 단일 입력 신호를 인가받아 반전하여 제1 노드로 반전 단일 입력 신호를 출력하는 제1 인버터, 상기 단일 입력 신호에 응답하여 제2 노드 및 제3 노드에 위상이 서로 반대인 제1 신호 및 반전 제1 신호를 발생하는 제1 차동 신호 발생부, 및 상기 반전 단일 입력 신호에 응답하여 상기 제2 노드 및 상기 제3 노드에 위상이 서로 반대인 제2 신호 및 반전 제2 신호를 발생하는 제2 차동 신호 발생부를 구비하여, 상기 제2 노드에 인가되는 상기 제1 신호 및 제2 신호를 위상 보간에 의해 병합하고, 상기 제3 노드에 인가되는 상기 반전 제1 신호 및 상기 반전 제2 신호를 위상 보간에 의해 병합하여 차동 신호를 출력하는 것을 특징으로 한다. 따라서, 본 발명의 단일 신호-차동 신호 변환기 및 단일 신호-차동 신호 변환 방법은 위상 보간 기법과 대칭 구조를 이용하여 스큐와 듀티 비 왜곡이 적은 차동 신호를 출력하므로 PVT 변화에 대응이 가능하고, 고속 동작을 지원할 수 있다.

Description

단일 신호-차동 신호 변환기 및 변환 방법{Single signal-to-differential signal converter and conversion method}

도1 은 종래의 단일 신호-차동 신호 변환기를 나타내는 일 예이다.

도2 는 종래의 단일 신호-차동 신호 변환기를 나타내는 다른 예이다.

도3 은 도2 의 단일 신호-차동 신호 변환기를 개선한 단일 신호-차동 신호 변환기를 나타내는 도면이다.

도4 는 본 발명의 단일 신호-차동 신호 변환기를 나타내는 도면이다.

도5 는 종래의 단일 신호-차동 신호 변환기와 본 발명의 단일 신호-차동 신호 변환기의 출력 파형을 나타내는 도면이다.

본 발명은 단일 신호-차동 신호 변환기(single signal-to-differential signal converter)에 관한 것으로서, 특히 위상 보간법을 이용한 단일 신호-차동 신호 변환기 및 단일 신호-차동 신호 변환 방법에 관한 것이다.

단일 신호-차동 신호 변환기는 단일 신호를 입력 신호로 인가받아 위상이 서로 반대인 두개의 차동 신호를 출력하는 장치로서, 위상 분할기(Phase Splitter), 위상 분주기 또는 위상 분리기 등으로 표현되기도 한다.

반도체 장치에는 많은 신호가 사용되고 있으며, 이 신호들은 필요에 따라서 단일 신호 또는 차동 신호로서 사용된다. 단일 신호를 사용하면 회로의 구성이 간단해지며, 저전력을 소모하는 장점이 있으므로 대부분의 반도체 장치에서 기본적인 신호는 단일 신호가 사용된다. 그러나 단일 신호는 신호의 레벨에 따라 소비하는 전류량을 변화하게 되고 전류양의 변화에 따라 전원을 공급하는 전원 라인의 인덕턴스(parasitic induntance)에 의해 유도 기전력(induced electromotive force)을 발생시킨다. 유도기전력은 일종의 노이즈로서 신호의 전압 마진과 시간 마진을 감소시켜 반도체 장치의 동작 속도를 제약한다.

이에 반하여 차동 신호는 전력 소모가 항상 일정하기 때문에 단일 신호를 사용하는 경우보다 노이즈를 줄일 수 있다. 그리고 차동 신호를 사용하게 되면 두 신호의 차이만을 증폭하는 차동 증폭기와 같은 회로를 이용하여 신호에서 노이즈를 제거하기에도 용이하다. 차동 신호는 파이프라인(pipeline)의 스위치를 제어하거나 더블 데이터 레이트 시그널링(double date rate signaling)을 제어하거나, 회로상의 전송 게이트(transmission gate)를 제어하는 등의 용도로 사용된다. 특히 DDR SDRAM (Double Data Rate SDRAM)과 같이 SDRAM 내부의 병렬 데이터를 동일한 출력 클록의 라이징 에지(rising edge)와 폴링 에지(falling edge)를 이용하여 샘플링 함으로써 출력 단자에 직렬 데이터를 전달하는 경우에 출력 클록을 차동 신호로 사용해야만 한다. 그러나 차동 신호는 동일한 기능의 신호를 2개를 사용하므로 전력 소모가 많다. 따라서 반도체 장치의 모든 신호를 차동 신호로 사용하면 전력 소모 가 너무 크기 때문에 일반적인 반도체 장치는 단일 신호를 기본적으로 사용하고, 차동 신호가 필요한 부분에서만 차동 신호를 생성하여 사용한다. 그러므로 반도체 장치는 차동 신호가 필요한 부분에 대하여 단일 신호를 차동 신호로 변환하는 단일 신호-차동 신호 변환기가 사용된다. 여기서 단일 신호와 차동 신호는 클록 신호나 데이터 신호 등의 모든 디지털 신호를 나타낸다.

단일 신호-차동 신호 변환기의 성능은 단일 신호-차동 신호 변환기가 사용되는 장치의 성능과 직결되며, 고속 동작 가능 여부, 스큐(skew), 신호의 기울기(slope), 듀티 비(duty rate), 저전력 소비, 레이아웃(layout) 면적 등으로 판단할 수 있다. 스큐는 단일 신호가 인가되어 출력 되는 차동 신호의 지연 시간차를 나타낸다. 단일 신호-차동 신호 변환기는 단일 신호를 인가받아 차동 신호로서 위상은 반대이고, 지연 시간은 동일한 두개의 출력 신호를 출력한다. 만약 두개의 출력 신호 사이의 지연시간에 차이인 스큐가 발생하게되면 각각의 출력 신호를 인가받아 동작하는 회로들 또한 동작 시점에 차이가 발생하게 되어 정상적인 동작을 하기 어렵다. 신호의 기울기는 차동 신호의 상승/하강 천이 시간과 연관되며, 신호의 기울기가 낮으면 차동 신호를 사용하는 회로들이 신호를 감지할 수 있는 타이밍 마진이 줄어들어 안정적인 동작을 보장할 수 없으며, CMOS 회로 구성에서는 전력 소비가 커지게 된다. 듀티 비는 펄스 형태인 신호의 한 주기 중 특정 레벨이 갖는 시간 비율을 나타내며, 클록 신호와 같이 회로의 동기화를 위하여 사용되는 신호는 일반적으로 하이 레벨 상태의 시간과 로우 레벨 상태의 시간이 동일하도록 50% 듀티 비가 설정되는 것이 바람직하다. 그러나 반도체 장치에서 주로 사용되는 PMOS 트랜지스터와 NMOS 트랜지스터는 동작 특성이 서로 차이가 있으므로 듀티 비가 왜곡(distortion) 되는 경우가 자주 발생한다. 왜곡된 듀티 비를 가진 신호를 인가받는 회로는 신호의 레벨 중에서 짧은 시간을 갖는 레벨에 맞추어 동작하여만 정상적으로 동작을 할 수 있다.

도1 은 종래의 단일 신호-차동 신호 변환기를 나타내는 일 예로서 가장 간단한 단일 신호-차동 신호 변환기를 나타낸다. 도1 에서 단일 신호-차동 신호 변환기는 복수개의 인버터(Inv1, ... , Inv5)로 구성된다. 2개의 인버터(Inv1, Inv4)는 입력 신호(sig_in)를 인가받아 입력 신호(sig_in)를 소정 시간 지연한 제1 출력 신호(sig_out)를 출력하는 제1 경로를 구성한다. 그리고 3개의 인버터(Inv2, Inv3, Inv5)는 입력 신호(sig_in)를 인가받아 소정 시간 지연하고 반전하여 입력 신호(sig_in)와 반대의 위상을 갖는 제2 출력 신호(sig_outB)를 출력하는 제2 경로를 구성한다. 따라서 제1 출력 신호(sig_out)와 제2 출력 신호(sig_outB)는 서로 반대되는 위상을 갖는 차동 신호이다.

그러나 도1 에서 제1 경로는 2개의 인버터(Inv1, Inv4)로 구성되고, 제2 경로는 3개의 인버터(Inv1, Inv4)로 구성되므로 제1 경로와 제2 경로는 각각 입력 신호(sig_in)를 지연하는 시간이 서로 다르다. 제1 경로와 제2 경로가 입력 신호(sig_in)를 지연하는 시간이 서로 다르므로 제1 출력 신호(sig_out)와 제2 출력 신호(sig_outB)사이에 스큐가 발생하게 되고, 단일 신호-차동 신호 변환기에서 출력되는 차동 신호(sig_out, sig_outB)를 인가받는 회로는 정상적으로 동작하지 않을 수 있다. 따라서 제1 출력 신호(sig_out)와 제2 출력 신호(sig_outB) 사이의 스 큐를 제거하여야 한다.

도1 에서는 제1 출력 신호(sig_out)와 제2 출력 신호(sig_outB) 사이의 스큐를 제거하기 위하여 제1 인버터(Inv1)를 다른 인버터(Inv2, Inv3, Inv4, Inv5)와 다르게 구성하였다. 즉 제1 경로와 제2 경로 사이의 물리적인 인버터의 개수 차이를 인버터의 크기를 비대칭되도록 조절하여 제1 출력 신호(sig_out)와 제2 출력 신호(sig_outB) 사이의 지연 시간 차이를 줄이는 지연 정합 방식(delay matching method)을 이용하였다. 지연 정합 방식은 제1 경로의 지연 시간과 제2 경로의 지연 시간을 동일하게 조절하는 과정에서 지연 성분들이 정합되도록 PMOS 트랜지스터 및 NMOS 트랜지스터들을 설계하여 공정, 전압 및 온도(이하 PVT) 변화에 대해 안정적인 특성을 얻는 방식이다.

도1 에서 제3 인버터(Inv3)는 제1 인버터(Inv1)를 제외한 나머지 인버터(Inv2, Inv3, Inv4, Inv5)의 구성을 대표적으로 나타내고 있다. 인버터(Inv2, Inv3, Inv4, Inv5)는 각각 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결되는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)로 구성되며, 각각의 게이트 단자로 신호를 인가받는다. 그러나 제1 인버터는 도1 에 도시된 바와 같이 접원 전압(VDD)과 접지 전압(VSS)사이에 직렬로 연결되는 2개의 PMOS 트랜지스터(P1, P2)와 2개의 NMOS 트랜지스터(N1, N2)를 구비한다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 다른 인버터들과 같이 각각의 게이트 단자로 신호를 인가받는다. 그러나 전원 전압(VDD)에 연결되는 PMOS 트랜지스터(P2)는 게이트로 접지 전압(VSS)이 인가되고, 접지 전압에 연결되는 NMOS 트랜지스터(N2)는 게이트로 전원 전압(VDD)을 인가 받는다. 즉 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)는 항시 턴 온 되어 있다.

PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)는 제1 인버터(Inv1)가 입력 신호(sig_in)를 반전함과 동시에 제2 경로의 제2 인버터(Inv2)와 제3 인버터(Inv3)가 입력 신호(sig_in)를 지연하는 시간과 동일하게 지연하도록 하기 위한 트랜지스터이다.

도1 에서는 제1 인버터(Inv1)를 다른 인버터(Inv2, Inv3, Inv4, Inv5)와 다르게 구성하고 제1 인버터(Inv1)를 구성하는 트랜지스터(P1, P2, N1, N2)의 개수와 크기를 조절하여 제1 출력 신호(sig_out)와 제2 출력 신호(sig_outB) 사이의 스큐를 줄이도록 한다.

그러나 도1 의 단일 신호-차동 신호 변환기는 제1 인버터(Inv1)와 제4 인버터(Inv4) 사이 및 제3 인버터(Inv3)에서 출력되는 신호의 기울기가 나빠져서 고속 동작에 적합하지 않고, 신호의 기울기가 낮은 제3 인버터(Inv3)의 출력 신호를 인가받는 제4 인버터(Inv4)에서 전류 손실이 커진다. 또한 지연 정합 방식을 사용하여 PVT 변화에 대응하도록 하였으나, 제1 경로와 제2 경로 구성의 비대칭 구조로 인하여 PVT 변화 대응 능력에 한계가 있다. 또한 제1 경로와 제2 경로 구성의 비대칭 구조는 차동 신호의 듀티 왜곡을 발생하게 된다.

참고로 도1 에서 제4 및 제5 인버터(Inv4, Inv5)는 출력 드라이버(driver)로서 실질적인 단일 신호-차동 신호 변환 동작에는 제1 내지 제3 인버터(Inv1, Inv2, Inv3)가 사용된다.

도1 의 단일 신호-차동 신호 변환기의 가장 큰 문제는 제1 경로와 제2 경로의 인버터 개수가 서로 다르다는 것이다. 도2 의 단일 신호-차동 신호 변환기는 도1 의 단일 신호-차동 신호 변환기의 문제점을 해결하기 위하여 전송 게이트(TG1)를 사용하였다. 도1 에 도시한 바와 같이 인버터는 MOS 게이트로 구성된다. 따라서 도2 에서는 제1 경로에 MOS 게이트인 전송 게이트(TG1)를 제1 경로와 제2 경로의 지연 정합을 위하여 추가하였다. 그리고 전송 게이트(TG1)가 추가되었으므로, 도1 의 제1 인버터(Inv1) 대신 나머지 인버터(Inv2, ... , Inv5)와 동일한 구성을 가지는 제6 인버터(Inv6)를 사용한다.

도2 의 단일 신호-차동 신호 변환기는 전송 게이트(TG1)를 추가하여 제1 경로와 제2 경로의 지연 시간을 정합 하도록 하였으나, 전송 게이트(TG1)의 출력 신호 기울기는 인버터의 출력 신호 기울기와 차이가 있으므로 이를 조절하기 위하여 제4 인버터(Inv4)의 크기를 조절해야 한다. 그러나 제4 인버터(Inv4)의 크기를 조절하는 것 또한 제1 경로와 제2 경로 사이에 비대칭 구조를 야기하게 된다.

따라서 도1 의 단일 신호-차동 신호 변환기와 같이 도2 의 단일 신호-차동 신호 변환기 또한 고속 동작에 적합하지 않고, PVT 변화 대응 능력에 한계가 있다.

본 발명의 목적은 고속 동작이 가능하고 PVT 변화에 대응할 수 있도록 위상 보간법을 이용한 단일 신호-차동 신호 변환기를 제공하는데 있다.

본 발명의 다른 목적은 상기 목적을 달성하기 위한 단일 신호-차동 신호 변환 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 단일 신호-차동 신호 변환기는 단일 입력 신호를 인가받아 반전하여 제1 노드로 반전 단일 입력 신호를 출력하는 제1 인버터, 상기 단일 입력 신호에 응답하여 제2 노드 및 제3 노드에 위상이 서로 반대인 제1 신호 및 반전 제1 신호를 발생하는 제1 차동 신호 발생부, 및 상기 반전 단일 입력 신호에 응답하여 상기 제2 노드 및 상기 제3 노드에 위상이 서로 반대인 제2 신호 및 반전 제2 신호를 발생하는 제2 차동 신호 발생부를 구비하여, 상기 제2 노드에 인가되는 상기 제1 신호 및 제2 신호를 위상 보간에 의해 병합하고, 상기 제3 노드에 인가되는 상기 반전 제1 신호 및 상기 반전 제2 신호를 위상 보간에 의해 병합하여 차동 신호를 출력하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 제1 차동 신호 발생부는 상기 입력 신호를 버퍼링하여 제2 노드에 상기 제1 신호를 출력하는 제1 버퍼, 및 상기 입력 신호를 반전하여 제3 노드에 상기 반전 제1 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 제2 차동 신호 발생부는 상기 반전 입력 신호를 반전하여 제2 노드에 상기 제2 신호를 출력하는 제3 인버터. 및 상기 반전 입력 신호를 버퍼링하여 제3 노드에 상기 반전 제2 신호를 출력하는 제2 버퍼를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 단일 신호-차동 신호 변환기는 상기 제2 및 제3 노드에 발생한 차동 신호를 외부로 출력하는 출력 드라이버를 추가로 더 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 단일 신호-차동 신호 변환기는 상기 제2 및 제3 노드에 발생하는 상기 차동 신호의 상승/하강 천이 시간을 조절하기 위한 래치부를 추가로 더 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 단일 신호-차동 신호 변환 방법은 입력 신호에 응답하여 위상이 서로 반대인 제1 신호 쌍을 발생하는 단계, 상기 입력 신호를 반전하여 반전 입력 신호를 발생하는 단계, 상기 반전 입력 신호에 응답하여 위상이 서로 반대인 제2 신호 쌍을 발생하는 단계, 및 상기 제1 신호 쌍과 상기 제2 신호 쌍의 지연 시간 차를 상쇄하기 위하여 상기 제1 신호 쌍과 상기 제2 신호 쌍에서 각각 동일한 위상을 갖는 신호들을 위상 보간에 의해 병합하여 차동 신호 쌍을 발생하는 단계를 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 제1 신호 쌍을 발생하는 단계는

상기 입력 신호를 버퍼링하여 제1 신호를 출력하는 단계, 및 상기 입력 신호를 반전하여 반전 제1 신호를 출력하는 단계를 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 제2 신호 쌍을 발생하는 단계는

상기 반전 입력 신호를 반전하여 제2 신호를 출력하는 단계, 및 상기 반전 입력 신호를 버퍼링하여 반전 제2 신호를 출력하는 단계를 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 단일 신호-차동 신호 변환 방법은 상기 차동 신호 쌍을 외부로 출력하는 단계를 추가로 더 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 단일 신호-차동 신호 변환 방법은 상기 차동 신호 쌍의 상승/하강 천이 시간을 조절하는 단계를 추가로 더 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참고로 하여 본 발명의 단일 신호-차동 신호 변환기 및 단일 신호-차동 신호 변환 방법을 설명하면 다음과 같다.

본 발명의 단일 신호-차동 신호 변환기를 설명하기에 앞서 도2 의 단일 신호-차동 신호 변환기를 개선한 단일 신호-차동 신호 변환기를 도3 에 나타내었다.

도2 의 단일 신호-차동 신호 변환기에서 전송 게이트(TG1)의 출력 신호 기울기는 인버터의 출력 신호 기울기와 다르기 때문에 제1 경로와 제2 경로가 비대칭을 이루게 된다.

도3 에서는 전송 게이트(TG1)의 출력 신호 기울기를 인버터의 출력 신호 기울기와 유사하게 하기 위하여 버퍼(Buf1)를 추가로 구비하였다. 버퍼(Buf1)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결되는 NMOS 트랜지스터(N4)와 PMOS 트랜지스터(P4)를 구비한다. 그리고 NMOS 트랜지스터(N4)와 PMOS 트랜지스터(P4)의 게이트 단자는 제6 인버터(Inv6)의 출력 신호를 인가받는다. 버퍼(Buf1) 또한 MOS 게이트로 구성이 되는 지연 요소이므로 전송 게이트(TG1)와 버퍼(Buf1)를 독립적으로 사용하는 경우에는 버퍼(Buf1)의 지연 시간으로 인하여 제1 경로와 제2 경로 사이에 지연 시간 차이가 발생하게 된다. 도3 에서는 버퍼(Buf1)로 인한 지연 시간 차이가 발생하지 않도록 하기 위하여 버퍼(Buf1)를 구성하는 NMOS 트랜지스터(N4)와 PMOS 트랜지스터(P4)의 게이트 단자가 제6 인버터(Inv6)의 출력 신호를 인가받도록 구성하였다. 따라서 제6 인버터(Inv6)가 입력 신호(sig_in)를 반전 지연하여 출력하면, 제6 인버터(Inv6)의 출력 신호는 전송 게이트(TG1)와 버퍼(Buf1)에 동시에 인가되고, 전송 게이트(TG1)의 출력 신호가 버퍼(Buf1)의 출력 신호와 합쳐져서 전송 게이트(TG1)의 출력 신호 기울기를 보정하도록 한다. 따라서 제4 인버터(Inv4)에 인가되는 신호는 도2 에서와 같이 전송 게이트(TG1)만을 사용할 때 제4 인버터(Inv4)에 인가되는 신호보다 기울기가 높아지게 된다. 따라서 출력 드라이버인 제4 인버터(Inv4)의 크기 조절해야하는 범위를 도2 의 단일 신호-차동 신호 변환기보다 대폭 줄여주며, 신호가 천이 하는 시간이 짧아져서 전력 소모를 줄일 수 있는 장점이 있다.

그러나 도3 의 단일 신호-차동 신호 변환기를 시뮬레이션한 결과 도2 의 단일 신호-차동 신호 변환기보다 차동 신호의 파형이 개선되기는 하였으나, 여전히 제4 인버터(Inv4)의 크기를 조절해야하는 필요성이 있었다. 따라서 제1 경로와 제2 경로의 구조는 서로 비대칭을 이루어 고속 동작과 PVT 변화 대응 능력에 한계가 있으며, 듀티 왜곡을 발생하게 된다.

도4 의 단일 신호-차동 신호 변환기는 차동 신호 발생부(10)와 래치부(20)로 구성된다. 차동 신호 발생부(10)는 입력 신호(sig_in)를 인가받아 차동 신호를 발생하고, 래치부(20)는 차동 신호 발생부(10)에서 발생된 차동 신호의 기울기를 높인다.

차동 신호 발생부(10)는 3개의 인버터(Inv7, Inv8, Inv9)와 2개의 버퍼(Buf2, Buf3)로 구성된다. 버퍼(Buf2)는 입력 신호(sig_in)를 인가받아 지연하여 입력 신호(sig_in)와 동일한 위상의 신호를 제2 노드(N2)로 출력한다. 그리고 인버터(Inv8)는 입력 신호(sig_in)를 인가받아 반전하고 지연하여 입력 신호(sig_in)와 반대 위상의 신호를 제3 노드(N3)로 출력한다. 인버터(Inv7)는 입력 신호(sig_in)를 반전하여 제1 노드에 반전 입력 신호(sig_inB)를 출력한다. 인버터(Inv9)는 반전 입력 신호(sig_inB)를 반전 지연하여 입력 신호(sig_in)와 동일한 위상의 지연된 신호를 제2 노드(N2)로 출력한다. 버퍼(Buf3)는 반전 입력 신호(sig_inB)를 지연하여 입력 신호(sig_in)와 반대 위상의 지연된 신호를 제3 노드(N3)로 출력한다.

제2 노드(N2)에는 버퍼(Buf2)에서 출력되는 신호와 인버터(Inv9)에서 출력 되는 신호가 인가된다. 버퍼(Buf2)에서 출력되는 신호와 인버터(Inv9)에서 출력되는 신호의 위상은 동일하다. 그러나 버퍼(Buf2)에서 출력되는 신호는 버퍼(Buf2)에 의한 지연 시간 만큼 지연되어 제2 노드(N2)에 인가되고,인버터(Inv9)에서 출력되는 신호는 2개의 인버터(Inv7, Inv9)에 의한 지연 시간 만큼 지연되어 제2 노드(N2)에 인가되므로 두 신호의 사이에 지연 시간 차이가 발생한다.

지연 시간 차이가 있는 동일한 위상의 두 신호가 제2 노드(N2)에 인가되면 두 신호는 위상 보간(Phase interpolation)에 의해 두 신호의 지연 시간 사이의 지연 시간을 갖는 하나의 신호로 합쳐진다. 즉 버퍼(Buf2)에서 출력되는 신호는 더 많이 지연되고, 인버터(Inv9)에서 출력되는 신호는 작게 지연되어 두 신호는 하나의 신호로 합쳐진다.

한편, 제3 노드(N3)에는 버퍼(Buf3)에서 출력되는 신호와 인버터(Inv8)에서 출력 되는 신호가 인가된다. 버퍼(Buf3)에서 출력되는 신호와 인버터(Inv8)에서 출력되는 신호의 위상은 동일하다. 그러나 인버터(Inv8)에서 출력되는 신호는 인버터(Inv8)에 의한 지연 시간 만큼 지연되어 제3 노드(N3)에 인가되고,버퍼(Buf3)에서 출력되는 신호는 인버터(Inv7)와 버퍼(Buf3)에 의한 지연 시간 만큼 지연되어 제2 노드(N3)에 인가되므로 두 신호의 사이에 지연 시간 차이가 발생한다.

제2 노드와 마찬가지로 지연 시간 차이가 있는 동일한 위상의 두 신호가 제3 노드(N3)에 인가되면 두 신호는 위상 보간에 의해 두 신호의 지연 시간 사이의 지연 시간을 갖는 하나의 신호로 합쳐진다. 즉 인버터(Inv8)에서 출력되는 신호는 더 많이 지연되고, 버퍼(Buf3)에서 출력되는 신호는 작게 지연되어 두 신호는 하나의 신호로 합쳐진다.

차동 신호 발생부(10)의 구성을 살펴보면 입력 신호(sig_in)가 인가되어 제2 노드(N2)와 제3 노드(N3)에 차동 신호가 발생하는 경로의 구성이 대칭을 이룬다. 제2 노드(N2)에 연결되는 경로는 1개의 버퍼(Buf2)와 2개의 인버터(Inv7, Inv9)로 구성되고, 제3 노드(N3)에 연결되는 경로 또한 1개의 버퍼(Buf2)와 2개의 인버터(Inv7, Inv8)로 구성된다. 그리고 각각 버퍼(Buf2, Buf3)에서 출력되는 신호와 인버터(Inv8, Inv9)에서 출력되는 신호를 위상 보간하여 하나의 신호로 합치기 때문에 듀티 비 왜곡도 최소화 할 수 있다. 이는 도4 에서 확인 할 수 있듯이 버퍼(Buf2, Buf3)의 구성은 인버터(Inv8, Inv9)의 구성과 반대이기 때문이다. 즉 인버터만으로 구성되는 단일 신호-차동 신호 변환기에서는 인버터를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터의 특성으로 인하여 인버터에서 출력되는 신호의 상승 에지(rising edge)와 하강 에지(falling edge)의 차이에 의해 듀티 비가 왜곡될 수 있다. 그러나 본 발명의 단일 신호-차동 신호 변환기에서는 인버터(Inv7, Inv8, Inv9)와 함께 버퍼(Buf2, Buf3)를 구비하고, 위상 보간 방법에 의해 인버터(Inv8, Inv9)의 출력 신호와 버퍼(Buf2, Buf3)의 출력 신호를 합치도록 하여 제2 노드(N2)와 제3 노드(N3)에서 발생되는 차동 신호는 동일한 지연 시간을 갖게 되어 스큐를 줄여준다. 그리고 대칭 구조이므로 PVT 변화에 영향을 적게 받는다.

입력 신호(sig_in)가 로우 레벨에서 하이 레벨로 천이하는 경우에 버퍼(Buf2)의 NMOS 트랜지스터(N5)가 턴 온 되어 제2 노드(N2)가 하이 레벨로 천이하도록 하며, 인버터(Inv7)에 의한 지연 시간 이후에 로우 레벨로 천이하는 반전 입력 신호(sig_inB)에 응답하여 인버터(Inv9)의 PMOS 트랜지스터(P7)가 턴 온 되어 제2 노드(N2)가 하이 레벨로 천이 하도록 한다. 제2 노드(N2)에 인가되는 두 신호는 인버터(Inv7)에 의한 1 게이트 스큐가 있으나, 이는 위상 보간에 의해 하나의 신호로 정합된다. 그리고 인버터(Inv8)는 로우 레벨에서 하이 레벨로 천이하는 입력 신호(sig_in)에 응답하여 NMOS 트랜지스터(N6)가 턴 온 되어 제3 노드(N3)가 로우 레벨로 천이 하도록 하며, 인버터(Inv7)에 의한 지연 시간 이후에 로우 레벨로 천이하는 반전 입력 신호(sig_inB)에 응답하여 버퍼(Buf3)의 PMOS 트랜지스터(P8)가 턴 온 되어 제3 노드(N3)가 로우 레벨로 천이 하도록 한다. 제3 노드(N3)에 인가되는 두 신호 또한 인버터(Inv7)에 의한 1 게이트 스큐가 있으나, 위상 보간에 의해 하나의 신호로 정합된다.

입력 신호(sig_in)가 하이 레벨에서 로우 레벨로 천이하는 경우에 버퍼(Buf2)의 PMOS 트랜지스터(P5)가 턴 온 되어 제2 노드(N2)가 로우 레벨로 천이하도록 하며, 인버터(Inv7)에 의한 지연 시간 이후에 하이 레벨로 천이하는 반전 입력 신호(sig_inB)에 응답하여 인버터(Inv9)의 NMOS 트랜지스터(N7)가 턴 온 되어 제2 노드(N2)가 로우 레벨로 천이 하도록 한다. 제2 노드(N2)에 인가되는 두 신호의 인버터(Inv7)에 의한 1 게이트 스큐는 위상 보간에 의해 하나의 신호로 정합된다. 그리고 인버터(Inv8)는 하이 레벨에서 로우 레벨로 천이하는 입력 신호(sig_in)에 응답하여 PMOS 트랜지스터(P6)가 턴 온 되어 제3 노드(N3)가 하이 레벨로 천이 하도록 하며, 인버터(Inv7)에 의한 지연 시간 이후에 하이 레벨로 천이하는 반전 입력 신호(sig_inB)에 응답하여 버퍼(Buf3)의 NMOS 트랜지스터(N8)가 턴 온 되어 제3 노드(N3)가 하이 레벨로 천이 하도록 한다. 제3 노드(N3)에 인가되는 두 신호 또한 위상 보간에 의해 하나의 신호로 정합된다.

래치부(20)는 제2 노드와 제3 노드 사이에 병렬로 연결되는 두개의 인버터(Inv10, Inv11)를 구비하는 크로스 커플드 래치(cross coupled latch)로 구성된다. 차동 신호 발생부(10)에서 출력되는 신호는 동일한 지연 시간을 가지고, 위상이 반대되는 신호이다. 따라서 도4 에 도시된 바와 같이 크로스 커플드 래치를 구성하면, 인버터(Inv10)는 제3 노드(N3)의 신호를 반전하여 제2 노드(N2)에 인가하고, 인버터(Inv11)는 제2 노드(N2)의 신호를 반전하여 제3 노드(N3)로 인가한다. 따라서 제2 노드(N2)와 제3 노드(N3)의 신호가 더욱 빨리 다른 레벨로 천이할 수가 있으므로 신호의 기울기가 커지게 된다. 그리고 차동 신호 발생부(10)에서 발생한 차동 신호의 듀티 비 왜곡을 보정한다. 신호의 기울기가 커지고, 듀티 비 왜곡이 줄어들면 인버터(Inv12, Inv13)의 전력 소모가 줄어들 뿐만 아니라 단일 신호-차동 신호 변환기가 안정적으로 고속 동작을 할 수 있게 된다.

인버터(Inv12, Inv13)는 출력 드라이버로서 각각 제3 노드(N3)와 제2 노드(N2)의 신호를 반전하여 제1 출력 신호(sig_out)와 제2 출력 신호(sig_outB)를 출력한다.

상기한 래치부(20)와 출력 드라이버는 차동 신호의 듀티 비 왜곡과 기울기를 보정하기 위하여 여러 단으로 구성될 수도 있다.

도5 는 종래의 단일 신호-차동 신호 변환기와 본 발명의 단일 신호-차동 신호 변환기의 출력 파형을 나타내는 도면이다. 도5 는 도1 내지 도4 의 단일 신호-차동 신호 변환기의 출력 파형을 시뮬레이션 한 도면으로 A는 도1 의 단일 신호-차동 신호 변환기에서 출력되는 차동 신호이며, B는 도2 의 단일 신호-차동 신호 변환기에서 출력되는 차동 신호이며, C는 도3 의 단일 신호-차동 신호 변환기에서 출력되는 차동 신호이며, D가 본 발명에 따른 도4 의 단일 신호-차동 신호 변환기에서 출력되는 차동 신호이다.

도5 의 A, B, C에 도시된 바와 같이 종래의 단일 신호-차동 신호 변환기에서 출력되는 차동 신호는 스큐와 듀티 비 왜곡이 크게 발생하였다. 그에 반하여 D에 도시된 본 발명의 단일 신호-차동 신호 변환기에서 출력되는 차동 신호는 스큐와 듀티 비 왜곡이 A, B, C와 비교할 때 확연히 줄어들었다. 80nm 급 1.8V 디램 공정을 사용한 시뮬레이션에서 스큐는 A의 파형에 비하여 80.6% 개선되었으며, 듀티 비 왜곡은 76.6% 개선되었다. 뿐만 아니라 본 발명의 단일 신호-차동 신호 변환기는 전달 지연(propagation delay) 시간과 전력 소모가 적다. 또한 PVT 변화에 따른 오차가 작으며, 고속 동작에 대응 가능하다.

그리고 단일 신호-차동 신호 변환기에서 출력되는 차동 신호의 신호 마진(signal margin)과 타이밍 마진(timing margin) 또한 종래의 단일 신호-차동 신호 변환기에 비하여 뛰어나다.

본 발명의 단일 신호-차동 신호 변환기는 위상 보간 기법과 대칭 구조를 이용하여 스큐와 듀티 비 왜곡이 적은 차동 신호를 출력하므로 PVT 변화에 대응이 가능하고, 고속 동작을 지원할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 단일 신호-차동 신호 변환기 및 단일 신호-차동 신호 변환 방법은 위상 보간 기법과 대칭 구조를 이용하여 스큐와 듀티 비 왜곡이 적은 차동 신호를 출력하므로 PVT 변화에 대응이 가능하고, 고속 동작을 지원할 수 있다.

Claims

단일 입력 신호를 인가받아 반전하여 제1 노드로 반전 단일 입력 신호를 출력하는 제1 인버터;

상기 단일 입력 신호에 응답하여 제2 노드 및 제3 노드에 위상이 서로 반대인 제1 신호 및 반전 제1 신호를 발생하는 제1 차동 신호 발생부; 및

상기 반전 단일 입력 신호에 응답하여 상기 제2 노드 및 상기 제3 노드에 위상이 서로 반대인 제2 신호 및 반전 제2 신호를 발생하는 제2 차동 신호 발생부를 구비하여,

상기 제2 노드에 인가되는 상기 제1 신호 및 제2 신호를 위상 보간에 의해 병합하고, 상기 제3 노드에 인가되는 상기 반전 제1 신호 및 상기 반전 제2 신호를 위상 보간에 의해 병합하여 차동 신호를 출력하는 것을 특징으로 하는 단일 신호-차동 신호 변환기.
제1 항에 있어서, 상기 제1 차동 신호 발생부는

상기 입력 신호를 버퍼링하여 제2 노드에 상기 제1 신호를 출력하는 제1 버퍼; 및

상기 입력 신호를 반전하여 제3 노드에 상기 반전 제1 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환기.
제2 항에 있어서, 상기 제2 차동 신호 발생부는

상기 반전 입력 신호를 반전하여 제2 노드에 상기 제2 신호를 출력하는 제3 인버터; 및

상기 반전 입력 신호를 버퍼링하여 제3 노드에 상기 반전 제2 신호를 출력하는 제2 버퍼를 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환기.
제3 항에 있어서, 상기 단일 신호-차동 신호 변환기는

상기 제2 및 제3 노드에 발생한 차동 신호를 외부로 출력하는 출력 드라이버를 추가로 더 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환기.
제4 항에 있어서, 상기 출력 드라이버는

상기 제2 노드의 신호를 반전하여 출력하는 제4 인버터; 및

상기 제3 노드의 신호를 반전하여 출력하는 제5 인버터를 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환기.
제4 항에 있어서, 상기 단일 신호-차동 신호 변환기는

상기 제2 및 제3 노드에 발생하는 상기 차동 신호의 상승/하강 천이 시간을 조절하기 위한 래치부를 추가로 더 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환기.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

상기 제2 노드의 신호를 반전하여 상기 제3 노드로 출력하는 제6 인버터; 및

상기 제3 노드의 신호를 반전하여 상기 제2 노드로 출력하는 제7 인버터를 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환기.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제6 항에 있어서, 상기 단일 신호-차동 신호 변환기는

상기 출력 드라이버에서 출력되는 상기 차동 신호의 상승/하강 천이 시간을 조절하기 위하여 적어도 하나의 부가 래치부와 적어도 하나의 부가 출력 드라이버를 추가로 더 구비하고, 상기 적어도 하나의 부가 래치부와 상기 적어도 하나의 부가 출력 드라이버는 교대로 연결하는 것을 특징으로 하는 단일 신호-차동 신호 변환기.
입력 신호에 응답하여 위상이 서로 반대인 제1 신호 쌍을 발생하는 단계;

상기 입력 신호를 반전하여 반전 입력 신호를 발생하는 단계;

상기 반전 입력 신호에 응답하여 위상이 서로 반대인 제2 신호 쌍을 발생하는 단계; 및

상기 제1 신호 쌍과 상기 제2 신호 쌍의 지연 시간 차를 상쇄하기 위하여 상기 제1 신호 쌍과 상기 제2 신호 쌍에서 각각 동일한 위상을 갖는 신호들을 위상 보간에 의해 병합하여 차동 신호 쌍을 발생하는 단계를 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환 방법.
제9 항에 있어서, 상기 제1 신호 쌍을 발생하는 단계는

상기 입력 신호를 버퍼링하여 제1 신호를 출력하는 단계; 및

상기 입력 신호를 반전하여 반전 제1 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환 방법.
제10 항에 있어서, 상기 제2 신호 쌍을 발생하는 단계는

상기 반전 입력 신호를 반전하여 제2 신호를 출력하는 단계; 및

상기 반전 입력 신호를 버퍼링하여 반전 제2 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환 방법.
제11 항에 있어서, 상기 단일 신호-차동 신호 변환 방법은

상기 차동 신호 쌍을 외부로 출력하는 단계를 추가로 더 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환 방법.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

제12 항에 있어서, 상기 차동 신호 쌍을 외부로 출력하는 단계는

상기 차동 신호 쌍을 각각 반전하여 출력하는 것을 특징으로 하는 단일 신호-차동 신호 변환 방법.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

제12 항에 있어서, 상기 단일 신호-차동 신호 변환 방법은
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

제14 항에 있어서, 상기 차동 신호 쌍의 상승/하강 천이 시간을 조절하는 단계는

상기 차동 신호 쌍에서 차동 신호를 반전하여 반전 차동 신호의 상승/하강 천이 시간을 조절하는 단계; 및

상기 차동 신호 쌍에서 상기 반전 차동 신호를 반전하여 상기 차동 신호의 상승/하강 천이 시간을 조절하는 단계를 구비하는 것을 특징으로 하는 단일 신호-차동 신호 변환 방법.