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Die
vorliegende Erfindung betrifft allgemein einen Bufferketten-Treiber.
Konkreter, aber nicht ausschließlich,
betrifft die vorliegende Erfindung eine vollständig schwingende, differenzielle
CMOS-Bufferstufe, die Interpolation anwendet.
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In
vielen Anwendungen wird ein komplementäres, vollständig schwingendes Taktsignal
benötigt, das
eine variable kapazitive Last (manchmal größer als 10 pF), die über Übertragungsleitungsabzweigungen
angeschlossen ist, treibt. Um diese hohe Last zu treiben, ist es
notwendig, eine Bufferkette aufzubauen.
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Durch
in Reihe geschaltete Inverter gebildete Bufferketten werden häufig in
CMOS-Technologie implementiert. In 1 ist eine
herkömmliche
invertierende Bufferstufe gezeigt. Der Buffer ist durch ein Paar
komplementärer
MOS-Transistoren
gebildet. Drain-Anschlüsse
der Transistoren sind miteinander verbunden, und der Source-Anschluss
des N-Kanal-Transistors ist mit Masse verbunden, während der
Source-Anschluss des P-Kanal-Transistors mit einer Spannungsschiene
VDD (der Versorgungsspannung) verbunden ist. Der die Drain-Anschlüsse miteinander
verbindende Knoten ist ein Ausgang, der so betrieben werden kann,
dass er ein Spannungssignal OUT an den Eingangsanschluss des nächsten Inverters
in der Kette oder an eine externe Last ausgibt. Die Gate-Anschlüsse beider
Transistoren sind miteinander verbunden, und ein die Gate-Anschlüsse miteinander
verbindender Knoten kann so betrieben werden, dass er ein Eingangssignal
IN empfängt. Wie
in 2 gezeigt, werden zwei gleiche Ketten derartiger
Inverter, die komplementäre
Pfade bilden, in einem Treiber bereitgestellt, und jede der Ketten kann
so betrieben werden, dass sie eins der komplementären Eingangssignale
CLK bzw. CLKB empfängt.
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Im
Betrieb des in 2 gezeigten, herkömmlichen
Bufferketten-Treibers werden ein Taktsignal CLK und ein komplementäres Taktsignal
CLKB der ersten und zweiten Inverterkette bzw. den komplementären Pfaden
des Treibers zugeführt.
In 3 ist das resultierende Ausgangsspannungssignal
des Treibers in Abhängigkeit
von Zeit aufgetragen. Es ist ersichtlich, dass der Spannungskreuzungspunkt (Vox)
der Signale an dem Ausgang des Treibers im Zeitablauf variiert.
Dies wird durch Verzögerungsdifferenzen
verursacht, die sich aus einer Transistor-Nichtübereinstimmung zwischen den
beiden Pfaden oder aus einer PMOS/NMOS-Nichtübereinstimmung eines hoch oder
niedrig treibenden Inverters ergeben. Die resultierende Schwankung
von Vox wird von Buffer zu Buffer verstärkt. Folglich wird die Abweichung
von Vox umso größer, je
mehr Buffer für das
Erreichen des benötigten
Treibervermögens
benötigt
werden. Dies bedeutet, dass es eine starke Schwankung der Anstiegsrate
(„Slew
Rate") über die durch
den Treiber getriebene kapazitive Last gibt, was zu unerwünschten
Hochfrequenzkomponenten führt.
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Aus
der japanischen Patentanmeldung
JP 2003101390A ist ein Bufferketten-Treiber bekannt, der
zwei gleiche Signalpfade umfaßt,
die durch in Reihe geschaltete Bufferzellen gebildet sind, von denen
jede in jedem Signalpfad zwei in Reihe geschaltete Inverterstufen
umfaßt.
Der Ausgang der ersten Inverterstufe in jedem Signalpfad ist mit
dem Ausgang der letzten Inverterstufe in dem anderen Signalpfad
gekoppelt. Diese Art der Kreuzkopplung ermöglicht es komplementäre Ausgangssignale
zu erzeugen, bei denen der Spannungskreuzungspunkt an den Ausgängen des
Treibers stabil und mittig angeordnet ist. Eine Verwendung eines
derartigen Bufferketten-Treibers für Signale auf einer fehlangepaßten Übertragungsleitung
wird jedoch keine glatten Signale mit steilen Flanken erreichen.
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Die
vorliegende Erfindung stellt einen Bufferketten-Treiber mit komplementären CMOS-Signalpfaden
bereit, die über
Prozeß-,
Spannungs- und Temperaturschwankungen und im Frequenzverlauf einen
stabilen Kreuzungspunkt aufweist und Verzerrungen im Ausgangsspannungssignal
bei Fehlanpassung einer Übertragungsleitung
vermeidet.
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Der
Bufferketten-Treiber gemäß der Erfindung
umfasst zwei gleiche Signalpfade, die durch in Reihe geschaltete
Bufferzellen gebildet sind, von denen jede in jedem Signalpfad zwei
in Reihe geschaltete Inverterstufen umfasst. Der Ausgang der ersten Inverterstufe
in jedem Signalpfad ist mit dem Ausgang der letzten Inverterstufe
in dem anderen Signalpfad gekoppelt. Die Kreuzkopplung zwischen
den beiden Signalpfaden ergibt eine Interpolation in dem Sinne,
dass jeder Signalpfad einen Beitrag von 50% zu jedem der komplementären Ausgangssignale
leistet, wodurch jegliche Nichtübereinstimmung
zwischen den Signalpfaden kompensiert wird. Auf diese Weise bleibt
der Spannungskreuzungspunkt Vox an den Ausgängen des Treibers stabil, und
die Abweichung der Slew Rate über
die Last, die durch das von dem Treiber ausgegebene Spannungssignal
getrieben wird, wird verringert. Außerdem sind die Bufferzellen
bzw. -stufen jeweils durch eine Variante des herkömmlichen
CMOS-Inverters gebildet. In einer Ausführungsform, die einen Tristate-Ausgang
benötigt,
wird zwischen die Drains der komplementären Transistoren, deren Kanäle zwischen
die Versorgungsschienen geschaltet sind, ein zusätzliches Paar Schalttransistoren
eingefügt.
Die Gates dieser zusätzlichen
Schalttransistoren empfangen Freigabesignale, so dass die Inverterstufen
in der Kette je nach Bedarf aktiviert oder deaktiviert werden können. Jede
Bufferstufe umfaßt
außerdem
eine Schaltung zur Signalkorrektur bzw. -glättung, um im Wesentlichen unerwünschte Hochfrequenzkomponenten
des von dem Treiber ausgegebenen Spannungssignals zu eliminieren.
Die Signalkorrekturschaltung umfaßt ein kapazitives Element
und ein Widerstandselement, das zwischen das kapazitive Element
und die getriebene Last in Reihe geschaltet ist. Die Signalkorrekturschaltung
verringert auch von der Stromversorgung verursachtes Rauschen, das
in dem Ausgangssignal auftreten kann.
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Weitere
Vorteile und Merkmale der Erfindung ergeben sich aus der untenstehenden
Beschreibung der bevorzugten Ausführungsformen und aus den beigefügten Zeichnungen.
Es zeigen:
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1 einen
herkömmlichen
CMOS-Inverter;
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2 ein
schematisches Schaltbild einer herkömmlichen Bufferzelle in einem
Bufferketten-Treiber;
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3 einen
Graphen der Ausgangsspannung eines herkömmlichen Bufferketten-Treibers
in Abhängigkeit
von Zeit;
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4 eine
Bufferzelle gemäß einer
ersten Ausführungsform
der Erfindung;
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5 ein
Zeitdiagramm einer Bufferzelle gemäß der ersten Ausführungsform
der Erfindung;
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6 einen
Graphen der Ausgangsspannung in Abhängigkeit von Zeit für eine Bufferzelle
gemäß der ersten
Ausführungsform
der Erfindung;
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7 ein
schematisches Schaltbild eines Bufferketten-Treibers gemäß einer
zweiten Ausführungsform
der Erfindung;
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8 einen
Graphen der Ausgangsspannung in Abhängigkeit von Zeit für eine Bufferzelle
gemäß einer
zweiten Ausführungsform
der Erfindung;
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9 ein
schematisches Schaltbild eines Bufferketten-Treibers mit einer Mehrzahl
von in Reihe geschalteten Bufferzellen;
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10 ein
schematisches Schaltbild einer Bufferzelle gemäß einer dritten Ausführungsform
der Erfindung; und
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11 ein
Schaltbild einer Inverterstufe in der Bufferzelle gemäß der dritten
Ausführungsform der
Erfindung.
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In 4 ist
eine einzelne Bufferzelle eines Bufferketten-Treibers gezeigt, die
eine erste Signalkette bzw. einen ersten Signalpfad mit in Reihe
geschalteten Inverterstufen B1 und B2 und einen zweiten Pfad umfasst,
der parallel zu dem ersten Pfad angeordnet ist und in Reihe geschaltete
Inverterstufen B3 und B4 aufweist, die parallel zu den Inverterstufen B1
bzw. B2 sind und diesen entsprechen.
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Die
Inverterstufen B1, B2, B3 und B4 sind kreuzgekoppelt, so dass der
Ausgang der Inverterstufe B1 mit dem Ausgang der Inverterstufe B4
gekoppelt ist und der Ausgang der Inverterstufe B3 mit dem Ausgang
der Inverterstufe B2 gekoppelt ist. Die Inverterstufen B1, B2, B3
und B4 können
als solche herkömmlich,
so wie in 1 gezeigt, sein und weisen alle
dieselbe Größe auf,
und somit leistet jedes der beiden Ausgangssignale einen Beitrag
von 50% für
beide Signalpfade. Für
ein bestimmtes Treibervermögen
beträgt
die Größe jeder
Inverterstufe lediglich die Hälfte
der Größe einer
herkömmlichen
Bufferstufe.
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Im
Betrieb empfängt
der Eingang der Inverterstufe B1 ein Taktsignal CLK, und der Eingang
der Inverterstufe B3 empfängt
ein Taktsignal CLKB, das komplementär zu dem Taktsignal CLK ist.
Die beiden Signalpfade sind somit komplementäre Pfade. In 5 ist
die Zeitsteuerung der Laufzeit der komplementären Signale in jeder Kette
gezeigt. Die Inverterstufe B1 bringt in das Signal CLK eine Verzögerung t1
ein und gibt ein Signal CLK_OUT1 aus. An dem Ausgang der Inverterstufe
wird in das Signal CLK_OUT1 eine Verzögerung t2 eingebracht, und von
B2 wird ein Signal CLK_OUT2 ausgegeben. In dem von der parallelen
Kette von Inverterstufen gebildeten Pfad bringt die Inverterstufe
B3 in das Signal CLKB eine Verzögerung
t1 ein und gibt ein Signal CLK_OUTB1 aus. An dem Ausgang der Inverterstufe B4
wird nach einer in das Signal CLK_OUTB1 eingebrachten Verzögerung t2
ein Taktsignal CLK_OUTB2 ausgegeben. Während die Verzögerung t1
in jedem komplementären
Pfad lediglich durch die in die komplementären Taktsignale CLK bzw. CLKB
durch die ersten Inverterstufen in jedem Pfad, B1 bzw. B3, eingebrachte
Verzögerung
verursacht wurde, wird die Verzögerung
t2, die in das Taktsignal in dem ersten Pfad, das das Eingangssignal
CLK_OUT1 aufweist, eingebracht wurde, durch die Verzögerung,
die in das Signal von der Inverterstufe B2 sowie den Stufen B1 und
B3 eingebracht wurde, verursacht, und die in das Taktsignal CLK_OUTB1
in dem zweiten Pfad eingebrachte Verzögerung t2 ist die Verzögerung auf Grund
der Stufen B4 und B1.
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Zwischen
den Ketten oder komplementären Pfaden
kann auf Grund der Kreuzkopplung zwischen komplementären Pfaden
eine Interpolation stattfinden. Das heißt, dass das von dem Treiber
ausgegebene Spannungssignal zwischen der Versorgungsschiene VDD
und Masse vollständig
schwingend ist. Der Idealwert des Spannungskreuzungspunkts Vox beträgt VDD/2,
mit einer Toleranz von ±100
mV. In 6 ist ein Graph der Ausgangsspannung in Abhängigkeit
von Zeit für
den in den 4 und 5 gezeigten
Treiber mit einer kapazitiven Last von 10 pF gezeigt. Es ist ersichtlich,
dass Vox mit zunehmender Zeit stabil bleibt und weder zu der hohen
Seite noch der niedrigen Seite abdriftet. Die Interpolation der
komplementären
Pfade sorgt dafür,
dass der Spannungskreuzungspunkt Vox des Ausgangssignals kompensiert
wird und ständig
stabil bleibt, ohne von dem Idealwert von VDD/2 abzuweichen (die
Spezifikationsgrenze liegt bei ±100 mV über/unter VDD/2). Außerdem werden
die Anstiegs- und Abfallzeiten zwischen den komplementären Ausgangssignalen
CLK_OUT2 und CLK_OUTB2 aufeinander abgestimmt.
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Die
beiden parallelen komplementären
Pfade, die die vier Inverterstufen B1, B2, B3 und B4 umfassen, bilden
eine einzelne, nicht invertierende Bufferzelle. Um das benötigte Treibervermögen in einer bestimmten
Anwendung zu erreichen, werden, wie in 9 gezeigt,
eine Reihe von entsprechend großen Bufferzellen
in Reihe geschaltet. Im Übrigen
können mehrere
in Reihe geschaltete Bufferzellen benötigt werden, um den Spannungskreuzungspunkt
auf VDD/2 zu korrigieren, wenn der Spannungskreuzungspunkt Vox an
dem Eingang der Taktsignale CLK und CLK_B weit weg von VDD/2 liegt.
Der Kreuzungspunkt nähert
sich bei dem Durchlaufen jeder Bufferzelle immer näher VDD/2
an.
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Durch
Verwendung einer Kette von interpolierten Bufferzellen wird die
Erzeugung einer Stromversorgungsverzerrung im Vergleich zu einem
einfachen Inverter mit demselben Treibervermögen ebenfalls drastisch verringert.
Der Grund hierfür
ist, dass durch einen Inverter mit demselben Treibervermögen während der
Schaltübergänge fast
der doppelte Strom fließt.
Der Buffertreiber in der beschriebenen Ausführungsform schaltet jedoch
zuerst mit der Hälfte
des Treibervermögens,
und dann schaltet die zweite Hälfte
des Treibervermögens
nach einer gewissen Verzögerung.
Die erzeugten Stromspitzen sind in diesem Fall nicht so groß wie die
von einem Inverter erzeugten, woraus sich eine niedrigere Rauschverzerrung
auf den Stromleitungen ergibt. Des Weiteren werden die Schwankungen
der Slew Rate über
die kapazitive Last an dem Ausgang des Treibers verringert, und
die ansteigende Slew Rate wird an die abfallende Slew Rate angepasst.
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Dieser
Treiber kann als Grundlage für
die Entwicklung einer CMOS-Ausgangsstufe
mit hohem Treiberstrom (mit einem Strom von mehreren mA) mit einer
stabilen Signalintegrität
bei der Ansteuerung verschiedener Konfigurationen von Übertragungsleitungen
mit einem Empfänger
(kapazitive Last) verwendet werden. In diesem Fall ist über eine Übertragungsleitung
zwischen die letzte Bufferzelle in dem Treiber in beiden der parallelen
Ketten und die Lastkapazität
ein Abschlusswiderstand geschaltet.
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Da
die Systemimpedanzen niemals perfekt übereinstimmen, treten Signalreflexionen
auf, die in den steigenden und fallenden Flanken des an dem Abschlusswiderstand
gemessenen Ausgangsspannungssignals Verzerrungen verursachen. Wenn
der Treiber ein Signal erzeugt, wandert dieses zu dem Eingang des
Empfängers,
und die Hochfrequenzkomponenten werden auf Grund der kapazitiven
Eigenschaft des Empfängers
(Lastkondensator) jeweils unabhängig
von der Frequenz reflektiert. Diese Reflexionen wandern zurück zu dem
Treiber und ebenfalls zu dem Abschlusswiderstand. Die reflektierte Welle
schließt
sich mit der Spannungssignalwellenform an dem Abschlusswiderstand
zusammen, wodurch die oben beschriebene Signalverzerrung bzw. „Steigungsumkehr" (Änderung
der Richtung der Steigung des von dem Treiber ausgegebenen Spannungssignals)
verursacht wird. Die Amplitude der Steigungsumkehr wird durch den
Wert der Lastkapazität
bestimmt.
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Da
die Impedanz des Treibers und der Übertragungsleitung nicht aufeinander
abgestimmt werden können
und Signalreflexionen nicht verhindert werden können, müssen die Hochfrequenzkomponenten
des Ausgangsspannungssignals selbst minimiert werden. Die höchsten Frequenzkomponenten sind
hauptsächlich
enthalten, wenn das Ausgangssignal von HOCH auf NIEDRIG bzw. umgekehrt
geändert
wird. Deshalb sollte die ,Flankenänderung' des Signals zur Verhinderung der Hochfrequenzkomponenten
korrigiert werden, wenn das Signal fast den HOHEN Spannungspegel
erreicht hat, und ebenso, wenn sich das Signal dem NIEDRIGEN Spannungspegel
annähert.
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In 7 ist
eine zweite Ausführungsform
der Bufferzelle gezeigt, die das Signal korrigiert, wenn es sich
dem HOHEN bzw. NIEDRIGEN Spannungspegel annähert. Die Bufferzelle weist
dieselbe Struktur wie die in der ersten Ausführungsform gezeigte auf, umfassend
Inverterstufen B1 und B2, die in einer ersten Kette in Reihe geschaltet
sind, und Inverterstufen B3 und B4, die in einer zweiten Kette parallel
zu der ersten Kette in Reihe geschaltet sind, und die kreuzgekoppelte
parallele Ketten bzw. komplementäre Pfade
wie in 4 bilden. In dieser Ausführungsform ist der Ausgang
der Stufe B2 ebenfalls mit einem Kondensator C1 verbunden, und der
Ausgang der Stufe B4 ist mit einem Kondensator C2 verbunden. Die
Kondensatoren C1 und C2 sind ebenfalls mit Masse und mit dem Widerstand
R1 bzw. R2 verbunden. Die Widerstände R1 und R2 sind ebenfalls
mit der Bondkontaktstelle der integrierten Schaltung verbunden,
die eine Verbindung zu einer Übertragungsleitung
bereitstellt. Der Widerstandswert der Widerstände R1 und R2 sollte circa
ein Viertel des Werts der Gesamtimpedanz der Übertragungsleitung betragen.
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8 zeigt
die von dem in 7 gezeigten Treiber ausgegebene
Spannung, wenn die Ausgänge
jeder Bufferkette eine kapazitive Last von 10 pF mit 400 MHz treiben,
sowie das Ausgangssignal eines herkömmlichen Inverterausgangtreibers.
Das Vorhandensein der Kondensatoren C1 und C2 an dem Ende jeder
Bufferkette korrigiert bzw. ,glättet' das Spannungssignal,
wenn sich dieses dem HOHEN bzw. NIEDRIGEN Pegel annähert. Die
zwischen jeden Kondensator und die Übertragungsleitung geschalteten
Widerstände
R1 und R2 passen die Impedanz des Treibers an die Impedanz der Übertragungsleitung
an. Die erforderliche Slew Rate des Treibers kann dann erreicht
werden, während die Signalintegrität des von
dem Treiber erzeugten Spannungssignals erhalten bleibt, und die
Schwankung der Slew Rate der kapazitiven Last kann verringert werden.
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10 zeigt
eine weitere Ausführungsform der
Bufferzelle, in der Tristate-Ausgänge bereitgestellt
werden. In dieser Ausführungsform
sind die Inverterzellen B11, B12 in einem ersten Signalpfad und die
Inverterzellen B13, B14 in einem zweiten, parallelen Signalpfad
auf dieselbe Weise wie in 7 geschaltet
und umfassen ebenso die Korrekturschaltung mit den Kondensatoren
C1, C2 und den Widerständen
R1, R2. Außerdem
hat jede Inverterzelle komplementäre Freigabeeingänge ena
und enaB, um den Ausgang der Inverterzelle selektiv auf einen hohen
Impedanzzustand zu schalten.
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11 zeigt
die Struktur einer der schaltbaren Inverterstufen B11, B12, B13
oder B14. Die Inverterstufe unterscheidet sich von der herkömmlichen Struktur
in 1 lediglich dadurch, dass ein Paar MOS-Schalttransistoren
MN02, MP03 zwischen den komplementären MOS-Transistoren MN01,
MP04 eingefügt
sind, wobei beide Schalttransistoren MN02 und MP03 komplementäre Freigabesignale
ena bzw. enaB empfangen.
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Obwohl
die vorliegende Erfindung unter Bezugnahme auf eine bestimmte Ausführungsform
beschrieben wurde, ist diese nicht auf diese Ausführungsform
beschränkt
und dem Fachmann fallen zweifellos weitere Alternativen ein, die
innerhalb des beanspruchten Schutzumfangs der Erfindung liegen.