DE60012121T2 - Verfahren und schaltungsanordnung zur pufferung von taktsignalen mit hoher geschwindigkeit - Google Patents

Verfahren und schaltungsanordnung zur pufferung von taktsignalen mit hoher geschwindigkeit Download PDF

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Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Erfindung betrifft allgemein die digitale Kommunikation und insbesondere Taktpuffer.
  • Für viele Anwendungen beim Entwurf von integrierten Schaltungen (IC) kann im allgemeinen der Betrieb mit der höchsten Frequenz für einen digitalen Logikentwurf erreicht werden, indem eine Differenzstromsteuerlogikfamilie verwendet wird, wie zum Beispiel bipolare emittergekoppelte Logik (ECL), GaAs-Source-gekoppelte Feldeffekttransistorlogik (SCFL) oder CMOS-Stromschaltlogik (CML). Obwohl diese Topologien im allgemeinen im Vergleich zu alternativen Logikfamilien, wie zum Beispiel direkt gekoppelter Feldeffekttransistorlogik (DCFL) oder statischer CMOS, schlechtere Verhältnisse von Geschwindigkeit/Leistung aufweisen, arbeiten sie im allgemeinen mit einer zwei bis viermal so großen maximalen Taktfrequenz.
  • Für Anwendungen, die die Verwendung dieser schnellen Logikfamilien erfordern, wird die maximale Betriebsfrequenz letztendlich durch die Möglichkeit begrenzt, eine angemessene Verstärkung auf dem Taktweg durch die Schaltung aufrechtzuerhalten. Dies ist auf den Umstand zurückzuführen, daß die Taktbandbreitenanforderung im allgemeinen zweimal die von Daten beträgt und das Taktsignal im allgemeinen mehrere Ebenen der Pufferung durchlaufen muß. Sobald die Betriebsfrequenz über die Unity-Gain-Bandbreite der Taktpuffer hinaus vergrößert wird, wird das Taktsignal durch jede Stufe der Pufferung gedämpft und die Schaltung hört auf, zu funktionieren.
  • Herkömmliche Techniken zur Erweiterung der Bandbreite von Taktpuffern integrierter Schaltungen haben jedoch verschiedene Unzulänglichkeiten. Zum Beispiel wird bei einem gewöhnlich als Inductive Peaking bezeichneten Ansatz eine Spiralinduktivität auf dem Chip in Reihe mit einem Widerstands-Lastbauelement eines Differenzverstärkers hinzugefügt. Die Induktivität ist so bemessen, daß bei der spezifizierten Betriebsfrequenz der Schaltung die Reaktanz der Induktivität teilweise die Reaktanz der parasitären Kapazität am Ausgang des Differenzpaars aufhebt. Inductive Peaking hat jedoch unerwünschte Eigenschaften, darunter zum Beispiel, daß es eine frequenzabhängige Verstärkung aufweist, was für die Funktionalität mit niedriger Geschwindigkeit ein Problem darstellen kann. Außerdem weist es eine frequenzabhängige Verzögerung auf, insbesondere in der Nähe der Resonanzfrequenz des Peaking. Dies kann ein Problem darstellen, wenn die Verzögerung des Taktsignals in bezug auf andere Verzögerungen in der Schaltung geregelt werden muß. Außerdem ist die Fläche von Spiralinduktivitäten auf dem Chip im allgemeinen relativ groß (in der Größenordnung eines Faktors von 10) im Vergleich zu der Fläche eines typischen Logikgatters. Schließlich ist eine Schaltung mit Inductive Peaking bei der Pufferung eines willkürlichen Datensignals mit unbekannten Frequenzkomponenten von begrenztem Nutzen.
  • Ein anderer herkömmlicher Ansatz in der CMOS-Technologie verwendet mehrere Phasen eines niederfrequenteren Taktsignals. Es können dann mehrere Schaltungen parallel betrieben werden, wobei jede von einer anderen Phase des Takts aus betrieben wird. Diese Art von Schaltung kann als Emulation einer Schaltung mit einem virtuellen Takt der Frequenz fv=fc·M betrachtet werden, wobei fc die Frequenz des Mehrphasentakts und M die Anzahl von Phasen, die parallel verwendet werden, ist. Bei diesem zweiten Ansatz kommt es zu Fehlanpassungen zwischen jeder der Phasen des langsamen Takts. Die Folge ist ein äquivalentes Jitter auf dem "virtuellen" schnellen Takt. Auch wenn das potentielle Problem, daß der Takt mit einer Frequenz über der Unity-Gain-Bandbreite der Taktpuffer laufen muß, beseitigt werden kann, verursacht zusätzlich ein Mangel an ausreichender Bandbreite immer noch ein erhöhtes deterministisches Jitter auf schnellen Datensignalen. Vom Standpunkt der Signalintegrität aus gesehen ist diese Technik einem Entwurf, bei dem die Schaltungen genug Bandbreite aufweisen, um von einem einzigen Taktsignal aus betrieben zu werden, unterlegen.
  • Das Dokument US-A-5 602 498 beschreibt in 15 eine emittergekoppelte Logikschaltung mit einem Differenzverstärker und einem Spannungsfolger. An die Ausgangsleitungen der Schaltung angekoppelte Transistoren bilden eine Latch-Stufe. Die Transistoren der Latch-Stufe werden deaktiviert, wenn der Differenzverstärker aktiviert wird, und umgekehrt. Folglich führt die Latch-Stufe keine Stromlenkfunktion durch.
  • Es wird ein Puffer und ein Verfahren zum Puffern von Differenzsignalen benötigt, um die maximale Frequenz, mit der CMOS-Technologie verwendet werden kann, um schnelle Logikfunktionen durchzuführen, signifikant erhöhen zu können.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Die vorliegende Erfindung liefert in einem ersten Aspekt einen Puffer, der folgendes enthält: einen Differenzverstärker , der als Reaktion auf ein erstes und ein zweites Differenzverstärkereingangssignal ein erstes und ein zweites verstärktes Signal erzeugt; einen Spannungsfolger mit einem ersten und einem zweiten Spannungsfolgertransistor, der als Reaktion auf das erste und das zweite verstärkte Signal aus dem Differenzverstärker ein erstes und ein zweites Pufferausgangssignal erzeugt; und eine Lenkschaltung mit einer Vielzahl von Stromquellen, wobei jede Stromquelle einen Strom liefert. Die Lenkschaltung lenkt die Ströme auf der Basis des Zustands der Pufferausgangssignale und des Zustands der Differenzverstärkereingangssignale durch jedweden des ersten und des zweiten Spannungsfolgertransistors, der auf low-Pegel gezogen wird, so daß mehrere Stromquellen der Vielzahl von Stromquellen an einen Ausgang angekoppelt werden, der zu einem low-Zustand übergeht, um eine verfügbare Strommenge zu vergrößern.
  • In einem zweiten Aspekt liefert die Erfindung ein Verfahren zum Puffern von Differenzsignalen unter Verwendung eines Differenzverstärkers mit Ausgängen, die an einen Spannungsfolger angekoppelt sind, wobei der Differenzverstärker ein Differenzeingangssignal empfängt und der Spannungsfolger Differenzausgangssignale liefert, mit den folgenden Schritten: Erzeugen eines ersten und eines zweiten verstärkten Zwischensignals unter Verwendung eines Differenzverstärkers als Reaktion auf ein erstes und ein zweites Differenzverstärkereingangssignal; Erzeugen eines ersten und eines zweiten Ausgangssignals als Reaktion auf das erste verstärkte Zwischensignal und das zweite verstärkte Zwischensignal unter Verwendung eines Spannungsfolgers mit einem ersten und einem zweiten Spannungsfolgertransistor; und Lenken von Strom unter Verwendung einer Lenkschaltung. Der Strom wird gelenkt, um die Menge an verfügbarem Strom aus einer ersten Stromquelle zu vergrößern, durch jedweden des ersten und des zweiten Spannungsfolgertransistors, der als Reaktion auf jedwedes des ersten und des zweiten Ausgangssignals, das auf einen voridentifizierten Ausgangssignalzustand gesetzt wird, auf low-Pegel gezogen wird, wobei die erste Stromquelle an die zweite Ausgangssignalleitung angekoppelt wird, wenn die erste Ausgangssignalleitung zu high-Pegel übergeht, und die erste Stromquelle an die erste Ausgangssignalleitung angekoppelt wird, wenn die zweite Ausgangssignalleitung zu high-Pegel übergeht, und Lenken von Strom, um die Menge an verfügbarem Strom aus einer zweiten Stromquelle zu vergrößern, durch jedweden des ersten und des zweiten Spannungsfolgertransistors, der als Reaktion auf jedwedes des ersten Eingangssignals und des zweiten Eingangssignals, das auf einen voridentifizierten Eingangssignalzustand gesetzt wird, auf low-Pegel gezogen wird, wobei die zweite Stromquelle an die erste Ausgangssignalleitung angekoppelt wird, wenn die erste Eingangssignalleitung zu high-Pegel übergeht, und an die zweite Ausgangssignalleitung angekoppelt wird, wenn die zweite Eingangssignalleitung zu high-Pegel übergeht.
  • Diese und andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der ausführlichen Beschreibung und den folgenden beigefügten Figuren weiter ersichtlich. In den Figuren und in der Beschreibung geben Bezugszahlen die verschiedenen Merkmale der Erfindung an, wobei sich gleiche Bezugszahlen in allen Zeichnungsfiguren und in der gesamten geschriebenen Beschreibung durchweg auf gleiche Merkmale beziehen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockschaltbild eines CML-Puffers mit hoher Bandbreite gemäß der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Mit Bezug auf 1 erhöht ein Taktpuffer 10 mit hoher Bandbreite, der eine Lenkschaltung 12 enthält, die maximale Frequenz, mit der CMOS-Technologie verwendet werden kann, um schnelle Logikfunktionen durchzuführen, signifikant. Wie nachstehend ausführlich beschrieben wird, ermöglicht der Taktpuffer 10 eine höhere Unity-Gain-Bandbreite als ein Standard-CML-Puffer, während eine gut kontrollierte Verzögerung aufrechterhalten wird, die anderen Logikgattern folgt. Die Verwendung des Taktpuffers 10 kann die maximale Frequenz erweitern, mit der CMOS-Technologie verwendet werden kann, ohne eine Mehrphasentaktarchitektur mit ihren naturgemäßen Nachteilen verwenden zu müssen.
  • Insbesondere enthält der Taktpuffer 10 die Lenkschaltung 12 zur Verbesserung einer Spannungsfolgerstufe 14 des Taktpuffers 10. Die Lenkschaltung 12 enthält Schalttransistoren 16, 18, 20 und 22, die zwischen Spannungsfolgertransistoren 24 und 26 und Stromquellen 28 und 30 positioniert sind. Die Lenkschaltung 12 schaltet alle oder im wesentlichen alle Ströme aus beiden Quellen 28 und 30 durch jedweden der beiden Spannungsfolgertransistoren 24 oder 26, der auf low-Pegel gezogen wird, wodurch eine Strommenge, die für das Slewing verfügbar ist, wenn ein Ausgang nach low gezogen wird, ungefähr verdoppelt wird. Da der Spannungsfolgertransistor 24 oder 26, der auf high-Pegel gezogen wird, nicht mehr einen konstanten Strom I0, der durch Quellen 28 und 30 bereitgestellt wird, abziehen muß, wird gleichzeitig ein effektiver Maximalstrom, der zum Aufladen einer Lastkapazität zugeführt werden kann, um I0 vergrößert.
  • Wie in 1 dargestellt, werden ein Eingangssignal B und sein komplementäres Eingangssignal BN an einen Differenzverstärker 38 angekoppelt, der ein Differenzverstärkertransistorpaar 40 und 42 enthält, das in Verbindung mit den Lastwiderständen 44 und 46 eine Spannungsverstärkung der Eingangssignale B und BN bereitstellt. Insbesondere ist das Eingangssignal B an ein Gate 50 des Differenzverstärkertransistors 42 angekoppelt, und das komplementäre Eingangssignal BN an ein Gate 48 des Differenzverstärkertransistors 40. Drain-Anschlüsse 52 und 54 der Differenzverstärkertransistoren 40 und 42 sind an Differenzverstärkerausgangssignale ZA 56 bzw. ZAN 58 angekoppelt. Die Drain-Anschlüsse 52 und 54 sind außerdem über Lastwiderstände 44 bzw. 46 an eine VDD-Versorgung 60 angekoppelt. Der Lastwiderstand 44 ist an den Differenzverstärkertransistor 40 und den Spannungsfolgertransistor 24 angekoppelt. Der Lastwiderstand 46 ist an den Differenzverstärkertransistor 42 und den Spannungsfolgertransistor 26 angekoppelt. Die Lastwiderstände 44 und 46 werden in der Regel als PMOS-Bauelemente implementiert, die in den linearen Bereich vorgespannt werden. Die Source-Anschlüsse 62 und 64 der Differenzverstärkertransistoren 40 und 42 werden an einen Knoten 66 angekoppelt, um sich so einen gemeinsamen Strom Id 68 zu teilen, der an eine VSS-Versorgung 70 angekoppelt ist.
  • Die Differenzverstärkerausgangssignale ZA 56 und ZAN 58 steuern den Spannungsfolger 14 mit niedriger Ausgangsimpedanz an, der die Taktpufferausgangssignale ZB 80 und ZBN 82 produziert. Bei einer typischen Konfiguration tritt ein wesentlicher Teil der Verstärkung für den Taktpuffer 10 in der Differenzverstärkerstufe 38 auf. Insbesondere enthält der Spannungsfolger 14 die Spannungsfolgertransistoren 24 und 26, deren Drain-Anschlüsse 72 und 74 an die VDD-Versorgung 60 angekoppelt sind. Gates 76 und 78 der Spannungsfolgertransistoren 24 und 26 sind an die Differenzverstärkerausgangssignale ZA 56 und ZAN 58 angekoppelt. Die Spannungsfolgerstufe 14 des Taktpuffers 10 enthält keinen Mechanismus für Verstärkung und weist somit eine Verstärkung auf, die höchstens gleich 1 ist. Hauptsächlich wegen eines Body- Effekts in CMOS ist die Verstärkung jedoch in der Regel auf ungefähr 0,9 begrenzt.
  • Im Betrieb muß der Spannungsfolgertransistor 24, wenn er auf high-Pegel gezogen wird, vorübergehend mehr Strom als I0 abziehen. Dieser übermäßige Strom, der ungefähr durch eine Gleichung (IM3–I0) definiert wird, ist für das Laden einer Lastkapazität eines Taktpufferausgangssignals ZB 80 verantwortlich. Eine maximale Slew-Rate, wenn das Ausgangssignal ZB 80 nach high gezogen wird, wird um I0 verschlechtert. Ähnlich muß der Spannungsfolgertransistor 24, wenn er auf low-Pegel gezogen wird, vorübergehend einen Strom von weniger als I0 abziehen, und diese Stromdifferenz, die ungefähr durch eine Gleichung (I0–IM3) definiert wird, wird zum Entladen der Lastkapazität des Taktpufferausgangssignals ZB 80 verwendet. Die maximale Slew-Rate, wenn das Ausgangssignal ZB 80 nach low gezogen wird, wird somit durch den Konstantstrom I0 eingestellt. Der Spannungsfolgertransistor 26 arbeitet auf identische Weise, um die Lastkapazität eines komplementären Taktpufferausgangssignals ZBN 82 zu laden und zu entladen.
  • Gemäß der vorliegenden Erfindung wird der Spannungsfolger 14 verbessert, indem die Lenkschaltung 12 zwischen den Spannungsfolgertransistoren 24 und 26 und den Stromquellen 28 und 30 hinzugefügt wird. Insbesondere enthält die Lenkschaltung 12 Lenktransistoren 16, 18, 20 und 22, die zwischen den Spannungfolgertransistoren 24 und 26 und den Stromquellen 28 und 30 positioniert sind. Source-Anschlüsse 84 und 86 der Spannungsfolgertransistoren 24 und 26 liefern die Taktpufferausgangssignale ZB 80 und ZBN 82. Die Source-Anschlüsse 84 und 86 sind auch an die Lenkschaltung 12 angekoppelt, die die Schalttransistoren 16, 18, 20 und 22 enthält.
  • Gemäß einem Vorteil der vorliegenden Erfindung schalten die Lenktransistoren 16, 18, 20 und 22 allen oder ungefähr allen Strom von beiden Quellen 28 und 30 durch jedweden der beiden Spannungsfolgertransistoren 24 oder 26, der auf low-Pegel gezogen wird, wodurch die Strommenge, die für das Slewing verfügbar ist, wenn das entsprechende Taktpufferausgangssignal nach low gezogen wird, ungefähr verdoppelt wird. Da der Spannungsfolgertransistor 24 oder 26, der auf high-Pegel gezogen wird, nicht mehr den Konstantstrom I0 abziehen muß, wird gleichzeitig der effektive Maximalstrom, der zum Aufladen der entsprechenden Lastkapazität zugeführt werden kann, um I0 vergrößert.
  • Wie in 1 dargestellt, ist ein Drain-Anschluß 92 des Schalttransistors 16 an ein Gate 98 des Schalttransistors 18 angekoppelt, und ein Drain-Anschluß 94 des Schalttransistors 18 an ein Gate 96 des Schalttransistors 16. Stromquellen 88 und 90 sind an die Drain-Anschlüsse 92 und 94 angekoppelt, sodaß die Spannungsfolgertranssistoren 24 und 26 nicht vollständig ausgeschaltet werden, wenn sie sich in einem statischen logischen high-Zustand befinden. Dadurch wird verhindert, daß Ausgangsknoten in einen Zustand hoher Impedanz übergehen, in dem ein Ausgangsspannungspegel nicht gut kontrolliert wäre.
  • Die zusätzlichen Stromquellen 88 und 90 müssen nur einen Bruchteil der Größe der Hauptstromquellen 28 und 30 aufweisen und sind an die gemeinsame VSS-Versorgung 70 angekoppelt. Source-Anschlüsse 100 und 102 der Schalttransistoren 16 und 18 sind an dem Knoten 104 gekoppelt, um sich so einen gemeinsamen an die gemeinsame VSS-Versorgung 70 gekoppelten Strom zu teilen.
  • Drain-Anschlüsse 106 und 108 der Lenktransistoren 20 und 22 sind an die Source-Anschlüsse 84 und 86 der Spannungsfolgertransistoren 24 und 26 und die Drain-Anschlüsse 92 und 94 der Lenktransistoren 16 und 18 angekoppelt. Das Eingangssignal B und das komplementäre Eingangssignal BN sind an die Lenktransistoren 22 und 20 angekoppelt, die eine Spannungsverstärkung für die Eingangssignale B und BN bereitstellen. Das Eingangssignal B ist an ein Gate 116 des Lenktransistors 22 angekoppelt, und das komplementäre Eingangssignal BN ist an ein Gate 114 des Lenktransistors 20 angekoppelt. Die Drain-Anschlüsse 106 und 108 der Lenktransistoren 20 und 22 sind an die Taktpufferausgänge ZB 80 und ZBN 82 angekoppelt. Source-Anschlüsse 110 und 112 der Lenktransistoren 20 und 22 sind an einem Knoten 118 gekoppelt, um sich so einen gemeinsamen an die VSS-Versorgung 70 angekoppelten Strom zu teilen.
  • Vom Gleichstromstandpunkt aus gesehen könnte das durch die Lenktransistoren 16, 18, 20 und 22 erzielte Stromlenken durch ein beliebiges der Eingangssignale B und BN oder der Taktpufferausgangssignale ZB 80 und ZBN 82 gesteuert werden, da diese Differenzsignale beide dieselben oder ungefähr dieselben Gleichstromwerte aufweisen. Um die Anstiegs- und Abfallszeiten der Taktpufferausgangssignale ZB 80 und ZBN 82 auszugleichen, wird die Hälfte des Stromlenkens in der Spannungsfolgerstufe 14 durch die Eingangssignale B und BN gesteuert, und die andere Hälfte durch die Taktpufferausgangssignale ZB 80 und ZBN 82. Die Anstiegszeit der Ausgangssignale wird durch die verstärkten Signale ZA 56 und ZAN 58 dominiert, während die Abfallszeit durch die Schalttransistoren 16, 18, 20 und 22 dominiert wird. Da die Eingangssignale B und BN zeitlich vor den verstärkten Signalen ZA 56 und ZAN 58 kommen und die Taktpufferausgangssignale ZB 80 und ZBN 82 zeitlich hinter den verstärkten Signalen ZA 56 und ZAN 58 kommen, wird durch die Kombination beider Eingangssignale B und BN und der Taktpufferausgangs signale ZB 80 und ZBN 82 zur Steuerung des Stromlenkens in der Spannungsfolgerstufe 14 die Anstiegs- und Abfallszeit der Taktpufferausgangssignale ZB 80 und ZBN 82 ungefähr ausgeglichen.
  • Bei einem typischen Betrieb besitzt der Taktpuffer 10 eine Verstärkung von mehr als ungefähr 1,0 in der Spannungsfolgerstufe 14. Die Transistoren 40, 42, 24, 26, 16, 18, 20 und 22 sind vorzugsweise FET-Transistoren, obwohl für Fachleute erkennbar ist, daß der Taktpuffer 10 auch so ausgelegt werden kann, daß auch andere Arten von Transistoren verwendet werden können.

Claims (16)

  1. Puffer, umfassend: einen Differenzverstärker (38), der als Reaktion auf ein erstes und ein zweites Differenzverstärkereingangssignal (BN, B) ein erstes und ein zweites verstärktes Signal (56, 58) erzeugt; einen Spannungsfolger (14) mit einem ersten und einem zweiten Spannungsfolgertransistor (24, 26), der als Reaktion auf das erste und das zweite verstärkte Signal (56, 58) aus dem Differenzverstärker (38) ein erstes und ein zweites Pufferausgangssignal (80, 82) erzeugt; und eine Lenkschaltung (12) mit einer Vielzahl von Stromquellen (28, 30, 88, 90), wobei jede Stromquelle (28, 30, 88, 90) einen Strom liefert; dadurch gekennzeichnet, daß die Lenkschaltung (12) die Ströme auf der Basis des Zustands der Pufferausgangssignale (80, 82) und des Zustands der Differenzverstärkereingangssignale (BN, B) durch jedweden des ersten und des zweiten Spannungsfolgertransistors (24, 26) lenkt, der auf low-Pegel gezogen wird, so daß mehrere Stromquellen der Vielzahl von Stromquellen (28, 30, 88, 90) an einen Ausgang (80, 82) angekoppelt werden, der zu einem low-Zustand übergeht, um eine verfügbare Strommenge zu vergrößern.
  2. Puffer nach Anspruch 1, wobei eine erste Stromquelle (28) der Vielzahl von Stromquellen an ein erstes Pufferausgangssignal (80) angekoppelt wird, wenn ein zweites Pufferausgangssignal (82) zu high-Pegel übergeht, und die erste Stromquelle (28) an die Leitung des zweiten Pufferausgangssignals (82) angekoppelt wird, wenn die erste Pufferausgangssignalleitung (80) zu high-Pegel übergeht.
  3. Puffer nach Anspruch 1 oder 2, wobei eine zweite Stromquelle (30) der Vielzahl von Stromquellen als Reaktion auf ein Setzen eines high-Signals an einem ersten Differenzverstärkereingang (B) an das zweite Pufferausgangssignal (82) angekoppelt wird und die zweite Stromquelle (30) als Reaktion auf ein Setzen eines high-Signals an einem zweiten Differenzverstärkereingang (BN) an die erste Pufferausgangssignalleitung (80) angekoppelt wird.
  4. Puffer nach einem der Ansprüche 1 bis 3, wobei eine Abfallzeit des ersten und des zweiten Pufferausgangssignals (80, 82) durch die Lenkschaltung (12) dominiert wird.
  5. Puffer nach einem der Ansprüche 1 bis 4, wobei die Lenkschaltung (12) einen ersten und einen zweiten Lenktransistor (16, 18), die zwischen der ersten Stromquelle (28) und dem ersten und dem zweiten Spannungsfolgertransistor (24, 26) angeordnet sind, und einen dritten und einen vierten Lenktransistor (20, 22), die zwischen dem ersten und dem zweiten Spannungsfolgertransistor (24, 26) und der zweiten Stromquelle (30) angeordnet sind, umfaßt.
  6. Puffer nach Anspruch 5, wobei an jeden der Drain-Anschlüsse (92, 94) des ersten und des zweiten Lenktransistors (16, 18) eine zusätzliche Stromquelle angekoppelt ist, um zu verhindern, daß sich der erste und der zweite Spannungsfolgertransistor (24, 26) in einem statischen logischen high-Zustand abschalten.
  7. Puffer nach Anspruch 5 oder 6, wobei Drain-Anschlüsse (106, 108) des dritten und des vierten Lenktransistors (20, 22) an Source-Anschlüsse (84, 86) des ersten und des zweiten Spannungsfolgertransistors (24, 26) und an die Drain-Anschlüsse (92, 94) des ersten und des zweiten Lenktransistors (16, 18) angekoppelt sind.
  8. Puffer nach Anspruch 7, wobei das erste und das zweite Differenzverstärkereingangssignal (BN, B) an Gates (114, 116) des dritten und des vierten Lenktransistors (20, 22) angekoppelt sind.
  9. Puffer nach einem der Ansprüche 5 bis 8, wobei die Source-Anschlüsse (84, 86) des ersten und des zweiten Spannungsfolgertransistors (24, 26) das erste und das zweite Pufferausgangssignal (80, 82) liefern.
  10. Puffer nach Anspruch 9, wobei Source-Anschlüsse (84, 86) des ersten und des zweiten Spannungsfolgertransistors (80, 82) an die Lenkschaltung (12) angekoppelt sind.
  11. Verfahren zum Puffern von Differenzsignalen unter Verwendung eines Differenzverstärkers (38) mit Ausgängen (56, 58), die an einen Spannungsfolger (14) angekoppelt sind, wobei der Differenzverstärker (38) ein Differenzeingangssignal (BN, B) empfängt und der Spannungsfolger (14) Differenzausgangssignale (80, 82) liefert, mit den folgenden Schritten: Erzeugen eines ersten und eines zweiten verstärkten Zwischensignals (56, 58) unter Verwendung eines Differenzverstärkers (38) als Reaktion auf ein erstes und ein zweites Differenzverstärkereingangssignal (BN, B); Erzeugen eines ersten und eines zweiten Ausgangssignals (80, 82) als Reaktion auf das erste verstärkte Zwischensignal (56) und das zweite verstärkte Zwischensignal (58) unter Verwendung eines Spannungsfolgers (14) mit einem ersten und einem zweiten Spannungsfolgertransistor (24, 26); und Lenken von Strom unter Verwendung einer Lenkschaltung (12); gekennzeichnet durch Lenken von Strom, um Menge an verfügbarem Strom aus einer ersten Stromquelle (28) zu vergrößern, durch jedweden des ersten und des zweiten Spannungsfolgertransistors (24, 26), der als Reaktion auf jedwedes des ersten und des zweiten Ausgangssignals (80, 82), das auf einen voridentifizierten Ausgangssignalzustand gesetzt wird, auf low-Pegel gezogen wird, wobei die erste Stromquelle (28) an die zweite Ausgangssignalleitung (82) angekoppelt wird, wenn die erste Ausgangssignalleitung (80) zu high-Pegel übergeht, und die erste Stromquelle (28) an die erste Ausgangssignalleitung (80) angekoppelt wird, wenn die zweite Ausgangssignalleitung (82) zu high-Pegel übergeht, und Lenken von Strom, um Menge an verfügbarem Strom aus einer zweiten Stromquelle (30) zu vergrößern, durch jedweden des ersten und des zweiten Spannungsfolgertransistors (24, 26), der als Reaktion auf jedwedes des ersten Eingangssignals (BN) und des zweiten Eingangssignals (B), das auf einen voridentifizierten Eingangssignalzustand gesetzt wird, auf low-Pegel gezogen wird, wobei die zweite Stromquelle (30) an die erste Ausgangssignalleitung (80) angekoppelt wird, wenn die erste Eingangssignalleitung (114) zu high-Pegel übergeht, und an die zweite Ausgangssignalleitung (82) angekoppelt wird, wenn die zweite Eingangssignalleitung (116) zu high-Pegel übergeht.
  12. Verfahren nach Anspruch 11, wobei ungefähr eine erste Hälfte der in dem Spannungsfolger (12) erfolgenden Stromlenkung durch Verwendung der ersten Stromquelle (28) und ungefähr eine zweite Hälfte der Stromlenkung durch Verwendung der zweiten Stromquelle (30) erreicht wird.
  13. Verfahren nach Anspruch 11 oder 12, weiterhin mit dem folgenden Schritt: Verbinden einer zusätzlichen Stromquelle (88, 90) mit jedem der Source-Anschlüsse (84, 86) des ersten und des zweiten Spannungsfolgertransistors (24, 26), um zu verhindern, daß sich der erste und der zweite Spannungsfolgertransistor (24, 26) in einem statischen logischen high-Zustand abschalten.
  14. Verfahren nach einem der Ansprüche 11 bis 13, weiterhin mit dem folgenden Schritt: Verwenden von Source-Anschlüssen (84, 86) des ersten und des zweiten Spannungsfolgertransistors (24, 26), um das erste und das zweite Ausgangssignal (80, 82) bereitzustellen.
  15. Puffer nach einem der Ansprüche 1 bis 10, wobei die Lenkschaltung (12) eine Vielzahl von Lenktransistoren (16, 18, 20, 22) umfaßt, wobei Betriebszustände der Lenktransistoren (16, 18, 20, 22) den Stromfluß durch die Stromwege steuern.
  16. Puffer nach Anspruch 15, wobei die Betriebszustände der Lenktransistoren (16, 18, 20, 22) durch ein erstes und ein zweites Differenzverstärkereingangssignal (BN, B) und das erste und das zweite Pufferausgangssignal (80, 82) gesteuert werden.
DE60012121T 1999-07-01 2000-06-30 Verfahren und schaltungsanordnung zur pufferung von taktsignalen mit hoher geschwindigkeit Expired - Lifetime DE60012121T2 (de)

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