JPH07264042A - 高速インタフェース回路 - Google Patents

高速インタフェース回路

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JPH07264042A
JPH07264042A JP6047490A JP4749094A JPH07264042A JP H07264042 A JPH07264042 A JP H07264042A JP 6047490 A JP6047490 A JP 6047490A JP 4749094 A JP4749094 A JP 4749094A JP H07264042 A JPH07264042 A JP H07264042A
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JP
Japan
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circuit
current
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signal
input
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Withdrawn
Application number
JP6047490A
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Inventor
Norio Ueno
典夫 上野
Satoru Matsuyama
哲 松山
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to US08/320,068 priority patent/US5512853A/en
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Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018514—Interface arrangements with at least one differential stage

Abstract

(57)【要約】 【目的】ＩＣ間の信号インタフェースをとる回路に関
し、インタフェース用信号として電流信号を用いて高速
化した高速インタフェース回路を提供する。 【構成】所定値の電流を供給する電流源１と、２値信号
に応じてこの電流を断続して電流信号としてＰＣＢ配線
２に送出するスイッチ回路３とからなる出力回路４を送
信側のＩＣに設けるとともに、ＰＣＢ配線２と整合した
入力インピーダンスを有し、電流信号を電圧信号に変換
するトランスインピーダンス回路５と、この電圧信号を
所定の閾値で識別してもとの２値信号を再生する比較回
路６とからなる入力回路７を受信側のＩＣに設けて、こ
の出力回路４と入力回路７とによって、ＰＣＢ配線２を
介して送信側のＩＣと受信側のＩＣとのインタフェース
をとるように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路（ＩＣ）間の
信号インタフェースをとるインタフェース回路に関し、
特にＩＣ間インタフェース用信号として電流信号を用い
ることによって高速化した、高速インタフェース回路に
関するものである。
【０００２】ＣＭＯＳプロセスの微細化に伴ってＣＭＯ
Ｓ ＩＣも、その内部回路では数百ＭHzでの動作も可能
になったが、入出力部に設けられるインタフェース回路
部が高速化されないため、全体としての高速化が妨げら
れている。
【０００３】そこで、ＣＭＯＳ ＩＣのインタフェース
回路を高速化することによって、ＣＭＯＳ ＩＣからな
る回路が、外部的に、その内部動作の速度に見合った高
速動作が可能になるようにすることが求められている。
【０００４】
【従来の技術】従来、ＣＭＯＳ ＩＣは、バイポーラＩ
Ｃやガリウム砒素（ＧａＡｓ）ＩＣに比較して動作速度
が遅かったが、近年において、ＣＭＯＳプロセスの微細
化に伴って、ＩＣ内部では、数百ＭHzまでの動作が可能
となってきた。しかしながら、ＣＭＯＳ ＩＣの入出力
部に設けられるＥＳＤ（静電破壊防止）対策用の保護回
路の持つ寄生容量や、ボンデングパッドの寄生容量のた
め、インタフェース回路部での高速信号の入出力が妨げ
られている。
【０００５】図１１は、従来のＣＭＯＳインタフェース
回路を示したものであって、（ａ）は回路構成を示し、
（ｂ）は入出力信号を示したものである。
【０００６】ＩＣ１は送信側のＣＭＯＳ ＩＣを示し、
１０１はＩＣ１に設けられた出力バッファである。また
ＩＣ２は受信側のＣＭＯＳ ＩＣを示し、１０２はＩＣ
２に設けられた入力バッファである。Ｌは、ＩＣ１とＩ
Ｃ２とを結ぶプリント板（ＰＣＢ）配線である。１０３
はＰＣＢ配線Ｌ上においてＩＣ２の入力端に設けられた
ＥＳＤ対策用保護回路である。ＰＣＢ配線ＬとＥＳＤ保
護回路１０３とは、全体として１０ｐＦ程度の寄生容量
Ｃを有し、これが高速信号の入出力を妨げる原因になっ
ている。
【０００７】従来のＣＭＯＳインタフェース回路におい
ては、送信側のＩＣ１における出力バッファ１と、受信
側のＩＣ２における入力バッファ２との間の入出力信号
としては、一般に、図１１（ｂ）に示すように、５Ｖの
振幅を有する信号が用いられている。
【０００８】従来の高速インタフェース回路の主流は、
バイポーラのＥＣＬインタフェースであって、ＣＭＯＳ
ＩＣもＥＣＬインタフェースを用いた場合は、例えば
１００ＭHz程度の高速動作が可能である。しかしなが
ら、ＥＣＬインタフェースは消費電力が大きいという欠
点がある。
【０００９】メモリやマイクロプロセッサ等のＩＣにお
けるインタフェース回路は、例えば３２ビットパラレル
でインタフェースすることが必要なものもあるが、この
ような場合は、入出力部におけるインタフェース回路で
の消費電力が増加するため、チップ温度の上昇や信頼性
の観点から問題となり、これが逆に高速性を阻害する原
因になっている。
【００１０】一方、マイクロプロセッサ等の既存ＩＣ
は、従来、電源（＋５Ｖ）で動作するのが一般的である
が、今後の動向として低電圧（＋３Ｖ）化が課題となっ
ている。その場合、ＰＣＢ内を単一電源で統一すること
が経済的であり、従ってインタフェース回路としても、
低電圧で動作可能なものが必要となっている。
【００１１】
【発明が解決しようとする課題】このように、従来、Ｃ
ＭＯＳ ＩＣのインタフェース回路は、高速動作を行わ
せようとすると、ＥＣＬインタフェースを用いなければ
ならないため、消費電力が増加するとともに高価なもの
となり、経済性のよいＣＭＯＳプロセスを用いようとす
ると、高速化できないという問題があった。
【００１２】また、低電圧化の傾向に合わせて、低電圧
動作可能なインタフェース回路が必要となっているが、
従来、このようなインタフェース回路は実現されていな
いという問題があった。
【００１３】本発明は、このような従来技術の課題を解
決しようとするものであって、ＣＭＯＳ ＩＣの高速イ
ンタフェース回路を、ＣＭＯＳプロセスを用いて実現可
能にするとともに、低電圧で動作可能なインタフェース
回路を提供できるようにすることを目的としている。
【００１４】また本発明は、この際、受信側で信号を識
別する閾値電圧を安定化することによって、ＣＭＯＳプ
ロセス変動等の影響を受けにくいインタフェース回路を
実現することを目的としている。
【００１５】
【課題を解決するための手段】本発明の高速インタフェ
ース回路では、ＣＭＯＳ ＩＣに対してＣＭＯＳプロセ
スによるインタフェース回路を用い、インタフェース信
号として電流を用いて、入出力端子における電圧振幅を
小さくして、ＰＣＢ配線の寄生容量による影響を受けに
くくすることによって、広帯域化を図り高速化を可能に
するとともに、低電圧化も可能にしている。この場合、
受信側における信号識別の閾値を送信側から設定するこ
とによって、ＣＭＯＳプロセスの変動によって、動作に
影響を受けにくいインタフェース回路を実現し、小さい
信号電流で安定にインタフェースを行わせることができ
るようにする。
【００１６】
【作用】図１は、本発明の原理的構成を示したものであ
って、（ａ）は並列伝送用インタフェース回路を示し、
（ｂ）は単独伝送用インタフェース回路を示している。
【００１７】(1) 本発明の高速インタフェース回路は、
図１（ａ）に示されるように、送信側のＩＣに、所定値
の電流を供給する電流源１と、２値信号に応じて電流源
１の電流を断続して電流信号としてＰＣＢ配線２に送出
するスイッチ回路３とからなる出力回路４を有する。
【００１８】また受信側のＩＣに、ＰＣＢ配線２と整合
した入力インピーダンスを有し、送信側のＩＣからの電
流信号を電圧信号に変換するトランスインピーダンス回
路５と、この電圧信号を所定の閾値で識別してもとの２
値信号を再生する比較回路６とからなる入力回路７を有
する。
【００１９】そして、出力回路４と入力回路７とによっ
て、ＰＣＢ配線２を介して、送信側のＩＣと受信側のＩ
Ｃとのインタフェースをとる。このように本発明の高速
インタフェース回路では、２値信号を電流信号の形でイ
ンタフェースするので、ＰＣＢ配線に付随する寄生容量
等の影響を受けることなく、高速動作を行うことがで
き、また低電圧化が可能となる。図１（ａ）の構成は、
多数ビットの並列伝送を行う場合に適している。
【００２０】(2) (1) の場合の電流源１は、Ｐチャネル
トランジスタによって実現することができる。
【００２１】(3) (1) の場合のスイッチ回路３は、２値
信号に応じて交互にオン，オフして、電流源１の電流を
ＰＣＢ配線２と接地とに切り替えて出力する、ＣＭＯＳ
トランジスタ１６，１７からなる、アナログスイッチに
よって、実現することができる。
【００２２】(4) (1) の場合のトランスインピーダンス
回路５は、所定値の抵抗２３を介して負帰還を施すこと
によって、ＰＣＢ配線２と整合する入力インピーダンス
を呈する、所定利得の反転増幅器２２によって実現する
ことができる。
【００２３】(5) (4) の場合の所定値の抵抗２３は、ド
レインとソースを増幅器２２の入力と出力に接続された
第１のＣＭＯＳトランジスタ３５から構成し、これに、
第１のＣＭＯＳトランジスタ３５と同じドレイン電圧と
ソース電圧を与えられ、所定値の電流を強制的に流すこ
とによって、所定の抵抗値を実現した第２のＣＭＯＳト
ランジスタ３６と同一のゲート電圧を与えることによっ
て実現することができる。
【００２４】(6) (1) の場合の比較回路６に対する閾値
電圧の設定は、送信側のＩＣに、出力回路４の電流源１
の１／２の電流を供給する電流源１８’と、この電流を
ＰＣＢ配線２に送出するトランジスタ１６’とを設け、
受信側のＩＣに、ＰＣＢ配線２と整合した入力インピー
ダンスを有し、この電流を電圧に変換するトランスイン
ピーダンス回路５’を設けて、変換された電圧を閾値電
圧として比較回路６に供給することによって行うことが
できる。
【００２５】従って、本発明の高速インタフェース回路
では、ＣＭＯＳプロセスの変動によって、動作に影響を
受けにくいインタフェース回路を実現し、小さい信号電
流で安定にインタフェースを行わせることが可能とな
る。
【００２６】(7) 本発明の高速インタフェース回路は、
図１（ｂ）に示されるように、送信側のＩＣに、所定値
の電流を供給する電流源１と、２値信号に応じて電流源
１の電流を第１のＰＣＢ配線２と第２のＰＣＢ配線２’
とに交互に切り替えて電流信号として送出するスイッチ
回路３’とからなる差動出力回路８を有する。
【００２７】また受信側のＩＣに、ＰＣＢ配線２と整合
した入力インピーダンスを有し、ＰＣＢ配線２の電流信
号を電圧信号に変換する第１のトランスインピーダンス
回路５と、ＰＣＢ配線２’と整合した入力インピーダン
スを有し、ＰＣＢ配線２’の電流信号を電圧信号に変換
する第２のトランスインピーダンス回路５’と、第１の
トランスインピーダンス回路５の出力と、第２のトラン
スインピーダンス回路５’の出力とを比較して、もとの
２値信号を再生する比較回路６とからなる差動入力回路
９を有する。
【００２８】そして、差動出力回路８と差動入力回路９
とによって、両ＰＣＢ配線２，２’を介して送信側のＩ
Ｃと受信側のＩＣとのインタフェースをとる。このよう
に本発明の高速インタフェース回路では、２値信号を電
流信号の形でインタフェースするので、ＰＣＢ配線に付
随する寄生容量等の影響を受けることなく、高速動作を
行うことができ、また低電圧化が可能となる。図１
（ｂ）の構成は、１ビットの信号または少数ビットの信
号の伝送を行う場合に適している。
【００２９】(8) (1) または (7)の場合に、トランスイ
ンピーダンス回路５と同等の回路からなる整合回路５１
を出力回路４の出力端に並列に設け、この出力端でＰＣ
Ｂ配線とのインピーダンス整合をとるようにする。
【００３０】このようにすることによって、本発明の信
号インタフェース回路において、出力端においても、Ｐ
ＣＢ配線とのインピーダンス整合をとることができるよ
うになる。
【００３１】(9) (1) または (7)の場合に、トランスイ
ンピーダンス回路５と同等の回路からなる入力バッファ
５２を出力回路４の出力端に並列に設け、この出力端に
入出力バッファを形成するようにする。また、出力回路
４と同等の回路からなる出力バッファ５３を入力回路５
の入力端に並列に設け、この入力端にも入出力バッファ
を形成するようにする。
【００３２】このようにすることによって、本発明の信
号インタフェース回路において、出力端に入出力バッフ
ァを形成して、双方向に信号伝送を行うことができるよ
うになる。
【００３３】
【実施例】図２は、本発明の実施例(1) を示したもので
あって、（ａ）は回路構成を示し、（ｂ）は信号波形を
示している。図１１におけると同じものを同じ番号で示
し、送信側のＩＣ１において、１１，１２は送信バッフ
ァを構成する差動接続トランジスタであって、それぞれ
ゲートに入力信号と基準信号Ｖref を与えられ、電流源
１３から例えば０．１ｍＡの定電流を供給されたとき、
抵抗値Ｒを有する負荷抵抗１４，１５に出力電圧を発生
する。１６，１７はアナログスイッチを構成するトラン
ジスタであって、負荷抵抗１４，１５からそれぞれのゲ
ートを駆動されることによって、電源電圧３．３Ｖから
電流源１８を介して例えば２ｍＡを供給されて、出力端
子側と接地側に交互に２ｍＡの電流を流す。１９は出力
端子に挿入されたＥＳＤ対策用の保護回路である。電流
源１３，１８は、Ｐチャネルトランジスタからなってい
る。図中、１１〜１８はスイッチ回路３を構成する。
【００３４】受信側のＩＣ２において、２１は入力端子
に挿入されたＥＳＤ対策用の保護回路である。２２は抵
抗２３によって負帰還を施された増幅器である。２４は
比較回路であって、増幅器２２の出力電圧を閾値と比較
して出力を発生する。この場合の送受両端間の寄生容量
Ｃは、ＰＣＢ配線Ｌの容量と、送信側の保護回路１９お
よび受信側の保護回路２１の容量との和であって、例え
ば１０ｐｆ程度の値を有している。図中、２２，２３
は、トランスインピーダンス回路５を構成する。
【００３５】図２（ａ）に示された高速インタフェース
回路では、スイッチ回路３は、電流源１８の電流をスイ
ッチ１６，１７で切り替えることによって、一定電流を
断にしたときローレベルとなり、一定電流を流したとき
ハイレベルとなる出力を発生する。増幅器２２は、動作
周波数３００ＭHz以上で利得５倍の反転増幅器に対し
て、２５０Ωの抵抗２３で帰還を施して負帰還増幅器を
構成することによって、電流信号を電圧信号に変換する
トランスインピーダンス回路を形成し、その入力インピ
ーダンスは５０Ωとなる。
【００３６】この増幅器の入力部に、送信側のＩＣから
の断続的な電流信号を接続する。この電流信号の振幅を
２ｍＡとすると、ＰＣＢ配線Ｌの信号振幅は０．１Ｖ
p-p であって、極めて小さい。増幅器２２を５倍の反転
増幅器で構成したとき、その出力に、図２（ｂ）に示す
ように０．５Ｖp-p の振幅を有する電圧信号を生じる。
【００３７】図２に示された高速インタフェース回路の
周波数帯域Ｆc は、負帰還増幅器の入力部における全体
の寄生容量Ｃ，帰還抵抗Ｒf および増幅器利得Ｇとによ
って次式によって定まる。 Ｆc ＝Ｇ／２πＣＲ いま、増幅器利得Ｇ＝５，寄生容量Ｃ＝１０ｐＦ，帰還
抵抗Ｒｆ＝２５０Ωとすると、周波数帯域は次のように
なる。 Ｆc ＝３１８ＭHz
【００３８】図３は、所定利得を有する増幅器の構成例
を示したものであって、利得５倍の反転増幅器を示し、
３１，３２はそれぞれｐチャネルトランジスタ、３３は
例えば定電流２ｍＡを供給する、ｐチャネルトランジス
タからなる電流源である。
【００３９】図３に示された増幅器においては、トラン
ジスタ３１，３２のそれぞれのチャネル幅をＷ１，Ｗ２
としたとき、Ｗ１＝Ｗ２×５とすることによって、利得
Ｇ＝Ｗ１／Ｗ２＝５に設定することができる。
【００４０】図４は、トランスインピーダンス回路用の
帰還抵抗の構成例を示したものであって、ＣＭＯＳプロ
セスによって実現した場合を示している。図２における
と同じものを同じ番号で示し、３５は帰還抵抗を形成す
るトランジスタ、３６はトランジスタ３５のレプリカで
あるトランジスタ、３７は例えば１ｍＡの電流源、３８
は演算増幅器である。
【００４１】一般に、半導体プロセス内で半導体抵抗を
構成した場合のばらつきは大きく、その精度は±３０％
程度の変動を免れない。しかしながら、図４に示された
ように、トランスインピーダンス回路用負帰還抵抗をト
ランジスタ３５で構成し、トランジスタ３５と同じ大き
さのトランジスタ３６に、トランジスタ３５のドレイ
ン，ソース電圧に相当する電圧を擬似的に印加して、強
制的に所定の電流が流れ込むように構成し、そのときの
ゲート電圧をトランジスタ３５に印加することによっ
て、所要の抵抗値を実現することができる。
【００４２】図４において、演算増幅器３８の出力をト
ランジスタ３６のゲートに接続し、演算増幅器３８の正
相入力端にはトランジスタ３５のソース電圧に相当する
電圧を印加し、演算増幅器３８の反転入力端にはトラン
ジスタ３６のソースを接続し、トランジスタ３６のドレ
インにはトランジスタ３５のドレイン電圧に相当する電
圧を印加する。
【００４３】例えば、トランジスタ３６のドレイン側電
圧１．７Ｖ，ソース側電圧１．４５Ｖのとき、ドレイ
ン，ソース電圧は２５０ｍＶとなる。これに電流源３７
から１ｍＡを流すようにすれば、負帰還抵抗として、 Ｒｆ＝（１．７５−１．４５）／０．００１＝２５０
（Ω） を実現することができる。
【００４４】そしてこのとき、トランジスタ３６のゲー
ト電圧が２５０Ωを実現する電圧になっているので、こ
の電圧をトランジスタ３５のゲートに加えることによっ
て、トランジスタ３５も２５０Ωの抵抗として動作す
る。従って図４に示された回路をトランスインピーダン
ス回路として使用することによって、ＩＣ内部におい
て、インタフェース回路を、ＰＣＢ配線のインピーダン
ス（５０Ω）と等価なインピーダンスで終端することが
可能となる。
【００４５】図５は、本発明の実施例(2) を示したもの
であって、８ビット，１６ビットまたは３２ビットのパ
ラレルインタフェースを形成した場合を示し、送信側の
ＩＣ１において、２０1,２０2,…，２０n は図２に示さ
れたものと同じ出力回路、２６は閾値電流発生用出力回
路である。受信側のＩＣ２において、２２1,２２2,…，
２２n ，２２n+1 は図２に示されたものと同じ増幅器、
２３1,２３2,…，２３ n ，２３n+1 は図２に示されたも
のと同じ負帰還用抵抗、２４1,２４2,…, ２４ n は図１
に示されたものと同じ比較回路である。２７は増幅器で
あって、閾値電圧供給回路を構成する。また、Ｌ1,Ｌ2,
…, Ｌn ，Ｌn+1 はＰＣＢ配線である。
【００４６】実施例(2) においては、図２に示されたよ
うな高速インタフェース回路を送受対向で、ｎ（ｎ＝
８，１６または３２）本用意し、それぞれ電流ｉによっ
て送信側の出力回路から、受信側の入力回路へ信号を伝
送する。このとき、図２（ｂ）に示された信号振幅の中
心値付近に、次段入力をスライスする比較回路の閾値を
設定するようにして、このスライサ出力のパルス幅変動
を抑える必要がある。
【００４７】送信側の閾値電流発生用出力回路２６は、
各出力回路２０1,２０2,…，２０nの出力電流ｉの１／
２の大きさを有する出力電流ｉ／２を発生し、受信側の
増幅器２２n+1 はこれを各増幅器２２1,２２2,…，２２
n の出力電圧の１／２の大きさを有する電圧に変換す
る。閾値電圧供給回路２７は、この電圧を各比較回路２
４1,２４2,…, ２４n に対して、入力電圧をスライス
（識別）するための閾値として供給する。
【００４８】図５に示された実施例によれば、各送受信
用回路が同一の構成を有し、同一の電流によって信号を
伝送して、同一の受信電圧を発生し、これを受信電圧の
１／２のレベルを有する閾値によって識別して次段作動
入力を得るので、複数ビットからなる信号を誤りなくイ
ンタフェースすることができる。
【００４９】図６は、閾値設定回路の構成例を示したも
のであって、（ａ）は回路構成を示し、（ｂ）は信号波
形と閾値の関係を示している。図５におけると同じもの
を同じ番号で示し、送信側のＩＣ１において、電流源１
８’は電源電圧３．３Ｖから１ｍＡの電流を供給する。
アナログスイッチを構成するトランジスタ１６’はゲー
トを接地されていて、１ｍＡの電流（ｉ／２）を保護回
路１９’を経てＰＣＢ配線Ｌn+1 に送出する。
【００５０】受信側のＩＣ２において、増幅器２２n+1
は、信号受信用増幅器と同一の、２５０Ωの抵抗２３
n+1 で負帰還をかけた５倍の反転増幅器からなり、保護
回路２１’を経てｉ／２の電流を受信することによっ
て、その出力に０．２５Ｖの電圧を発生する。閾値電圧
供給回路２７は、この電圧を閾値として各比較回路に供
給する。
【００５１】従って図６の閾値設定回路によれば、各信
号受信用増幅器からの０．５Ｖp-pの入力信号に対し
て、各比較回路において無信号時のレベルから０．２５
Ｖ低い電圧を閾値として発生するので、各信号受信用増
幅器の出力電圧をその中心値付近で識別することがで
き、ＣＭＯＳプロセスの変動があっても、その動作に影
響を受けることなく、安定したインタフェースを行うこ
とができる。
【００５２】なお、信号本数が少ない場合、または１信
号のみのインタフェースを行う場合には、送信側から閾
値情報を伝送することなく、送信側の信号電流を大きく
して、受信端で予め定められている閾値に対して、十分
大きい受信信号を得るようにして、プロセス変動の影響
を避けるようにすることもできる。
【００５３】図７は、本発明の実施例(3) を示したもの
であって、１信号のみの送受信を行う場合に適用される
インタフェース回路の他の例を示し、差動信号送受信回
路を用いた場合を示している。図２におけると同じもの
を同じ番号で示し、４１はスイッチ回路を構成するトラ
ンジスタ、４２は送信側の保護回路、４３は受信側の保
護回路である。４４は５倍の反転増幅器、４５は２５０
Ωの負帰還抵抗である。図中、１１〜１６，４１はスイ
ッチ回路を構成し、増幅器４４，負帰還抵抗４５は、ト
ランスインピーダンス回路５’を構成する。
【００５４】送信側において、トランジスタ１１，１２
が入力信号に応じて交互にオンになるのに応じて、アナ
ログスイッチを構成するトランジスタ１６，４１は交互
にオンになって、スイッチ回路３’はＰＣＢ配線Ｌ，
Ｌ’に、交互に２ｍＡの電流を流す。これによって、そ
れぞれトランスインピーダンス回路を構成する増幅器２
２，４４は、交互に０．５Ｖの出力を発生するので、比
較回路２４はこれを識別して、再生信号を出力する。
【００５５】図７の回路によれば、１信号のみの場合
に、電流をインタフェース信号として用いて受信側に信
号を伝送し、この際ＣＭＯＳプロセスの変動等の影響を
受けないようにした高速インタフェース回路を簡易に実
現することができ、かつこの場合に、消費電力をさほど
大きくせずにすむ利点がある。
【００５６】図８は、本発明の実施例(4) を示したもの
であって、送信端でも整合をとることによって、多重反
射を防止する場合を示している。図２におけると同じも
のを同じ番号で示し、４７は５０Ωの終端抵抗である。
【００５７】図８の実施例では、保護回路２１が５０Ω
のラインインピーダンスを有するＰＣＢ配線Ｌの受信端
に挿入されているために発生する反射を、送信端に接続
された終端抵抗４７で吸収することによって、多重反射
を防止することができる。
【００５８】なお、送信端に図４に示されたトランスイ
ンピーダンス回路を形成して、終端抵抗を構成すること
によって送信端の整合をとるとともに、送受信のバッフ
ァを構成するようにしてもよい。
【００５９】図９は、本発明の実施例(5) を示したもの
であって、図２におけると同じものを同じ番号で示し、
５１は整合回路である。
【００６０】図９の回路は、所定値の電流を供給する電
流源と、２値信号に応じてこの電流を断続して電流信号
ｉとしてＰＣＢ配線（２）に送出するスイッチ回路とか
らなる出力回路（４）と、ＰＣＢ配線（２）と整合した
入力インピーダンスを有し、入力電流信号を電圧信号に
変換するトランスインピーダンス回路（５）と、この電
圧信号を所定の閾値で識別してもとの２値信号を再生す
る比較回路（６）とからなる入力回路（７）とによっ
て、信号インタフェース回路を構成している。なお、図
中において、保護回路は省略して示されている。
【００６１】整合回路５１は、入力回路（７）において
インピーダンス整合を行うトランスインピーダンス回路
（５）と同等の回路からなり、出力回路（４）の出力端
に接続されている。
【００６２】従って、図９に示された実施例によれば、
信号インタフェース回路の出力端で、ＰＣＢ配線（２）
との整合をとることが可能となる。なお、本実施例は、
図７に示された差動信号送受信回路を用いた場合にも適
用することが可能である。
【００６３】図１０は、本発明の実施例(6) を示したも
のであって、図２におけると同じものを同じ番号で示
し、５２は入力バッファである。
【００６４】図１０の回路は、所定値の電流を供給する
電流源と、２値信号に応じてこの電流を断続して電流信
号ｉとしてＰＣＢ配線（２）に送出するスイッチ回路と
からなる出力回路（４）と、ＰＣＢ配線（２）と整合し
た入力インピーダンスを有し、入力電流信号を電圧信号
に変換するトランスインピーダンス回路（５）と、この
電圧信号を所定の閾値で識別してもとの２値信号を再生
する比較回路（６）とからなる入力回路（７）とによっ
て、信号インタフェース回路を構成している。なお、図
中において、保護回路は省略して示されている。
【００６５】入力バッファ５２は、入力回路（７）にお
いてインピーダンス整合を行うトランスインピーダンス
回路（５）と同等の回路からなり、出力回路（４）の出
力端に接続されて、ＰＣＢ配線（２）の電流信号を電圧
信号に変換して、その出力側から取り出すことができ
る。出力バッファ５３は、出力回路（４）と同等の回路
からなり、入力回路（７）の入力端子に接続され、ＰＣ
Ｂ配線（２）に電流を流し込むことができる。
【００６６】従って、図９に示された実施例によれば、
信号インタフェース回路の出力端にトランスインピーダ
ンス回路（５）と同等の回路を並列に接続したので、入
出力バッファを形成して、出力端において双方向に信号
の伝送を行うことが可能となる。なお、本実施例は、図
７に示された差動信号送受信回路を用いた場合にも適用
することが可能である。
【００６７】このように本発明によれば、ＣＭＯＳ Ｉ
Ｃにおいて、数百ＭHz帯で動作可能なインタフェース回
路をＣＭＯＳプロセスによって実現することができる。
本発明のインタフェース回路では、ＰＣＢ配線部分の信
号振幅が小さいため、他の信号に対する干渉が少なくな
るので、３２ビットのバス等に適用した場合、信号間の
相互の干渉を減少させることができる。
【００６８】本発明のインタフェース回路によれば、Ｉ
Ｃ内部にＰＣＢ配線と等しいインピーダンスの終端を実
現できるので、高速信号の伝送時に大きな問題となる反
射を有効に防止することができる。
【００６９】複数の信号のパラレル伝送を行うインタフ
ェース回路の場合は、送信側における各信号出力バッフ
ァは同一チップ内の近傍に置かれるので、複数個の出力
バッファにおける信号電流の絶対値に変動が生じた場合
でも、各出力バッファの信号出力間の相対ぱらつきを小
さくし、同一の信号電流値にコントロールすることが容
易である。
【００７０】また閾値設定用のバッファは、信号出力バ
ッファに対して、電流源トランジスタのサイズを１／２
に設計することによって、比較的容易に、信号出力バッ
ファの信号電流の１／２を出力するようにすることがで
きる。
【００７１】一方、受信側の入力バッファも、同一チッ
プ内の近傍に置かれるので、各入力バッファは、相対的
に同一の動作点となり、従って閾値設定用の入力バッフ
ァは、信号レベルの中心値付近の直流値を正しく出力す
ることができる。
【００７２】従って本発明の高速インタフェース回路
は、プロセス, 温度, 電源等の変動の影響を受けにくい
利点がある。
【００７３】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＭＯＳプロセスによって、安定に高速動作を行うことが
可能なインタフェース回路を容易に実現することができ
る。本発明のインタフェース回路は、ＥＣＬ回路等の他
の高速インタフェース回路と比較して消費電力が少ない
とともに、経済的にインタフェース回路を実現すること
ができる利点がある。
【図面の簡単な説明】
【図１】本発明の原理的構成を示す図であって、（ａ）
は並列伝送用インタフェース回路を示し、（ｂ）は単独
伝送用インタフェース回路を示す。
【図２】本発明の実施例(1) を示す図であって、（ａ）
は回路構成を示し、（ｂ）は信号波形を示す。
【図３】所定利得を有する増幅器の構成例を示す図であ
る。
【図４】トランスインピーダンス回路用の帰還抵抗の構
成例を示す図である。
【図５】本発明の実施例(2) を示す図である。
【図６】閾値設定回路の構成例を示す図であって、
（ａ）は回路構成を示し、（ｂ）は信号波形と閾値の関
係を示す。
【図７】本発明の実施例(3) を示す図である。
【図８】本発明の実施例(4) を示す図である。
【図９】本発明の実施例(5) を示す図である。
【図１０】本発明の実施例(6) を示す図である。
【図１１】従来のＣＭＯＳインタフェース回路を示す図
であって、（ａ）は回路構成を示し、（ｂ）は入出力信
号を示す。
【符号の説明】
１ 電流源 ２ ＰＣＢ配線 ２’ＰＣＢ配線 ３ スイッチ回路 ３’スイッチ回路 ４ 出力回路 ５ トランスインピーダンス回路 ５’トランスインピーダンス回路 ６ 比較回路 ７ 入力回路 ８ 差動出力回路 １６ トランジスタ １６’トランジスタ １７ トランジスタ １８’電流源 ２２ 反転増幅器 ４１ トランジスタ ５１ 整合回路 ５２ 入力バッファ ５３ 出力バッファ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 所定値の電流を供給する電流源（１）
    と、２値信号に応じて該電流を断続して電流信号として
    プリント板配線（２）に送出するスイッチ回路（３）と
    からなる出力回路（４）を送信側の集積回路に備えると
    ともに、 該プリント板配線（２）と整合した入力インピーダンス
    を有し前記電流信号を電圧信号に変換するトランスイン
    ピーダンス回路（５）と、該電圧信号を所定の閾値で識
    別して原２値信号を再生する比較回路（６）とからなる
    入力回路（７）を受信側の集積回路に備え、 該出力回路（４）と入力回路（７）とによって、プリン
    ト板配線（２）を介して送信側の集積回路と受信側の集
    積回路とのインタフェースをとることを特徴とする高速
    インタフェース回路。
  2. 【請求項２】 前記電流源（１）が、Ｐチャネルトラン
    ジスタからなることを特徴とする請求項１に記載の高速
    インタフェース回路。
  3. 【請求項３】 前記スイッチ回路（３）が、前記２値信
    号に応じて交互にオン，オフして前記電流源（１）の電
    流をプリント板配線（２）と接地とに切り替えて出力す
    るＣＭＯＳトランジスタ（１６，１７）からなるアナロ
    グスイッチから構成されることを特徴とする請求項１に
    記載の高速インタフェース回路。
  4. 【請求項４】 前記トランスインピーダンス回路（５）
    が、所定値の抵抗（２３）を介して負帰還を施すことに
    よってプリント板配線（２）と整合する入力インピーダ
    ンスを呈する所定利得の反転増幅器（２２）からなるこ
    とを特徴とする請求項１に記載の高速インタフェース回
    路。
  5. 【請求項５】 前記所定値の抵抗（２３）が、ドレイン
    とソースを前記増幅器（２２）の入力と出力に接続され
    た第１のＣＭＯＳトランジスタ（３５）からなり、該第
    １のＣＭＯＳトランジスタ（３５）は、それと同じドレ
    イン電圧とソース電圧を与えられ所定値の電流を強制的
    に流すことによって前記所定の抵抗値を実現した第２の
    ＣＭＯＳトランジスタ（３６）と同一のゲート電圧を与
    えられることを特徴とする請求項４に記載の高速インタ
    フェース回路。
  6. 【請求項６】 前記比較回路（６）に対する閾値電圧の
    設定が、前記出力回路（４）の電流源（１）の１／２の
    電流を供給する電流源（１８’）と、該電流をプリント
    板配線（２）に送出する前記アナログスイッチにおける
    と同等のトランジスタ（１６’）とを送信側の集積回路
    に備え、 該プリント板配線（２）と整合した入力インピーダンス
    を有し該電流を電圧に変換するトランスインピーダンス
    回路（５’）を受信側の集積回路に備えて、該電圧を閾
    値電圧として比較回路（６）に供給することによって行
    われることを特徴とする請求項１に記載の高速インタフ
    ェース回路。
  7. 【請求項７】 所定値の電流を供給する電流源（１）
    と、２値信号に応じて該電流を第１のプリント板配線
    （２）と第２のプリント板配線（２’）とに交互に切り
    替えて電流信号として送出するスイッチ回路（３’）と
    からなる差動出力回路（８）を送信側の集積回路に備え
    るとともに、 該第１のプリント板配線（２）と整合した入力インピー
    ダンスを有し該第１のプリント板配線（２）の電流信号
    を電圧信号に変換する第１のトランスインピーダンス回
    路（５）と、該第２のプリント板配線（２’）と整合し
    た入力インピーダンスを有し該第２のプリント板配線
    （２’）の電流信号を電圧信号に変換する第２のトラン
    スインピーダンス回路（５’）と、該第１のトランスイ
    ンピーダンス回路（５）の出力と第２のトランスインピ
    ーダンス回路（５’）の出力とを比較して原２値信号を
    再生する比較回路（６）とからなる差動入力回路（９）
    を受信側の集積回路に備え、 該差動出力回路（８）と差動入力回路（９）とによって
    両プリント板配線（２，２’）を介して送信側の集積回
    路と受信側の集積回路とのインタフェースをとることを
    特徴とする高速インタフェース回路。
  8. 【請求項８】 請求項１または７に記載の高速インタフ
    ェース回路において、前記トランスインピーダンス回路
    （５）と同等の回路からなる整合回路（５１）を出力回
    路（４）の出力端に並列に設け、該出力端でプリント板
    配線とのインピーダンス整合をとるようにしたことを特
    徴とする高速インタフェース回路。
  9. 【請求項９】 請求項１または７に記載の高速インタフ
    ェース回路において、前記トランスインピーダンス回路
    （５）と同等の回路からなる入力バッファ（５２）を出
    力回路（４）の出力端に並列に設け、さらに前記出力回
    路（４）と同等の回路からなる出力バッファ（５３）を
    入力回路（７）の入力端に並列に設け、該出力端，入力
    端にそれぞれ入出力バッファを形成したことを特徴とす
    る高速インタフェース回路。
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