JP3698828B2

JP3698828B2 - 信号伝送システム、半導体装置モジュール、入力バッファ回路、及び半導体装置

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Publication number: JP3698828B2
Application number: JP22899796A
Authority: JP
Inventors: 眞男田口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-08-29
Filing date: 1996-08-29
Publication date: 2005-09-21
Anticipated expiration: 2016-08-29
Also published as: US6184737B1; KR19980018045A; JPH1069342A; TW455804B; KR100218575B1; US6344765B2; US20020000847A1

Description

【０００１】
【発明の属する技術分野】
本発明は、一般にバスを用いたデータ伝送システムに関し、詳しくはターミネーションを有する高速バス配線を用いたデータ伝送システムに関する。
【０００２】
【従来の技術】
マイクロプロセッサの高速化に伴って、ＬＳＩチップ間のデータ転送に於ても、より高い周波数を用いたより高速なデータ転送が要求される。しかしながら従来のＬＳＩの入出力レベルであるＴＴＬレベルやＣＭＯＳレベルに於ては、信号周波数が５０ＭＨｚを越えるあたりから信号の反射の影響やクロストークの影響が大きくなり、正常なデータ転送が困難になる。
【０００３】
これを解決するために、信号レベルを１Ｖ以下に抑さえた小振幅信号を用いるＣＴＴ（Center Tapped Termination ）やＧＴＬ（Gunning Trasnceiver Logic ）等の入出力インターフェースが提案されている。
図８にＧＴＬシステムを示す。図８のＧＴＬシステムは、特性インピーダンスＺ₀を有するバス１０、バス１０の終端を終端電圧Ｖｔｔに接続する終端抵抗Ｒｔ、バス１０から分岐する特性インピーダンスＺ₁のスタブ（配線分岐部分）１１、及びスタブ１１の終端に接続されるメモリやコントローラ等のデバイス２０を含む。ここで終端電圧Ｖｔｔは1.2 Ｖであり、終端抵抗Ｒｔは５０Ωである。
【０００４】
スタブ１１に接続されたデバイス２０のＩ／Ｏ端子には、デバイス２０の出力回路及び入力バッファ回路が接続される。デバイス２０の出力回路は、ダンピング回路２１及びドライバトランジスタ２２を含む。デバイス２０の入力回路は、トランジスタ２３乃至２７からなるカレントミラー型差動増幅器とインバータ２８を含む。カレントミラー型差動増幅器はＩ／Ｏ端子に入力された信号電圧を参照電圧Ｖｒｅｆと比較して、信号電圧が参照電圧Ｖｒｅｆよりも高い場合に、ロー電位をインバータ２８に供給する。逆に、信号電圧が参照電圧Ｖｒｅｆよりも低い場合に、ハイ電位をインバータ２８に供給する。インバータ２８は入力された電位を反転して、デバイス２０の内部回路に供給する。
【０００５】
ＧＴＬのメリットは幾つかあるが、第１に、図８に示されるようにオープンドレイン型のドライバ回路（出力回路）を用いるので、バス上でワイヤード・オアの論理機能を提供できる点が挙げられる。第２に、バス上の論理状態はハイ或いはローのいずれかしか存在しないので、バスを共有する各ドライバが全てオフ状態の時には、バス上の論理状態はハイに固定される点が挙げられる。これに対して、ＣＴＴなどトライステート型のバスに於ては、各ドライバが全てオフになるとバス上の論理状態はハイとローの中間レベルとなる。従って、バスに接続された入力バッファ回路はハイとローの判別がつかない信号を受け取ることになり、ハイとローを雑音に応じてランダムに検出する不安定状態になる。これを防ぐためにＣＴＴに於ては、各ドライバが全てオフ状態になるときには、動作を禁止するコマンドを入力バッファ回路に対して入力する必要がある。
【０００６】
【発明が解決しようとする課題】
ＧＴＬのデメリットとしては、スタブ１１が長くバス１０とドライバ（ドライバトランジスタ２２）との間に距離がある場合、例えば信号周波数が２００ＭＨｚでスタブ１１の長さが２ｍｍ以上である場合など、ドライバがオフされたあとに激しいリンギング波形が生じることが挙げられる。この現象は、リードフレームやボンディングワイヤの寄生インダクタンスが存在する場合に、特に顕著になる。
【０００７】
図９は、リードフレームやボンディングワイヤに存在する寄生インダクタンスＬ₁及びＣ₁を模式的に示す図である。図９に於て、ドライバトランジスタ２２のオン及びオフをモデル化するスイッチＳがオンからオフに変化すると、急激な電流遮断により逆起電力が生じ、パルス状の電圧波形がスタブ１１を介してバス１０に向かう。スタブ１１とバス１０との間にはインピーダンス不整合が存在するため、このパルス状電圧波形は、スタブ１１とバス１０との接続点に於いて反射され、スタブ１１を戻ってドライバトランジスタ２２側に向かう。ここでドライバトランジスタ２２はオフされているので開放端となり、パルス状電圧波形は完全反射されてスタブ１１内に戻る。このようなサイクルを繰り返すために、バス１０からのスタブ１１の分岐点とドライバトランジスタ２２との間で、激しいリンギング波形が生じることになる。
【０００８】
図１０には、計算機シミュレーションによりもとめられたリンギング波形を示す。図１０（Ａ）はスタブの長さがゼロの場合、図１０（Ｂ）はスタブの長さが１ｃｍの場合、図１０（Ｃ）はスタブの長さが２ｃｍの場合、図１０（Ｄ）はスタブの長さが５ｃｍの場合を示す。またシミュレーション条件を図１１に示す。ドライバＤＶと８つのメモリＭ₁乃至Ｍ₈が双方向データバスに接続された条件で、ドライバＤＶがメモリＭ₁に周波数１００ＭＨｚでデータを書き込む場合を想定している。
【０００９】
図１０（Ａ）乃至（Ｄ）に於て、実線はメモリＭ₁にデータを書き込むデバイスＤＶ側のドライバ端の波形を示し、波線はメモリＭ₁側のレシーバ端の波形を示す。図１０（Ａ）乃至（Ｄ）に示されるように、スタブの長さが増大するに従って、より激しいリンギング波形が発生することが分かる。
【００１０】
これを防ぐ為には、ターンオフを緩やかに行う様にドライバトランジスタ２２を制御すればよい。図８のダンピング回路２１はこの目的のために設けられているものであり、このダンピング回路２１によって、ドライバトランジスタ２２のターンオフを時間をかけて緩やかに行う。しかしながらこのようなダンピング回路２１を用いると、デバイス２０が動作可能な最高周波数が制限されることになり好ましくない。
【００１１】
この問題点を解決するためには、スタブ１１の長さを極端に短くすることによりターンオフ時の波形を改善するしかないと考えられてきた。しかしながらリンギング波形を充分抑さえるためには、スタブ１１を排除してデバイス２０を直接バス１０に接続する必要がある。例えばデバイス２０がメモリＩＣの場合、メモリＩＣを直接マザーボードのバス配線に取付けることが必要になる。この場合、メモリＩＣをモジュール形態で使用することが不可能になってしまう。即ち、メモリＩＣが直接バス配線に接続されているため、メモリＩＣを自由に着脱することが不可能になり、例えば新たなメモリＩＣを増設するということが不可能になる。
【００１２】
またスタブ１１を排除してメモリＩＣを直接バス１０に接続する場合、メモリチップを小型化していく（シュリンクする）ことが出来なくなるという問題点がある。メモリメーカーは、メモリチップを小型化していくことによりコストダウンを達成する。しかしチップを小型化する場合、マザーボードの配線形状は変えずに、パッケージ外部引き出しピンとパッケージ内部のメモリチップの間を繋ぐリードフレームを長くする必要がある。しかしながらリードフレームを長くすると結局スタブが生じることになってしまう。従ってメモリＩＣをバスに直接接続する場合には、このようなシュリンク技術を使用できないことになる。
【００１３】
またＧＴＬの別のデメリットとして、終端電圧が1.2 Ｖと低いため、ある選択されたデバイスがロー出力している状態から、別のデバイスが選択されてこの新たに選択されたデバイスがロー出力する状態に切り替わると、バス上の信号レベルがハイとローとの中間レベルになってしまう点が挙げられる。
【００１４】
図１２は、バス上に中間レベルの電圧が生成される過程を説明するための図である。まず最初の状態では、図１２（Ａ）に示されるように、バス１０に接続されたドライバＤ１及びドライバＤ２のうちで、ドライバＤ１が選択されてオン状態（ロー出力状態）となっている。この状態では、バス１０はロー電位（0.4 Ｖ）に保たれており、レシーバＲはこのロー電位を検出する。この時ドライバＤ１には32ｍＡの電流が流れる。
【００１５】
次に、図１２（Ｂ）に示されるように、ドライバＤ１を非選択としてオフ状態とすると同時に、ドライバＤ２を選択してオン状態（ロー出力状態）とする。この状態では、ドライバＤ１付近のバス１０は終端抵抗Ｒｔ１でプルアップされハイ電位（1.2 Ｖ）となり、このハイ電位がレシーバＲによって検出される。しかしこの状態では、ドライバＤ１がオフになった情報がドライバＤ２の位置まで伝達されていない。即ち、終端抵抗Ｒｔ１でプルアップされたハイ電位が、ドライバＤ２の位置ではまだ現われていない。従って、ドライバＤ２付近のバス１０はロー電位（0.4 Ｖ）のままであるため、ドライバＤ２には充分な電流（32ｍＡ）が流れないことになる。つまりドライバＤ２近傍では、終端抵抗Ｒｔ２から供給される電流が、ドライバＤ２に流れ込むと同時に、見掛け上まだオン状態であるドライバＤ１の方向にも流れることになる。従って、ドライバＤ１及びドライバＤ２が共にオンである状態と等価となり、バス１０のドライバＤ２付近の電位は0.4 Ｖより若干低い電位となる。
【００１６】
図１２（Ｃ）の状態は、図１２（Ｂ）から若干時間が経過した状態であり、ドライバＤ１がオフになり終端抵抗Ｒｔ１でプルアップされたハイ電位が、ドライバＤ２の位置まで到達した状態である。この状態では、デバイスＤ２の位置においてもデバイスＤ１がオフ状態にあることが検出されるので、デバイスＤ２には充分な電流（32ｍＡ）が流れて完全なオン状態となる。またデバイスＤ２付近のバス１０の電位はロー電位（0.4 Ｖ）となる。しかしこの時レシーバＲには、デバイスＤ２が完全なオン状態となった情報がまだ到達していない。即ち、デバイスＤ１がオフ状態となった情報がデバイスＤ２まで到達して折り返され、レシーバＲに向かっている状態である。即ち、レシーバＲが検出できる状態は、ドライバＤ１がオフとなったがドライバＤ２が中途半端にオンとなった状態である。この状態では、ドライバＤ１付近のバス１０の電位は、ハイ電位とロー電位との中間レベルとなる。
【００１７】
図１２（Ｄ）は、ドライバＤ１がオフでありドライバＤ２がオンである状態が定常的になった状態を示す。この状態では、ドライバＤ２が完全にオンになった情報がバス１０全体に行き渡り、バス１０の電位及びレシーバＲが検出する電位はロー電位（0.4 Ｖ）となる。
【００１８】
このように、バス１０の電位は瞬間的に中間レベルを示すことになる。
図１３に、計算機シミュレーションにより求められた中間レベルの出現の様子を示す。図１３に示す波形は、図１２のレシーバＲによって検出される波形であり、図中矢印で示されるようにハイ電位でもロー電位でもない中間レベルが出現している。上述の説明からも分かるように、レシーバＲによって検出される波形が瞬間的にハイ電位を示すことは避けることが出来ない。しかしハイ電位の後に続く中間電位によって、デバイスＤ１からデバイスＤ２への切り換え速度が必要以上に制限されることになる。即ち、図中Ｔ１で示される期間は、バス上の信号電圧が正しいものではないため、このＴ１の期間中はシステムの動作を待たせる必要が生じる。
【００１９】
この中間電位の出現は、バス１０の終端電圧1.2 Ｖを2.5 Ｖ程度に高くすることによって避けることが出来る。例えば2.5 Ｖ程度の終端電圧を用いると、ドライバＤ１及びＤ２のトランジスタのドレインには高電圧が加わることになり、図１２（Ｂ）の状態に於て既に、ドライバＤ２には32ｍＡの充分な電流が流れる。従って、ドライバＤ２は最初から充分な電流量を引き込む完全なオン状態となるので、中間電位がバス上に出現しない。このように、ドライバトランジスタがオン状態に於て定電流源となる様なレンジでシステムを動作させれば、中間電位の出現を回避することが出来る。
【００２０】
しかしながらＧＴＬに於て終端電圧を例えば2.5 Ｖとしたのでは、ドライバの消費電力が著しく増大することになり好ましくない。
従って本発明は、オープンドレイン型のドライバ及び終端抵抗を用いたバス伝送システムに於て、ドライバのターンオフに伴うリンギングを、スタブ長を短くすることなく抑制することを目的とする。
【００２１】
また本発明は、オープンドレイン型のドライバ及び終端抵抗を用いたバス伝送システムに於て、終端電圧を高くしてデバイス切り換え時の中間電位状態を無くすと共に、デバイス消費電力の増加を避けることを目的とする。
【００２２】
【課題を解決するための手段】
請求項１の発明に於ては、信号伝送システムは、終端抵抗を介して終端電位に接続された信号伝送線路と、該信号伝送線路に信号を出力するオープンドレイン型トランジスタと、該オープンドレイン型トランジスタのドレインと該信号伝送線路とを接続する該信号伝送線路から分岐する分岐配線と、該信号伝送線路の近傍で該分岐配線に挿入された抵抗を含むことを特徴とする。
【００２３】
請求項２の発明に於ては、請求項１記載の信号伝送システムに於て、前記信号伝送線路は特性インピーダンスＺ₀を有し、前記分岐配線は特性インピーダンスＺ₁を有し、前記抵抗は（Ｚ₁−Ｚ₀／２）の+100％から-50 ％の範囲の抵抗値を有することを特徴とする。
【００２４】
請求項３の発明に於ては、請求項１又は２記載の信号伝送システムに於て、前記終端抵抗は前記特性インピーダンスＺ₀の+100％から-50 ％の範囲の抵抗値を有することを特徴とする。
請求項４の発明に於ては、請求項３記載の信号伝送システムに於て、前記終端電位は2.5 Ｖ±0.25Ｖであることを特徴とする。
【００２５】
請求項５の発明に於ては、請求項３又は４記載の信号伝送システムに於て、前記抵抗は24Ωから51Ωの範囲の抵抗値を有することを特徴とする。
請求項６の発明に於ては、半導体装置モジュールは、終端抵抗を介して終端電位に接続された信号伝送線路に接続される半導体装置モジュールであって、基板と、該基板の側面に配置され該信号伝送線路に接続される電極と、該信号伝送線路に信号を出力するオープンドレイン型トランジスタを含み基板上に搭載される半導体装置と、該半導体装置の該オープンドレイン型トランジスタのドレインと該電極とを接続する接続配線と、該接続配線に該信号伝送線路の近傍で挿入された抵抗を含むことを特徴とする。
【００２６】
請求項７の発明に於ては、請求項６記載の半導体装置モジュールに於て、前記信号伝送線路の特性インピーダンスをＺ₀として、前記接続配線は特性インピーダンスＺ₁を有し、前記抵抗は（Ｚ₁−Ｚ₀／２）の+100％から-50 ％の範囲の抵抗値を有することを特徴とする。
【００２７】
請求項８の発明に於ては、請求項７記載の半導体装置モジュールに於て、前記抵抗は24Ωから51Ωの範囲の抵抗値を有することを特徴とする。
請求項９の発明に於ては、信号伝送システムは、終端抵抗を介して終端電位に接続されたバスと、所定長より長い第１の分岐配線を介して該バスに接続される第１のチップと、所定長より短い第２の分岐配線を介して該バスに接続される第２のチップと、該バスの近傍で該第１の分岐配線に挿入された抵抗を含むことを特徴とする。
【００２８】
請求項１０の発明に於ては、請求項９記載の信号伝送システムに於て、前記第１のチップはＰＧＡパッケージ或いはＢＧＡパッケージに格納されたメモリコントローラであり、前記第２のチップは前記バスが配線されたボードに垂直に取付けられるメモリチップであることを特徴とする。
【００２９】
請求項１１の発明に於ては、電源電圧の近傍に信号変動の中心を有する信号電圧を受け取る入力バッファ回路は、該信号電圧と参照基準電圧との電圧レベルをシフトするレベルシフト回路と、該レベルシフト回路の電圧レベルシフト後の目標電圧を設定する目標電圧設定回路と、該レベルシフト回路で電圧レベルがシフトされた該信号と該参照基準電圧との差を増幅する差動増幅回路を含むことを特徴とする。
【００３０】
請求項１２の発明に於ては、電源電圧の近傍に信号変動の中心を有する信号電圧を受け取る入力バッファ回路は、該信号電圧と参照基準電圧との電圧差を検出する差動増幅回路と、該差動増幅回路に流れる該電圧差に対応した電流を受け取り、該電流を電圧に変換する電流電圧変換回路を含むことを特徴とする。
【００３１】
請求項１３の発明に於ては、請求項１２記載の入力バッファ回路に於て、前記差動増幅回路に流れる前記電流を複製して前記電流電圧変換回路に提供するカレントミラー回路を更に含むことを特徴とする。
請求項１４の発明に於ては、電源電圧とグランド電位との間で所定の比率以上に該グランド電位に近い電圧に信号変動の中心を有する信号電圧を受け取る入力バッファ回路は、該信号電圧と参照基準電圧との電圧差を検出する差動増幅回路と、該差動増幅回路に流れる該電圧差に対応した電流を受け取り、該電流を電圧に変換する電流電圧変換回路を含むことを特徴とする。
【００３２】
請求項１５の発明に於ては、請求項１４記載の入力バッファ回路に於て、前記差動増幅回路に流れる前記電流を複製して前記電流電圧変換回路に提供するカレントミラー回路を更に含むことを特徴とする。
請求項１６の発明に於ては、終端抵抗を介して終端電位に接続された信号伝送線路に接続される半導体装置は、該信号伝送線路に接続される電極と、該信号伝送線路に信号を出力するオープンドレイン型トランジスタと、該オープンドレイン型トランジスタのドレインと該電極とを接続する接続配線と、該接続配線に該信号伝送線路の近傍で挿入された抵抗
を含むことを特徴とする。
【００３３】
請求項１７の発明に於ては、請求項１６記載の半導体装置に於て、前記信号伝送線路の特性インピーダンスをＺ₀として、前記接続配線は特性インピーダンスＺ₁を有し、前記抵抗は（Ｚ₁−Ｚ₀／２）の+100％から-50 ％の範囲の抵抗値を有することを特徴とする。
【００３４】
上記請求項１乃至３、５乃至１０、１６及び１７の発明に於ては、バスから分岐する配線に抵抗を直列に挿入して分岐配線とバスとの間のインピーダンス整合をとることにより、分岐配線とバスとの間の分岐点における信号反射を抑さえることが出来る。従ってドライバのターンオフに伴う激しいリンギング波形の発生を抑制することが出来るので、高速で安定な信号伝送を行うことが出来る。また直列抵抗挿入により、ドライバトランジスタにおける電力消費を削減することが出来る。
【００３５】
上記請求項４の発明に於ては、終端電圧として約2.5 Ｖの電圧を用いることにより、オープンドレイン型のドライバトランジスタ及び終端抵抗を用いた信号伝送システムに於て、デバイス切り換え時の中間電位状態を無くすことが出来る。また直列抵抗挿入により、ドライバトランジスタにおける電力消費を削減することが出来る。
【００３６】
上記請求項１１乃至１３の発明に於ては、電源電圧の近傍に信号変動の中心を有する信号電圧を受け取る入力バッファ回路に於て、レベルシフト或いは電流電圧変換を行うことにより、信号電圧と参照基準電圧との大小関係に応じて信号電圧をハイレベル或いはローレベルの信号として検出することが出来る。
【００３７】
上記請求項１４及び１５の発明に於ては、グランド電位の近傍に信号変動の中心を有する信号電圧を受け取る入力バッファ回路に於て、レベルシフト或いは電流電圧変換を行うことにより、信号電圧と参照基準電圧との大小関係に応じて信号電圧をハイレベル或いはローレベルの信号として検出することが出来る。
【００３８】
【発明の実施の形態】
以下に本発明の原理と実施例を添付の図面を用いて説明する。
図１に本発明の原理によるバス伝送システムを示す。図１のバス伝送システムは、バス１０とスタブ１１との間に直列に挿入された直列抵抗Ｒｓを含む。またバス１０に接続されたデバイス３０は、スタブ１１にドレインが接続されたオープンドレイン型のドライバトランジスタ３１と、出力バッファ３２と、入力バッファ３３とを含む。
【００３９】
直列抵抗Ｒｓは、スタブ１１からバス１０の方向を見込んだ場合の特性インピーダンスが、スタブ１１の特性インピーダンスと整合するように設定される。ここでスタブ１１の特性インピーダンスはＺ₁であり、スタブ１１からバス１０の方向を見込んだ場合の特性インピーダンスは、直列抵抗Ｒｓと両方向に延在するバス１０の特性インピーダンスの和である。またバス１０の特性インピーダンスはＺ₀であるから、両方向に延在するバス１０の特性インピーダンスはＺ₀／２となる。従って、直列抵抗の値は、
Ｒｓ＝Ｚ₁−Ｚ₀／２（１）
に設定される。このような直列抵抗Ｒｓを挿入することによって、デバイス端で反射した信号がバス１０に向かう際に、スタブ部分１１とその先とでインピーダンスの整合が取られているために反射が起こらない。従って、図１０に示したようなリンギング波形が発生しないことになる。なおリンギングの発生を抑さえるためには、バス１０から分岐配線（スタブ１１）に分岐する分岐点になるべく近い位置に直列抵抗Ｒｓを挿入することが望ましい。
【００４０】
またこの直列抵抗Ｒｓを挿入することによって、終端電圧ＶｔｔにＧＴＬの1.2 Ｖより高い電圧を用いた場合でも、ドライバトランジスタ３１にかかる電圧を抑さえることが出来る。従って、ドライバトランジスタ３１に於て消費される電力をＧＴＬの場合程度に抑さえることが可能となる。このようにドライバトランジスタ３１の消費電力を抑さえることは、デバイス３０を搭載したチップの放熱を考慮した場合に好ましい。
【００４１】
一般に、バス１０の特性インピーダンスＺ₀を約５０Ω、スタブ１１の特性インピーダンスＺ₁を約５０Ωとして、直列抵抗Ｒｓの値は約２５Ωが好ましい。実際には直列抵抗Ｒｓの値が（Ｚ₁−Ｚ₀／２）の値に対して−50％から＋100 ％の範囲に設定されていれば、良好にリンギングを抑制することが出来る。また終端抵抗Ｒｔとして特性インピーダンスＺ₀に対して−50％から＋100 ％の範囲の抵抗値のものを用い、更に終端抵抗Ｖｔｔとして2.5 Ｖ±0.25Ｖを用いた場合、直列抵抗Ｒｓの値は２４Ωから５１Ωであることが、整合条件及びバス駆動力の観点から適切である。なおこの直列抵抗Ｒｓの値はバス伝送波形の質に関して、それ程シビアなものではない。
【００４２】
図２は、図３と同等の条件で直列抵抗Ｒｓを挿入した場合の信号波形シミュレーションの結果を示す。但し、終端電圧Ｖｔｔは2.5 Ｖ、直列抵抗Ｒｓは２５Ωを想定している。
図２（Ａ）はスタブの長さがゼロの場合、図２（Ｂ）はスタブの長さが１ｃｍの場合、図２（Ｃ）はスタブの長さが２ｃｍの場合、図２（Ｄ）はスタブの長さが５ｃｍの場合を示す。実線はメモリにデータを書き込むデバイスＤＶ側のドライバ端の波形を示し、波線はメモリ側のレシーバ端の波形を示す。図１０に示されるＧＴＬの場合と異なり、直列抵抗Ｒｓを挿入することによってリングングの発生が抑さえられていることが分かる。また図２（Ｄ）に示されるように、スタブが５ｃｍという長さであっても、システムは動作可能である。
【００４３】
図２に示されるように、直列抵抗Ｒｓを挿入した場合であっても、ドライバトランジスタのターンオフに伴いロー電位からハイ電位に移行する際に、ドライバ側でオーバーシュートが観測される。ＧＴＬに於ては図１のダンピング回路２１を用いて、動作速度を犠牲にして、このオーバーシュートの発生を抑制していた。しかし本発明のように直列抵抗Ｒｓを挿入した場合には、リンギング発生の心配がないので、オーバーシュートを抑制する必要がない。むしろオーバーシュートが発生したほうが、結果的に入力信号の遷移を高速化してスイッチング速度を早める効果があり好ましい。言い換えれば、ドライバに直列に若干のインダクタンス成分があった方が、スイッチオフ時のドライバ端過渡電圧が高くなるために受信波形は高速化する。
【００４４】
ここまでの説明に於て、終端電圧Ｖｔｔを高くした場合の例として2.5 Ｖという電圧値を用いた。実際、この2.5 Ｖという電圧値は終端電圧Ｖｔｔとして適切な値であり、この値の合理性について以下に説明する。
まず入力レシーバ回路（図１の入力回路３３）の感度を制約要因として考える。入力信号の振幅が大きいほうが入力レシーバ回路が高速に動作することを考慮すると、現実的には、入力信号は中心電圧に対して±0.2 Ｖ程度の振幅を有する必要がある。
【００４５】
この入力振幅の条件を確実に実現するためには、バス１０（図１）に於て、出力信号は±0.4 Ｖ程度の振幅（peak-to-peakで0.8 Ｖ程度の振幅）を有する必要がある。出力信号のハイレベルは終端電圧Ｖｔｔに等しいので、ローレベルは（Ｖｔｔ−0.8 Ｖ）に等しくなる。即ち、ドライバトランジスタ３１（図１）がオンの場合にはバス１０の電位が（Ｖｔｔ−0.8 ）Ｖになり、ドライバトランジスタ３１がオフの場合にはバス１０の電位がＶｔｔになる。このようにドライバトランジスタ３１のオン／オフ切り替えで0.8 Ｖの振幅を実現するためには、終端抵抗Ｒｔを50Ωとして、ドライバトランジスタ３１には32ｍＡ（＝0.8 Ｖ／（50/2Ω））の駆動電流が必要になる。
【００４６】
ドライバトランジスタ３１がオンの時、バス１０の電位は（Ｖｔｔ−0.8 Ｖ）であり、また直列抵抗Ｒｓ（25Ω）での電圧降下は0.8 Ｖ（＝32ｍＡ×25Ω）である。従って、ドライバトランジスタ３１のドレイン電圧は（Ｖｔｔ−1.6 Ｖ）となる。逆に言えば、終端電圧Ｖｔｔはドレイン電圧よりも1.6 Ｖ程高い電圧である必要がある。
【００４７】
またドライバトランジスタ３１が充分な駆動力を持つためには、このドレイン電圧は約0.4 Ｖから0.9 Ｖの範囲にあることが必要になる。終端電圧Ｖｔｔはドレイン電圧よりも1.6 Ｖ高い必要があるので、結局、終端電圧Ｖｔｔの適切な範囲は約2 Ｖから2.5 Ｖになる。
【００４８】
実際には、トランジスタのドレイン電圧は0.4 Ｖよりも0.9 Ｖに近いほうが好ましい。その理由としては第１に、0.9 Ｖに近いドレイン電圧を用いた方がトランジスタの駆動力をより大きくできるので、小型のトランジスタを用いても所望の範囲内の駆動力が得られることが挙げられる。第２に、バスに接続された２つのドライバトランジスタが同時にオンした場合（過渡的に出力するデバイスの切り換え過程で生じる）、より高いドレイン電圧を用いたほうが、２つのドライバトランジスタに並列に電流を供給しやすいことが挙げられる。
【００４９】
従って、好ましい終端電圧Ｖｔｔの値は2.5 Ｖとなる。これ以上の電圧を用いると、性能は更に向上するが、同時に消費電力が増大するので好ましくない。従って実際には、終端抵抗Ｖｔｔとしては2.5 Ｖ±0.25Ｖ程度が望ましい。
一方、消費電力を抑制したいという要請が強い場合は、多少の応答特性の悪化を許容して、Ｖｔｔの値は2.0 Ｖ±0.2 Ｖ程度が望ましい。但し、これ以下の終端電圧では、出力に直列抵抗を入れている関係上充分な駆動力が得られないので、好ましくない。
【００５０】
但し本発明に於て、終端電圧Ｖｔｔは2.5 Ｖに限定されるものではない。後述の実施例に示されるように、例えば、電圧の高低関係を逆転して終端電圧Ｖｔｔをグランド電位としても良い。
図３は、本発明によるバス伝送システムの第１の実施例を示す。図３に於て図１と同一の構成要素は同一の番号で参照され、その説明は省略される。
【００５１】
図３に於て、出力バッファ３２は、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２を含む。ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２はインバータ回路を構成し、出力信号を反転するように動作する。即ち、出力信号がハイのときにはローをドライバトランジスタ３１のゲートに供給して、ドライバトランジスタ３１をオフにする。逆に出力信号がローのときにはハイをドライバトランジスタ３１のゲートに供給して、ドライバトランジスタ３１をオンにする。
【００５２】
入力バッファ３３は、ＮＭＯＳトランジスタ５１乃至５４、ＰＭＯＳトランジスタ５５及び５６、ＮＭＯＳトランジスタ５７乃至６１、差動増幅器６２、抵抗Ｒ１及びＲ２、ＰＭＯＳトランジスタ７１、及びＮＭＯＳトランジスタ７２を含む。ここでＮＭＯＳトランジスタ５１乃至５４はレベルシフタ回路を構成し、ＰＭＯＳトランジスタ５５及び５６とＮＭＯＳトランジスタ５７乃至５９は差動増幅器を構成する。またＮＭＯＳトランジスタ６０及び６１と、差動増幅器６２と、抵抗Ｒ１及びＲ２とはレベル自動調節器を構成する。このレベル自動調節器は、レベルシフタ回路のレベルシフトの大きさを自動的に調整する。またＰＭＯＳトランジスタ７１及びＮＭＯＳトランジスタ７２はインバータを構成する。
【００５３】
このように入力バッファ３３がレベルシフト機能を必要とする理由は、入力バッファ３３の電源電圧2.5 Ｖに対して、入力信号が2.2 Ｖを中心とする狭い範囲で変動するからである。このように電源電圧に近い範囲で信号が変動するような入力信号が与えられた場合、通常の差動増幅器を用いた入力バッファ（例えば図１の入力バッファ回路）によってハイ／ロー判定を行うことは出来ない。そこで図３の入力バッファ回路３３に於ては、レベルシフタ回路によって一旦入力信号電圧と参照基準電圧とをレベルダウンし、レベルダウンされた電圧に対して差動増幅器を用いてハイ／ロー判定を行う。
【００５４】
ＮＭＯＳトランジスタ５１乃至５４からなるレベルシフタ回路に於て、ＮＭＯＳトランジスタ５３及び５４は、調整用電圧Ｖａｄｊによって適切な電流量に調整された定電流源として動作する。従って、定電流がＮＭＯＳトランジスタ５１及び５３に流れ、それと同一の定電流がＮＭＯＳトランジスタ５２及び５４に流れることになる。この状態で、ＮＭＯＳトランジスタ５１のゲート入力である入力信号電圧とＮＭＯＳトランジスタ５２のゲート入力である参照基準電圧Ｖｒｅｆは各々、ＮＭＯＳトランジスタのしきい値電圧分だけ電圧シフトされて、ノードＡ及びＢに現われる。このノードＡ及びＢに現われたレベルシフトされた電圧が、下段の差動増幅器に供給される。
ここで調整用電圧Ｖａｄｊは、ＮＭＯＳトランジスタ６０及び６１と、差動増幅器６２と、抵抗Ｒ１及びＲ２とからなるレベル自動調節器によって生成される。まず抵抗Ｒ１及びＲ２が分圧器を構成して、レベルシフトの目標電圧を生成する。例えば、上述のレベルシフト回路によって参照基準電圧Ｖｒｅｆ（2.2 Ｖ）を1.3 Ｖにレベルシフトしたいのであれば、分圧器によって1.3 Ｖの電圧を生成する。ＮＭＯＳトランジスタ６０及び６１は、レベルシフタ回路のＮＭＯＳトランジスタ５２及び５４と同一の回路（レプリカ回路）を構成する。差動増幅器６２には、ＮＭＯＳトランジスタ６０及び６１間のノードＣに現われる電圧と、分圧器が生成した目標電圧とを入力する。差動増幅器６２は両電圧の差を増幅して、調整用電圧Ｖａｄｊとして出力する。調整用電圧Ｖａｄｊは、ＮＭＯＳトランジスタ６１のゲートに入力される。このフィードバックによって、ノードＣに現われる電圧と目標電圧とが同一となるように制御される。
【００５５】
即ち、レプリカ回路のＮＭＯＳトランジスタ６１のゲートに入力されている調整用電圧Ｖａｄｊは、レプリカ回路のノードＣの電圧を目標電圧に一致させるような電圧となっている。この調整用電圧Ｖａｄｊが、レベルシフタ回路のＮＭＯＳトランジスタ５３及び５４にゲート入力として供給されるので、目標電圧に等しいシフトダウン電圧が、ノードＢに現われることになる。
【００５６】
ＰＭＯＳトランジスタ５５及び５６とＮＭＯＳトランジスタ５７乃至５９からなる差動増幅器は、シフトダウンされた入力信号電圧と参照基準電圧Ｖｒｅｆとを比較して、出力をＰＭＯＳトランジスタ７１及びＮＭＯＳトランジスタ７２からなるインバータに供給する。インバータは供給された信号を反転して入力信号として内部回路に供給する。
【００５７】
このように第１の実施例に於ては、レベルシフタ回路によって入力信号電圧と参照基準電圧とをレベルシフトさせ、レベルシフトされた電圧同士を差動増幅器で比較することにより入力信号のハイ／ロー判定を行う。この際、レベルシフト回路のレプリカ回路がレベルシフトの目標電圧と等しい電圧を生成するようにフィードバック制御を行うことにより、レベルシフト回路のシフトダウン電圧を目標電圧に設定する。
【００５８】
図４は、本発明によるバス伝送システムの第２の実施例を示す。図４に於て図３と同一の構成要素は同一の番号で参照され、その説明は省略される。
図４の入力バッファ３３Ａは、ＮＭＯＳトランジスタ８１乃至８３、ＰＭＯＳトランジスタ８４乃至８７、ＮＭＯＳトランジスタ８８乃至９０、及びＰＭＯＳトランジスタ９１を含む。ここでＮＭＯＳトランジスタ８１乃至８３が差動増幅器として動作する。ＰＭＯＳトランジスタ８４及び８５とＰＭＯＳトランジスタ８６及び８７とは、各々のペアが、カレントミラー回路として動作する。またＰＭＯＳトランジスタ８４及び８７とＮＭＯＳトランジスタ８８及び８９は、電流を電圧に変換する回路として動作する。ＮＭＯＳトランジスタ９０とＰＭＯＳトランジスタ９１はインバータを構成する。
【００５９】
ＮＭＯＳトランジスタ８１のゲートに入力された入力信号電圧は、ＮＭＯＳトランジスタ８２のゲート入力である参照基準電圧Ｖｒｅｆと比較される。即ち、両電圧の差に応じて、ＮＭＯＳトランジスタ８１及び８２のドレイン間には電圧差が現われる。しかし前述したように、入力信号は電源電圧に近い電圧を中心として変動する信号であるので、ＮＭＯＳトランジスタ８１及び８２のドレインに現われる電圧は充分な電圧振幅を持たない。つまりＮＭＯＳトランジスタ８１及び８２のゲート電圧が高いので、ドレイン電圧は高い電圧で小振幅の変動を有するものとなる。従って、このドレイン電圧を信号として内部回路に供給することは出来ない。
【００６０】
ここでＮＭＯＳトランジスタ８１及び８２のドレイン電圧は小振幅となるが、各トランジスタを流れる電流は充分な振幅で変動するものとなっている。そこで第２の実施例に於ては、ＮＭＯＳトランジスタ８１及び８２の小振幅のドレイン電圧ではなく、ドレイン電流をカレントミラー回路を介して電流電圧変換回路に供給し、この電流電圧変換回路で電流変動を大振幅の電圧変動に変換するようにする。
【００６１】
図４に示されるように、ＮＭＯＳトランジスタ８１のドレインはＰＭＯＳトランジスタ８４及び８５からなるカレントミラー回路の電流入力（ゲート入力）に接続され、ＮＭＯＳトランジスタ８２のドレインはＰＭＯＳトランジスタ８６及び８７からなるカレントミラー回路の電流入力（ゲート入力）に接続される。従って、ＰＭＯＳトランジスタ８４にはＰＭＯＳトランジスタ８５と同一の電流が流れ、ＰＭＯＳトランジスタ８７にはＰＭＯＳトランジスタ８６と同一の電流が流れる。ＰＭＯＳトランジスタ８４及び８７とＮＭＯＳトランジスタ８８及び８９からなる電流電圧変換回路は、ＰＭＯＳトランジスタ８４に流れる電流とＰＭＯＳトランジスタ８７に流れる電流との差に応じた電圧をノードＤに生成する。即ちノードＤには、入力信号電圧と参照基準電圧Ｖｒｅｆとの差に応じた電圧が現われる。ここでＰＭＯＳトランジスタ８４及び８７とＮＭＯＳトランジスタ８８及び８９のドレイン電圧は、充分大きな変動が可能なだけの余裕を有する。従って、ノードＤに現われる電圧は、入力信号電圧と参照基準電圧Ｖｒｅｆとの大小関係に応じて、ハイレベルあるいはローレベルとなる。
【００６２】
このノードＤに現われる電圧は、ＮＭＯＳトランジスタ９０及びＰＭＯＳトランジスタ９１からなるインバータによって反転されて、反転された電圧が内部回路に供給される。
このように第２の実施例に於ては、入力信号が電源電圧に近い電圧を中心として変動する信号である場合に、差動増幅器によって検出された入力信号電圧と参照基準電圧との差に対応する充分な振幅を有した電流を、カレントミラー回路を介して電流電圧変換回路に供給して、充分な振幅を有した電圧に変換する。これによって、入力信号電圧と参照基準電圧との差を増幅した電圧信号が得られることになり、入力信号電圧と参照基準電圧との大小関係に応じたハイあるいはローの信号を供給することが出来る。
【００６３】
図５は、本発明によるバス伝送システムの第３の実施例を示す。図５に於て図４と同一の構成要素は同一の番号で参照され、その説明は省略される。
本発明によるバス伝送システムの第３の実施例は、図４の第２の実施例と電圧の高低関係を逆転したものとなっている。即ち、図５のバス伝送システムに於ては、バス１０のターミネーションは、５０Ωの終端抵抗Ｒｔを介してグランドに接続することによって行われている。またドライバトランジスタ３１ＡはＰＭＯＳトランジスタに変更されている。このような構成とした場合でも、直列抵抗Ｒｓ挿入によるリンギング抑制及び消費電力抑制の効果が、前述の実施例と同様に得られることは明らかである。このようにターミネーションを接地によって実現すれば、電源電圧が将来的に変更されてもシステムの設計を変更する必要がないという点で有利である。
【００６４】
図５の入力バッファ３３Ｂは、ＰＭＯＳトランジスタ８１Ａ乃至８３Ａ、ＮＭＯＳトランジスタ８４Ａ乃至８７Ａ、ＰＭＯＳトランジスタ８８Ａ乃至９０Ａ、及びＮＭＯＳトランジスタ９１Ａを含む。ここでＰＭＯＳトランジスタ８１Ａ乃至８３Ａが差動増幅器として動作する。ＮＭＯＳトランジスタ８４Ａ及び８５ＡとＮＭＯＳトランジスタ８６Ａ及び８７Ａとは、各々のペアが、カレントミラー回路として動作する。またＮＭＯＳトランジスタ８４Ａ及び８７ＡとＰＭＯＳトランジスタ８８Ａ及び８９Ａは、電流を電圧に変換する回路として動作する。ＰＭＯＳトランジスタ９０ＡとＭＭＯＳトランジスタ９１Ａはインバータを構成する。
【００６５】
図５の入力バッファ３３Ｂの動作は、図４の入力バッファ３３Ａの動作と同一であるのでその説明を省略する。なおこの場合、入力信号がグランド電位に近い電圧（0.3 Ｖ）を中心として変動する信号であるので、入力バッファ３３Ｂに供給される参照基準電圧Ｖｒｅｆは0.3 Ｖとなる。
【００６６】
このように第３の実施例に於ては、バスのターミネーションが接地によって提供されて入力信号がグランド電位に近い電圧を中心として変動する信号である場合に、差動増幅器によって検出された入力信号電圧と参照基準電圧との差に対応する充分な振幅を有した電流を、カレントミラー回路を介して電流電圧変換回路に供給して、充分な振幅を有した電圧に変換する。これによって、入力信号電圧と参照基準電圧との差を増幅した電圧信号が得られることになり、入力信号電圧と参照基準電圧との大小関係に応じたハイあるいはローの信号を供給することが出来る。
【００６７】
本発明によるバス伝送システムを実現するに於て、直列抵抗Ｒｓを必ずしも全てのデバイスのドライバ端に挿入する必要はない。デバイスによっては、長いスタブ長が避けられないものもあれば、比較的短いスタブ長を実現できるものもある。従って、長いスタブ長を有するデバイスに直列抵抗Ｒｓを挿入すれば、比較的短いスタブ長を有するデバイスには直列抵抗Ｒｓを挿入しなくても、安定したシステム動作を実現することが可能である。
【００６８】
例えば、ＢＧＡ（Ball Grid Array ）パッケージやＰＧＡ（Pin Grid Array）パッケージに於ては、半導体チップの周辺部に配置されたＩ／Ｏ回路から出力電極（ボール或いはピン）までを長いリード線で繋ぐ必要がある。従って、スタブ長は必然的にかなり長いものとなるので、直列抵抗Ｒｓを挿入することがリンギングを抑制するうえで望ましい。それに対し例えば、メモリチップのパッケージ等で垂直に立ててボードに取付ける形状のものでは、スタブ長をかなり短くすることが出来る。従って、垂直取付け形式のメモリチップパッケージに対しては直列抵抗Ｒｓを挿入しなくても問題がない。但し、このようなメモリチップパッケージに於ても、内部のメモリチップをシュリンク技術により縮小したときにはスタブ長が長くなることになり、直列抵抗Ｒｓを挿入する必要がある。
【００６９】
図６は、本発明によるバス伝送システムの第４の実施例を模式的に示す。このバス伝送システムにはメモリとコントローラが含まれており、ＢＧＡパッケージに搭載されたコントローラチップに対しては直列抵抗Ｒｓを挿入し、垂直取付け形式のパッケージに格納されたメモリチップに対しては直列抵抗Ｒｓを挿入しない。
【００７０】
図６のバス伝送システムは、終端抵抗Ｒｔによって終端電圧Ｖｔｔに接続されたバス１０と、バス１０が配線されたプリント板１２０と、プリント板１２０に搭載されバス１０に接続されるコントローラチップ１００と複数のメモリチップ１１０を含む。コントローラチップ１００はボード１０２上に搭載され、ボンディングワイヤ１０１及びリード１０３を介してボール電極１０４に接続される。ボール電極１０４は、抵抗Ｒｓを介してバス１０に接続される。バス１０は当然複数の配線からなり、ボール電極１０４及び直列抵抗Ｒｓはバス１０の配線の本数分存在するが、図面の見やすさを考慮して１本のバス配線に対するもののみ示してある。
【００７１】
複数のメモリチップ１１１の各々は、メモリパッケージ１１０に格納され、出力ピン１１２を介してバス１０に接続される。出力ピン１１２は短いので直列抵抗Ｒｓを挿入しなくても激しいリンギングは発生しない。
このようにＢＧＡパッケージやＰＧＡパッケージ等の長いスタブを必要とするパッケージに格納されたチップに対しては直列抵抗Ｒｓを挿入しておけば、垂直取付け方式のメモリチップ等の短いスタブ長ですむ場合には直列抵抗Ｒｓを挿入しなくても、バス伝送システム全体に於て激しいリンギングの発生なく安定したシステム動作を実現することが出来る。
【００７２】
図７は本発明による半導体装置モジュールを示す。本発明による半導体装置モジュールは、プリント基板側面の電極とプリント基板上に搭載されたチップ間の配線（スタブに相当）に直列抵抗Ｒｓを挿入するものである。図７に於ては、例えばＤＩＭＭを想定しており、バス１０にＤＩＭＭ１３０が装着される。ＤＩＭＭ１３０は、プリント基板１３１、プリント基板上に搭載されたメモリチップ１３２及び１３３、バス接続用の電極１４０、電極１４０とメモリチップ１３２及び１３３を接続する配線１４１、及び配線１４１に挿入された直列抵抗Ｒｓを含む。直列抵抗Ｒｓが挿入されているために、リンギング及びチップに於ける電力消費を抑制することが出来る。
【００７３】
図７に示されるように、直列抵抗が挿入されたＤＩＭＭ或いはＳＩＭＭ等の半導体装置モジュールに於ては、プリント基板に搭載されるチップの大きさ変更により配線１４１の長さが変動しても、信号伝達特性は変更しない。従って、シュリンク技術によりより小さなチップを製造可能となれば、製造者はコストダウンを達成することが出来る。
【００７４】
なお本発明は上述の実施例に限定されることなく、特許請求の範囲を逸脱することなく、様々な変形及び改良をなすことが出来る。
【００７５】
【発明の効果】
請求項１乃至３、５乃至１０、１６及び１７の発明に於ては、バスから分岐する配線に抵抗を直列に挿入して分岐配線とバスとの間のインピーダンス整合をとることにより、分岐配線とバスとの間の分岐点における信号反射を抑さえることが出来る。従ってドライバのターンオフに伴う激しいリンギング波形の発生を抑制することが出来るので、高速で安定な信号伝送を行うことが出来る。また直列抵抗挿入により、ドライバトランジスタにおける電力消費を削減することが出来る。
【００７６】
請求項４の発明に於ては、終端電圧として約2.5 Ｖの電圧を用いることにより、オープンドレイン型のドライバトランジスタ及び終端抵抗を用いた信号伝送システムに於て、デバイス切り換え時の中間電位状態を無くすことが出来る。また直列抵抗挿入により、ドライバトランジスタにおける電力消費を削減することが出来る。
【００７７】
請求項１１乃至１３の発明に於ては、電源電圧の近傍に信号変動の中心を有する信号電圧を受け取る入力バッファ回路に於て、レベルシフト或いは電流電圧変換を行うことにより、信号電圧と参照基準電圧との大小関係に応じて信号電圧をハイレベル或いはローレベルの信号として検出することが出来る。
【００７８】
請求項１４及び１５の発明に於ては、グランド電位の近傍に信号変動の中心を有する信号電圧を受け取る入力バッファ回路に於て、レベルシフト或いは電流電圧変換を行うことにより、信号電圧と参照基準電圧との大小関係に応じて信号電圧をハイレベル或いはローレベルの信号として検出することが出来る。
【図面の簡単な説明】
【図１】本発明による信号伝送システムの原理を示す図である。
【図２】（Ａ）乃至（Ｄ）は、本発明によるリンギング抑制の効果を示す計算機シミュレーションによる信号波形図である。
【図３】本発明による信号伝送システムの第１の実施例を示す図である。
【図４】本発明による信号伝送システムの第２の実施例を示す図である。
【図５】本発明による信号伝送システムの第３の実施例を示す図である。
【図６】本発明による信号伝送システムの第４の実施例を示す図である。
【図７】本発明による半導体装置モジュールを示す図である。
【図８】従来のＧＴＬ伝送システムの構成を示す図である。
【図９】従来のＧＴＬ伝送システムに於けるリンギング発生を説明するための図である。
【図１０】（Ａ）乃至（Ｄ）は、従来のＧＴＬ伝送システムに於けるリンギング発生の様子を示す計算機シミュレーションによる信号波形図である。
【図１１】図１０の計算機シミュレーション条件を示す図である。
【図１２】（Ａ）乃至（Ｄ）は、従来のＧＴＬ伝送システムに於ける中間電位発生のメカニズムを説明するための図である。
【図１３】従来のＧＴＬ伝送システムに於ける中間電位発生の様子を示す計算機シミュレーションによる信号波形図である。
【符号の説明】
１０バス
１１スタブ
２０デバイス
２１ダンピング回路
２２ドライバトランジスタ
３０デバイス
３１ドライバトランジスタ
３１Ａドライバトランジスタ
３２出力バッファ
３３入力バッファ
３３Ａ入力バッファ
３３Ｂ入力バッファ
１００コントローラチップ
１０１ボンディングワイヤ
１０２ボード
１０３リード
１０４ボール電極
１１０パッケージ
１１１メモリチップ
１１２ピン
１２０プリント板
１３０ＤＩＭＭ
１３１プリント基板
１３２メモリチップ
１３３メモリチップ
１４０電極
１４１配線

Claims

終端抵抗を介して終端電位に接続された信号伝送線路と、
オープンドレイン型トランジスタと、
該オープンドレイン型トランジスタと該信号伝送線路とを接続する該信号伝送線路から分岐する分岐配線と、
該分岐配線が該信号伝送線路に接続される位置で該分岐配線に挿入された抵抗と、
電源電圧から所定量振れる電圧を有する入力信号を該信号伝送線路から受け取るように該分岐配線の１つに接続され該電源電圧によって駆動される入力バッファ回路
を含み、該入力バッファ回路は、
該入力信号と参照基準電圧との電圧レベルをシフトしてレベルシフト後信号電圧及びレベルシフト後参照基準電圧を生成するレベルシフト回路と、
該レベルシフト後参照基準電圧を所定の目標電圧に調整するように該レベルシフト回路を制御する該レベルシフト回路に接続されたレベル調整回路と、
該レベルシフト後信号電圧と該レベルシフト後参照基準電圧との差を増幅する該レベルシフト回路に接続された差動増幅回路
を含むことを特徴とする信号伝送システム。
前記信号伝送線路は特性インピーダンスＺ₀を有し、前記分岐配線は特性インピーダンスＺ₁を有し、前記抵抗は（Ｚ₁−Ｚ₀／２）の+100％から-50 ％の範囲の抵抗値を有することを特徴とする請求項１記載の信号伝送システム。
前記終端抵抗は前記特性インピーダンスＺ₀の+100％から-50 ％の範囲の抵抗値を有することを特徴とする請求項２記載の信号伝送システム。
前記終端電位は2.0 Ｖから2.5 Ｖであることを特徴とする請求項３記載の信号伝送システム。
前記抵抗は24Ωから51Ωの範囲の抵抗値を有することを特徴とする請求項３記載の信号伝送システム。
終端抵抗を介して終端電位に接続された信号伝送線路に接続される半導体装置モジュールであって、
基板と、
該基板に配置され該信号伝送線路に接続される電極と、
電源電圧から所定量振れる電圧を有する入力信号を該信号伝送線路から受け取る該電源電圧によって駆動される入力バッファとオープンドレイン型トランジスタとを含み該基板上に搭載される半導体装置と、
該オープンドレイン型トランジスタと該電極とを接続する接続配線と、
該接続配線が該信号伝送線路に接続される位置で該接続配線に挿入された抵抗を含み、該入力バッファは、
該入力信号と参照基準電圧との電圧レベルをシフトしてレベルシフト後信号電圧及びレベルシフト後参照基準電圧を生成するレベルシフト回路と、
該レベルシフト後参照基準電圧を所定の目標電圧に調整するように該レベルシフト回路を制御する該レベルシフト回路に接続されたレベル調整回路と、
該レベルシフト後信号電圧と該レベルシフト後参照基準電圧との差を増幅する該レベルシフト回路に接続された差動増幅回路
を含むことを特徴とする半導体装置モジュール。
前記信号伝送線路の特性インピーダンスをＺ₀として、前記接続配線は特性インピーダンスＺ₁を有し、前記抵抗は（Ｚ₁−Ｚ₀／２）の+100％から-50 ％の範囲の抵抗値を有することを特徴とする請求項６記載の半導体装置モジュール。
前記抵抗は24Ωから51Ωの範囲の抵抗値を有することを特徴とする請求項７記載の半導体装置モジュール。
終端抵抗を介して終端電位に接続されたバスと、
所定長より長い第１の接続配線を介して該バスに接続される第１のチップと、該所定長より短い第２の接続配線を介して該バスに接続され、電源電圧から所定量振れる電圧を有する入力信号を該バスから受け取る該電源電圧によって駆動される入力バッファを含む第２のチップと、
該第１の接続配線が該バスに接続される位置で該第１の接続配線に挿入された抵抗を含み、前記第２の接続配線には抵抗が挿入されてなく、該入力バッファは、
該入力信号と参照基準電圧との電圧レベルをシフトしてレベルシフト後信号電圧及びレベルシフト後参照基準電圧を生成するレベルシフト回路と、
該レベルシフト後参照基準電圧を所定の目標電圧に調整するように該レベルシフト回路を制御する該レベルシフト回路に接続されたレベル調整回路と、
該レベルシフト後信号電圧と該レベルシフト後参照基準電圧との差を増幅する該レベルシフト回路に接続された差動増幅回路
を含むことを特徴とする信号伝送システム。
前記第１のチップはＰＧＡパッケージ或いはＢＧＡパッケージに格納されたメモリコントローラであり、前記第２のチップは前記バスが配線されたボードに垂直に取付けられるメモリチップであることを特徴とする請求項９記載の信号伝送システム。
終端電位に接続された終端抵抗を含む信号伝送線路に接続される半導体装置であって、
該信号伝送線路に接続される電極と、
オープンドレイン型トランジスタと、
該オープンドレイン型トランジスタと該電極とを接続する接続配線と、
該接続配線が該信号伝送線路に接続される位置で該接続配線に挿入された抵抗と、
電源電圧から所定量振れる電圧を有する入力信号を該信号伝送線路から受け取る該電源電圧によって駆動される入力バッファ回路
を含み、該入力バッファ回路は、
該入力信号と参照基準電圧との電圧レベルをシフトしてレベルシフト後信号電圧及びレベルシフト後参照基準電圧を生成するレベルシフト回路と、
該レベルシフト後参照基準電圧を所定の目標電圧に調整するように該レベルシフト回路を制御する該レベルシフト回路に接続されたレベル調整回路と、
該レベルシフト後信号電圧と該レベルシフト後参照基準電圧との差を増幅する該レベルシフト回路に接続された差動増幅回路
を含むことを特徴とする半導体装置。
前記信号伝送線路の特性インピーダンスをＺ ₀ として、前記接続配線は特性インピーダンスＺ ₁ を有し、前記抵抗は（Ｚ ₁ −Ｚ ₀ ／２）の +100 ％から -50 ％の範囲の抵抗値を有することを特徴とする請求項１１記載の半導体装置。
グラウンド電圧よりも電源電圧に近い点に中心を有する電圧範囲で変動する信号を受け取る入力バッファ回路であって、
該信号と参照基準電圧との電圧レベルをシフトしてレベルシフト後信号電圧及びレベルシフト後参照基準電圧を生成するレベルシフト回路と、
該レベルシフト回路を模倣するレプリカ回路を含み該レプリカ回路により生成される該レベルシフト後参照基準電圧のコピーと所定の目標電圧とを比較して該レベルシフト回路に供給する制御電圧を生成すると共に該制御電圧を該レプリカ回路にフィードバックして該レベルシフト後参照基準電圧のコピーを調整することにより、該レベルシフト回路により施されるレベルシフト量を制御する目標電圧設定回路と、
該レベルシフト後信号電圧と該レベルシフト後参照基準電圧との差を増幅して該差を反映した信号を出力する差動増幅回路
を含むことを特徴とする入力バッファ回路。