JPH1069342A - 信号伝送システム、半導体装置モジュール、入力バッファ回路、及び半導体装置 - Google Patents
信号伝送システム、半導体装置モジュール、入力バッファ回路、及び半導体装置Info
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Abstract
(57)【要約】
【課題】 本発明は、オープンドレイン型のドライバ及
び終端抵抗を用いたバス伝送システムに於て、ドライバ
のターンオフに伴うリンギングを、スタブ長を短くする
ことなく抑制することを目的とする。 【解決手段】 本発明による信号伝送システムは、終端
抵抗を介して終端電位に接続された信号伝送線路と、信
号伝送線路に信号を出力するオープンドレイン型トラン
ジスタと、オープンドレイン型トランジスタのドレイン
と信号伝送線路とを接続する信号伝送線路から分岐する
分岐配線と、信号伝送線路の近傍で分岐配線に挿入され
た抵抗を含む。
び終端抵抗を用いたバス伝送システムに於て、ドライバ
のターンオフに伴うリンギングを、スタブ長を短くする
ことなく抑制することを目的とする。 【解決手段】 本発明による信号伝送システムは、終端
抵抗を介して終端電位に接続された信号伝送線路と、信
号伝送線路に信号を出力するオープンドレイン型トラン
ジスタと、オープンドレイン型トランジスタのドレイン
と信号伝送線路とを接続する信号伝送線路から分岐する
分岐配線と、信号伝送線路の近傍で分岐配線に挿入され
た抵抗を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にバスを用い
たデータ伝送システムに関し、詳しくはターミネーショ
ンを有する高速バス配線を用いたデータ伝送システムに
関する。
たデータ伝送システムに関し、詳しくはターミネーショ
ンを有する高速バス配線を用いたデータ伝送システムに
関する。
【０００２】
【従来の技術】マイクロプロセッサの高速化に伴って、
ＬＳＩチップ間のデータ転送に於ても、より高い周波数
を用いたより高速なデータ転送が要求される。しかしな
がら従来のＬＳＩの入出力レベルであるＴＴＬレベルや
ＣＭＯＳレベルに於ては、信号周波数が５０ＭＨｚを越
えるあたりから信号の反射の影響やクロストークの影響
が大きくなり、正常なデータ転送が困難になる。
ＬＳＩチップ間のデータ転送に於ても、より高い周波数
を用いたより高速なデータ転送が要求される。しかしな
がら従来のＬＳＩの入出力レベルであるＴＴＬレベルや
ＣＭＯＳレベルに於ては、信号周波数が５０ＭＨｚを越
えるあたりから信号の反射の影響やクロストークの影響
が大きくなり、正常なデータ転送が困難になる。
【０００３】これを解決するために、信号レベルを１Ｖ
以下に抑さえた小振幅信号を用いるＣＴＴ（Center Tap
ped Termination ）やＧＴＬ（Gunning Trasnceiver Lo
gic）等の入出力インターフェースが提案されている。
図８にＧＴＬシステムを示す。図８のＧＴＬシステム
は、特性インピーダンスＺ0 を有するバス１０、バス１
０の終端を終端電圧Ｖｔｔに接続する終端抵抗Ｒｔ、バ
ス１０から分岐する特性インピーダンスＺ1 のスタブ
（配線分岐部分）１１、及びスタブ１１の終端に接続さ
れるメモリやコントローラ等のデバイス２０を含む。こ
こで終端電圧Ｖｔｔは1.2 Ｖであり、終端抵抗Ｒｔは５
０Ωである。
以下に抑さえた小振幅信号を用いるＣＴＴ（Center Tap
ped Termination ）やＧＴＬ（Gunning Trasnceiver Lo
gic）等の入出力インターフェースが提案されている。
図８にＧＴＬシステムを示す。図８のＧＴＬシステム
は、特性インピーダンスＺ0 を有するバス１０、バス１
０の終端を終端電圧Ｖｔｔに接続する終端抵抗Ｒｔ、バ
ス１０から分岐する特性インピーダンスＺ1 のスタブ
（配線分岐部分）１１、及びスタブ１１の終端に接続さ
れるメモリやコントローラ等のデバイス２０を含む。こ
こで終端電圧Ｖｔｔは1.2 Ｖであり、終端抵抗Ｒｔは５
０Ωである。
【０００４】スタブ１１に接続されたデバイス２０のＩ
／Ｏ端子には、デバイス２０の出力回路及び入力バッフ
ァ回路が接続される。デバイス２０の出力回路は、ダン
ピング回路２１及びドライバトランジスタ２２を含む。
デバイス２０の入力回路は、トランジスタ２３乃至２７
からなるカレントミラー型差動増幅器とインバータ２８
を含む。カレントミラー型差動増幅器はＩ／Ｏ端子に入
力された信号電圧を参照電圧Ｖｒｅｆと比較して、信号
電圧が参照電圧Ｖｒｅｆよりも高い場合に、ロー電位を
インバータ２８に供給する。逆に、信号電圧が参照電圧
Ｖｒｅｆよりも低い場合に、ハイ電位をインバータ２８
に供給する。インバータ２８は入力された電位を反転し
て、デバイス２０の内部回路に供給する。
／Ｏ端子には、デバイス２０の出力回路及び入力バッフ
ァ回路が接続される。デバイス２０の出力回路は、ダン
ピング回路２１及びドライバトランジスタ２２を含む。
デバイス２０の入力回路は、トランジスタ２３乃至２７
からなるカレントミラー型差動増幅器とインバータ２８
を含む。カレントミラー型差動増幅器はＩ／Ｏ端子に入
力された信号電圧を参照電圧Ｖｒｅｆと比較して、信号
電圧が参照電圧Ｖｒｅｆよりも高い場合に、ロー電位を
インバータ２８に供給する。逆に、信号電圧が参照電圧
Ｖｒｅｆよりも低い場合に、ハイ電位をインバータ２８
に供給する。インバータ２８は入力された電位を反転し
て、デバイス２０の内部回路に供給する。
【０００５】ＧＴＬのメリットは幾つかあるが、第１
に、図８に示されるようにオープンドレイン型のドライ
バ回路（出力回路）を用いるので、バス上でワイヤード
・オアの論理機能を提供できる点が挙げられる。第２
に、バス上の論理状態はハイ或いはローのいずれかしか
存在しないので、バスを共有する各ドライバが全てオフ
状態の時には、バス上の論理状態はハイに固定される点
が挙げられる。これに対して、ＣＴＴなどトライステー
ト型のバスに於ては、各ドライバが全てオフになるとバ
ス上の論理状態はハイとローの中間レベルとなる。従っ
て、バスに接続された入力バッファ回路はハイとローの
判別がつかない信号を受け取ることになり、ハイとロー
を雑音に応じてランダムに検出する不安定状態になる。
これを防ぐためにＣＴＴに於ては、各ドライバが全てオ
フ状態になるときには、動作を禁止するコマンドを入力
バッファ回路に対して入力する必要がある。
に、図８に示されるようにオープンドレイン型のドライ
バ回路（出力回路）を用いるので、バス上でワイヤード
・オアの論理機能を提供できる点が挙げられる。第２
に、バス上の論理状態はハイ或いはローのいずれかしか
存在しないので、バスを共有する各ドライバが全てオフ
状態の時には、バス上の論理状態はハイに固定される点
が挙げられる。これに対して、ＣＴＴなどトライステー
ト型のバスに於ては、各ドライバが全てオフになるとバ
ス上の論理状態はハイとローの中間レベルとなる。従っ
て、バスに接続された入力バッファ回路はハイとローの
判別がつかない信号を受け取ることになり、ハイとロー
を雑音に応じてランダムに検出する不安定状態になる。
これを防ぐためにＣＴＴに於ては、各ドライバが全てオ
フ状態になるときには、動作を禁止するコマンドを入力
バッファ回路に対して入力する必要がある。
【０００６】
【発明が解決しようとする課題】ＧＴＬのデメリットと
しては、スタブ１１が長くバス１０とドライバ（ドライ
バトランジスタ２２）との間に距離がある場合、例えば
信号周波数が２００ＭＨｚでスタブ１１の長さが２ｍｍ
以上である場合など、ドライバがオフされたあとに激し
いリンギング波形が生じることが挙げられる。この現象
は、リードフレームやボンディングワイヤの寄生インダ
クタンスが存在する場合に、特に顕著になる。
しては、スタブ１１が長くバス１０とドライバ（ドライ
バトランジスタ２２）との間に距離がある場合、例えば
信号周波数が２００ＭＨｚでスタブ１１の長さが２ｍｍ
以上である場合など、ドライバがオフされたあとに激し
いリンギング波形が生じることが挙げられる。この現象
は、リードフレームやボンディングワイヤの寄生インダ
クタンスが存在する場合に、特に顕著になる。
【０００７】図９は、リードフレームやボンディングワ
イヤに存在する寄生インダクタンスＬ1 及びＣ1 を模式
的に示す図である。図９に於て、ドライバトランジスタ
２２のオン及びオフをモデル化するスイッチＳがオンか
らオフに変化すると、急激な電流遮断により逆起電力が
生じ、パルス状の電圧波形がスタブ１１を介してバス１
０に向かう。スタブ１１とバス１０との間にはインピー
ダンス不整合が存在するため、このパルス状電圧波形
は、スタブ１１とバス１０との接続点に於いて反射さ
れ、スタブ１１を戻ってドライバトランジスタ２２側に
向かう。ここでドライバトランジスタ２２はオフされて
いるので開放端となり、パルス状電圧波形は完全反射さ
れてスタブ１１内に戻る。このようなサイクルを繰り返
すために、バス１０からのスタブ１１の分岐点とドライ
バトランジスタ２２との間で、激しいリンギング波形が
生じることになる。
イヤに存在する寄生インダクタンスＬ1 及びＣ1 を模式
的に示す図である。図９に於て、ドライバトランジスタ
２２のオン及びオフをモデル化するスイッチＳがオンか
らオフに変化すると、急激な電流遮断により逆起電力が
生じ、パルス状の電圧波形がスタブ１１を介してバス１
０に向かう。スタブ１１とバス１０との間にはインピー
ダンス不整合が存在するため、このパルス状電圧波形
は、スタブ１１とバス１０との接続点に於いて反射さ
れ、スタブ１１を戻ってドライバトランジスタ２２側に
向かう。ここでドライバトランジスタ２２はオフされて
いるので開放端となり、パルス状電圧波形は完全反射さ
れてスタブ１１内に戻る。このようなサイクルを繰り返
すために、バス１０からのスタブ１１の分岐点とドライ
バトランジスタ２２との間で、激しいリンギング波形が
生じることになる。
【０００８】図１０には、計算機シミュレーションによ
りもとめられたリンギング波形を示す。図１０（Ａ）は
スタブの長さがゼロの場合、図１０（Ｂ）はスタブの長
さが１ｃｍの場合、図１０（Ｃ）はスタブの長さが２ｃ
ｍの場合、図１０（Ｄ）はスタブの長さが５ｃｍの場合
を示す。またシミュレーション条件を図１１に示す。ド
ライバＤＶと８つのメモリＭ1 乃至Ｍ8 が双方向データ
バスに接続された条件で、ドライバＤＶがメモリＭ1 に
周波数１００ＭＨｚでデータを書き込む場合を想定して
いる。
りもとめられたリンギング波形を示す。図１０（Ａ）は
スタブの長さがゼロの場合、図１０（Ｂ）はスタブの長
さが１ｃｍの場合、図１０（Ｃ）はスタブの長さが２ｃ
ｍの場合、図１０（Ｄ）はスタブの長さが５ｃｍの場合
を示す。またシミュレーション条件を図１１に示す。ド
ライバＤＶと８つのメモリＭ1 乃至Ｍ8 が双方向データ
バスに接続された条件で、ドライバＤＶがメモリＭ1 に
周波数１００ＭＨｚでデータを書き込む場合を想定して
いる。
【０００９】図１０（Ａ）乃至（Ｄ）に於て、実線はメ
モリＭ1 にデータを書き込むデバイスＤＶ側のドライバ
端の波形を示し、波線はメモリＭ1 側のレシーバ端の波
形を示す。図１０（Ａ）乃至（Ｄ）に示されるように、
スタブの長さが増大するに従って、より激しいリンギン
グ波形が発生することが分かる。
モリＭ1 にデータを書き込むデバイスＤＶ側のドライバ
端の波形を示し、波線はメモリＭ1 側のレシーバ端の波
形を示す。図１０（Ａ）乃至（Ｄ）に示されるように、
スタブの長さが増大するに従って、より激しいリンギン
グ波形が発生することが分かる。
【００１０】これを防ぐ為には、ターンオフを緩やかに
行う様にドライバトランジスタ２２を制御すればよい。
図８のダンピング回路２１はこの目的のために設けられ
ているものであり、このダンピング回路２１によって、
ドライバトランジスタ２２のターンオフを時間をかけて
緩やかに行う。しかしながらこのようなダンピング回路
２１を用いると、デバイス２０が動作可能な最高周波数
が制限されることになり好ましくない。
行う様にドライバトランジスタ２２を制御すればよい。
図８のダンピング回路２１はこの目的のために設けられ
ているものであり、このダンピング回路２１によって、
ドライバトランジスタ２２のターンオフを時間をかけて
緩やかに行う。しかしながらこのようなダンピング回路
２１を用いると、デバイス２０が動作可能な最高周波数
が制限されることになり好ましくない。
【００１１】この問題点を解決するためには、スタブ１
１の長さを極端に短くすることによりターンオフ時の波
形を改善するしかないと考えられてきた。しかしながら
リンギング波形を充分抑さえるためには、スタブ１１を
排除してデバイス２０を直接バス１０に接続する必要が
ある。例えばデバイス２０がメモリＩＣの場合、メモリ
ＩＣを直接マザーボードのバス配線に取付けることが必
要になる。この場合、メモリＩＣをモジュール形態で使
用することが不可能になってしまう。即ち、メモリＩＣ
が直接バス配線に接続されているため、メモリＩＣを自
由に着脱することが不可能になり、例えば新たなメモリ
ＩＣを増設するということが不可能になる。
１の長さを極端に短くすることによりターンオフ時の波
形を改善するしかないと考えられてきた。しかしながら
リンギング波形を充分抑さえるためには、スタブ１１を
排除してデバイス２０を直接バス１０に接続する必要が
ある。例えばデバイス２０がメモリＩＣの場合、メモリ
ＩＣを直接マザーボードのバス配線に取付けることが必
要になる。この場合、メモリＩＣをモジュール形態で使
用することが不可能になってしまう。即ち、メモリＩＣ
が直接バス配線に接続されているため、メモリＩＣを自
由に着脱することが不可能になり、例えば新たなメモリ
ＩＣを増設するということが不可能になる。
【００１２】またスタブ１１を排除してメモリＩＣを直
接バス１０に接続する場合、メモリチップを小型化して
いく（シュリンクする）ことが出来なくなるという問題
点がある。メモリメーカーは、メモリチップを小型化し
ていくことによりコストダウンを達成する。しかしチッ
プを小型化する場合、マザーボードの配線形状は変えず
に、パッケージ外部引き出しピンとパッケージ内部のメ
モリチップの間を繋ぐリードフレームを長くする必要が
ある。しかしながらリードフレームを長くすると結局ス
タブが生じることになってしまう。従ってメモリＩＣを
バスに直接接続する場合には、このようなシュリンク技
術を使用できないことになる。
接バス１０に接続する場合、メモリチップを小型化して
いく（シュリンクする）ことが出来なくなるという問題
点がある。メモリメーカーは、メモリチップを小型化し
ていくことによりコストダウンを達成する。しかしチッ
プを小型化する場合、マザーボードの配線形状は変えず
に、パッケージ外部引き出しピンとパッケージ内部のメ
モリチップの間を繋ぐリードフレームを長くする必要が
ある。しかしながらリードフレームを長くすると結局ス
タブが生じることになってしまう。従ってメモリＩＣを
バスに直接接続する場合には、このようなシュリンク技
術を使用できないことになる。
【００１３】またＧＴＬの別のデメリットとして、終端
電圧が1.2 Ｖと低いため、ある選択されたデバイスがロ
ー出力している状態から、別のデバイスが選択されてこ
の新たに選択されたデバイスがロー出力する状態に切り
替わると、バス上の信号レベルがハイとローとの中間レ
ベルになってしまう点が挙げられる。
電圧が1.2 Ｖと低いため、ある選択されたデバイスがロ
ー出力している状態から、別のデバイスが選択されてこ
の新たに選択されたデバイスがロー出力する状態に切り
替わると、バス上の信号レベルがハイとローとの中間レ
ベルになってしまう点が挙げられる。
【００１４】図１２は、バス上に中間レベルの電圧が生
成される過程を説明するための図である。まず最初の状
態では、図１２（Ａ）に示されるように、バス１０に接
続されたドライバＤ１及びドライバＤ２のうちで、ドラ
イバＤ１が選択されてオン状態（ロー出力状態）となっ
ている。この状態では、バス１０はロー電位（0.4 Ｖ）
に保たれており、レシーバＲはこのロー電位を検出す
る。この時ドライバＤ１には32ｍＡの電流が流れる。
成される過程を説明するための図である。まず最初の状
態では、図１２（Ａ）に示されるように、バス１０に接
続されたドライバＤ１及びドライバＤ２のうちで、ドラ
イバＤ１が選択されてオン状態（ロー出力状態）となっ
ている。この状態では、バス１０はロー電位（0.4 Ｖ）
に保たれており、レシーバＲはこのロー電位を検出す
る。この時ドライバＤ１には32ｍＡの電流が流れる。
【００１５】次に、図１２（Ｂ）に示されるように、ド
ライバＤ１を非選択としてオフ状態とすると同時に、ド
ライバＤ２を選択してオン状態（ロー出力状態）とす
る。この状態では、ドライバＤ１付近のバス１０は終端
抵抗Ｒｔ１でプルアップされハイ電位（1.2 Ｖ）とな
り、このハイ電位がレシーバＲによって検出される。し
かしこの状態では、ドライバＤ１がオフになった情報が
ドライバＤ２の位置まで伝達されていない。即ち、終端
抵抗Ｒｔ１でプルアップされたハイ電位が、ドライバＤ
２の位置ではまだ現われていない。従って、ドライバＤ
２付近のバス１０はロー電位（0.4 Ｖ）のままであるた
め、ドライバＤ２には充分な電流（32ｍＡ）が流れない
ことになる。つまりドライバＤ２近傍では、終端抵抗Ｒ
ｔ２から供給される電流が、ドライバＤ２に流れ込むと
同時に、見掛け上まだオン状態であるドライバＤ１の方
向にも流れることになる。従って、ドライバＤ１及びド
ライバＤ２が共にオンである状態と等価となり、バス１
０のドライバＤ２付近の電位は0.4 Ｖより若干低い電位
となる。
ライバＤ１を非選択としてオフ状態とすると同時に、ド
ライバＤ２を選択してオン状態（ロー出力状態）とす
る。この状態では、ドライバＤ１付近のバス１０は終端
抵抗Ｒｔ１でプルアップされハイ電位（1.2 Ｖ）とな
り、このハイ電位がレシーバＲによって検出される。し
かしこの状態では、ドライバＤ１がオフになった情報が
ドライバＤ２の位置まで伝達されていない。即ち、終端
抵抗Ｒｔ１でプルアップされたハイ電位が、ドライバＤ
２の位置ではまだ現われていない。従って、ドライバＤ
２付近のバス１０はロー電位（0.4 Ｖ）のままであるた
め、ドライバＤ２には充分な電流（32ｍＡ）が流れない
ことになる。つまりドライバＤ２近傍では、終端抵抗Ｒ
ｔ２から供給される電流が、ドライバＤ２に流れ込むと
同時に、見掛け上まだオン状態であるドライバＤ１の方
向にも流れることになる。従って、ドライバＤ１及びド
ライバＤ２が共にオンである状態と等価となり、バス１
０のドライバＤ２付近の電位は0.4 Ｖより若干低い電位
となる。
【００１６】図１２（Ｃ）の状態は、図１２（Ｂ）から
若干時間が経過した状態であり、ドライバＤ１がオフに
なり終端抵抗Ｒｔ１でプルアップされたハイ電位が、ド
ライバＤ２の位置まで到達した状態である。この状態で
は、デバイスＤ２の位置においてもデバイスＤ１がオフ
状態にあることが検出されるので、デバイスＤ２には充
分な電流（32ｍＡ）が流れて完全なオン状態となる。ま
たデバイスＤ２付近のバス１０の電位はロー電位（0.4
Ｖ）となる。しかしこの時レシーバＲには、デバイスＤ
２が完全なオン状態となった情報がまだ到達していな
い。即ち、デバイスＤ１がオフ状態となった情報がデバ
イスＤ２まで到達して折り返され、レシーバＲに向かっ
ている状態である。即ち、レシーバＲが検出できる状態
は、ドライバＤ１がオフとなったがドライバＤ２が中途
半端にオンとなった状態である。この状態では、ドライ
バＤ１付近のバス１０の電位は、ハイ電位とロー電位と
の中間レベルとなる。
若干時間が経過した状態であり、ドライバＤ１がオフに
なり終端抵抗Ｒｔ１でプルアップされたハイ電位が、ド
ライバＤ２の位置まで到達した状態である。この状態で
は、デバイスＤ２の位置においてもデバイスＤ１がオフ
状態にあることが検出されるので、デバイスＤ２には充
分な電流（32ｍＡ）が流れて完全なオン状態となる。ま
たデバイスＤ２付近のバス１０の電位はロー電位（0.4
Ｖ）となる。しかしこの時レシーバＲには、デバイスＤ
２が完全なオン状態となった情報がまだ到達していな
い。即ち、デバイスＤ１がオフ状態となった情報がデバ
イスＤ２まで到達して折り返され、レシーバＲに向かっ
ている状態である。即ち、レシーバＲが検出できる状態
は、ドライバＤ１がオフとなったがドライバＤ２が中途
半端にオンとなった状態である。この状態では、ドライ
バＤ１付近のバス１０の電位は、ハイ電位とロー電位と
の中間レベルとなる。
【００１７】図１２（Ｄ）は、ドライバＤ１がオフであ
りドライバＤ２がオンである状態が定常的になった状態
を示す。この状態では、ドライバＤ２が完全にオンにな
った情報がバス１０全体に行き渡り、バス１０の電位及
びレシーバＲが検出する電位はロー電位（0.4 Ｖ）とな
る。
りドライバＤ２がオンである状態が定常的になった状態
を示す。この状態では、ドライバＤ２が完全にオンにな
った情報がバス１０全体に行き渡り、バス１０の電位及
びレシーバＲが検出する電位はロー電位（0.4 Ｖ）とな
る。
【００１８】このように、バス１０の電位は瞬間的に中
間レベルを示すことになる。図１３に、計算機シミュレ
ーションにより求められた中間レベルの出現の様子を示
す。図１３に示す波形は、図１２のレシーバＲによって
検出される波形であり、図中矢印で示されるようにハイ
電位でもロー電位でもない中間レベルが出現している。
上述の説明からも分かるように、レシーバＲによって検
出される波形が瞬間的にハイ電位を示すことは避けるこ
とが出来ない。しかしハイ電位の後に続く中間電位によ
って、デバイスＤ１からデバイスＤ２への切り換え速度
が必要以上に制限されることになる。即ち、図中Ｔ１で
示される期間は、バス上の信号電圧が正しいものではな
いため、このＴ１の期間中はシステムの動作を待たせる
必要が生じる。
間レベルを示すことになる。図１３に、計算機シミュレ
ーションにより求められた中間レベルの出現の様子を示
す。図１３に示す波形は、図１２のレシーバＲによって
検出される波形であり、図中矢印で示されるようにハイ
電位でもロー電位でもない中間レベルが出現している。
上述の説明からも分かるように、レシーバＲによって検
出される波形が瞬間的にハイ電位を示すことは避けるこ
とが出来ない。しかしハイ電位の後に続く中間電位によ
って、デバイスＤ１からデバイスＤ２への切り換え速度
が必要以上に制限されることになる。即ち、図中Ｔ１で
示される期間は、バス上の信号電圧が正しいものではな
いため、このＴ１の期間中はシステムの動作を待たせる
必要が生じる。
【００１９】この中間電位の出現は、バス１０の終端電
圧1.2 Ｖを2.5 Ｖ程度に高くすることによって避けるこ
とが出来る。例えば2.5 Ｖ程度の終端電圧を用いると、
ドライバＤ１及びＤ２のトランジスタのドレインには高
電圧が加わることになり、図１２（Ｂ）の状態に於て既
に、ドライバＤ２には32ｍＡの充分な電流が流れる。従
って、ドライバＤ２は最初から充分な電流量を引き込む
完全なオン状態となるので、中間電位がバス上に出現し
ない。このように、ドライバトランジスタがオン状態に
於て定電流源となる様なレンジでシステムを動作させれ
ば、中間電位の出現を回避することが出来る。
圧1.2 Ｖを2.5 Ｖ程度に高くすることによって避けるこ
とが出来る。例えば2.5 Ｖ程度の終端電圧を用いると、
ドライバＤ１及びＤ２のトランジスタのドレインには高
電圧が加わることになり、図１２（Ｂ）の状態に於て既
に、ドライバＤ２には32ｍＡの充分な電流が流れる。従
って、ドライバＤ２は最初から充分な電流量を引き込む
完全なオン状態となるので、中間電位がバス上に出現し
ない。このように、ドライバトランジスタがオン状態に
於て定電流源となる様なレンジでシステムを動作させれ
ば、中間電位の出現を回避することが出来る。
【００２０】しかしながらＧＴＬに於て終端電圧を例え
ば2.5 Ｖとしたのでは、ドライバの消費電力が著しく増
大することになり好ましくない。従って本発明は、オー
プンドレイン型のドライバ及び終端抵抗を用いたバス伝
送システムに於て、ドライバのターンオフに伴うリンギ
ングを、スタブ長を短くすることなく抑制することを目
的とする。
ば2.5 Ｖとしたのでは、ドライバの消費電力が著しく増
大することになり好ましくない。従って本発明は、オー
プンドレイン型のドライバ及び終端抵抗を用いたバス伝
送システムに於て、ドライバのターンオフに伴うリンギ
ングを、スタブ長を短くすることなく抑制することを目
的とする。
【００２１】また本発明は、オープンドレイン型のドラ
イバ及び終端抵抗を用いたバス伝送システムに於て、終
端電圧を高くしてデバイス切り換え時の中間電位状態を
無くすと共に、デバイス消費電力の増加を避けることを
目的とする。
イバ及び終端抵抗を用いたバス伝送システムに於て、終
端電圧を高くしてデバイス切り換え時の中間電位状態を
無くすと共に、デバイス消費電力の増加を避けることを
目的とする。
【００２２】
【課題を解決するための手段】請求項１の発明に於て
は、信号伝送システムは、終端抵抗を介して終端電位に
接続された信号伝送線路と、該信号伝送線路に信号を出
力するオープンドレイン型トランジスタと、該オープン
ドレイン型トランジスタのドレインと該信号伝送線路と
を接続する該信号伝送線路から分岐する分岐配線と、該
信号伝送線路の近傍で該分岐配線に挿入された抵抗を含
むことを特徴とする。
は、信号伝送システムは、終端抵抗を介して終端電位に
接続された信号伝送線路と、該信号伝送線路に信号を出
力するオープンドレイン型トランジスタと、該オープン
ドレイン型トランジスタのドレインと該信号伝送線路と
を接続する該信号伝送線路から分岐する分岐配線と、該
信号伝送線路の近傍で該分岐配線に挿入された抵抗を含
むことを特徴とする。
【００２３】請求項２の発明に於ては、請求項１記載の
信号伝送システムに於て、前記信号伝送線路は特性イン
ピーダンスＺ0 を有し、前記分岐配線は特性インピーダ
ンスＺ1 を有し、前記抵抗は（Ｚ1 −Ｚ0 ／２）の+100
％から-50 ％の範囲の抵抗値を有することを特徴とす
る。
信号伝送システムに於て、前記信号伝送線路は特性イン
ピーダンスＺ0 を有し、前記分岐配線は特性インピーダ
ンスＺ1 を有し、前記抵抗は（Ｚ1 −Ｚ0 ／２）の+100
％から-50 ％の範囲の抵抗値を有することを特徴とす
る。
【００２４】請求項３の発明に於ては、請求項１又は２
記載の信号伝送システムに於て、前記終端抵抗は前記特
性インピーダンスＺ0 の+100％から-50 ％の範囲の抵抗
値を有することを特徴とする。請求項４の発明に於て
は、請求項３記載の信号伝送システムに於て、前記終端
電位は2.5 Ｖ±0.25Ｖであることを特徴とする。
記載の信号伝送システムに於て、前記終端抵抗は前記特
性インピーダンスＺ0 の+100％から-50 ％の範囲の抵抗
値を有することを特徴とする。請求項４の発明に於て
は、請求項３記載の信号伝送システムに於て、前記終端
電位は2.5 Ｖ±0.25Ｖであることを特徴とする。
【００２５】請求項５の発明に於ては、請求項３又は４
記載の信号伝送システムに於て、前記抵抗は24Ωから51
Ωの範囲の抵抗値を有することを特徴とする。請求項６
の発明に於ては、半導体装置モジュールは、終端抵抗を
介して終端電位に接続された信号伝送線路に接続される
半導体装置モジュールであって、基板と、該基板の側面
に配置され該信号伝送線路に接続される電極と、該信号
伝送線路に信号を出力するオープンドレイン型トランジ
スタを含み基板上に搭載される半導体装置と、該半導体
装置の該オープンドレイン型トランジスタのドレインと
該電極とを接続する接続配線と、該接続配線に該信号伝
送線路の近傍で挿入された抵抗を含むことを特徴とす
る。
記載の信号伝送システムに於て、前記抵抗は24Ωから51
Ωの範囲の抵抗値を有することを特徴とする。請求項６
の発明に於ては、半導体装置モジュールは、終端抵抗を
介して終端電位に接続された信号伝送線路に接続される
半導体装置モジュールであって、基板と、該基板の側面
に配置され該信号伝送線路に接続される電極と、該信号
伝送線路に信号を出力するオープンドレイン型トランジ
スタを含み基板上に搭載される半導体装置と、該半導体
装置の該オープンドレイン型トランジスタのドレインと
該電極とを接続する接続配線と、該接続配線に該信号伝
送線路の近傍で挿入された抵抗を含むことを特徴とす
る。
【００２６】請求項７の発明に於ては、請求項６記載の
半導体装置モジュールに於て、前記信号伝送線路の特性
インピーダンスをＺ0 として、前記接続配線は特性イン
ピーダンスＺ1 を有し、前記抵抗は（Ｚ1 −Ｚ0 ／２）
の+100％から-50 ％の範囲の抵抗値を有することを特徴
とする。
半導体装置モジュールに於て、前記信号伝送線路の特性
インピーダンスをＺ0 として、前記接続配線は特性イン
ピーダンスＺ1 を有し、前記抵抗は（Ｚ1 −Ｚ0 ／２）
の+100％から-50 ％の範囲の抵抗値を有することを特徴
とする。
【００２７】請求項８の発明に於ては、請求項７記載の
半導体装置モジュールに於て、前記抵抗は24Ωから51Ω
の範囲の抵抗値を有することを特徴とする。請求項９の
発明に於ては、信号伝送システムは、終端抵抗を介して
終端電位に接続されたバスと、所定長より長い第１の分
岐配線を介して該バスに接続される第１のチップと、所
定長より短い第２の分岐配線を介して該バスに接続され
る第２のチップと、該バスの近傍で該第１の分岐配線に
挿入された抵抗を含むことを特徴とする。
半導体装置モジュールに於て、前記抵抗は24Ωから51Ω
の範囲の抵抗値を有することを特徴とする。請求項９の
発明に於ては、信号伝送システムは、終端抵抗を介して
終端電位に接続されたバスと、所定長より長い第１の分
岐配線を介して該バスに接続される第１のチップと、所
定長より短い第２の分岐配線を介して該バスに接続され
る第２のチップと、該バスの近傍で該第１の分岐配線に
挿入された抵抗を含むことを特徴とする。
【００２８】請求項１０の発明に於ては、請求項９記載
の信号伝送システムに於て、前記第１のチップはＰＧＡ
パッケージ或いはＢＧＡパッケージに格納されたメモリ
コントローラであり、前記第２のチップは前記バスが配
線されたボードに垂直に取付けられるメモリチップであ
ることを特徴とする。
の信号伝送システムに於て、前記第１のチップはＰＧＡ
パッケージ或いはＢＧＡパッケージに格納されたメモリ
コントローラであり、前記第２のチップは前記バスが配
線されたボードに垂直に取付けられるメモリチップであ
ることを特徴とする。
【００２９】請求項１１の発明に於ては、電源電圧の近
傍に信号変動の中心を有する信号電圧を受け取る入力バ
ッファ回路は、該信号電圧と参照基準電圧との電圧レベ
ルをシフトするレベルシフト回路と、該レベルシフト回
路の電圧レベルシフト後の目標電圧を設定する目標電圧
設定回路と、該レベルシフト回路で電圧レベルがシフト
された該信号と該参照基準電圧との差を増幅する差動増
幅回路を含むことを特徴とする。
傍に信号変動の中心を有する信号電圧を受け取る入力バ
ッファ回路は、該信号電圧と参照基準電圧との電圧レベ
ルをシフトするレベルシフト回路と、該レベルシフト回
路の電圧レベルシフト後の目標電圧を設定する目標電圧
設定回路と、該レベルシフト回路で電圧レベルがシフト
された該信号と該参照基準電圧との差を増幅する差動増
幅回路を含むことを特徴とする。
【００３０】請求項１２の発明に於ては、電源電圧の近
傍に信号変動の中心を有する信号電圧を受け取る入力バ
ッファ回路は、該信号電圧と参照基準電圧との電圧差を
検出する差動増幅回路と、該差動増幅回路に流れる該電
圧差に対応した電流を受け取り、該電流を電圧に変換す
る電流電圧変換回路を含むことを特徴とする。
傍に信号変動の中心を有する信号電圧を受け取る入力バ
ッファ回路は、該信号電圧と参照基準電圧との電圧差を
検出する差動増幅回路と、該差動増幅回路に流れる該電
圧差に対応した電流を受け取り、該電流を電圧に変換す
る電流電圧変換回路を含むことを特徴とする。
【００３１】請求項１３の発明に於ては、請求項１２記
載の入力バッファ回路に於て、前記差動増幅回路に流れ
る前記電流を複製して前記電流電圧変換回路に提供する
カレントミラー回路を更に含むことを特徴とする。請求
項１４の発明に於ては、電源電圧とグランド電位との間
で所定の比率以上に該グランド電位に近い電圧に信号変
動の中心を有する信号電圧を受け取る入力バッファ回路
は、該信号電圧と参照基準電圧との電圧差を検出する差
動増幅回路と、該差動増幅回路に流れる該電圧差に対応
した電流を受け取り、該電流を電圧に変換する電流電圧
変換回路を含むことを特徴とする。
載の入力バッファ回路に於て、前記差動増幅回路に流れ
る前記電流を複製して前記電流電圧変換回路に提供する
カレントミラー回路を更に含むことを特徴とする。請求
項１４の発明に於ては、電源電圧とグランド電位との間
で所定の比率以上に該グランド電位に近い電圧に信号変
動の中心を有する信号電圧を受け取る入力バッファ回路
は、該信号電圧と参照基準電圧との電圧差を検出する差
動増幅回路と、該差動増幅回路に流れる該電圧差に対応
した電流を受け取り、該電流を電圧に変換する電流電圧
変換回路を含むことを特徴とする。
【００３２】請求項１５の発明に於ては、請求項１４記
載の入力バッファ回路に於て、前記差動増幅回路に流れ
る前記電流を複製して前記電流電圧変換回路に提供する
カレントミラー回路を更に含むことを特徴とする。請求
項１６の発明に於ては、終端抵抗を介して終端電位に接
続された信号伝送線路に接続される半導体装置は、該信
号伝送線路に接続される電極と、該信号伝送線路に信号
を出力するオープンドレイン型トランジスタと、該オー
プンドレイン型トランジスタのドレインと該電極とを接
続する接続配線と、該接続配線に該信号伝送線路の近傍
で挿入された抵抗を含むことを特徴とする。
載の入力バッファ回路に於て、前記差動増幅回路に流れ
る前記電流を複製して前記電流電圧変換回路に提供する
カレントミラー回路を更に含むことを特徴とする。請求
項１６の発明に於ては、終端抵抗を介して終端電位に接
続された信号伝送線路に接続される半導体装置は、該信
号伝送線路に接続される電極と、該信号伝送線路に信号
を出力するオープンドレイン型トランジスタと、該オー
プンドレイン型トランジスタのドレインと該電極とを接
続する接続配線と、該接続配線に該信号伝送線路の近傍
で挿入された抵抗を含むことを特徴とする。
【００３３】請求項１７の発明に於ては、請求項１６記
載の半導体装置に於て、前記信号伝送線路の特性インピ
ーダンスをＺ0 として、前記接続配線は特性インピーダ
ンスＺ1 を有し、前記抵抗は（Ｚ1 −Ｚ0 ／２）の+100
％から-50 ％の範囲の抵抗値を有することを特徴とす
る。
載の半導体装置に於て、前記信号伝送線路の特性インピ
ーダンスをＺ0 として、前記接続配線は特性インピーダ
ンスＺ1 を有し、前記抵抗は（Ｚ1 −Ｚ0 ／２）の+100
％から-50 ％の範囲の抵抗値を有することを特徴とす
る。
【００３４】上記請求項１乃至３、５乃至１０、１６及
び１７の発明に於ては、バスから分岐する配線に抵抗を
直列に挿入して分岐配線とバスとの間のインピーダンス
整合をとることにより、分岐配線とバスとの間の分岐点
における信号反射を抑さえることが出来る。従ってドラ
イバのターンオフに伴う激しいリンギング波形の発生を
抑制することが出来るので、高速で安定な信号伝送を行
うことが出来る。また直列抵抗挿入により、ドライバト
ランジスタにおける電力消費を削減することが出来る。
び１７の発明に於ては、バスから分岐する配線に抵抗を
直列に挿入して分岐配線とバスとの間のインピーダンス
整合をとることにより、分岐配線とバスとの間の分岐点
における信号反射を抑さえることが出来る。従ってドラ
イバのターンオフに伴う激しいリンギング波形の発生を
抑制することが出来るので、高速で安定な信号伝送を行
うことが出来る。また直列抵抗挿入により、ドライバト
ランジスタにおける電力消費を削減することが出来る。
【００３５】上記請求項４の発明に於ては、終端電圧と
して約2.5 Ｖの電圧を用いることにより、オープンドレ
イン型のドライバトランジスタ及び終端抵抗を用いた信
号伝送システムに於て、デバイス切り換え時の中間電位
状態を無くすことが出来る。また直列抵抗挿入により、
ドライバトランジスタにおける電力消費を削減すること
が出来る。
して約2.5 Ｖの電圧を用いることにより、オープンドレ
イン型のドライバトランジスタ及び終端抵抗を用いた信
号伝送システムに於て、デバイス切り換え時の中間電位
状態を無くすことが出来る。また直列抵抗挿入により、
ドライバトランジスタにおける電力消費を削減すること
が出来る。
【００３６】上記請求項１１乃至１３の発明に於ては、
電源電圧の近傍に信号変動の中心を有する信号電圧を受
け取る入力バッファ回路に於て、レベルシフト或いは電
流電圧変換を行うことにより、信号電圧と参照基準電圧
との大小関係に応じて信号電圧をハイレベル或いはロー
レベルの信号として検出することが出来る。
電源電圧の近傍に信号変動の中心を有する信号電圧を受
け取る入力バッファ回路に於て、レベルシフト或いは電
流電圧変換を行うことにより、信号電圧と参照基準電圧
との大小関係に応じて信号電圧をハイレベル或いはロー
レベルの信号として検出することが出来る。
【００３７】上記請求項１４及び１５の発明に於ては、
グランド電位の近傍に信号変動の中心を有する信号電圧
を受け取る入力バッファ回路に於て、レベルシフト或い
は電流電圧変換を行うことにより、信号電圧と参照基準
電圧との大小関係に応じて信号電圧をハイレベル或いは
ローレベルの信号として検出することが出来る。
グランド電位の近傍に信号変動の中心を有する信号電圧
を受け取る入力バッファ回路に於て、レベルシフト或い
は電流電圧変換を行うことにより、信号電圧と参照基準
電圧との大小関係に応じて信号電圧をハイレベル或いは
ローレベルの信号として検出することが出来る。
【００３８】
【発明の実施の形態】以下に本発明の原理と実施例を添
付の図面を用いて説明する。図１に本発明の原理による
バス伝送システムを示す。図１のバス伝送システムは、
バス１０とスタブ１１との間に直列に挿入された直列抵
抗Ｒｓを含む。またバス１０に接続されたデバイス３０
は、スタブ１１にドレインが接続されたオープンドレイ
ン型のドライバトランジスタ３１と、出力バッファ３２
と、入力バッファ３３とを含む。
付の図面を用いて説明する。図１に本発明の原理による
バス伝送システムを示す。図１のバス伝送システムは、
バス１０とスタブ１１との間に直列に挿入された直列抵
抗Ｒｓを含む。またバス１０に接続されたデバイス３０
は、スタブ１１にドレインが接続されたオープンドレイ
ン型のドライバトランジスタ３１と、出力バッファ３２
と、入力バッファ３３とを含む。
【００３９】直列抵抗Ｒｓは、スタブ１１からバス１０
の方向を見込んだ場合の特性インピーダンスが、スタブ
１１の特性インピーダンスと整合するように設定され
る。ここでスタブ１１の特性インピーダンスはＺ1 であ
り、スタブ１１からバス１０の方向を見込んだ場合の特
性インピーダンスは、直列抵抗Ｒｓと両方向に延在する
バス１０の特性インピーダンスの和である。またバス１
０の特性インピーダンスはＺ0 であるから、両方向に延
在するバス１０の特性インピーダンスはＺ0 ／２とな
る。従って、直列抵抗の値は、 Ｒｓ＝Ｚ1 −Ｚ0 ／２ （１） に設定される。このような直列抵抗Ｒｓを挿入すること
によって、デバイス端で反射した信号がバス１０に向か
う際に、スタブ部分１１とその先とでインピーダンスの
整合が取られているために反射が起こらない。従って、
図１０に示したようなリンギング波形が発生しないこと
になる。なおリンギングの発生を抑さえるためには、バ
ス１０から分岐配線（スタブ１１）に分岐する分岐点に
なるべく近い位置に直列抵抗Ｒｓを挿入することが望ま
しい。
の方向を見込んだ場合の特性インピーダンスが、スタブ
１１の特性インピーダンスと整合するように設定され
る。ここでスタブ１１の特性インピーダンスはＺ1 であ
り、スタブ１１からバス１０の方向を見込んだ場合の特
性インピーダンスは、直列抵抗Ｒｓと両方向に延在する
バス１０の特性インピーダンスの和である。またバス１
０の特性インピーダンスはＺ0 であるから、両方向に延
在するバス１０の特性インピーダンスはＺ0 ／２とな
る。従って、直列抵抗の値は、 Ｒｓ＝Ｚ1 −Ｚ0 ／２ （１） に設定される。このような直列抵抗Ｒｓを挿入すること
によって、デバイス端で反射した信号がバス１０に向か
う際に、スタブ部分１１とその先とでインピーダンスの
整合が取られているために反射が起こらない。従って、
図１０に示したようなリンギング波形が発生しないこと
になる。なおリンギングの発生を抑さえるためには、バ
ス１０から分岐配線（スタブ１１）に分岐する分岐点に
なるべく近い位置に直列抵抗Ｒｓを挿入することが望ま
しい。
【００４０】またこの直列抵抗Ｒｓを挿入することによ
って、終端電圧ＶｔｔにＧＴＬの1.2 Ｖより高い電圧を
用いた場合でも、ドライバトランジスタ３１にかかる電
圧を抑さえることが出来る。従って、ドライバトランジ
スタ３１に於て消費される電力をＧＴＬの場合程度に抑
さえることが可能となる。このようにドライバトランジ
スタ３１の消費電力を抑さえることは、デバイス３０を
搭載したチップの放熱を考慮した場合に好ましい。
って、終端電圧ＶｔｔにＧＴＬの1.2 Ｖより高い電圧を
用いた場合でも、ドライバトランジスタ３１にかかる電
圧を抑さえることが出来る。従って、ドライバトランジ
スタ３１に於て消費される電力をＧＴＬの場合程度に抑
さえることが可能となる。このようにドライバトランジ
スタ３１の消費電力を抑さえることは、デバイス３０を
搭載したチップの放熱を考慮した場合に好ましい。
【００４１】一般に、バス１０の特性インピーダンスＺ
0 を約５０Ω、スタブ１１の特性インピーダンスＺ1 を
約５０Ωとして、直列抵抗Ｒｓの値は約２５Ωが好まし
い。実際には直列抵抗Ｒｓの値が（Ｚ1 −Ｚ0 ／２）の
値に対して−50％から＋100％の範囲に設定されていれ
ば、良好にリンギングを抑制することが出来る。また終
端抵抗Ｒｔとして特性インピーダンスＺ0 に対して−50
％から＋100 ％の範囲の抵抗値のものを用い、更に終端
抵抗Ｖｔｔとして2.5 Ｖ±0.25Ｖを用いた場合、直列抵
抗Ｒｓの値は２４Ωから５１Ωであることが、整合条件
及びバス駆動力の観点から適切である。なおこの直列抵
抗Ｒｓの値はバス伝送波形の質に関して、それ程シビア
なものではない。
0 を約５０Ω、スタブ１１の特性インピーダンスＺ1 を
約５０Ωとして、直列抵抗Ｒｓの値は約２５Ωが好まし
い。実際には直列抵抗Ｒｓの値が（Ｚ1 −Ｚ0 ／２）の
値に対して−50％から＋100％の範囲に設定されていれ
ば、良好にリンギングを抑制することが出来る。また終
端抵抗Ｒｔとして特性インピーダンスＺ0 に対して−50
％から＋100 ％の範囲の抵抗値のものを用い、更に終端
抵抗Ｖｔｔとして2.5 Ｖ±0.25Ｖを用いた場合、直列抵
抗Ｒｓの値は２４Ωから５１Ωであることが、整合条件
及びバス駆動力の観点から適切である。なおこの直列抵
抗Ｒｓの値はバス伝送波形の質に関して、それ程シビア
なものではない。
【００４２】図２は、図３と同等の条件で直列抵抗Ｒｓ
を挿入した場合の信号波形シミュレーションの結果を示
す。但し、終端電圧Ｖｔｔは2.5 Ｖ、直列抵抗Ｒｓは２
５Ωを想定している。図２（Ａ）はスタブの長さがゼロ
の場合、図２（Ｂ）はスタブの長さが１ｃｍの場合、図
２（Ｃ）はスタブの長さが２ｃｍの場合、図２（Ｄ）は
スタブの長さが５ｃｍの場合を示す。実線はメモリにデ
ータを書き込むデバイスＤＶ側のドライバ端の波形を示
し、波線はメモリ側のレシーバ端の波形を示す。図１０
に示されるＧＴＬの場合と異なり、直列抵抗Ｒｓを挿入
することによってリングングの発生が抑さえられている
ことが分かる。また図２（Ｄ）に示されるように、スタ
ブが５ｃｍという長さであっても、システムは動作可能
である。
を挿入した場合の信号波形シミュレーションの結果を示
す。但し、終端電圧Ｖｔｔは2.5 Ｖ、直列抵抗Ｒｓは２
５Ωを想定している。図２（Ａ）はスタブの長さがゼロ
の場合、図２（Ｂ）はスタブの長さが１ｃｍの場合、図
２（Ｃ）はスタブの長さが２ｃｍの場合、図２（Ｄ）は
スタブの長さが５ｃｍの場合を示す。実線はメモリにデ
ータを書き込むデバイスＤＶ側のドライバ端の波形を示
し、波線はメモリ側のレシーバ端の波形を示す。図１０
に示されるＧＴＬの場合と異なり、直列抵抗Ｒｓを挿入
することによってリングングの発生が抑さえられている
ことが分かる。また図２（Ｄ）に示されるように、スタ
ブが５ｃｍという長さであっても、システムは動作可能
である。
【００４３】図２に示されるように、直列抵抗Ｒｓを挿
入した場合であっても、ドライバトランジスタのターン
オフに伴いロー電位からハイ電位に移行する際に、ドラ
イバ側でオーバーシュートが観測される。ＧＴＬに於て
は図１のダンピング回路２１を用いて、動作速度を犠牲
にして、このオーバーシュートの発生を抑制していた。
しかし本発明のように直列抵抗Ｒｓを挿入した場合に
は、リンギング発生の心配がないので、オーバーシュー
トを抑制する必要がない。むしろオーバーシュートが発
生したほうが、結果的に入力信号の遷移を高速化してス
イッチング速度を早める効果があり好ましい。言い換え
れば、ドライバに直列に若干のインダクタンス成分があ
った方が、スイッチオフ時のドライバ端過渡電圧が高く
なるために受信波形は高速化する。
入した場合であっても、ドライバトランジスタのターン
オフに伴いロー電位からハイ電位に移行する際に、ドラ
イバ側でオーバーシュートが観測される。ＧＴＬに於て
は図１のダンピング回路２１を用いて、動作速度を犠牲
にして、このオーバーシュートの発生を抑制していた。
しかし本発明のように直列抵抗Ｒｓを挿入した場合に
は、リンギング発生の心配がないので、オーバーシュー
トを抑制する必要がない。むしろオーバーシュートが発
生したほうが、結果的に入力信号の遷移を高速化してス
イッチング速度を早める効果があり好ましい。言い換え
れば、ドライバに直列に若干のインダクタンス成分があ
った方が、スイッチオフ時のドライバ端過渡電圧が高く
なるために受信波形は高速化する。
【００４４】ここまでの説明に於て、終端電圧Ｖｔｔを
高くした場合の例として2.5 Ｖという電圧値を用いた。
実際、この2.5 Ｖという電圧値は終端電圧Ｖｔｔとして
適切な値であり、この値の合理性について以下に説明す
る。まず入力レシーバ回路（図１の入力回路３３）の感
度を制約要因として考える。入力信号の振幅が大きいほ
うが入力レシーバ回路が高速に動作することを考慮する
と、現実的には、入力信号は中心電圧に対して±0.2 Ｖ
程度の振幅を有する必要がある。
高くした場合の例として2.5 Ｖという電圧値を用いた。
実際、この2.5 Ｖという電圧値は終端電圧Ｖｔｔとして
適切な値であり、この値の合理性について以下に説明す
る。まず入力レシーバ回路（図１の入力回路３３）の感
度を制約要因として考える。入力信号の振幅が大きいほ
うが入力レシーバ回路が高速に動作することを考慮する
と、現実的には、入力信号は中心電圧に対して±0.2 Ｖ
程度の振幅を有する必要がある。
【００４５】この入力振幅の条件を確実に実現するため
には、バス１０（図１）に於て、出力信号は±0.4 Ｖ程
度の振幅（peak-to-peakで0.8 Ｖ程度の振幅）を有する
必要がある。出力信号のハイレベルは終端電圧Ｖｔｔに
等しいので、ローレベルは（Ｖｔｔ−0.8 Ｖ）に等しく
なる。即ち、ドライバトランジスタ３１（図１）がオン
の場合にはバス１０の電位が（Ｖｔｔ−0.8 ）Ｖにな
り、ドライバトランジスタ３１がオフの場合にはバス１
０の電位がＶｔｔになる。このようにドライバトランジ
スタ３１のオン／オフ切り替えで0.8 Ｖの振幅を実現す
るためには、終端抵抗Ｒｔを50Ωとして、ドライバトラ
ンジスタ３１には32ｍＡ（＝0.8 Ｖ／（50/2Ω））の駆
動電流が必要になる。
には、バス１０（図１）に於て、出力信号は±0.4 Ｖ程
度の振幅（peak-to-peakで0.8 Ｖ程度の振幅）を有する
必要がある。出力信号のハイレベルは終端電圧Ｖｔｔに
等しいので、ローレベルは（Ｖｔｔ−0.8 Ｖ）に等しく
なる。即ち、ドライバトランジスタ３１（図１）がオン
の場合にはバス１０の電位が（Ｖｔｔ−0.8 ）Ｖにな
り、ドライバトランジスタ３１がオフの場合にはバス１
０の電位がＶｔｔになる。このようにドライバトランジ
スタ３１のオン／オフ切り替えで0.8 Ｖの振幅を実現す
るためには、終端抵抗Ｒｔを50Ωとして、ドライバトラ
ンジスタ３１には32ｍＡ（＝0.8 Ｖ／（50/2Ω））の駆
動電流が必要になる。
【００４６】ドライバトランジスタ３１がオンの時、バ
ス１０の電位は（Ｖｔｔ−0.8 Ｖ）であり、また直列抵
抗Ｒｓ（25Ω）での電圧降下は0.8 Ｖ（＝32ｍＡ×25
Ω）である。従って、ドライバトランジスタ３１のドレ
イン電圧は（Ｖｔｔ−1.6 Ｖ）となる。逆に言えば、終
端電圧Ｖｔｔはドレイン電圧よりも1.6 Ｖ程高い電圧で
ある必要がある。
ス１０の電位は（Ｖｔｔ−0.8 Ｖ）であり、また直列抵
抗Ｒｓ（25Ω）での電圧降下は0.8 Ｖ（＝32ｍＡ×25
Ω）である。従って、ドライバトランジスタ３１のドレ
イン電圧は（Ｖｔｔ−1.6 Ｖ）となる。逆に言えば、終
端電圧Ｖｔｔはドレイン電圧よりも1.6 Ｖ程高い電圧で
ある必要がある。
【００４７】またドライバトランジスタ３１が充分な駆
動力を持つためには、このドレイン電圧は約0.4 Ｖから
0.9 Ｖの範囲にあることが必要になる。終端電圧Ｖｔｔ
はドレイン電圧よりも1.6 Ｖ高い必要があるので、結
局、終端電圧Ｖｔｔの適切な範囲は約2 Ｖから2.5 Ｖに
なる。
動力を持つためには、このドレイン電圧は約0.4 Ｖから
0.9 Ｖの範囲にあることが必要になる。終端電圧Ｖｔｔ
はドレイン電圧よりも1.6 Ｖ高い必要があるので、結
局、終端電圧Ｖｔｔの適切な範囲は約2 Ｖから2.5 Ｖに
なる。
【００４８】実際には、トランジスタのドレイン電圧は
0.4 Ｖよりも0.9 Ｖに近いほうが好ましい。その理由と
しては第１に、0.9 Ｖに近いドレイン電圧を用いた方が
トランジスタの駆動力をより大きくできるので、小型の
トランジスタを用いても所望の範囲内の駆動力が得られ
ることが挙げられる。第２に、バスに接続された２つの
ドライバトランジスタが同時にオンした場合（過渡的に
出力するデバイスの切り換え過程で生じる）、より高い
ドレイン電圧を用いたほうが、２つのドライバトランジ
スタに並列に電流を供給しやすいことが挙げられる。
0.4 Ｖよりも0.9 Ｖに近いほうが好ましい。その理由と
しては第１に、0.9 Ｖに近いドレイン電圧を用いた方が
トランジスタの駆動力をより大きくできるので、小型の
トランジスタを用いても所望の範囲内の駆動力が得られ
ることが挙げられる。第２に、バスに接続された２つの
ドライバトランジスタが同時にオンした場合（過渡的に
出力するデバイスの切り換え過程で生じる）、より高い
ドレイン電圧を用いたほうが、２つのドライバトランジ
スタに並列に電流を供給しやすいことが挙げられる。
【００４９】従って、好ましい終端電圧Ｖｔｔの値は2.
5 Ｖとなる。これ以上の電圧を用いると、性能は更に向
上するが、同時に消費電力が増大するので好ましくな
い。従って実際には、終端抵抗Ｖｔｔとしては2.5 Ｖ±
0.25Ｖ程度が望ましい。一方、消費電力を抑制したいと
いう要請が強い場合は、多少の応答特性の悪化を許容し
て、Ｖｔｔの値は2.0 Ｖ±0.2 Ｖ程度が望ましい。但
し、これ以下の終端電圧では、出力に直列抵抗を入れて
いる関係上充分な駆動力が得られないので、好ましくな
い。
5 Ｖとなる。これ以上の電圧を用いると、性能は更に向
上するが、同時に消費電力が増大するので好ましくな
い。従って実際には、終端抵抗Ｖｔｔとしては2.5 Ｖ±
0.25Ｖ程度が望ましい。一方、消費電力を抑制したいと
いう要請が強い場合は、多少の応答特性の悪化を許容し
て、Ｖｔｔの値は2.0 Ｖ±0.2 Ｖ程度が望ましい。但
し、これ以下の終端電圧では、出力に直列抵抗を入れて
いる関係上充分な駆動力が得られないので、好ましくな
い。
【００５０】但し本発明に於て、終端電圧Ｖｔｔは2.5
Ｖに限定されるものではない。後述の実施例に示される
ように、例えば、電圧の高低関係を逆転して終端電圧Ｖ
ｔｔをグランド電位としても良い。図３は、本発明によ
るバス伝送システムの第１の実施例を示す。図３に於て
図１と同一の構成要素は同一の番号で参照され、その説
明は省略される。
Ｖに限定されるものではない。後述の実施例に示される
ように、例えば、電圧の高低関係を逆転して終端電圧Ｖ
ｔｔをグランド電位としても良い。図３は、本発明によ
るバス伝送システムの第１の実施例を示す。図３に於て
図１と同一の構成要素は同一の番号で参照され、その説
明は省略される。
【００５１】図３に於て、出力バッファ３２は、ＰＭＯ
Ｓトランジスタ４１とＮＭＯＳトランジスタ４２を含
む。ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ
４２はインバータ回路を構成し、出力信号を反転するよ
うに動作する。即ち、出力信号がハイのときにはローを
ドライバトランジスタ３１のゲートに供給して、ドライ
バトランジスタ３１をオフにする。逆に出力信号がロー
のときにはハイをドライバトランジスタ３１のゲートに
供給して、ドライバトランジスタ３１をオンにする。
Ｓトランジスタ４１とＮＭＯＳトランジスタ４２を含
む。ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ
４２はインバータ回路を構成し、出力信号を反転するよ
うに動作する。即ち、出力信号がハイのときにはローを
ドライバトランジスタ３１のゲートに供給して、ドライ
バトランジスタ３１をオフにする。逆に出力信号がロー
のときにはハイをドライバトランジスタ３１のゲートに
供給して、ドライバトランジスタ３１をオンにする。
【００５２】入力バッファ３３は、ＮＭＯＳトランジス
タ５１乃至５４、ＰＭＯＳトランジスタ５５及び５６、
ＮＭＯＳトランジスタ５７乃至６１、差動増幅器６２、
抵抗Ｒ１及びＲ２、ＰＭＯＳトランジスタ７１、及びＮ
ＭＯＳトランジスタ７２を含む。ここでＮＭＯＳトラン
ジスタ５１乃至５４はレベルシフタ回路を構成し、ＰＭ
ＯＳトランジスタ５５及び５６とＮＭＯＳトランジスタ
５７乃至５９は差動増幅器を構成する。またＮＭＯＳト
ランジスタ６０及び６１と、差動増幅器６２と、抵抗Ｒ
１及びＲ２とはレベル自動調節器を構成する。このレベ
ル自動調節器は、レベルシフタ回路のレベルシフトの大
きさを自動的に調整する。またＰＭＯＳトランジスタ７
１及びＮＭＯＳトランジスタ７２はインバータを構成す
る。
タ５１乃至５４、ＰＭＯＳトランジスタ５５及び５６、
ＮＭＯＳトランジスタ５７乃至６１、差動増幅器６２、
抵抗Ｒ１及びＲ２、ＰＭＯＳトランジスタ７１、及びＮ
ＭＯＳトランジスタ７２を含む。ここでＮＭＯＳトラン
ジスタ５１乃至５４はレベルシフタ回路を構成し、ＰＭ
ＯＳトランジスタ５５及び５６とＮＭＯＳトランジスタ
５７乃至５９は差動増幅器を構成する。またＮＭＯＳト
ランジスタ６０及び６１と、差動増幅器６２と、抵抗Ｒ
１及びＲ２とはレベル自動調節器を構成する。このレベ
ル自動調節器は、レベルシフタ回路のレベルシフトの大
きさを自動的に調整する。またＰＭＯＳトランジスタ７
１及びＮＭＯＳトランジスタ７２はインバータを構成す
る。
【００５３】このように入力バッファ３３がレベルシフ
ト機能を必要とする理由は、入力バッファ３３の電源電
圧2.5 Ｖに対して、入力信号が2.2 Ｖを中心とする狭い
範囲で変動するからである。このように電源電圧に近い
範囲で信号が変動するような入力信号が与えられた場
合、通常の差動増幅器を用いた入力バッファ（例えば図
１の入力バッファ回路）によってハイ／ロー判定を行う
ことは出来ない。そこで図３の入力バッファ回路３３に
於ては、レベルシフタ回路によって一旦入力信号電圧と
参照基準電圧とをレベルダウンし、レベルダウンされた
電圧に対して差動増幅器を用いてハイ／ロー判定を行
う。
ト機能を必要とする理由は、入力バッファ３３の電源電
圧2.5 Ｖに対して、入力信号が2.2 Ｖを中心とする狭い
範囲で変動するからである。このように電源電圧に近い
範囲で信号が変動するような入力信号が与えられた場
合、通常の差動増幅器を用いた入力バッファ（例えば図
１の入力バッファ回路）によってハイ／ロー判定を行う
ことは出来ない。そこで図３の入力バッファ回路３３に
於ては、レベルシフタ回路によって一旦入力信号電圧と
参照基準電圧とをレベルダウンし、レベルダウンされた
電圧に対して差動増幅器を用いてハイ／ロー判定を行
う。
【００５４】ＮＭＯＳトランジスタ５１乃至５４からな
るレベルシフタ回路に於て、ＮＭＯＳトランジスタ５３
及び５４は、調整用電圧Ｖａｄｊによって適切な電流量
に調整された定電流源として動作する。従って、定電流
がＮＭＯＳトランジスタ５１及び５３に流れ、それと同
一の定電流がＮＭＯＳトランジスタ５２及び５４に流れ
ることになる。この状態で、ＮＭＯＳトランジスタ５１
のゲート入力である入力信号電圧とＮＭＯＳトランジス
タ５２のゲート入力である参照基準電圧Ｖｒｅｆは各
々、ＮＭＯＳトランジスタのしきい値電圧分だけ電圧シ
フトされて、ノードＡ及びＢに現われる。このノードＡ
及びＢに現われたレベルシフトされた電圧が、下段の差
動増幅器に供給される。ここで調整用電圧Ｖａｄｊは、
ＮＭＯＳトランジスタ６０及び６１と、差動増幅器６２
と、抵抗Ｒ１及びＲ２とからなるレベル自動調節器によ
って生成される。まず抵抗Ｒ１及びＲ２が分圧器を構成
して、レベルシフトの目標電圧を生成する。例えば、上
述のレベルシフト回路によって参照基準電圧Ｖｒｅｆ
（2.2 Ｖ）を1.3 Ｖにレベルシフトしたいのであれば、
分圧器によって1.3 Ｖの電圧を生成する。ＮＭＯＳトラ
ンジスタ６０及び６１は、レベルシフタ回路のＮＭＯＳ
トランジスタ５２及び５４と同一の回路（レプリカ回
路）を構成する。差動増幅器６２には、ＮＭＯＳトラン
ジスタ６０及び６１間のノードＣに現われる電圧と、分
圧器が生成した目標電圧とを入力する。差動増幅器６２
は両電圧の差を増幅して、調整用電圧Ｖａｄｊとして出
力する。調整用電圧Ｖａｄｊは、ＮＭＯＳトランジスタ
６１のゲートに入力される。このフィードバックによっ
て、ノードＣに現われる電圧と目標電圧とが同一となる
ように制御される。
るレベルシフタ回路に於て、ＮＭＯＳトランジスタ５３
及び５４は、調整用電圧Ｖａｄｊによって適切な電流量
に調整された定電流源として動作する。従って、定電流
がＮＭＯＳトランジスタ５１及び５３に流れ、それと同
一の定電流がＮＭＯＳトランジスタ５２及び５４に流れ
ることになる。この状態で、ＮＭＯＳトランジスタ５１
のゲート入力である入力信号電圧とＮＭＯＳトランジス
タ５２のゲート入力である参照基準電圧Ｖｒｅｆは各
々、ＮＭＯＳトランジスタのしきい値電圧分だけ電圧シ
フトされて、ノードＡ及びＢに現われる。このノードＡ
及びＢに現われたレベルシフトされた電圧が、下段の差
動増幅器に供給される。ここで調整用電圧Ｖａｄｊは、
ＮＭＯＳトランジスタ６０及び６１と、差動増幅器６２
と、抵抗Ｒ１及びＲ２とからなるレベル自動調節器によ
って生成される。まず抵抗Ｒ１及びＲ２が分圧器を構成
して、レベルシフトの目標電圧を生成する。例えば、上
述のレベルシフト回路によって参照基準電圧Ｖｒｅｆ
（2.2 Ｖ）を1.3 Ｖにレベルシフトしたいのであれば、
分圧器によって1.3 Ｖの電圧を生成する。ＮＭＯＳトラ
ンジスタ６０及び６１は、レベルシフタ回路のＮＭＯＳ
トランジスタ５２及び５４と同一の回路（レプリカ回
路）を構成する。差動増幅器６２には、ＮＭＯＳトラン
ジスタ６０及び６１間のノードＣに現われる電圧と、分
圧器が生成した目標電圧とを入力する。差動増幅器６２
は両電圧の差を増幅して、調整用電圧Ｖａｄｊとして出
力する。調整用電圧Ｖａｄｊは、ＮＭＯＳトランジスタ
６１のゲートに入力される。このフィードバックによっ
て、ノードＣに現われる電圧と目標電圧とが同一となる
ように制御される。
【００５５】即ち、レプリカ回路のＮＭＯＳトランジス
タ６１のゲートに入力されている調整用電圧Ｖａｄｊ
は、レプリカ回路のノードＣの電圧を目標電圧に一致さ
せるような電圧となっている。この調整用電圧Ｖａｄｊ
が、レベルシフタ回路のＮＭＯＳトランジスタ５３及び
５４にゲート入力として供給されるので、目標電圧に等
しいシフトダウン電圧が、ノードＢに現われることにな
る。
タ６１のゲートに入力されている調整用電圧Ｖａｄｊ
は、レプリカ回路のノードＣの電圧を目標電圧に一致さ
せるような電圧となっている。この調整用電圧Ｖａｄｊ
が、レベルシフタ回路のＮＭＯＳトランジスタ５３及び
５４にゲート入力として供給されるので、目標電圧に等
しいシフトダウン電圧が、ノードＢに現われることにな
る。
【００５６】ＰＭＯＳトランジスタ５５及び５６とＮＭ
ＯＳトランジスタ５７乃至５９からなる差動増幅器は、
シフトダウンされた入力信号電圧と参照基準電圧Ｖｒｅ
ｆとを比較して、出力をＰＭＯＳトランジスタ７１及び
ＮＭＯＳトランジスタ７２からなるインバータに供給す
る。インバータは供給された信号を反転して入力信号と
して内部回路に供給する。
ＯＳトランジスタ５７乃至５９からなる差動増幅器は、
シフトダウンされた入力信号電圧と参照基準電圧Ｖｒｅ
ｆとを比較して、出力をＰＭＯＳトランジスタ７１及び
ＮＭＯＳトランジスタ７２からなるインバータに供給す
る。インバータは供給された信号を反転して入力信号と
して内部回路に供給する。
【００５７】このように第１の実施例に於ては、レベル
シフタ回路によって入力信号電圧と参照基準電圧とをレ
ベルシフトさせ、レベルシフトされた電圧同士を差動増
幅器で比較することにより入力信号のハイ／ロー判定を
行う。この際、レベルシフト回路のレプリカ回路がレベ
ルシフトの目標電圧と等しい電圧を生成するようにフィ
ードバック制御を行うことにより、レベルシフト回路の
シフトダウン電圧を目標電圧に設定する。
シフタ回路によって入力信号電圧と参照基準電圧とをレ
ベルシフトさせ、レベルシフトされた電圧同士を差動増
幅器で比較することにより入力信号のハイ／ロー判定を
行う。この際、レベルシフト回路のレプリカ回路がレベ
ルシフトの目標電圧と等しい電圧を生成するようにフィ
ードバック制御を行うことにより、レベルシフト回路の
シフトダウン電圧を目標電圧に設定する。
【００５８】図４は、本発明によるバス伝送システムの
第２の実施例を示す。図４に於て図３と同一の構成要素
は同一の番号で参照され、その説明は省略される。図４
の入力バッファ３３Ａは、ＮＭＯＳトランジスタ８１乃
至８３、ＰＭＯＳトランジスタ８４乃至８７、ＮＭＯＳ
トランジスタ８８乃至９０、及びＰＭＯＳトランジスタ
９１を含む。ここでＮＭＯＳトランジスタ８１乃至８３
が差動増幅器として動作する。ＰＭＯＳトランジスタ８
４及び８５とＰＭＯＳトランジスタ８６及び８７とは、
各々のペアが、カレントミラー回路として動作する。ま
たＰＭＯＳトランジスタ８４及び８７とＮＭＯＳトラン
ジスタ８８及び８９は、電流を電圧に変換する回路とし
て動作する。ＮＭＯＳトランジスタ９０とＰＭＯＳトラ
ンジスタ９１はインバータを構成する。
第２の実施例を示す。図４に於て図３と同一の構成要素
は同一の番号で参照され、その説明は省略される。図４
の入力バッファ３３Ａは、ＮＭＯＳトランジスタ８１乃
至８３、ＰＭＯＳトランジスタ８４乃至８７、ＮＭＯＳ
トランジスタ８８乃至９０、及びＰＭＯＳトランジスタ
９１を含む。ここでＮＭＯＳトランジスタ８１乃至８３
が差動増幅器として動作する。ＰＭＯＳトランジスタ８
４及び８５とＰＭＯＳトランジスタ８６及び８７とは、
各々のペアが、カレントミラー回路として動作する。ま
たＰＭＯＳトランジスタ８４及び８７とＮＭＯＳトラン
ジスタ８８及び８９は、電流を電圧に変換する回路とし
て動作する。ＮＭＯＳトランジスタ９０とＰＭＯＳトラ
ンジスタ９１はインバータを構成する。
【００５９】ＮＭＯＳトランジスタ８１のゲートに入力
された入力信号電圧は、ＮＭＯＳトランジスタ８２のゲ
ート入力である参照基準電圧Ｖｒｅｆと比較される。即
ち、両電圧の差に応じて、ＮＭＯＳトランジスタ８１及
び８２のドレイン間には電圧差が現われる。しかし前述
したように、入力信号は電源電圧に近い電圧を中心とし
て変動する信号であるので、ＮＭＯＳトランジスタ８１
及び８２のドレインに現われる電圧は充分な電圧振幅を
持たない。つまりＮＭＯＳトランジスタ８１及び８２の
ゲート電圧が高いので、ドレイン電圧は高い電圧で小振
幅の変動を有するものとなる。従って、このドレイン電
圧を信号として内部回路に供給することは出来ない。
された入力信号電圧は、ＮＭＯＳトランジスタ８２のゲ
ート入力である参照基準電圧Ｖｒｅｆと比較される。即
ち、両電圧の差に応じて、ＮＭＯＳトランジスタ８１及
び８２のドレイン間には電圧差が現われる。しかし前述
したように、入力信号は電源電圧に近い電圧を中心とし
て変動する信号であるので、ＮＭＯＳトランジスタ８１
及び８２のドレインに現われる電圧は充分な電圧振幅を
持たない。つまりＮＭＯＳトランジスタ８１及び８２の
ゲート電圧が高いので、ドレイン電圧は高い電圧で小振
幅の変動を有するものとなる。従って、このドレイン電
圧を信号として内部回路に供給することは出来ない。
【００６０】ここでＮＭＯＳトランジスタ８１及び８２
のドレイン電圧は小振幅となるが、各トランジスタを流
れる電流は充分な振幅で変動するものとなっている。そ
こで第２の実施例に於ては、ＮＭＯＳトランジスタ８１
及び８２の小振幅のドレイン電圧ではなく、ドレイン電
流をカレントミラー回路を介して電流電圧変換回路に供
給し、この電流電圧変換回路で電流変動を大振幅の電圧
変動に変換するようにする。
のドレイン電圧は小振幅となるが、各トランジスタを流
れる電流は充分な振幅で変動するものとなっている。そ
こで第２の実施例に於ては、ＮＭＯＳトランジスタ８１
及び８２の小振幅のドレイン電圧ではなく、ドレイン電
流をカレントミラー回路を介して電流電圧変換回路に供
給し、この電流電圧変換回路で電流変動を大振幅の電圧
変動に変換するようにする。
【００６１】図４に示されるように、ＮＭＯＳトランジ
スタ８１のドレインはＰＭＯＳトランジスタ８４及び８
５からなるカレントミラー回路の電流入力（ゲート入
力）に接続され、ＮＭＯＳトランジスタ８２のドレイン
はＰＭＯＳトランジスタ８６及び８７からなるカレント
ミラー回路の電流入力（ゲート入力）に接続される。従
って、ＰＭＯＳトランジスタ８４にはＰＭＯＳトランジ
スタ８５と同一の電流が流れ、ＰＭＯＳトランジスタ８
７にはＰＭＯＳトランジスタ８６と同一の電流が流れ
る。ＰＭＯＳトランジスタ８４及び８７とＮＭＯＳトラ
ンジスタ８８及び８９からなる電流電圧変換回路は、Ｐ
ＭＯＳトランジスタ８４に流れる電流とＰＭＯＳトラン
ジスタ８７に流れる電流との差に応じた電圧をノードＤ
に生成する。即ちノードＤには、入力信号電圧と参照基
準電圧Ｖｒｅｆとの差に応じた電圧が現われる。ここで
ＰＭＯＳトランジスタ８４及び８７とＮＭＯＳトランジ
スタ８８及び８９のドレイン電圧は、充分大きな変動が
可能なだけの余裕を有する。従って、ノードＤに現われ
る電圧は、入力信号電圧と参照基準電圧Ｖｒｅｆとの大
小関係に応じて、ハイレベルあるいはローレベルとな
る。
スタ８１のドレインはＰＭＯＳトランジスタ８４及び８
５からなるカレントミラー回路の電流入力（ゲート入
力）に接続され、ＮＭＯＳトランジスタ８２のドレイン
はＰＭＯＳトランジスタ８６及び８７からなるカレント
ミラー回路の電流入力（ゲート入力）に接続される。従
って、ＰＭＯＳトランジスタ８４にはＰＭＯＳトランジ
スタ８５と同一の電流が流れ、ＰＭＯＳトランジスタ８
７にはＰＭＯＳトランジスタ８６と同一の電流が流れ
る。ＰＭＯＳトランジスタ８４及び８７とＮＭＯＳトラ
ンジスタ８８及び８９からなる電流電圧変換回路は、Ｐ
ＭＯＳトランジスタ８４に流れる電流とＰＭＯＳトラン
ジスタ８７に流れる電流との差に応じた電圧をノードＤ
に生成する。即ちノードＤには、入力信号電圧と参照基
準電圧Ｖｒｅｆとの差に応じた電圧が現われる。ここで
ＰＭＯＳトランジスタ８４及び８７とＮＭＯＳトランジ
スタ８８及び８９のドレイン電圧は、充分大きな変動が
可能なだけの余裕を有する。従って、ノードＤに現われ
る電圧は、入力信号電圧と参照基準電圧Ｖｒｅｆとの大
小関係に応じて、ハイレベルあるいはローレベルとな
る。
【００６２】このノードＤに現われる電圧は、ＮＭＯＳ
トランジスタ９０及びＰＭＯＳトランジスタ９１からな
るインバータによって反転されて、反転された電圧が内
部回路に供給される。このように第２の実施例に於て
は、入力信号が電源電圧に近い電圧を中心として変動す
る信号である場合に、差動増幅器によって検出された入
力信号電圧と参照基準電圧との差に対応する充分な振幅
を有した電流を、カレントミラー回路を介して電流電圧
変換回路に供給して、充分な振幅を有した電圧に変換す
る。これによって、入力信号電圧と参照基準電圧との差
を増幅した電圧信号が得られることになり、入力信号電
圧と参照基準電圧との大小関係に応じたハイあるいはロ
ーの信号を供給することが出来る。
トランジスタ９０及びＰＭＯＳトランジスタ９１からな
るインバータによって反転されて、反転された電圧が内
部回路に供給される。このように第２の実施例に於て
は、入力信号が電源電圧に近い電圧を中心として変動す
る信号である場合に、差動増幅器によって検出された入
力信号電圧と参照基準電圧との差に対応する充分な振幅
を有した電流を、カレントミラー回路を介して電流電圧
変換回路に供給して、充分な振幅を有した電圧に変換す
る。これによって、入力信号電圧と参照基準電圧との差
を増幅した電圧信号が得られることになり、入力信号電
圧と参照基準電圧との大小関係に応じたハイあるいはロ
ーの信号を供給することが出来る。
【００６３】図５は、本発明によるバス伝送システムの
第３の実施例を示す。図５に於て図４と同一の構成要素
は同一の番号で参照され、その説明は省略される。本発
明によるバス伝送システムの第３の実施例は、図４の第
２の実施例と電圧の高低関係を逆転したものとなってい
る。即ち、図５のバス伝送システムに於ては、バス１０
のターミネーションは、５０Ωの終端抵抗Ｒｔを介して
グランドに接続することによって行われている。またド
ライバトランジスタ３１ＡはＰＭＯＳトランジスタに変
更されている。このような構成とした場合でも、直列抵
抗Ｒｓ挿入によるリンギング抑制及び消費電力抑制の効
果が、前述の実施例と同様に得られることは明らかであ
る。このようにターミネーションを接地によって実現す
れば、電源電圧が将来的に変更されてもシステムの設計
を変更する必要がないという点で有利である。
第３の実施例を示す。図５に於て図４と同一の構成要素
は同一の番号で参照され、その説明は省略される。本発
明によるバス伝送システムの第３の実施例は、図４の第
２の実施例と電圧の高低関係を逆転したものとなってい
る。即ち、図５のバス伝送システムに於ては、バス１０
のターミネーションは、５０Ωの終端抵抗Ｒｔを介して
グランドに接続することによって行われている。またド
ライバトランジスタ３１ＡはＰＭＯＳトランジスタに変
更されている。このような構成とした場合でも、直列抵
抗Ｒｓ挿入によるリンギング抑制及び消費電力抑制の効
果が、前述の実施例と同様に得られることは明らかであ
る。このようにターミネーションを接地によって実現す
れば、電源電圧が将来的に変更されてもシステムの設計
を変更する必要がないという点で有利である。
【００６４】図５の入力バッファ３３Ｂは、ＰＭＯＳト
ランジスタ８１Ａ乃至８３Ａ、ＮＭＯＳトランジスタ８
４Ａ乃至８７Ａ、ＰＭＯＳトランジスタ８８Ａ乃至９０
Ａ、及びＮＭＯＳトランジスタ９１Ａを含む。ここでＰ
ＭＯＳトランジスタ８１Ａ乃至８３Ａが差動増幅器とし
て動作する。ＮＭＯＳトランジスタ８４Ａ及び８５Ａと
ＮＭＯＳトランジスタ８６Ａ及び８７Ａとは、各々のペ
アが、カレントミラー回路として動作する。またＮＭＯ
Ｓトランジスタ８４Ａ及び８７ＡとＰＭＯＳトランジス
タ８８Ａ及び８９Ａは、電流を電圧に変換する回路とし
て動作する。ＰＭＯＳトランジスタ９０ＡとＭＭＯＳト
ランジスタ９１Ａはインバータを構成する。
ランジスタ８１Ａ乃至８３Ａ、ＮＭＯＳトランジスタ８
４Ａ乃至８７Ａ、ＰＭＯＳトランジスタ８８Ａ乃至９０
Ａ、及びＮＭＯＳトランジスタ９１Ａを含む。ここでＰ
ＭＯＳトランジスタ８１Ａ乃至８３Ａが差動増幅器とし
て動作する。ＮＭＯＳトランジスタ８４Ａ及び８５Ａと
ＮＭＯＳトランジスタ８６Ａ及び８７Ａとは、各々のペ
アが、カレントミラー回路として動作する。またＮＭＯ
Ｓトランジスタ８４Ａ及び８７ＡとＰＭＯＳトランジス
タ８８Ａ及び８９Ａは、電流を電圧に変換する回路とし
て動作する。ＰＭＯＳトランジスタ９０ＡとＭＭＯＳト
ランジスタ９１Ａはインバータを構成する。
【００６５】図５の入力バッファ３３Ｂの動作は、図４
の入力バッファ３３Ａの動作と同一であるのでその説明
を省略する。なおこの場合、入力信号がグランド電位に
近い電圧（0.3 Ｖ）を中心として変動する信号であるの
で、入力バッファ３３Ｂに供給される参照基準電圧Ｖｒ
ｅｆは0.3 Ｖとなる。
の入力バッファ３３Ａの動作と同一であるのでその説明
を省略する。なおこの場合、入力信号がグランド電位に
近い電圧（0.3 Ｖ）を中心として変動する信号であるの
で、入力バッファ３３Ｂに供給される参照基準電圧Ｖｒ
ｅｆは0.3 Ｖとなる。
【００６６】このように第３の実施例に於ては、バスの
ターミネーションが接地によって提供されて入力信号が
グランド電位に近い電圧を中心として変動する信号であ
る場合に、差動増幅器によって検出された入力信号電圧
と参照基準電圧との差に対応する充分な振幅を有した電
流を、カレントミラー回路を介して電流電圧変換回路に
供給して、充分な振幅を有した電圧に変換する。これに
よって、入力信号電圧と参照基準電圧との差を増幅した
電圧信号が得られることになり、入力信号電圧と参照基
準電圧との大小関係に応じたハイあるいはローの信号を
供給することが出来る。
ターミネーションが接地によって提供されて入力信号が
グランド電位に近い電圧を中心として変動する信号であ
る場合に、差動増幅器によって検出された入力信号電圧
と参照基準電圧との差に対応する充分な振幅を有した電
流を、カレントミラー回路を介して電流電圧変換回路に
供給して、充分な振幅を有した電圧に変換する。これに
よって、入力信号電圧と参照基準電圧との差を増幅した
電圧信号が得られることになり、入力信号電圧と参照基
準電圧との大小関係に応じたハイあるいはローの信号を
供給することが出来る。
【００６７】本発明によるバス伝送システムを実現する
に於て、直列抵抗Ｒｓを必ずしも全てのデバイスのドラ
イバ端に挿入する必要はない。デバイスによっては、長
いスタブ長が避けられないものもあれば、比較的短いス
タブ長を実現できるものもある。従って、長いスタブ長
を有するデバイスに直列抵抗Ｒｓを挿入すれば、比較的
短いスタブ長を有するデバイスには直列抵抗Ｒｓを挿入
しなくても、安定したシステム動作を実現することが可
能である。
に於て、直列抵抗Ｒｓを必ずしも全てのデバイスのドラ
イバ端に挿入する必要はない。デバイスによっては、長
いスタブ長が避けられないものもあれば、比較的短いス
タブ長を実現できるものもある。従って、長いスタブ長
を有するデバイスに直列抵抗Ｒｓを挿入すれば、比較的
短いスタブ長を有するデバイスには直列抵抗Ｒｓを挿入
しなくても、安定したシステム動作を実現することが可
能である。
【００６８】例えば、ＢＧＡ（Ball Grid Array ）パッ
ケージやＰＧＡ（Pin Grid Array）パッケージに於て
は、半導体チップの周辺部に配置されたＩ／Ｏ回路から
出力電極（ボール或いはピン）までを長いリード線で繋
ぐ必要がある。従って、スタブ長は必然的にかなり長い
ものとなるので、直列抵抗Ｒｓを挿入することがリンギ
ングを抑制するうえで望ましい。それに対し例えば、メ
モリチップのパッケージ等で垂直に立ててボードに取付
ける形状のものでは、スタブ長をかなり短くすることが
出来る。従って、垂直取付け形式のメモリチップパッケ
ージに対しては直列抵抗Ｒｓを挿入しなくても問題がな
い。但し、このようなメモリチップパッケージに於て
も、内部のメモリチップをシュリンク技術により縮小し
たときにはスタブ長が長くなることになり、直列抵抗Ｒ
ｓを挿入する必要がある。
ケージやＰＧＡ（Pin Grid Array）パッケージに於て
は、半導体チップの周辺部に配置されたＩ／Ｏ回路から
出力電極（ボール或いはピン）までを長いリード線で繋
ぐ必要がある。従って、スタブ長は必然的にかなり長い
ものとなるので、直列抵抗Ｒｓを挿入することがリンギ
ングを抑制するうえで望ましい。それに対し例えば、メ
モリチップのパッケージ等で垂直に立ててボードに取付
ける形状のものでは、スタブ長をかなり短くすることが
出来る。従って、垂直取付け形式のメモリチップパッケ
ージに対しては直列抵抗Ｒｓを挿入しなくても問題がな
い。但し、このようなメモリチップパッケージに於て
も、内部のメモリチップをシュリンク技術により縮小し
たときにはスタブ長が長くなることになり、直列抵抗Ｒ
ｓを挿入する必要がある。
【００６９】図６は、本発明によるバス伝送システムの
第４の実施例を模式的に示す。このバス伝送システムに
はメモリとコントローラが含まれており、ＢＧＡパッケ
ージに搭載されたコントローラチップに対しては直列抵
抗Ｒｓを挿入し、垂直取付け形式のパッケージに格納さ
れたメモリチップに対しては直列抵抗Ｒｓを挿入しな
い。
第４の実施例を模式的に示す。このバス伝送システムに
はメモリとコントローラが含まれており、ＢＧＡパッケ
ージに搭載されたコントローラチップに対しては直列抵
抗Ｒｓを挿入し、垂直取付け形式のパッケージに格納さ
れたメモリチップに対しては直列抵抗Ｒｓを挿入しな
い。
【００７０】図６のバス伝送システムは、終端抵抗Ｒｔ
によって終端電圧Ｖｔｔに接続されたバス１０と、バス
１０が配線されたプリント板１２０と、プリント板１２
０に搭載されバス１０に接続されるコントローラチップ
１００と複数のメモリチップ１１０を含む。コントロー
ラチップ１００はボード１０２上に搭載され、ボンディ
ングワイヤ１０１及びリード１０３を介してボール電極
１０４に接続される。ボール電極１０４は、抵抗Ｒｓを
介してバス１０に接続される。バス１０は当然複数の配
線からなり、ボール電極１０４及び直列抵抗Ｒｓはバス
１０の配線の本数分存在するが、図面の見やすさを考慮
して１本のバス配線に対するもののみ示してある。
によって終端電圧Ｖｔｔに接続されたバス１０と、バス
１０が配線されたプリント板１２０と、プリント板１２
０に搭載されバス１０に接続されるコントローラチップ
１００と複数のメモリチップ１１０を含む。コントロー
ラチップ１００はボード１０２上に搭載され、ボンディ
ングワイヤ１０１及びリード１０３を介してボール電極
１０４に接続される。ボール電極１０４は、抵抗Ｒｓを
介してバス１０に接続される。バス１０は当然複数の配
線からなり、ボール電極１０４及び直列抵抗Ｒｓはバス
１０の配線の本数分存在するが、図面の見やすさを考慮
して１本のバス配線に対するもののみ示してある。
【００７１】複数のメモリチップ１１１の各々は、メモ
リパッケージ１１０に格納され、出力ピン１１２を介し
てバス１０に接続される。出力ピン１１２は短いので直
列抵抗Ｒｓを挿入しなくても激しいリンギングは発生し
ない。このようにＢＧＡパッケージやＰＧＡパッケージ
等の長いスタブを必要とするパッケージに格納されたチ
ップに対しては直列抵抗Ｒｓを挿入しておけば、垂直取
付け方式のメモリチップ等の短いスタブ長ですむ場合に
は直列抵抗Ｒｓを挿入しなくても、バス伝送システム全
体に於て激しいリンギングの発生なく安定したシステム
動作を実現することが出来る。
リパッケージ１１０に格納され、出力ピン１１２を介し
てバス１０に接続される。出力ピン１１２は短いので直
列抵抗Ｒｓを挿入しなくても激しいリンギングは発生し
ない。このようにＢＧＡパッケージやＰＧＡパッケージ
等の長いスタブを必要とするパッケージに格納されたチ
ップに対しては直列抵抗Ｒｓを挿入しておけば、垂直取
付け方式のメモリチップ等の短いスタブ長ですむ場合に
は直列抵抗Ｒｓを挿入しなくても、バス伝送システム全
体に於て激しいリンギングの発生なく安定したシステム
動作を実現することが出来る。
【００７２】図７は本発明による半導体装置モジュール
を示す。本発明による半導体装置モジュールは、プリン
ト基板側面の電極とプリント基板上に搭載されたチップ
間の配線（スタブに相当）に直列抵抗Ｒｓを挿入するも
のである。図７に於ては、例えばＤＩＭＭを想定してお
り、バス１０にＤＩＭＭ１３０が装着される。ＤＩＭＭ
１３０は、プリント基板１３１、プリント基板上に搭載
されたメモリチップ１３２及び１３３、バス接続用の電
極１４０、電極１４０とメモリチップ１３２及び１３３
を接続する配線１４１、及び配線１４１に挿入された直
列抵抗Ｒｓを含む。直列抵抗Ｒｓが挿入されているため
に、リンギング及びチップに於ける電力消費を抑制する
ことが出来る。
を示す。本発明による半導体装置モジュールは、プリン
ト基板側面の電極とプリント基板上に搭載されたチップ
間の配線（スタブに相当）に直列抵抗Ｒｓを挿入するも
のである。図７に於ては、例えばＤＩＭＭを想定してお
り、バス１０にＤＩＭＭ１３０が装着される。ＤＩＭＭ
１３０は、プリント基板１３１、プリント基板上に搭載
されたメモリチップ１３２及び１３３、バス接続用の電
極１４０、電極１４０とメモリチップ１３２及び１３３
を接続する配線１４１、及び配線１４１に挿入された直
列抵抗Ｒｓを含む。直列抵抗Ｒｓが挿入されているため
に、リンギング及びチップに於ける電力消費を抑制する
ことが出来る。
【００７３】図７に示されるように、直列抵抗が挿入さ
れたＤＩＭＭ或いはＳＩＭＭ等の半導体装置モジュール
に於ては、プリント基板に搭載されるチップの大きさ変
更により配線１４１の長さが変動しても、信号伝達特性
は変更しない。従って、シュリンク技術によりより小さ
なチップを製造可能となれば、製造者はコストダウンを
達成することが出来る。
れたＤＩＭＭ或いはＳＩＭＭ等の半導体装置モジュール
に於ては、プリント基板に搭載されるチップの大きさ変
更により配線１４１の長さが変動しても、信号伝達特性
は変更しない。従って、シュリンク技術によりより小さ
なチップを製造可能となれば、製造者はコストダウンを
達成することが出来る。
【００７４】なお本発明は上述の実施例に限定されるこ
となく、特許請求の範囲を逸脱することなく、様々な変
形及び改良をなすことが出来る。
となく、特許請求の範囲を逸脱することなく、様々な変
形及び改良をなすことが出来る。
【００７５】
【発明の効果】請求項１乃至３、５乃至１０、１６及び
１７の発明に於ては、バスから分岐する配線に抵抗を直
列に挿入して分岐配線とバスとの間のインピーダンス整
合をとることにより、分岐配線とバスとの間の分岐点に
おける信号反射を抑さえることが出来る。従ってドライ
バのターンオフに伴う激しいリンギング波形の発生を抑
制することが出来るので、高速で安定な信号伝送を行う
ことが出来る。また直列抵抗挿入により、ドライバトラ
ンジスタにおける電力消費を削減することが出来る。
１７の発明に於ては、バスから分岐する配線に抵抗を直
列に挿入して分岐配線とバスとの間のインピーダンス整
合をとることにより、分岐配線とバスとの間の分岐点に
おける信号反射を抑さえることが出来る。従ってドライ
バのターンオフに伴う激しいリンギング波形の発生を抑
制することが出来るので、高速で安定な信号伝送を行う
ことが出来る。また直列抵抗挿入により、ドライバトラ
ンジスタにおける電力消費を削減することが出来る。
【００７６】請求項４の発明に於ては、終端電圧として
約2.5 Ｖの電圧を用いることにより、オープンドレイン
型のドライバトランジスタ及び終端抵抗を用いた信号伝
送システムに於て、デバイス切り換え時の中間電位状態
を無くすことが出来る。また直列抵抗挿入により、ドラ
イバトランジスタにおける電力消費を削減することが出
来る。
約2.5 Ｖの電圧を用いることにより、オープンドレイン
型のドライバトランジスタ及び終端抵抗を用いた信号伝
送システムに於て、デバイス切り換え時の中間電位状態
を無くすことが出来る。また直列抵抗挿入により、ドラ
イバトランジスタにおける電力消費を削減することが出
来る。
【００７７】請求項１１乃至１３の発明に於ては、電源
電圧の近傍に信号変動の中心を有する信号電圧を受け取
る入力バッファ回路に於て、レベルシフト或いは電流電
圧変換を行うことにより、信号電圧と参照基準電圧との
大小関係に応じて信号電圧をハイレベル或いはローレベ
ルの信号として検出することが出来る。
電圧の近傍に信号変動の中心を有する信号電圧を受け取
る入力バッファ回路に於て、レベルシフト或いは電流電
圧変換を行うことにより、信号電圧と参照基準電圧との
大小関係に応じて信号電圧をハイレベル或いはローレベ
ルの信号として検出することが出来る。
【００７８】請求項１４及び１５の発明に於ては、グラ
ンド電位の近傍に信号変動の中心を有する信号電圧を受
け取る入力バッファ回路に於て、レベルシフト或いは電
流電圧変換を行うことにより、信号電圧と参照基準電圧
との大小関係に応じて信号電圧をハイレベル或いはロー
レベルの信号として検出することが出来る。
ンド電位の近傍に信号変動の中心を有する信号電圧を受
け取る入力バッファ回路に於て、レベルシフト或いは電
流電圧変換を行うことにより、信号電圧と参照基準電圧
との大小関係に応じて信号電圧をハイレベル或いはロー
レベルの信号として検出することが出来る。
【図１】本発明による信号伝送システムの原理を示す図
である。
である。
【図２】（Ａ）乃至（Ｄ）は、本発明によるリンギング
抑制の効果を示す計算機シミュレーションによる信号波
形図である。
抑制の効果を示す計算機シミュレーションによる信号波
形図である。
【図３】本発明による信号伝送システムの第１の実施例
を示す図である。
を示す図である。
【図４】本発明による信号伝送システムの第２の実施例
を示す図である。
を示す図である。
【図５】本発明による信号伝送システムの第３の実施例
を示す図である。
を示す図である。
【図６】本発明による信号伝送システムの第４の実施例
を示す図である。
を示す図である。
【図７】本発明による半導体装置モジュールを示す図で
ある。
ある。
【図８】従来のＧＴＬ伝送システムの構成を示す図であ
る。
る。
【図９】従来のＧＴＬ伝送システムに於けるリンギング
発生を説明するための図である。
発生を説明するための図である。
【図１０】（Ａ）乃至（Ｄ）は、従来のＧＴＬ伝送シス
テムに於けるリンギング発生の様子を示す計算機シミュ
レーションによる信号波形図である。
テムに於けるリンギング発生の様子を示す計算機シミュ
レーションによる信号波形図である。
【図１１】図１０の計算機シミュレーション条件を示す
図である。
図である。
【図１２】（Ａ）乃至（Ｄ）は、従来のＧＴＬ伝送シス
テムに於ける中間電位発生のメカニズムを説明するため
の図である。
テムに於ける中間電位発生のメカニズムを説明するため
の図である。
【図１３】従来のＧＴＬ伝送システムに於ける中間電位
発生の様子を示す計算機シミュレーションによる信号波
形図である。
発生の様子を示す計算機シミュレーションによる信号波
形図である。
【符号の説明】 １０ バス １１ スタブ ２０ デバイス ２１ ダンピング回路 ２２ ドライバトランジスタ ３０ デバイス ３１ ドライバトランジスタ ３１Ａ ドライバトランジスタ ３２ 出力バッファ ３３ 入力バッファ ３３Ａ 入力バッファ ３３Ｂ 入力バッファ １００ コントローラチップ １０１ ボンディングワイヤ １０２ ボード １０３ リード １０４ ボール電極 １１０ パッケージ １１１ メモリチップ １１２ ピン １２０ プリント板 １３０ ＤＩＭＭ １３１ プリント基板 １３２ メモリチップ １３３ メモリチップ １４０ 電極 １４１ 配線
Claims (17)
- 【請求項１】 終端抵抗を介して終端電位に接続された
信号伝送線路と、 該信号伝送線路に信号を出力するオープンドレイン型ト
ランジスタと、 該オープンドレイン型トランジスタのドレインと該信号
伝送線路とを接続する該信号伝送線路から分岐する分岐
配線と、 該信号伝送線路の近傍で該分岐配線に挿入された抵抗を
含むことを特徴とする信号伝送システム。 - 【請求項２】 前記信号伝送線路は特性インピーダンス
Ｚ0 を有し、前記分岐配線は特性インピーダンスＺ1 を
有し、前記抵抗は（Ｚ1 −Ｚ0 ／２）の+100％から-50
％の範囲の抵抗値を有することを特徴とする請求項１記
載の信号伝送システム。 - 【請求項３】 前記終端抵抗は前記特性インピーダンス
Ｚ0 の+100％から-50 ％の範囲の抵抗値を有することを
特徴とする請求項１又は２記載の信号伝送システム。 - 【請求項４】 前記終端電位は2.0 Ｖから2.5 Ｖである
ことを特徴とする請求項３記載の信号伝送システム。 - 【請求項５】 前記抵抗は24Ωから51Ωの範囲の抵抗値
を有することを特徴とする請求項３又は４記載の信号伝
送システム。 - 【請求項６】 終端抵抗を介して終端電位に接続された
信号伝送線路に接続される半導体装置モジュールであっ
て、 基板と、 該基板に配置され該信号伝送線路に接続される電極と、 該信号伝送線路に信号を出力するオープンドレイン型ト
ランジスタを含み基板上に搭載される半導体装置と、 該半導体装置の該オープンドレイン型トランジスタのド
レインと該電極とを接続する接続配線と、 該接続配線に該信号伝送線路の近傍で挿入された抵抗を
含むことを特徴とする半導体装置モジュール。 - 【請求項７】 前記信号伝送線路の特性インピーダンス
をＺ0 として、前記接続配線は特性インピーダンスＺ1
を有し、前記抵抗は（Ｚ1 −Ｚ0 ／２）の+100％から-5
0 ％の範囲の抵抗値を有することを特徴とする請求項６
記載の半導体装置モジュール。 - 【請求項８】 前記抵抗は24Ωから51Ωの範囲の抵抗値
を有することを特徴とする請求項７記載の半導体装置モ
ジュール。 - 【請求項９】 終端抵抗を介して終端電位に接続された
バスと、 所定長より長い第１の分岐配線を介して該バスに接続さ
れる第１のチップと、 所定長より短い第２の分岐配線を介して該バスに接続さ
れる第２のチップと、 該バスの近傍で該第１の分岐配線に挿入された抵抗を含
み、前記第２の分岐配線には前記抵抗が挿入されていな
いことを特徴とする信号伝送システム。 - 【請求項１０】 前記第１のチップはＰＧＡパッケージ
或いはＢＧＡパッケージに格納されたメモリコントロー
ラであり、前記第２のチップは前記バスが配線されたボ
ードに垂直に取付けられるメモリチップであることを特
徴とする請求項９記載の信号伝送システム。 - 【請求項１１】 電源電圧の近傍に信号変動の中心を有
する信号電圧を受け取る入力バッファ回路であって、 該信号電圧と参照基準電圧との電圧レベルをシフトする
レベルシフト回路と、 該レベルシフト回路の電圧レベルシフト後の目標電圧を
設定する目標電圧設定回路と、 該レベルシフト回路で電圧レベルがシフトされた該信号
と該参照基準電圧との差を増幅する差動増幅回路を含む
ことを特徴とする入力バッファ回路。 - 【請求項１２】 電源電圧の近傍に信号変動の中心を有
する信号電圧を受け取る入力バッファ回路であって、 該信号電圧と参照基準電圧との電圧差を検出する差動増
幅回路と、 該差動増幅回路に流れる該電圧差に対応した電流を受け
取り、該電流を電圧に変換する電流電圧変換回路を含む
ことを特徴とする入力バッファ回路。 - 【請求項１３】 前記差動増幅回路に流れる前記電流を
複製して前記電流電圧変換回路に提供するカレントミラ
ー回路を更に含むことを特徴とする請求項１２記載の入
力バッファ回路。 - 【請求項１４】 電源電圧とグランド電位との間で所定
の比率以上に該グランド電位に近い電圧に信号変動の中
心を有する信号電圧を受け取る入力バッファ回路であっ
て、 該信号電圧と参照基準電圧との電圧差を検出する差動増
幅回路と、 該差動増幅回路に流れる該電圧差に対応した電流を受け
取り、該電流を電圧に変換する電流電圧変換回路を含む
ことを特徴とする入力バッファ回路。 - 【請求項１５】 前記差動増幅回路に流れる前記電流を
複製して前記電流電圧変換回路に提供するカレントミラ
ー回路を更に含むことを特徴とする請求項１４記載の入
力バッファ回路。 - 【請求項１６】 終端抵抗を介して終端電位に接続され
た信号伝送線路に接続される半導体装置であって、 該信号伝送線路に接続される電極と、 該信号伝送線路に信号を出力するオープンドレイン型ト
ランジスタと、 該オープンドレイン型トランジスタのドレインと該電極
とを接続する接続配線と、 該接続配線に該信号伝送線路の近傍で挿入された抵抗を
含むことを特徴とする半導体装置。 - 【請求項１７】 前記信号伝送線路の特性インピーダン
スをＺ0 として、前記接続配線は特性インピーダンスＺ
1 を有し、前記抵抗は（Ｚ1 −Ｚ0 ／２）の+100％から
-50 ％の範囲の抵抗値を有することを特徴とする請求項
１６記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22899796A JP3698828B2 (ja) | 1996-08-29 | 1996-08-29 | 信号伝送システム、半導体装置モジュール、入力バッファ回路、及び半導体装置 |
| US08/813,358 US6184737B1 (en) | 1996-08-29 | 1997-03-07 | Signal transmission with reduced ringing of signals |
| TW086102920A TW455804B (en) | 1996-08-29 | 1997-03-10 | Signal transmission with reduced ringing of signals |
| KR1019970008660A KR100218575B1 (ko) | 1996-08-29 | 1997-03-14 | 신호 전송 시스템, 반도체 장치 모듈, 입력 버퍼 회로 및 반도체 장치 |
| US09/461,722 US6344765B2 (en) | 1996-08-29 | 1999-12-16 | Signal transmission with reduced ringing of signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22899796A JP3698828B2 (ja) | 1996-08-29 | 1996-08-29 | 信号伝送システム、半導体装置モジュール、入力バッファ回路、及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069342A true JPH1069342A (ja) | 1998-03-10 |
| JP3698828B2 JP3698828B2 (ja) | 2005-09-21 |
Family
ID=16885148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22899796A Expired - Lifetime JP3698828B2 (ja) | 1996-08-29 | 1996-08-29 | 信号伝送システム、半導体装置モジュール、入力バッファ回路、及び半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6184737B1 (ja) |
| JP (1) | JP3698828B2 (ja) |
| KR (1) | KR100218575B1 (ja) |
| TW (1) | TW455804B (ja) |
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| KR100480612B1 (ko) * | 2001-10-19 | 2005-03-31 | 삼성전자주식회사 | 메모리 시스템의 능동 종단저항 제어장치 및 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2001307487A (ja) * | 2000-02-14 | 2001-11-02 | Mitsubishi Electric Corp | 半導体装置 |
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| JP3703725B2 (ja) * | 2001-03-01 | 2005-10-05 | 寛治 大塚 | バス終端方法、終端抵抗器、配線基板およびその製造方法 |
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| KR100429878B1 (ko) * | 2001-09-10 | 2004-05-03 | 삼성전자주식회사 | 메모리 모듈과 그에 사용되는 인쇄회로기판 |
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