KR20220088129A - 더미회로를 포함하는 레벨시프터 및 그 제조방법 - Google Patents

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KR20220088129A
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이충민
임헌용
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주식회사 엘엑스세미콘
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Abstract

본 실시예는 간단한 배선 변경만으로 1단 레벨시프터와 2단 레벨시프터를 선택할 수 있는 레벨시프터 기술을 제공하며, 1단 레벨시프터가 선택될 때, 일부 회로들은 더미회로로 남아 있을 수 있다.

Description

더미회로를 포함하는 레벨시프터 및 그 제조방법{LEVEL SHIFTER INCLUDING DUMMY CIRCUIT AND MANUFACTURING METHOD THEREOF}
본 실시예는 레벨시프터에 관한 것이다.
표시장치 등의 전기기기는 각종 전압신호의 전압레벨을 필요한 전압레벨로 변환하기 위한 레벨시프터(Level Shifter)를 포함할 수 있다.
이러한 레벨시프터는 저전압레벨의 입력신호를 고전압레벨의 출력신호로 변환하거나 고전압레벨의 입력신호를 저전압레벨의 출력신호로 변환할 수 있다.
레벨시프터는 다양한 형태로 구현될 수 있는데, 이러한 형태는 주로 레벨시프터가 적용되는 전기기기의 사용환경에 의해 결정된다. 레벨시프터의 설계자는 전기기기의 사용환경을 이해하고 각 사용환경에 적합하도록 레벨시프터를 설계한다.
최근 전기기기가 다품종화하면서 레벨시프터의 설계도 다양화되도록 요구되고 있다. 그런데, 이러한 설계 다양화는 설계자의 작업량을 증가시키고 제조비용을 증가시키는 요인이 된다.
이러한 배경에서, 본 실시예의 목적은, 일 측면에서, 설계 변경이 용이한 레벨시프터 기술을 제공하는 것이다. 다른 측면에서, 본 실시예의 목적은, 간단한 배선 변경만으로 1단 레벨시프터와 2단 레벨시프터를 선택할 수 있는 제조 기술을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 실시예는, 입력전압에 따라 온오프되면서 반전노드의 전압을 상기 입력전압과 반전된 파형으로 형성시키는 제1트랜지스터, 및 상기 입력전압과 반전된 파형을 가지는 반전전압에 따라 온오프되면서 출력노드의 전압을 상기 입력전압과 같은 파형으로 형성시키는 제2트랜지스터를 포함하는 레벨시프터회로; 및 제1단락배선에 의해 게이트단자와 소스단자가 단락되는 제1더미트랜지스터, 및 제2단락배선에 의해 게이트단자와 소스단자가 단락되는 제2더미트랜지스터를 포함하고, 상기 제1단락배선 및 상기 제2단락배선이 제거되면 2단레벨시프터회로로 동작할 수 있는 더미회로를 포함하는 레벨시프터를 제공한다.
상기 더미회로가 상기 2단레벨시프터회로로 동작할 때, 상기 출력노드는 상기 제1더미트랜지스터의 게이트단자와 전기적으로 연결되고, 상기 반전노드는 상기 제2더미트랜지스터의 게이트단자와 전기적으로 연결될 수 있다.
상기 더미회로가 상기 2단레벨시프터회로로 동작할 때, 상기 제2더미트랜지스터의 드레인단자의 전압에 따라 출력전압이 결정되고, 상기 제1더미트랜지스터의 드레인단자의 전압에 따라 반전출력전압이 결정될 수 있다.
상기 더미회로는, 상기 제1더미트랜지스터로 흘러가는 전류의 양을 제한하는 제1더미제한트랜지스터 및 상기 제2더미트랜지스터로 흘러가는 전류의 양을 제한하는 제2더미제한트랜지스터를 더 포함할 수 있다.
상기 제1더미제한트랜지스터의 게이트단자와 소스단자, 그리고, 제2더미제한트랜지스터의 게이트단자와 소스단자는 제3단락배선에 의해 단락될 수 있다.
상기 제1트랜지스터와 상기 제1더미트랜지스터는 서로 다른 타입의 트랜지스터이고, 상기 제2트랜지스터와 상기 제2더미트랜지스터는 서로 다른 타입의 트랜지스터일 수 있다.
다른 측면에서, 본 실시예는, 제1트랜지스터 및 제3트랜지스터가 구동고전압과 구동저전압 사이에서 직렬로 배치되는 제1경로회로; 제2트랜지스터 및 제4트랜지스터가 상기 구동고전압과 상기 구동저전압 사이에서 직렬로 배치되는 제2경로회로; 제1더미트랜지스터 및 제3더미트랜지스터가 상기 구동고전압과 상기 구동저전압 사이에서 직렬로 배치되는 제3경로회로; 및 제2더미트랜지스터 및 제4더미트랜지스터가 상기 구동고전압과 상기 구동저전압 사이에서 직렬로 배치되는 제4경로회로를 포함하고, 상기 제1트랜지스터의 게이트단자로 입력전압이 입력되고, 상기 제2트랜지스터의 게이트단자로 상기 입력전압과 반전된 파형을 가지는 반전전압이 입력되고, 상기 제1트랜지스터의 드레인단자는 출력노드와 전기적으로 연결되고, 상기 제2트랜지스터의 드레인단자는 반전노드와 전기적으로 연결되고, 상기 출력노드는 상기 제4트랜지스터의 게이트단자와 전기적으로 연결되고, 상기 반전노드는 상기 제3트랜지스터의 게이트단자와 전기적으로 연결되고, 상기 제1더미트랜지스터는 제1단락배선에 의해 게이트단자와 소스단자가 단락되고, 상기 제2더미트랜지스터는 제2단락배선에 의해 게이트단자와 소스단자가 단락되는 레벨시프터를 제공한다.
상기 제1경로회로는 상기 제1트랜지스터와 상기 제3트랜지스터로 흘러가는 전류의 양을 제한하는 제5트랜지스터를 더 포함하고, 상기 제2경로회로는 상기 제2트랜지스터와 상기 제4트랜지스터로 흘러가는 전류의 양을 제한하는 제6트랜지스터를 더 포함할 수 있다.
상기 제1더미트랜지스터의 드레인단자는 상기 제4더미트랜지스터의 게이트단자와 전기적으로 연결되고, 상기 제2더미트랜지스터의 드레인단자는 상기 제3더미트랜지스터의 게이트단자와 전기적으로 연결될 수 있다.
상기 제3경로회로는 상기 제1더미트랜지스터와 상기 제3더미트랜지스터로 흘러가는 전류의 양을 제한하는 제5더미트랜지스터를 더 포함하고, 상기 제4경로회로는 상기 제2더미트랜지스터와 상기 제4더미트랜지스터로 흘러가는 전류의 양을 제한하는 제6더미트랜지스터를 더 포함할 수 있다.
상기 제5더미트랜지스터 및 상기 제6더미트랜지스터의 게이트단자와 소스단자는 단락될 수 있다.
또 다른 측면에서, 본 실시예는, 트랜지스터 마스크를 배치하는 단계; 상기 트랜지스터 마스크에 따라 제1트랜지스터, 제2트랜지스터, 제1더미트랜지스터 및 제2더미트랜지스터를 형성하는 단계; 메탈 마스크를 배치하는 단계; 상기 메탈 마스크를 이용하여 상기 제1트랜지스터가 입력전압에 따라 온오프되면서 반전노드의 전압을 상기 입력전압과 반전된 파형으로 형성시키도록 배선하고, 상기 제2트랜지스터가 상기 입력전압과 반전된 파형을 가지는 반전전압에 따라 온오프되면서 출력노드의 전압을 상기 입력전압과 같은 파형으로 형성시키도록 배선하고, 상기 제1더미트랜지스터의 게이트단자와 소스단자가 단락되도록 배선하고, 상기 제2더미트랜지스터의 게이트단자와 소스단자가 단락되도록 배선하는 단계를 포함하는 레벨시프터 제조방법을 제공한다.
상기 제조방법은, 상기 배선하는 단계 이후에, 패시베이션 레이어를 형성하고, 상기 패시베이션 레이어를 관통하여 상기 출력노드 및 상기 반전노드를 노출시키는 단계를 더 포함할 수 있다.
상기 메탈 마스크의 변경에 따라 상기 제1더미트랜지스터 및 상기 제2더미트랜지스터가 2단레벨시프터회로를 형성할 수 있다.
상기 트랜지스터를 형성하는 단계에서, 상기 제1더미트랜지스터로 흘러가는 전류의 양을 제한하는 제1더미제한트랜지스터 및 상기 제2더미트랜지스터로 흘러가는 전류의 양을 제한하는 제2더미제한트랜지스터가 더 형성되고, 상기 배선하는 단계에서, 상기 제1더미제한트랜지스터의 게이트단자와 소스단자, 그리고, 제2더미제한트랜지스터의 게이트단자와 소스단자가 단락되도록 배선될 수 있다.
또 다른 측면에서, 본 실시예는, 입력전압에 따라 온오프되면서 반전노드의 전압을 상기 입력전압과 반전된 파형으로 형성시키는 제1트랜지스터, 및 상기 입력전압과 반전된 파형을 가지는 반전전압에 따라 온오프되면서 출력노드의 전압을 상기 입력전압과 같은 파형으로 형성시키는 제2트랜지스터를 포함하는 레벨시프터회로; 및 트랜지스터들이 2단레벨시프터회로의 형태로 배치되되, 상기 트랜지스터들 중 제1더미트랜지스터 및 제2더미트랜지스터는 게이트단자와 소스단자가 단락되어 있는 더미회로를 포함하는 레벨시프터를 제공한다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 레벨시프터의 설계 변경이 용이해 질 수 있고, 제조에서 간단한 배선 변경만으로 1단 레벨시프터와 2단 레벨시프터를 선택할 수 있게 된다.
도 1은 1단 레벨시프터의 회로 구성도이다.
도 2는 2단 레벨시프터의 회로 구성도이다.
도 3은 더미회로를 포함하는 레벨시프터의 회로 구성도이다.
도 4는 더미회로를 포함하는 레벨시프터의 제조방법의 흐름도이다.
도 5는 트랜지스터를 형성되는 패턴들을 나타내는 도면이다.
도 6a는 2단 레벨시프터를 형성하기 위한 메탈 레이어 패턴들을 나타내는 도면이다.
도 6b는 1단 레벨시프터를 형성하기 위한 메탈 레이어 패턴들을 나타내는 도면이다.
도 1은 1단 레벨시프터의 회로 구성도이다.
도 1을 참조하면, 레벨시프터(100)는 제1구동고전압(VDD1)과 제1제구동저전압(VSS1) 사이에 형성되는 제1경로회로(PT1)와 제2경로회로(PT2)를 포함할 수 있다.
제1경로회로(PT1)의 일측으로는 제1구동고전압(VDD1)이 전기적으로 연결되고 타측으로는 제1구동저전압(VSS1)이 전기적으로 연결되며, 제1구동고전압(VDD1)에서 제1경로회로(PT1)를 거쳐 제1구동저전압(VSS1)으로 전류가 흘러갈 수 있다.
제1경로회로(PT1)는 제1트랜지스터(TR1), 제3트랜지스터(TR3) 및 제5트랜지스터(TR5)를 포함할 수 있다. 그리고, 제1트랜지스터(TR1), 제3트랜지스터(TR3) 및 제5트랜지스터(TR5)는 서로 직렬로 연결될 수 있다.
도 1에는 설명의 편의를 위해 제1트랜지스터(TR1)가 N타입 트랜지스터로 도시되고 있고, 제3트랜지스터(TR3) 및 제5트랜지스터(TR5)가 P타입 트랜지스터로 도시되고 있으나 본 발명이 이로 제한되는 것은 아니다.
제1트랜지스터(TR1)의 게이트단자로 입력전압(VI)이 공급될 수 있다. 그리고, 제1트랜지스터(TR1)는 입력전압(VI)의 전압레벨에 따라 온오프될 수 있다.
제1트랜지스터(TR1)의 소스단자는 제1구동저전압(VSS1)과 연결되고, 드레인단자는 반전노드(NDOB)와 연결될 수 있다. 이러한 구조에 따라 제1트랜지스터(TR1)의 게이트단자로 고전압레벨의 입력전압(VI)이 공급되면 반전노드(NDOB)에는 저전압레벨의 반전출력전압(VOB)이 형성될 수 있다.
제3트랜지스터(TR3)의 게이트단자는 출력노드(NDO)와 연결될 수 있다. 그리고, 제3트랜지스터(TR3)의 소스단자는 제1구동고전압(VDD1)과 전기적으로 연결될 수 있고, 드레인단자는 반전노드(NDOB)와 연결될 수 있다. 후술하겠지만, 출력노드(NDO)에는 입력전압(VI)과 동일한 파형의 출력전압(VO)이 형성될 수 있다. 그리고, 제3트랜지스터(TR3)는 이러한 출력전압(VO)에 따라 온오프될 수 있다. 이러한 구조에 따라 저전압레벨의 입력전압(VI)이 공급되면 반전노드(NDOB)에는 고전압레벨의 반전출력전압(VOB)이 형성될 수 있다.
제5트랜지스터(TR5)는 제1경로회로(PT1)로 흘러가는 전류의 양을 제한할 수 있다.
제5트랜지스터(TR5)의 게이트단자로는 제1바이어스전압(VBIA1)이 공급될 수 있다. 그리고, 제5트랜지스터(TR5)의 소스단자는 제1구동고전압(VDD1)과 연결되고 드레인단자는 제3트랜지스터(TR3)의 소스단자와 연결될 수 있다.
제2경로회로(PT2)의 일측으로는 제1구동고전압(VDD1)이 전기적으로 연결되고 타측으로는 제1구동저전압(VSS1)이 전기적으로 연결되며, 제1구동고전압(VDD1)에서 제2경로회로(PT2)를 거쳐 제1구동저전압(VSS1)으로 전류가 흘러갈 수 있다.
제2경로회로(PT2)는 제2트랜지스터(TR2), 제4트랜지스터(TR4) 및 제6트랜지스터(TR6)를 포함할 수 있다. 그리고, 제2트랜지스터(TR2), 제4트랜지스터(TR4) 및 제6트랜지스터(TR6)는 서로 직렬로 연결될 수 있다.
도 1에는 설명의 편의를 위해 제2트랜지스터(TR2)가 N타입 트랜지스터로 도시되고 있고, 제4트랜지스터(TR4) 및 제6트랜지스터(TR6)가 P타입 트랜지스터로 도시되고 있으나 본 발명이 이로 제한되는 것은 아니다.
제2트랜지스터(TR2)의 게이트단자로 반전전압(VIB)이 공급될 수 있다. 그리고, 제2트랜지스터(TR2)는 반전전압(VIB)의 전압레벨에 따라 온오프될 수 있다.
제2트랜지스터(TR2)의 소스단자는 제1구동저전압(VSS1)과 연결되고, 드레인단자는 출력노드(NDO)와 연결될 수 있다. 이러한 구조에 따라 제2트랜지스터(TR2)의 게이트단자로 고전압레벨의 반전전압(VIB)이 공급되면 출력노드(NDO)에는 저전압레벨의 출력전압(VO)이 형성될 수 있다. 반전전압(VIB)은 입력전압(VI)의 반전된 파형을 가지는 전압이기 때문에, 출력전압(VO)은 입력전압(VI)과 동일한 파형을 가질 수 있다.
제4트랜지스터(TR4)의 게이트단자는 반전노드(NDOB)와 연결될 수 있다. 그리고, 제4트랜지스터(TR4)의 소스단자는 제1구동고전압(VDD1)과 전기적으로 연결될 수 있고, 드레인단자는 출력노드(NDO)와 연결될 수 있다.
전술한 것과 같이, 반전노드(NDOB)에는 반전전압(VIB)과 동일한 파형의 반전출력전압(VOB)이 형성될 수 있다. 그리고, 제4트랜지스터(TR4)는 이러한 반전출력전압(VOB)에 따라 온오프될 수 있다. 이러한 구조에 따라 저전압레벨의 반전전압(VIB)이 공급되면 출력노드(NDO)에는 고전압레벨의 반전전압(VOB)이 형성될 수 있다.
제6트랜지스터(TR6)는 제2경로회로(PT2)로 흘러가는 전류의 양을 제한할 수 있다.
제6트랜지스터(TR6)의 게이트단자로는 제1바이어스전압(VBIA1)이 공급될 수 있다.
그리고, 제6트랜지스터(TR6)의 소스단자는 제1구동고전압(VDD1)과 연결되고 드레인단자는 제4트랜지스터(TR4)의 소스단자와 연결될 수 있다.
도 2는 2단 레벨시프터의 회로 구성도이다.
도 2를 참조하면, 레벨시프터(200)는 1단회로(210) 및 2단회로(220) 등을 포함할 수 있다.
1단회로(210)는 제1경로회로(PT1) 및 제2경로회로(PT2)를 포함할 수 있다. 1단회로(210)의 회로 구성은 도 1에서 설명한 1단 레벨시프터(도 1의 100 참조)와 동일할 수 있다. 이에 따라, 1단회로(210)에 대한 자세한 설명은 생략된다.
도 1에 도시된 1단 레벨시프터(도 1의 100 참조)와 1단회로(210)의 차이는 구동고전압으로 제2구동고전압(VDD2)이 입력되고 구동저전압으로 제2구동저전압(VSS2)이 입력되고, 제5트랜지스터(TR5)와 제6트랜지스터(TR6)로 제2바이어스전압(VBIA2)이 입력된다는 것이다.
그리고, 1단회로(210)의 출력이 2단회로(220)의 입력으로 연결된다는 것이 1단회로(210)와 도 1에 도시된 1단 레벨시프터(도 1의 100 참조)의 차이이다. 이러한 차이를 나타내기 위해, 도 1에 도시된 1단 레벨시프터(도 1의 100 참조)의 출력노드는 1단회로(210)에서 제1출력노드(NDO1)로 호칭되고, 반전노드는 제1반전노드(NDOB1)로 호칭된다.
2단회로(210)는 제3경로회로(PT3) 및 제4경로회로(PT4)를 포함할 수 있다.
제3경로회로(PT3)의 일측으로는 제2구동고전압(VDD2)이 전기적으로 연결되고 타측으로는 제2구동저전압(VSS2)이 전기적으로 연결되며, 제2구동고전압(VDD2)에서 제3경로회로(PT3)를 거쳐 제2구동저전압(VSS2)으로 전류가 흘러갈 수 있다.
제3경로회로(PT3)는 제7트랜지스터(TR7), 제9트랜지스터(TR9) 및 제11트랜지스터(TR11)를 포함할 수 있다. 그리고, 제7트랜지스터(TR7), 제9트랜지스터(TR9) 및 제11트랜지스터(TR11)는 서로 직렬로 연결될 수 있다.
도 2에는 설명의 편의를 위해 제7트랜지스터(TR7)가 P타입 트랜지스터로 도시되고 있고, 제9트랜지스터(TR9) 및 제11트랜지스터(TR11)가 N타입 트랜지스터로 도시되고 있으나 본 발명이 이로 제한되는 것은 아니다.
제7트랜지스터(TR7)의 게이트단자는 1단회로(210)의 제1출력노드(NDO1)와 연결될 수 있다. 그리고, 제7트랜지스터(TR7)는 제1출력노드(NDO1)의 전압레벨에 따라 온오프될 수 있다.
제7트랜지스터(TR7)의 소스단자는 제2구동고전압(VDD2)과 연결되고, 드레인단자는 제2반전노드(NDOB2)와 연결될 수 있다. 이러한 구조에 따라 제7트랜지스터(TR7)의 게이트단자로 저전압레벨의 전압이 공급되면 제2반전노드(NDOB2)에는 고전압레벨의 반전출력전압(VOB)이 형성될 수 있다.
제9트랜지스터(TR9)의 게이트단자는 제2출력노드(NDO2)와 연결될 수 있다. 그리고, 제9트랜지스터(TR9)의 소스단자는 제2구동저전압(VSS2)과 전기적으로 연결될 수 있고, 드레인단자는 제2반전노드(NDOB2)와 연결될 수 있다. 후술하겠지만, 제2출력노드(NDO2)에는 입력전압(VI)과 동일한 파형의 출력전압(VO)이 형성될 수 있다. 그리고, 제9트랜지스터(TR9)는 이러한 출력전압(VO)에 따라 온오프될 수 있다. 이러한 구조에 따라 고전압레벨의 입력전압(VI)이 공급되면 제2반전노드(NDOB2)에는 저전압레벨의 반전출력전압(VOB)이 형성될 수 있다.
제11트랜지스터(TR11)는 제3경로회로(PT3)로 흘러가는 전류의 양을 제한할 수 있다.
제11트랜지스터(TR11)의 게이트단자로는 제3바이어스전압(VBIA3)이 공급될 수 있다. 그리고, 제11트랜지스터(TR11)의 소스단자는 제2구동저전압(VSS2)과 연결되고 드레인단자는 제9트랜지스터(TR9)의 소스단자와 연결될 수 있다.
제4경로회로(PT4)의 일측으로는 제2구동고전압(VDD2)이 전기적으로 연결되고 타측으로는 제2구동저전압(VSS2)이 전기적으로 연결되며, 제2구동고전압(VDD2)에서 제4경로회로(PT4)를 거쳐 제2구동저전압(VSS2)으로 전류가 흘러갈 수 있다.
제4경로회로(PT4)는 제8트랜지스터(TR8), 제10트랜지스터(TR10) 및 제12트랜지스터(TR12)를 포함할 수 있다. 그리고, 제8트랜지스터(TR8), 제10트랜지스터(TR10) 및 제12트랜지스터(TR12)는 서로 직렬로 연결될 수 있다.
도 2에는 설명의 편의를 위해 제8트랜지스터(TR8)가 P타입 트랜지스터로 도시되고 있고, 제10트랜지스터(TR10) 및 제12트랜지스터(TR12)가 N타입 트랜지스터로 도시되고 있으나 본 발명이 이로 제한되는 것은 아니다.
제8트랜지스터(TR8)의 게이트단자는 1단회로(210)의 제1반전노드(NDOB1)와 연결될 수 있다. 그리고, 제8트랜지스터(TR8)는 제1반전노드(NDOB1)의 전압레벨에 따라 온오프될 수 있다.
제8트랜지스터(TR8)의 소스단자는 제2구동고전압(VDD2)과 연결되고, 드레인단자는 제2출력노드(NDO2)와 연결될 수 있다. 이러한 구조에 따라 제8트랜지스터(TR8)의 게이트단자로 저전압레벨의 전압이 공급되면 제2출력노드(NDO2)에는 고전압레벨의 출력전압(VO)이 형성될 수 있다.
제10트랜지스터(TR10)의 게이트단자는 제2반전노드(NDOB2)와 연결될 수 있다. 그리고, 제10트랜지스터(TR10)의 소스단자는 제2구동저전압(VSS2)과 전기적으로 연결될 수 있고, 드레인단자는 제2출력노드(NDO2)와 연결될 수 있다.
전술한 것과 같이, 제2반전노드(NDOB2)에는 반전전압(VIB)과 동일한 파형의 반전출력전압(VOB)이 형성될 수 있다. 그리고, 제10트랜지스터(TR10)는 이러한 반전출력전압(VOB)에 따라 온오프될 수 있다. 이러한 구조에 따라 고전압레벨의 반전전압(VIB)이 공급되면 제2출력노드(NDO2)에는 저전압레벨의 반전전압(VOB)이 형성될 수 있다.
제12트랜지스터(TR12)는 제4경로회로(PT4)로 흘러가는 전류의 양을 제한할 수 있다.
제12트랜지스터(TR12)의 게이트단자로는 제3바이어스전압(VBIA3)이 공급될 수 있다.
그리고, 제12트랜지스터(TR12)의 소스단자는 제2구동저전압(VSS2)과 연결되고 드레인단자는 제10트랜지스터(TR10)의 소스단자와 연결될 수 있다.
도 3은 더미회로를 포함하는 레벨시프터의 회로 구성도이다.
도 3을 참조하면, 레벨시프터(300)는 레벨시프터회로(310) 및 더미회로(320)를 포함할 수 있다.
레벨시프터회로(310)는 입력전압(VI)에 따라 온오프되면서 반전노드(NDOB)의 전압을 입력전압(VI)과 반전된 파형으로 형성시키는 제1트랜지스터(TR1), 및 입력전압(VI)과 반전된 파형을 가지는 반전전압(VIB)에 따라 온오프되면서 출력노드(NDO)의 전압을 입력전압(VI)과 같은 파형으로 형성시키는 제2트랜지스터(TR2)를 포함할 수 있다.
레벨시프터회로(310)는 도 1에 도시된 레벨시프터(도 1의 100 참조)와 동일한 회로 구성을 가질 수 있다.
이에 따라, 레벨시프터회로(310)에 대한 자세한 설명은 생략된다.
더미회로(320)는 제1단락배선(LN1)에 의해 게이트단자와 소스단자가 단락되는 제1더미트랜지스터(DTR1), 및 제2단락배선(LN2)에 의해 게이트단자와 소스단자가 단락되는 제2더미트랜지스터(DTR2)를 포함하고, 제1단락배선(LN1) 및 제2단락배선(LN2)이 제거되면 2단레벨시프터회로(도 2에서의 2단회로)로 동작할 수 있다.
더미회로(320)는 제3경로회로(PT3) 및 제4경로회로(PT4)를 포함할 수 있다.
제3경로회로(PT3)는 제1구동고전압(VDD1)과 제1구동저전압(VSS1) 사이에서 직렬로 배치되는 제1더미트랜지스터(DTR1), 제3더미트랜지스터(DTR3) 및 제5더미트랜지스터(DTR5)를 포함할 수 있다.
그리고, 제4경로회로(PT4)는 제1구동고전압(VDD1)과 제1구동저전압(VSS1) 사이에서 직렬로 배치되는 제2더미트랜지스터(DTR2), 제4더미트랜지스터(DTR4) 및 제6더미트랜지스터(DTR6)를 포함할 수 있다.
제1더미트랜지스터(DTR1)의 드레인단자는 제4더미트랜지스터(DTR4)의 게이트단자와 전기적으로 연결되고, 제2더미트랜지스터(DTR2)의 드레인단자는 제3더미트랜지스터(DTR3)의 게이트단자와 전기적으로 연결될 수 있다.
그리고, 제5더미트랜지스터(DTR5)는 제1더미트랜지스터(DTR1)와 제3더미트랜지스터(DTR3)로 흘러가는 전류의 양을 제한하도록 배치될 수 있다.
그리고, 제6더미트랜지스터(DTR6)는 제2더미트랜지스터(DTR2)와 제4더미트랜지스터(DTR4)로 흘러가는 전류의 양을 제한하도록 배치될 수 있다.
더미회로(320)는 도 2에 도시된 2단회로(도 2의 220 참조)와 동일한 트랜지스터들을 포함할 수 있으며, 배선에서 차이가 있을 수 있다.
도 2와 도 3을 대비할 때, 제1더미트랜지스터(DTR1)는 제7트랜지스터(TR7)에 대응되고, 제2더미트랜지스터(DTR2)는 제8트랜지스터(TR8)에 대응되고, 제3더미트랜지스터(DTR3)는 제9트랜지스터(TR9)에 대응되고, 제4더미트랜지스터(DTR4)는 제10트랜지스터(TR10)에 대응되고, 제5더미트랜지스터(DTR5)는 제11트랜지스터(TR11)에 대응되고, 제6더미트랜지스터(DTR6)는 제12트랜지스터(TR12)에 대응될 수 있다.
레벨시프터(300)가 1단 레벨시프터로 동작할 때, 더미회로(320)는 전류가 흐르지 않도록 배선처리될 수 있다. 예를 들어, 제1더미트랜지스터(DTR1)의 게이트단자와 소스단자는 제1단락배선(LN1)에 의해 단락될 수 있다. 그리고, 제2더미트랜지스터(DTR2)의 게이트단자와 소스단자는 제2단락배선(LN2)에 의해 단락될 수 있다. 그리고, 제5더미트랜지스터(DTR5)와 제6더미트랜지스터(DTR6)의 게이트단자와 소스단자는 제3단락배선(LN3)에 의해 단락될 수 있다.
레벨시프터(300)는 2단 레벨시프터로 설계 변경될 수 있다. 레벨시프터(300)가 2단 레벨시프터로 설계 변경되기 위해서는 배선이 도 2와 같이 변경되어야한다.
예를 들어, 더미회로(320)가 2단레벨시프터회로로 동작할 때, 레벨시프터회로(310)의 출력노드(NDO)는 제1더미트랜지스터(DTR1)의 게이트단자와 전기적으로 연결되고, 반전노드(NDOB)는 제2더미트랜지스터(DTR2)의 게이트단자와 전기적으로 연결될 수 있다.
그리고, 제1단락배선(LN1), 제2단락배선(LN2) 및 제3단락배선(LN3)은 제거될 수 있다.
도 4는 더미회로를 포함하는 레벨시프터의 제조방법의 흐름도이다.
도 4를 참조하면, 레벨시프터의 기판을 제공하기 위한 웨이퍼 공정이 수행될 수 있다(S400).
그리고, 트랜지스터 마스크가 배치되고(S402), 트랜지스터 마스크에 따라 트랜지스터들이 형성될 수 있다(S404). 이때, 트랜지스터 마스크는 복수의 마스크로 구성될 수 있고, 각각의 마스크에 따라 트랜지스터들의 일부 구성들이 형성될 수 있다.
그리고, 메탈 마스크가 배치되고(S406), 메탈 마스크에 따라 메탈 레이어가 형성될 수 있다(S406).
메탈 레이어에는 배선들이 포함될 수 있다. 제조자 혹은 설계자는 메탈 마스크를 변경하여 배선들을 다르게 형성할 수 있다. 그리고, 제조자 혹은 설계자는 두 종류의 메탈 마스크를 이용하여 1단 레벨시프터를 제조하거나 2단 레벨시프터를 제조할 수 있다.
1단 레벨시프터를 제조하는 경우, 메탈 레이어 형성 단계에서(S408), 제1트랜지스터가 입력전압에 따라 온오프되면서 반전노드의 전압을 입력전압과 반전된 파형으로 형성시키도록 배선되고, 제2트랜지스터가 입력전압과 반전된 파형을 가지는 반전전압에 따라 온오프되면서 출력노드의 전압을 입력전압과 같은 파형으로 형성시키도록 배선되고, 제1더미트랜지스터의 게이트단자와 소스단자가 단락되도록 배선되고, 제2더미트랜지스터의 게이트단자와 소스단자가 단락되도록 배선될 수 있다.
그리고, 제5더미트랜지스터의 게이트단자와 소스단자, 그리고, 제6더미트랜지스터의 게이트단자와 소스단자가 단락되도록 배선될 수 있다.
메탈 레이어가 절연되도록 메탈 레이어 상에 패시베이션 레이어가 형성될 수 있다(S410). 그리고, 패시베이션 레이어를 관통하여 출력노드 및 반전노드가 노출될 수 있다.
도 5는 트랜지스터를 형성되는 패턴들을 나타내는 도면이고, 도 6a는 2단 레벨시프터를 형성하기 위한 메탈 레이어 패턴들을 나타내는 도면이고, 도 6b는 1단 레벨시프터를 형성하기 위한 메탈 레이어 패턴들을 나타내는 도면이다.
도 5, 도 6a 및 도 6b를 참조하면, 1단 레벨시프터를 형성하거나 2단 레벨시프터를 형성하는 경우에 모두 도 5와 같이 공통적으로 트랜지스터들(TR1~TR6, DTR1~DTR6)을 형성할 수 있다.
이후에, 2단 레벨시프터를 형성하고자 하는 경우, 제조자는 도 6a와 같이 메탈 레이어 패턴들을 형성할 수 있다. 이렇게 해서 제조되는 레벨시프터는 2단 레벨시프터가 될 수 있다.
도 5와 같이 트랜지스터들(TR1~TR6, DTR1~DTR6)을 형성한 이후에, 1단 레벨시프터를 형성하고자 하는 경우, 제조자는 도 6b와 같이 메탈 레이어 패턴들을 형성할 수 있다. 이렇게 해서 제조되는 레벨시프터는 1단 레벨시프터가 될 수 있다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 레벨시프터의 설계 변경이 용이해 질 수 있고, 제조에서 간단한 배선 변경만으로 1단 레벨시프터와 2단 레벨시프터를 선택할 수 있게 된다.

Claims (15)

  1. 제1트랜지스터 및 제3트랜지스터가 구동고전압과 구동저전압 사이에서 직렬로 배치되는 제1경로회로;
    제2트랜지스터 및 제4트랜지스터가 상기 구동고전압과 상기 구동저전압 사이에서 직렬로 배치되는 제2경로회로;
    제1더미트랜지스터 및 제3더미트랜지스터가 상기 구동고전압과 상기 구동저전압 사이에서 직렬로 배치되는 제3경로회로; 및
    제2더미트랜지스터 및 제4더미트랜지스터가 상기 구동고전압과 상기 구동저전압 사이에서 직렬로 배치되는 제4경로회로를 포함하고,
    상기 제1트랜지스터의 게이트단자로 입력전압이 입력되고, 상기 제2트랜지스터의 게이트단자로 상기 입력전압과 반전된 파형을 가지는 반전전압이 입력되고, 상기 제1트랜지스터의 드레인단자는 출력노드와 전기적으로 연결되고, 상기 제2트랜지스터의 드레인단자는 반전노드와 전기적으로 연결되고, 상기 출력노드는 상기 제4트랜지스터의 게이트단자와 전기적으로 연결되고, 상기 반전노드는 상기 제3트랜지스터의 게이트단자와 전기적으로 연결되고,
    상기 제1더미트랜지스터는 제1단락배선에 의해 게이트단자와 소스단자가 단락되고, 상기 제2더미트랜지스터는 제2단락배선에 의해 게이트단자와 소스단자가 단락되는 레벨시프터.
  2. 제1항에 있어서,
    상기 제1경로회로는 상기 제1트랜지스터와 상기 제3트랜지스터로 흘러가는 전류의 양을 제한하는 제5트랜지스터를 더 포함하고,
    상기 제2경로회로는 상기 제2트랜지스터와 상기 제4트랜지스터로 흘러가는 전류의 양을 제한하는 제6트랜지스터를 더 포함하는 레벨시프터.
  3. 제1항에 있어서,
    상기 제1더미트랜지스터의 드레인단자는 상기 제4더미트랜지스터의 게이트단자와 전기적으로 연결되고, 상기 제2더미트랜지스터의 드레인단자는 상기 제3더미트랜지스터의 게이트단자와 전기적으로 연결되는 레벨시프터.
  4. 제3항에 있어서,
    상기 제3경로회로는 상기 제1더미트랜지스터와 상기 제3더미트랜지스터로 흘러가는 전류의 양을 제한하는 제5더미트랜지스터를 더 포함하고,
    상기 제4경로회로는 상기 제2더미트랜지스터와 상기 제4더미트랜지스터로 흘러가는 전류의 양을 제한하는 제6더미트랜지스터를 더 포함하는 레벨시프터.
  5. 제4항에 있어서,
    상기 제5더미트랜지스터 및 상기 제6더미트랜지스터의 게이트단자와 소스단자는 단락되는 레벨시프터.
  6. 트랜지스터 마스크를 배치하는 단계;
    상기 트랜지스터 마스크에 따라 제1트랜지스터, 제2트랜지스터, 제1더미트랜지스터 및 제2더미트랜지스터를 형성하는 단계;
    메탈 마스크를 배치하는 단계;
    상기 메탈 마스크를 이용하여 상기 제1트랜지스터가 입력전압에 따라 온오프되면서 반전노드의 전압을 상기 입력전압과 반전된 파형으로 형성시키도록 배선하고, 상기 제2트랜지스터가 상기 입력전압과 반전된 파형을 가지는 반전전압에 따라 온오프되면서 출력노드의 전압을 상기 입력전압과 같은 파형으로 형성시키도록 배선하고, 상기 제1더미트랜지스터의 게이트단자와 소스단자가 단락되도록 배선하고, 상기 제2더미트랜지스터의 게이트단자와 소스단자가 단락되도록 배선하는 단계
    를 포함하는 레벨시프터 제조방법.
  7. 제6항에 있어서,
    상기 배선하는 단계 이후에,
    패시베이션 레이어를 형성하고, 상기 패시베이션 레이어를 관통하여 상기 출력노드 및 상기 반전노드를 노출시키는 단계를 더 포함하는 레벨시프터 제조방법.
  8. 제6항에 있어서,
    상기 메탈 마스크의 변경에 따라 상기 제1더미트랜지스터 및 상기 제2더미트랜지스터가 2단레벨시프터회로를 형성할 수 있는 레벨시프터 제조방법.
  9. 제6항에 있어서,
    상기 트랜지스터를 형성하는 단계에서,
    상기 제1더미트랜지스터로 흘러가는 전류의 양을 제한하는 제1더미제한트랜지스터 및 상기 제2더미트랜지스터로 흘러가는 전류의 양을 제한하는 제2더미제한트랜지스터가 더 형성되고,
    상기 배선하는 단계에서,
    상기 제1더미제한트랜지스터의 게이트단자와 소스단자, 그리고, 제2더미제한트랜지스터의 게이트단자와 소스단자가 단락되도록 배선되는 레벨시프터 제조방법.
  10. 입력전압에 따라 온오프되면서 반전노드의 전압을 상기 입력전압과 반전된 파형으로 형성시키는 제1트랜지스터, 및 상기 입력전압과 반전된 파형을 가지는 반전전압에 따라 온오프되면서 출력노드의 전압을 상기 입력전압과 같은 파형으로 형성시키는 제2트랜지스터를 포함하는 레벨시프터회로; 및
    트랜지스터들이 2단레벨시프터회로의 형태로 배치되되, 상기 트랜지스터들 중 제1더미트랜지스터 및 제2더미트랜지스터는 게이트단자와 소스단자가 단락되어 있는 더미회로
    를 포함하는 레벨시프터.
  11. 제10항에 있어서,
    상기 더미회로가 상기 2단레벨시프터회로로 동작할 때,
    상기 출력노드는 상기 제1더미트랜지스터의 게이트단자와 전기적으로 연결되고, 상기 반전노드는 상기 제2더미트랜지스터의 게이트단자와 전기적으로 연결되는 레벨시스터.
  12. 제11항에 있어서,
    상기 더미회로가 상기 2단레벨시프터회로로 동작할 때,
    상기 제2더미트랜지스터의 드레인단자의 전압에 따라 출력전압이 결정되고, 상기 제1더미트랜지스터의 드레인단자의 전압에 따라 반전출력전압이 결정되는 레벨시프터.
  13. 제10항에 있어서,
    상기 더미회로는,
    상기 제1더미트랜지스터로 흘러가는 전류의 양을 제한하는 제1더미제한트랜지스터 및 상기 제2더미트랜지스터로 흘러가는 전류의 양을 제한하는 제2더미제한트랜지스터를 더 포함하는 레벨시프터.
  14. 제13항에 있어서,
    상기 제1더미제한트랜지스터의 게이트단자와 소스단자, 그리고, 제2더미제한트랜지스터의 게이트단자와 소스단자는 제3단락배선에 의해 단락되는 레벨시프터.
  15. 제10항에 있어서,
    상기 제1트랜지스터와 상기 제1더미트랜지스터는 서로 다른 타입의 트랜지스터이고, 상기 제2트랜지스터와 상기 제2더미트랜지스터는 서로 다른 타입의 트랜지스터인 레벨시프터.
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