KR101144024B1 - 전압 레벨 시프트 회로 및 반도체 집적 회로 - Google Patents
전압 레벨 시프트 회로 및 반도체 집적 회로 Download PDFInfo
- Publication number
- KR101144024B1 KR101144024B1 KR1020070010171A KR20070010171A KR101144024B1 KR 101144024 B1 KR101144024 B1 KR 101144024B1 KR 1020070010171 A KR1020070010171 A KR 1020070010171A KR 20070010171 A KR20070010171 A KR 20070010171A KR 101144024 B1 KR101144024 B1 KR 101144024B1
- Authority
- KR
- South Korea
- Prior art keywords
- terminal
- circuit
- voltage
- mos transistor
- channel
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
과제
차동 증폭 회로의 입력에 접속되고, 신호의 입력 전압 범위를 넓히는 전압 레벨 시프트 회로에 있어서, 전압 레벨 시프트 회로의 출력 신호가 전원 전압 변동의 영향을 받지 않도록 한다.
해결 수단
P 채널 인헨스먼트형 트랜지스터 (M1) 및 N 채널 디플레션형 트랜지스터 (M3) 로 구성되는 제 1 전압 레벨 시프트 회로와, P 채널 인헨스먼트형 트랜지스터 (M2) 및 N 채널 디플레션형 트랜지스터 (M4) 로 구성되는 제 2 전압 레벨 시프트 회로를 설치하고, 제 1 전압 레벨 시프트 회로에 대하여 직렬로 N 채널 디플레션형 트랜지스터 (M5) 를 이용한 캐스코드 회로를 접속시키고, 제 2 전압 레벨 시프트 회로에 대하여 직렬로 N 채널 디플레션형 트랜지스터 (M6) 를 이용한 캐스코드 회로를 접속시키고, 각 캐스코드 회로의 바이어스 전압을 상보 (相補) 적으로 제어하는 수단을 설치한다.
전압 레벨 시프트 회로, 반도체 집적 회로,
Description
도 1 은 본 발명의 전압 레벨 시프트 회로의 제 1 실시 형태를 나타내는 도면.
도 2 는 본 발명의 전압 레벨 시프트 회로의 제 2 실시 형태를 나타내는 도면.
도 3 은 트랜지스터 (M5, M6) 의 드레인-소스간 전압과 드레인 전류의 관계를 나타내는 도면.
도 4 는 본 발명에 있어서의 트랜지스터 (M5, M6) 의 드레인-소스간 전압과 드레인 전류의 관계를 나타내는 도면.
도 5 는 본 발명의 전압 레벨 시프트 회로의 제 3 실시 형태를 나타내는 도면.
도 6a 및 6b 는 전압 레벨 시프트 회로의 사용예를 나타내는 도면.
도 7 은 종래 기술의 소스 폴로워 회로의 예를 나타내는 도면.
부호의 설명
M1, M2, M7, M8 … P 채널 인헨스먼트형 MOS 트랜지스터
M3, M4, M5, M6, M26 … N 채널 디플레션형 MOS 트랜지스터
M9, M10, M11 … N 채널 인헨스먼트형 MOS 트랜지스터
M20 … 정전류원
M21, M22, M23 … P 채널 인헨스먼트형 MOS 트랜지스터
M24, M25, M31, M32 … P 채널 인헨스먼트형 MOS 트랜지스터
14 … 바이어스 전압원
100 … 전압 레벨 시프트 회로
101 … 차동 증폭 회로
102 (In1) … 제 1 전압 레벨 시프트 회로의 신호 입력 단자
103 (Out1) … 제 1 전압 레벨 시프트 회로의 신호 출력 단자
104 (B1) … 제 1 전압 레벨 시프트 회로의 바이어스 전압 출력 단자
105 (In2) … 제 2 전압 레벨 시프트 회로의 신호 입력 단자
106 (Out2) … 제 2 전압 레벨 시프트 회로의 신호 출력 단자
107 (B2) … 제 2 전압 레벨 시프트 회로의 바이어스 전압 출력 단자
[특허 문헌 1] 일본 공개특허공보 평 05-22054 호
[특허 문헌 2] 일본 공개특허공보 2003-295957 호
[비특허 문헌 1] Behzad Razavi 저, 「아날로그 CM0S 집적 회로의 설계」, 마루젠 주식회사, 2003 년 3 월 30 일 발행, p.82-91
본 발명은 전압 레벨 시프트 회로 및, 그 전압 레벨 시프트 회로를 이용한 차동 증폭 회로를 포함하는 반도체 집적 회로에 관한 것이며, 특히, 상대 정밀도 및 전원 변동 제거율을 향상시킨 전압 레벨 시프트 회로, 및 그 전압 레벨 시프트 회로를 사용한 반도체 집적 회로에 관한 것이다.
차동 증폭 회로 등의 입력단에 전압 레벨 시프트 회로를 부가하여, 차동 증폭 회로의 입력 전압 범위를 넓히는 수법은 종래부터 널리 이용되고 있다 (예를 들어 특허 문헌 1 참조).
이러한 전압 레벨 시프트 회로는 예를 들어, 도 6a 에 나타내는 정전압 회로에 있어서, 에러 앰프 (차동 증폭 회로;101) 의 입력측에 삽입되고, 에러 앰프 (차동 증폭 회로;101) 의 입력 전압 범위를 넓히는 전압 레벨 시프트 회로 (100) 로서 사용되는 경우가 있다. 이러한 정전압 회로에 있어서, 출력 DCout 으로서 낮은 전압 (예를 들어, 315mV 등) 을 출력하려고 하는 경우에는, 전력 출력용의 파워 MOS 트랜지스터 (31) 에 접속된 분압 저항 (R1, R2) 의 개수를 줄이기 위해서, 전압 피드백 신호 (VFB) 에 의해 가능한 한 낮은 전압을 감시하여, 기준 전압 회로 (30) 로부터 출력되는 기준 전압 (Vref) 도 315 mV 로 하는 것이 바람직하다.
그러나, 에러 앰프 (101) 는, 도 6b 에 나타내는 바와 같은 MOS 트랜지스터를 사용한 차동 증폭 회로가 사용되는 경우가 많다. 이 차동 증폭 회로 (에러 앰프;101) 에 있어서는, N 채널 인헨스먼트형 MOS 트랜지스터 (M11) 의 Vds (드레인-소스간 전압) 는 200mV 정도이고, 또, N 채널 인헨스먼트형 MOS 트랜지스터 (M9) 의 Ggs (게이트-소스간 전압) 는 400mV 정도이며, 차동 증폭 회로의 입력 단 자 (IN+, IN-) 에는 600mV 이상의 입력 신호가 필요해진다. 따라서, 기준 전압 (Vref) (315mV 정도의 신호) 이나 전압 피드백 신호 (VFB) 를 전압 레벨 시프트 회로 (100) 로부터 직류 전위를 레벨 시프트하여, 600mV 이상의 신호로서 차동 증폭 회로 (에러 앰프;101) 에 입력할 필요가 있다.
이와 같이, 전압 레벨 시프트 회로에 의해, 입력 신호의 직류 전위를 정 (正) 의 방향으로 레벨 시프트하는 경우에는, 정전류 회로를 부하로 하는 P 채널 인헨스먼트형 M0S 트랜지스터를 이용한 소스 폴로워 회로를 이용하는 경우가 있다. 예를 들어, 도 7 에 종래 기술의 소스 폴로워 회로의 예를 나타낸다 (비특허 문헌 1 참조).
이 종래 기술의 소스 폴로워 회로는, P 채널 인헨스먼트형 트랜지스터 (M31) 의 부하로서, 전원 전압 기준으로 일정 전압을 출력하는 바이어스 전압원 (14) 과 P 채널 인헨스먼트형 MOS 트랜지스터 (M32) 로 구성된 정전류원을 이용하고 있다. 이 때 입력 전압의 직류 전위 Vi 와 출력 전압의 직류 전위 Vo 의 관계는, 정전류원에 의해 공급되는 전류를 Ⅰ 로 하면,
Vo = Vi + VTP + (I/K)1/2????? (1),
이 된다. 여기서, VTP 및 K 는 소스 폴로워로서 동작하는 P 채널 인헨스먼트형 트랜지스터 (M31) 의 임계 전압 및 컨덕턴스 계수이다.
또한, 종래 기술의 기준 전압 회로 및 전자 기기가 있다 (특허 문헌 2 참조). 그러나, 이 종래 기술의 기준 전압 회로에서는 기준 전압 회로에 가해지는 전압의 차이를 감소시켜, 각각의 출력 전압의 차를 작게 하는 것을 목적으로 하고 있으며, 상술한 전압 레벨 시프트 회로 (소스 폴로워 회로) 에 관한 것은 아니다
차동 증폭 회로의 입력에 도 7 에서 나타내는 전압 레벨 시프트 회로를 이용하는 경우, 적어도 2 개의 동등한 특성을 갖는 전압 레벨 시프트 회로가 필요해진다. 그러나, 동일 특성을 갖는 복수의 전압 레벨 시프트 회로를 구성하려고 하는 경우, 제조상의 정밀도에 의해 각각의 전압 레벨 시프트 회로의 입출력 전위차를 동일하게 유지하는 것이 어렵다는 문제점을 갖는다.
또, 도 7 에서 나타내는 전압 레벨 시프트 회로에서는, 전원 전압의 변동에 의해 정전류를 공급하는 트랜지스터 (M32) 의 소스-드레인간 전압이 변동하기 때문에, 채널 길이 변조 효과에 의해 전원 변동 제거비가 악화되어 버린다는 문제를 갖는다.
또한 도 7 에서 나타내는 전압 레벨 시프트 회로의 경우, 전원 전압측의 변동을 부하로서 이용한 P 채널 인헨스먼트형 트랜지스터 (M32) 의 기판과 드레인 단자간의 기생 용량을 통하여, 출력 단자에 나타나기 때문에, 저주파수 (<1kHz) 에 있어서의 전원 변동 제거비가 나쁘다는 문제점을 갖는다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 그 목적은 복수의 전압 레벨 시프트 회로가 필요한 경우에, 각각의 전압 레벨 시프트 회로의 입출력 전위차를 동일하게 유지할 수 있고, 전원 변동 제거비를 높일 수 있는 전압 레벨 시프트 회로, 및 그 전압 레벨 시프트 회로를 이용한 반도체 집적 회로를 제공 하는 것에 있다.
과제를 해결하기 위한 수단
본 발명은 상기 과제를 해결하기 위해서 이루어진 것이며, 본 발명의 전압 레벨 시프트 회로는 입력 신호의 직류 전압을 레벨 시프트로서 출력하는 적어도 2 쌍의 소스 폴로워 회로와, 상기 소스 폴로워 회로의 각각과 전원 사이에 접속되고 그 소스 폴로워 회로에 전원 전압을 바이어스한 전압을 인가하는 캐스코드 회로와, 상기 캐스코드 회로의 바이어스 전압을 그 캐스코드 회로와 직렬로 접속되어 있지 않은 소스 폴로워 회로로부터의 바이어스 전압 신호에 의해 제어하는 수단과, 상기 소스 폴로워 회로에 의해 레벨 시프트된 신호를 차동 증폭 회로의 입력 신호로서 출력하는 수단을 구비하는 것을 특징으로 한다.
이러한 구성에 의해, 전압 레벨 시프트 회로를 소스 폴로워 회로로 구성하고, 또, 각각의 소스 폴로워 회로에는 캐스코드 회로를 부가한다. 그리고, 캐스코드 회로의 바이어스 전압을, 그 캐스코드 회로와 직렬로 접속되어 있지 않은 소스 폴로워 회로로부터의 바이어스 전압 신호에 의해 제어한다.
이로써, 차동 증폭 회로의 입력에 전압 레벨 시프트 회로를 사용하는 경우에, 각각의 전압 레벨 시프트 회로에 있어서의 입출력 전위차를 고정밀도로 동일하게 유지할 수 있고 또, 소스 폴로워 회로에 있어서의 전원 변동 제거비를 높일 수 있다.
또, 본 발명의 전압 레벨 시프트 회로는, 상기 소스 폴로워 회로는, P 채널 인헨스먼트형 M0S 트랜지스터 및 상기 P 채널 인헨스먼트형 M0S 트랜지스터에 직렬로 접속되고 그 P 채널 인헨스먼트형 MOS 트랜지스터의 정전류 부하가 되는 N 채널 디플레션형 M0S 트랜지스터로 구성되며, 또한 P 형 기판 상에 형성된 것을 특징으로 한다.
이러한 구성에 의해, P 채널 인헨스먼트형 MOS 트랜지스터 및 N 채널 디플레션형 M0S 트랜지스터 (정전류 부하) 를 P 형 기판 상에 형성하여, 소스 폴로워 회로를 구성한다.
이로써, P 채널 인헨스먼트형 MOS 트랜지스터 및 N 채널 디플레션형 M0S 트랜지스터를 사용한 소스 폴로워 회로를 P 형 기판 상에 용이하게 구성할 수 있다.
또, 본 발명의 전압 레벨 시프트 회로는, 상기 캐스코드 회로는 적어도 1 개 이상의 N 채널 디플레션형 M0S 트랜지스터에 의해 구성된 것을 특징으로 한다.
이러한 구성에 의해, 캐스코드 회로를 N 채널 디플레션형 MOS 트랜지스터를 이용하여 용이하게 구성할 수 있다.
또, 본 발명의 전압 레벨 시프트 회로는 제 1 전압 신호 입력 단자 (In1), 제 1 전압 신호 출력 단자 (Out1), 및 제 1 바이어스 전압 출력 단자 (B1) 를 구비한 제 1 소스 폴로워 회로와, 제 2 전압 신호 입력 단자 (In2), 제 2 전압 신호 출력 단자 (Out2) 및 제 2 바이어스 전압 출력 단자 (B2) 를 구비한 제 2 소스 폴로워 회로와, 상기 제 1 소스 폴로워 회로에 직렬로 접속된 제 1 캐스코드 회로와, 상기 제 2 소스 폴로워 회로에 직렬로 접속된 제 2 캐스코드 회로와, 상기 제 1 바이어스 전압 출력 단자 (B1) 로부터 출력되는 전압을 기초로 상기 제 2 캐스코드 회로의 바이어스 전압을 제어하는 수단과, 상기 제 2 바이어스 전압 출력 단자 (B2) 로부터 출력되는 전압을 기초로 상기 제 1 캐스코드 회로의 바이어스 전압을 제어하는 수단을 구비하는 것을 특징으로 한다.
이러한 구성에 의해, 제 1 소스 폴로워 회로에 접속된 제 1 캐스코드 회로의 바이어스 전압은 제 2 소스 폴로워 회로에 접속된 제 2 캐스코드 회로의 바이어스 전압을 기초로 제어한다. 또, 제 2 소스 폴로워 회로에 접속된 제 2 캐스코드 회로의 바이어스 전압은, 제 1 소스 폴로워 회로에 접속된 제 1 캐스코드 회로의 바이어스 전압을 기초로 제어한다. 즉, 제 1 캐스코드 회로의 바이어스 전압과 제 2 캐스코드 회로의 바이어스 전압이 동일해지도록 상보적으로 제어한다.
이로써, 차동 증폭 회로의 입력에 전압 레벨 시프트 회로를 사용하는 경우에, 각각의 전압 레벨 시프트 회로에 있어서의 입출력 전위차를 고정밀도로 동일하게 유지할 수 있고, 또, 소스 폴로워 회로에 있어서의 전원 변동 제거비를 높일 수 있다.
또, 본 발명의 전압 레벨 시프트 회로는 게이트 단자를 제 1 전압 신호 입력 단자 (In1) 에 접속시키고, 드레인 단자를 접지시킨 제 1 P 채널 인헨스먼트형 M0S 트랜지스터 (M1) 와, 소스 단자 및 게이트 단자를 상기 제 1 P 채널 인헨스먼트형 M0S 트랜지스터 (M1) 의 소스 단자 및 제 1 전압 신호 출력 단자 (0ut1) 에 접속시키고, 드레인 단자를 상기 제 1 바이어스 전압 출력 단자 (B1) 에 접속시킨 제 1 N 채널 디플레션형 MOS 트랜지스터 (M3) 로 구성되는 제 1 소스 폴로워 회로와, 게이트 단자를 제 2 전압 신호 입력 단자 (In2) 에 접속시키고, 드레인 단자를 접지시 킨 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M2) 와, 소스 단자 및 게이트 단자를 상기 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M2) 의 소스 단자 및 제 2 전압 신호 출력 단자 (Out2) 에 접속시키고, 드레인 단자를 상기 제 2 바이어스 전압 출력 단자 (B2) 에 접속시킨 제 2 N 채널 디플레션형 MOS 트랜지스터 (M4) 로 구성되는 제 2 소스 폴로워 회로와, 게이트 단자를 제 2 바이어스 전압 출력 단자 (B2) 에 접속시키고, 소스 단자를 제 1 N 채널 디플레션형 MOS 트랜지스터 (M3) 의 드레인 단자에 접속시키고, 드레인 단자를 전원 전압에 고정시킨 제 3 N 채널 디플레션형 MOS 트랜지스터 (M5) 에 의해 구성되는 제 1 캐스코드 회로와, 게이트 단자를 제 1 바이어스 전압 출력 단자 (B1) 에 접속시키고, 소스 단자를 제 2 N 채널 디플레션형 MOS 트랜지스터 (M4) 의 드레인 단자에 접속시키고, 드레인 단자를 전원 전압에 고정시킨 제 4 의 N 채널 디플레션형 MOS 트랜지스터 (M6) 에 의해 구성되는 제 2 캐스코드 회로를 구비하는 것을 특징으로 한다.
이러한 구성에 의해, 제 1 소스 폴로워 회로에 직렬로 접속된 제 1 캐스코드 회로 (M5) 의 게이트 단자를, 제 2 소스 폴로워 회로의 바이어스 전압 출력 단자 (B2) 에 접속시킨다. 또, 제 2 소스 폴로워 회로에 직렬로 접속된 제 2 캐스코드 회로 (M6) 의 게이트 단자를, 제 1 소스 폴로워 회로의 바이어스 전압 출력 단자 (B1) 에 접속시킨다. 이와 같이 하여, 제 1 캐스코드 회로의 바이어스 전압과, 제 2 캐스코드 회로의 바이어스 전압이 동일해지도록 상보적으로 제어한다.
이로써, 차동 증폭 회로의 입력에 전압 레벨 시프트 회로를 사용하는 경우에, 각각의 전압 레벨 시프트 회로에 있어서의 입출력 전위차를 고정밀도로 동일하 게 유지할 수 있고, 또, 소스 폴로워 회로에 있어서의 전원 변동 제거비를 높일 수 있다.
또, 본 발명의 전압 레벨 시프트 회로는, 게이트 단자를 제 1 전압 신호 입력 단자 (In1) 에 접속시키고, 드레인 단자를 접지시킨 제 1 P 채널 인헨스먼트형 MOS 트랜지스터 (M1) 와, 소스 단자 및 게이트 단자를 상기 제 1 P 채널 인헨스먼트형 MOS 트랜지스터 (M1) 의 소스 단자, 제 1 전압 신호 출력 단자 (Out1) 및 제 1 바이어스 전압 출력 단자 (B1) 에 접속시킨 제 1 N 채널 디플레션형 MOS 트랜지스터 (M3) 로 구성되는 제 1 소스 폴로워 회로와, 게이트 단자를 제 2 전압 신호 입력 단자 (In2) 에 접속시키고, 드레인 단자를 접지시킨 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M2) 와, 소스 단자 및 게이트 단자를, 상기 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M2) 의 소스 단자, 제 2 전압 신호 출력 단자 (Out2) 및 제 2 바이어스 전압 출력 단자 (B2) 에 접속시킨 제 2 N 채널 디플레션형 MOS 트랜지스터 (M4) 로 구성되는 제 2 소스 폴로워 회로와, 게이트 단자를 제 2 바이어스 전압 출력 단자 (B2) 에 접속시키고, 소스 단자를 제 1 N 채널 디플레션형 MOS 트랜지스터 (M3) 의 드레인 단자에 접속시키고, 드레인 단자를 전원 전압에 고정시킨 제 3 N 채널 디플레션형 MOS 트랜지스터 (M5) 에 의해 구성되는 제 1 캐스코드 회로와, 게이트 단자를 제 1 바이어스 전압 출력 단자 (B1) 에 접속시키고, 소스 단자를 제 2 N 채널 디플레션형 MOS 트랜지스터 (M4) 의 드레인 단자에 접속시키고, 드레인 단자를 전원 전압에 고정시킨 제 4 N 채널 디플레션형 MOS 트랜지스터 (M6) 에 의해 구성되는 제 2 캐스코드 회로를 구비하는 것을 특징으로 한다.
이러한 구성에 의해, 제 1 소스 폴로워 회로에 직렬로 접속된 제 1 캐스코드 회로 (M5) 의 게이트 단자를, 제 2 소스 폴로워 회로의 제 2 바이어스 전압 출력 단자 (B2) 에 접속시킨다. 또, 제 2 소스 폴로워 회로에 직렬로 접속된 제 2 캐스코드 회로 (M6) 의 게이트 단자를, 제 1 소스 폴로워 회로의 제 1 바이어스 전압 출력 단자 (B1) 에 접속시킨다. 이와 같이 하여, 제 1 캐스코드 회로의 바이어스 전압과, 제 2 캐스코드 회로의 바이어스 전압이 동등해지도록 상보적으로 제어한다.
이로써, 차동 증폭 회로의 입력에 전압 레벨 시프트 회로를 사용하는 경우에, 각각의 전압 레벨 시프트 회로에 있어서의 입출력 전위차를 고정밀도로 동일하게 유지할 수 있고, 또 소스 폴로워 회로에 있어서의 전원 변동 제거비를 높일 수 있다.
또, 본 발명의 전압 레벨 시프트 회로는 게이트 단자를 제 1 전압 신호 입력 단자 (In11) 에 접속시키고, 드레인 단자를 접지시킨 제 1 P 채널 인헨스먼트형 MOS 트랜지스터 (M21) 와, 드레인 단자를 상기 제 1 P 채널 인헨스먼트형 MOS 트랜지스터 (M21) 의 소스 단자 및 제 1 전압 신호 출력 단자 (Out11) 에 접속시켜, 정전류 부하가 되는 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M22) 로 구성되는 제 1 소스 폴로워 회로와, 게이트 단자를 제 2 전압 신호 입력 단자 (In12) 에 접속시키고, 드레인 단자를 접지시킨 제 3 P 채널 인헨스먼트형 MOS 트랜지스터 (M23) 와, 드레인 단자를 상기 제 3 P 채널 인헨스먼트형 MOS 트랜지스터 (M23) 의 소스 단자 및 제 2 전압 신호 출력 단자 (Out12) 에 접속시켜 정전류 부하가 되는 제 4 P 채널 인헨스먼트형 MOS 트랜지스터 (M24) 로 구성되는 제 2 소스 폴로워 회로와, 게이트 단자를 고정 전위로 접속시키고, 소스 단자를 상기 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M22) 및 제 4 P 채널 인헨스먼트형 MOS 트랜지스터 (M24) 의 소스 단자에 접속시키고, 드레인 단자를 전원 전압에 고정시킨 N 채널 디플레션형 MOS 트랜지스터 (M26) 에 의해 구성되는 캐스코드 회로와, 상기 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M22) 및 제 4 P 채널 인헨스먼트형 MOS 트랜지스터 (M24) 와 함께, 커런트 미러 (current mirror) 회로를 구성하고, 상기 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M22) 및 제 4 P 채널 인헨스먼트형 MOS 트랜지스터 (M24) 에 기준 전류 (reference current;Iref) 와 동일한 전류를 흘려 보내기 위한 제 5 P 채널 인헨스먼트형 MOS 트랜지스터 (M25) 를 구비하는 것을 특징으로 한다.
이러한 구성에 의해, 제 1 소스 폴로워 회로와 제 2 소스 폴로워 회로에 1 개의 공통적인 캐스코드 회로를 부가한다. 또, 제 1 소스 폴로워 회로와 제 2 소스 폴로워 회로의 정전류 부하가 되는 트랜지스터에는, 커런트 미러 회로에 의해 동일한 정전류가 흐르게 한다. 이로써, 차동 증폭 회로의 입력에 전압 레벨 시프트 회로를 사용하는 경우에, 각각의 전압 레벨 시프트 회로에 있어서의 입출력 전위차를 고정밀도로 동일하게 유지할 수 있고, 또 소스 폴로워 회로에 있어서의 전원 변동 제거비를 높일 수 있다.
또, 본 발명의 반도체 집적 회로는 상기의 어느 하나에 기재된 전압 레벨 시프트 회로를 구비한 것을 특징으로 한다.
이로써, 반도체 집적 회로의 차동 증폭 회로의 입력에 전압 레벨 시프트 회 로를 사용하는 경우에, 각각의 전압 레벨 시프트 회로에 있어서의 입출력 전위차를 고정밀도로 동일하게 유지할 수 있고, 또 전원 변동 제거비를 높일 수 있다.
산업상 이용가능성
본 발명에 있어서는, 복수의 전압 레벨 시프트 회로가 필요한 경우에, 각각의 전압 레벨 시프트 회로의 입출력 전위차를 동일하게 유지할 수 있고, 또 전원 변동 제거비를 높일 수 있기 때문에, 본 발명은 차동 증폭 회로 등을 갖는 반도체 집적 회로에 유용하다.
발명을 실시하기
위한 최선의 형태
다음으로, 본 발명을 실시하기 위한 최선의 형태에 대하여 도면을 참조하여 설명한다.
[제 1 실시 형태]
도 1 은, 본 발명의 전압 레벨 시프트 회로의 제 1 실시 형태를 나타내는 도면이다. 도 1 에 있어서, 파선 (100) 으로 둘러싼 부분이 전압 레벨 시프트 회로로서 동작하고, 파선 (101) 으로 둘러싼 부분이 차동 증폭 회로로서 동작한다. 또, 도 1 의 회로는 P 형 기판 상에 형성되어 있다.
트랜지스터 (M1) 는, P 채널 인헨스먼트형 MOS 트랜지스터이고, 제 1 신호 입력 단자 (102(In1)) 가 게이트에 접속되어 있다. 트랜지스터 (M3) 는 N 채널형 디플레션형 MOS 트랜지스터이고, 게이트와 소스가 접속되어 있기 때문에, 정전류원으로서 동작한다. 이와 같이, 트랜지스터 (M1) 와 트랜지스터 (M3) 로 구성되는 회로는, 트랜지스터 (M3;정전류원) 를 부하로 하는 소스 폴로워 회로로서 기능하고, 제 1 신호 입력 단자 (102(In1)) 의 입력 전압의 직류 성분을 정의 전원 전압 측으로 시프트하여 출력하는 기능을 한다.
따라서, 트랜지스터 (M1) 및 트랜지스터 (M3) 로 구성되는 소스 폴로워 회로는, 신호 입력 단자 (102(In1)) 로부터 입력된 신호의 직류 성분을 정의 전압 방향으로 시프트하여, 신호 출력 단자 (103(Out1)) 에 출력하는 제 1 전압 레벨 시프트 회로로서 동작한다.
또 트랜지스터 (M2) 는, P 채널 인헨스먼트형 MOS 트랜지스터로서, 제 2 신호 입력 단자 (105(In2)) 가 게이트에 접속되어 있다. 트랜지스터 (M4) 는 N 채널형 디플레션형 MOS 트랜지스터로서, 게이트와 소스가 접속되어 있기 때문에, 정전류원으로서 동작한다. 이와 같이, 트랜지스터 (M2) 와 트랜지스터 (M4) 로 구성되는 회로는, 트랜지스터 (M4;정전류원) 를 부하로 하는 소스 폴로워 회로로서 기능하고, 제 2 신호 입력 단자 (105(In2)) 의 입력 전압의 직류 성분을 정의 전원 전압 측으로 시프트하여 출력하는 기능을 한다.
따라서, 트랜지스터 (M2) 및 트랜지스터 (M4) 로 구성되는 소스 폴로워 회로는, 제 2 신호 입력 단자 (105(In2)) 로부터 입력된 신호의 직류 성분을 정의 전압 방향으로 시프트하여, 신호 출력 단자 (106(Out2)) 에 출력하는 제 2 전압 레벨 시프트 회로로서 동작한다.
트랜지스터 (M5) 는 N 채널형 디플레션형 MOS 트랜지스터로서, 제 1 전압 레벨 시프트 회로에 직렬로 접속되어 있고, 트랜지스터 (M5) 의 게이트 단자는 제 2 전압 레벨 시프트 회로의 바이어스 전압 출력 단자 (107(B2)) 인 트랜지스터 (M4) 의 드레인 단자에 접속되어 있다.
트랜지스터 (M6) 는 제 2 전압 레벨 시프트 회로에 직렬로 접속되어 있고, 트랜지스터 (M6) 의 게이트 단자는 제 1 전압 레벨 시프트 회로의 바이어스 전압 출력 단자 (104(B1)) 인 트랜지스터 (M3) 의 드레인 단자에 접속되어 있다.
이와 같이, 트랜지스터 (M5) 의 게이트 단자는 제 2 전압 레벨 시프트 회로의 바이어스 출력 단자 (107(B2)) 의 단자 전압에 의해 일정 전압으로 바이어스되어 있고, 드레인 전류는 정전류원으로서 동작하는 트랜지스터 (M3) 에 의해 정해지기 때문에, 전원 전압 (VDD) 이 변동하여도 트랜지스터 (M5) 의 소스 단자 전압은 거의 변화하지 않는다. 따라서, 트랜지스터 (M5) 는 직렬로 접속되어 있는 제 1 전압 레벨 시프트 회로에 대하여 캐스코드 회로로서 동작한다.
마찬가지로, 트랜지스터 (M6) 의 게이트 단자는 제 1 전압 레벨 시프트 회로의 바이어스 출력 단자 (104(B1)) 의 단자 전압에 의해 일정 전압으로 바이어스되어 있고, 드레인 전류는 정전류원으로서 동작하는 트랜지스터 (M4) 에 의해 정해지기 때문에, 전원 전압 (VDD) 이 변동하여도 트랜지스터 (M6) 의 소스 단자 전압은 거의 변화하지 않는다. 따라서, 트랜지스터 (M6) 는 직렬로 접속되어 있는 제 2 전압 레벨 시프트 회로에 대하여 캐스코드 회로로서 동작한다.
트랜지스터 (M5) 와 트랜지스터 (M6) 에 의한 동작을 도 3 에 기초하여 설명한다. 도 3 은, 디플레션형 MOS 트랜지스터 (M5, M6) 의 드레인-소스간 전압과 드레인 전류의 관계를 나타내는 도면이다. 디플레션형 MOS 트랜지스터 (M5, M6) 의 사이즈가 적정하게 설정되어 있으면, 디플레션형 MOS 트랜지스터 (M5, M6) 에 흐르는 드레인 전류는, 전압 레벨 시프트 회로에 의해 정해진다.
이 때, 디플레션형 MOS 트랜지스터 (M5, M6) 가 마스크 어긋남 (mask misalignment) 등의 원인에 의해, 드레인-소스간 전압과 드레인 전류의 관계에 변화가 발생한 것으로 한다.
이 때, 디플레션형 MOS 트랜지스터 (M5) 와 디플레션형 MOS 트랜지스터 (M6) 의 드레인-소스간 전압에는 변화가 발생한다. 그러나 디플레션형 MOS 트랜지스터 (M5) 의 게이트 전압은 전압 공급 단자 (VDD) 의 전압에서 디플레션형 MOS 트랜지스터 (M6) 의 드레인-소스간 전압 (바이어스 전압) 을 뺀 전압이 된다. 디플레션형 MOS 트랜지스터 (M6) 의 게이트 전압은 전압 공급 단자 (VDD) 의 전압에서 디플레션형 MOS 트랜지스터 (M5) 의 드레인-소스간 전압 (바이어스 전압) 을 뺀 전압이 된다.
이 때문에, 드레인-소스간 전압이 높은 디플레션형 MOS 트랜지스터 (M5) 의 게이트 전압은, 드레인-소스간 전압이 낮은 디플레션형 MOS 트랜지스터 (M6) 와 전압 공급 단자 (VDD) 의 차가 되기 때문에, 게이트 전압이 상승하여 드레인-소스간 전압과 드레인 전류의 관계가 도면의 화살표와 같이 변화한다. 디플레션형 MOS 트랜지스터 (M6) 에 대해서도, 드레인-소스간 전압이 낮은 디플레션형 MOS 트랜지스터 (M6) 의 게이트 전압은, 드레인-소스간 전압이 높은 디플레션형 MOS 트랜지스터 (M5) 와 전압 공급 단자 (VDD) 의 차가 되기 때문에, 게이트 전압이 하강하여 드레인-소스간 전압과 드레인 전류의 관계가 도면의 화살표와 같이 변화한다.
도 4 는, 디플레션형 트랜지스터 (M5, M6) 의 드레인-소스간 전압과 드레인 전류의 관계를 나타내는 도면이다. 도면과 같이, 각각의 드레인-소스간 전압과 드레인 전류의 관계는, 드레인-소스간 전압이 동전위가 되도록 변화하기 때문에, 전압 레벨 시프트 회로에 공급되는 전압은 동전위가 되어, 전압 레벨 시프트 회로에 출력되는 전압은 동등해진다.
또한, 3 개의 전압 레벨 시프트 회로의 경우에도, 제 1 전압 레벨 시프트 회로의 디플레션형 MOS 트랜지스터의 게이트 단자를, 제 2 전압 레벨 시프트 회로의 디플레션형 MOS 트랜지스터의 소스 단자에 접속시키고, 제 2 전압 레벨 시프트 회로의 디플레션형 MOS 트랜지스터의 게이트 단자에 제 3 전압 레벨 시프트 회로의 디플레션형 MOS 트랜지스터의 소스 단자를 접속시키고, 제 3 전압 레벨 시프트 회로의 디플레션형 MOS 트랜지스터의 게이트를, 추가로 제 1 전압 레벨 시프트 회로의 디플레션형 MOS 트랜지스터 소스에 접속하면 된다. 이에 의해서도, 각각의 전압 레벨 시프트 회로에 가해지는 전압의 차를 저감시켜, 각각의 출력 전압의 차를 줄일 수 있다. 마찬가지로, 복수개의 전압 레벨 시프트 회로를 갖는 경우에도 적용할 수 있다.
상술한 바와 같이, 트랜지스터 (M5) 및 트랜지스터 (M6) 로 구성되는 캐스코드 회로의 기능에 의해, 정전류원으로서 동작하고 있는 트랜지스터 (M3) 및 트랜지스터 (M4) 의 드레인-소스간 전위의 전원 전압 변동에 의한 영향을 줄일 수 있고, 트랜지스터 (M3, M4) 의 채널 길이 변조 효과에 의한 드레인 전류의 변화를 작게할 수 있다.
또, 캐스코드 회로로서 동작하는 트랜지스터 (M5) 및 트랜지스터 (M6) 는, N 채널 디플레션형 MOS 트랜지스터로 구성되어 있기 때문에, 기생 용량에 의한 소스 단자와 드레인 단자의 소신호에 있어서의 임피던스를 높일 수 있고, 저주파수 (〈1㎑) 에 있어서의 전원 변동 제거비를 높일 수 있다.
[제 2 실시 형태]
도 2 는, 본 발명의 전압 레벨 시프트 회로의 제 2 실시 형태를 나타내는 도면이다.
도 2 에 나타내는 회로에 있어서, 파선 (100) 으로 둘러싼 부분이 전압 레벨 시프트 회로로서 동작하고, 파선 (101) 으로 둘러싼 부분이 차동 증폭 회로로서 동작한다. 또, 도 2 에 나타내는 회로는 P 형 기판 상에 형성되어 있다.
P 채널 인헨스먼트형 MOS 트랜지스터 (M1) 는, N 채널 디플레션형 MOS 트랜지스터 (M3) 로 구성되는 정전류원을 부하로 하는 소스 폴로워 회로로서 기능하고, 입력 전압의 직류 성분을 정의 전원 전압측으로 시프트하여 출력하는 기능을 한다.
따라서, 트랜지스터 (M1) 및 트랜지스터 (M3) 로 구성되는 소스 폴로워 회로는, 신호 입력 단자 (102(In1)) 로부터 입력된 신호의 직류 성분을 정의 전압 방향으로 시프트하여, 신호 출력 자 (103(Out1)) 에 출력하는 제 1 전압 레벨 시프트 회로로서 동작한다.
또, P 채널 인헨스먼트형 MOS 트랜지스터 (M2) 는, N 채널 디플레션형 MOS 트랜지스터 (M4) 로 구성되는 정전류원을 부하로 하는 소스 폴로워 회로로서 기능하고, 입력 전압의 직류 성분을 정의 전원 전압측으로 시프트하여 출력하는 기능을 한다.
따라서, 트랜지스터 (M2) 및 트랜지스터 (M4) 로 구성되는 소스 폴로워 회로는, 신호 입력 단자 (105(In2)) 로부터 입력된 신호의 직류 성분을 정의 전압 방향으로 시프트하여, 신호 출력 단자 (106(Out2)) 에 출력하는 제 2 전압 레벨 시프트 회로로서 동작한다.
N 채널 디플레션형 MOS 트랜지스터 (M5) 는 제 1 전압 레벨 시프트 회로에 직렬로 접속되어 있고, 트랜지스터 (M5) 의 게이트 단자는 제 2 전압 레벨 시프트 회로의 바이어스 전압 출력 단자 (107(B2)) 인 트랜지스터 (M4) 의 게이트 단자에 접속되어 있다.
트랜지스터 (M6) 는 제 2 전압 레벨 시프트 회로에 직렬로 접속되어 있고, 트랜지스터 (M6) 의 게이트 단자는 제 1 전압 레벨 시프트 회로의 바이어스 전압 출력 단자 (104(B1)) 인 트랜지스터 (M3) 의 게이트 단자에 접속되어 있다.
트랜지스터 (M5) 의 게이트 단자는, 제 2 전압 레벨 시프트 회로의 바이어스 전압 출력 단자 (107(B2)) 의 단자 전압에 의해 일정 전압으로 바이어스되어 있고, 드레인 전류는 정전류원으로서 동작하는 트랜지스터 (M3) 에 의해 정해지기 때문에, 전원 전압이 변동하여도 트랜지스터 (M5) 의 소스 단자 전압은 거의 변화하지 않는다. 따라서, 트랜지스터 (M5) 는 직렬로 접속되어 있는 제 1 전압 레벨 시프트 회로에 대하여 캐스코드 회로로서 동작한다.
또, 트랜지스터 (M6) 의 게이트 단자는 제 1 전압 레벨 시프트 회로의 바이어스 전압 출력 단자 (104(B1)) 의 단자 전압에 의해 일정 전압으로 바이어스되어 있고, 드레인 전류는 정전류원으로서 동작하는 트랜지스터 (M4) 에 의해 정해지기 때문에, 전원 전압이 변동하여도 트랜지스터 (M6) 의 소스 단자 전압은 거의 변화하지 않는다. 따라서, 트랜지스터 (M6) 는 직렬로 접속되어 있는 제 2 전압 레벨 시프트 회로에 대하여 캐스코드 회로로서 동작한다.
트랜지스터 (M5) 및 트랜지스터 (M6) 로 구성되는 캐스코드 회로의 기능에 의해, 정전류원으로서 동작하고 있는 트랜지스터 (M3) 및 트랜지스터 (M4) 의 드레인-소스간 전위의 전원 전압 변동에 의한 영향을 줄일 수 있고, 트랜지스터 (M3, M4) 의 채널 길이 변조 효과에 의한 드레인 전류의 변화를 줄일 수 있다.
또, 캐스코드 회로로서 동작하는 트랜지스터 (M5) 및 트랜지스터 (M6) 는, N 채널 디플레션형 MOS 트랜지스터로 구성되어 있기 때문에, 기생 용량에 의한 소스 단자와 드레인 단자의 소신호에 있어서의 임피던스를 높일 수 있고, 저주파수 (〈1㎑) 에 있어서의 전원 변동 제거비를 높일 수 있다.
[제 3 실시 형태]
또, 도 5 는 본 발명의 전압 레벨 시프트 회로의 제 3 실시 형태를 나타내는 도면이다.
도 5 에 나타내는 전압 레벨 시프트 회로에 있어서는, P 채널 인헨스먼트형 MOS 트랜지스터 (M21) 와 P 채널 인헨스먼트형 MOS 트랜지스터 (M22) 에 의해 제 1 전압 레벨 시프트 회로 (소스 폴로워 회로) 를 구성하고, 또, P 채널 인헨스먼트형 MOS 트랜지스터 (M23) 와 P 채널 인헨스먼트형 MOS 트랜지스터 (M24) 에 의해 제 2 전압 레벨 시프트 회로 (소스 폴로워 회로) 를 구성한 예이다.
또, 정전류원 (20) 과 P 채널 인헨스먼트형 MOS 트랜지스터 (M25) 와 P 채널 인헨스먼트형 MOS 트랜지스터 (M22) 와, P 채널 인헨스먼트형 MOS 트랜지스터 (M24) 는 커런트 미러 회로를 구성하고 있다. 이러한 구성에 의해, 정전류원 (20) 을 이용하여 P 채널 인헨스먼트형 MOS 트랜지스터 (M25) 에 정전류 (기준 전류;Iref) 를 흘려 보내면, 커런트 미러 효과에 의해 P 채널 인헨스먼트형 MOS 트랜지스터 (M22, M24) 에는 기준 전류 (Iref) 와 동일한 전류 I 가 흐른다.
또, 트랜지스터 (M25, M22, M24) 의 소스 단자에는 N 채널 디플레션형 MOS 트랜지스터 (M26) 의 소스 단자가 접속되어 있다. 이 트랜지스터 (M26) 가, 트랜지스터 (M21) 와 트랜지스터 (M22) 로 구성되는 제 1 전압 레벨 시프트 회로와, 트랜지스터 (M23) 와 트랜지스터 (M24) 로 구성되는 제 2 전압 레벨 시프트 회로에 대하여 캐스코드 회로로서 동작한다. 또한, 캐스코드 회로로서 기능하는 N 채널 디플레션형 MOS 트랜지스터 (M26) 에는 3×I 의 전류가 흐르게 된다.
이와 같이, 트랜지스터 (M26) 로 구성되는 캐스코드 회로의 기능에 의해, 전압 레벨 시프트 회로 (소스 폴로워 회로) 의 전원 전압 변동에 의한 영향을 줄이는 것이 가능해진다.
이상, 본 발명의 실시 형태에 대하여 설명했는데, 본 발명의 전압 레벨 시프트 회로는 상술한 도시 예에만 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위 내에서 여러 가지 변경을 가할 수 있음은 물론이다.
본 발명에 있어서는, 복수의 전압 레벨 시프트 회로 (소스 팔로우 회로) 가 필요한 경우에, 각각의 전압 레벨 시프트 회로의 입출력 전위차를 고정밀도로 동일하게 유지할 수 있고, 또 전원 변동 제거비를 높일 수 있다.
삭제
Claims (9)
- 복수의 입력 신호에 대응하여 복수로 설치된, 상기 입력 신호의 직류 전압을 레벨 시프트하여 출력하는 소스 폴로워 회로,상기 소스 폴로워 회로의 각각과 전원 사이에 접속되고, 상기 소스 폴로워 회로에 전원 전압을 바이어스한 전압을 인가하는 캐스코드 회로,상기 캐스코드 회로의 상기 바이어스 전압을, 상기 캐스코드 회로와 직렬로 접속되어 있지 않은 소스 폴로워 회로로부터의 바이어스 전압 신호에 의해 제어하는 수단, 및상기 소스 폴로워 회로에 의해 레벨 시프트된 신호를, 차동 증폭 회로의 입력 신호로서 출력하는 수단을 구비하는 것을 특징으로 하는 전압 레벨 시프트 회로.
- 제 1 항에 있어서,상기 소스 폴로워 회로는,P 채널 인헨스먼트형 M0S 트랜지스터, 및상기 P 채널 인헨스먼트형 M0S 트랜지스터에 직렬로 접속되고, 상기 P 채널 인헨스먼트형 MOS 트랜지스터의 정전류 부하가 되는 N 채널 디플레션형 MOS 트랜지스터로 구성되고,또한, P 형 기판 상에 형성된 것을 특징으로 하는 전압 레벨 시프트 회로.
- 제 1 항에 있어서,상기 캐스코드 회로는 적어도 1 개 이상의 N 채널 디플레션형 MOS 트랜지스터에 의해 구성된 것을 특징으로 하는 전압 레벨 시프트 회로.
- 제 1 항에 있어서,상기 소스 폴로워 회로는제 1 전압 신호 입력 단자 (In1), 제 1 전압 신호 출력 단자 (Out1), 및 제 1 바이어스 전압 출력 단자 (B1) 를 구비한 제 1 소스 폴로워 회로; 및제 2 전압 신호 입력 단자 (In2), 제 2 전압 신호 출력 단자 (Out2), 및 제 2 바이어스 전압 출력 단자 (B2) 를 구비한 제 2 소스 폴로워 회로를 구비하고,상기 캐스코드 회로는상기 제 1 소스 폴로워 회로에 직렬로 접속된 제 1 캐스코드 회로; 및상기 제 2 소스 폴로워 회로에 직렬로 접속된 제 2 캐스코드 회로를 구비하며,상기 캐스코드 회로의 상기 바이어스 전압을 제어하는 수단은상기 제 1 바이어스 전압 출력 단자 (B1) 로부터 출력되는 전압을 기초로 상기 제 2 캐스코드 회로의 바이어스 전압을 제어하는 수단; 및상기 제 2 바이어스 전압 출력 단자 (B2) 로부터 출력되는 전압을 기초로 상기 제 1 캐스코드 회로의 바이어스 전압을 제어하는 수단을 구비하는 것을 특징으로 하는 전압 레벨 시프트 회로.
- 제 4 항에 있어서,상기 제 1 소스 폴로워 회로는게이트 단자를 제 1 전압 신호 입력 단자 (In1) 에 접속시키고, 드레인 단자를 접지시킨 제 1 P 채널 인헨스먼트형 M0S 트랜지스터 (M1), 및소스 단자 및 게이트 단자를 상기 제 1 P 채널 인헨스먼트형 M0S 트랜지스터 (Ml) 의 소스 단자 및 제 1 전압 신호 출력 단자 (0ut1) 에 접속시키고, 드레인 단자를 상기 제 1 바이어스 전압 출력 단자 (B1) 에 접속시킨 제 1 N 채널 디플레션형 MOS 트랜지스터 (M3) 로 구성되고,상기 제 2 소스 폴로워 회로는게이트 단자를 제 2 전압 신호 입력 단자 (In2) 에 접속시키고, 드레인 단자를 접지시킨 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M2), 및소스 단자 및 게이트 단자를 상기 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M2) 의 소스 단자 및 제 2 전압 신호 출력 단자 (Out2) 에 접속시키고, 드레인 단자를 상기 제 2 바이어스 전압 출력 단자 (B2) 에 접속시킨 제 2 N 채널 디플레션형 MOS 트랜지스터 (M4) 로 구성되고,상기 제 1 캐스코드 회로는게이트 단자를 상기 제 2 바이어스 전압 출력 단자 (B2) 에 접속시키고, 소스 단자를 상기 제 1 N 채널 디플레션형 MOS 트랜지스터 (M3) 의 상기 드레인 단자에 접속시키고, 드레인 단자를 상기 전원 전압에 고정시킨 제 3 N 채널 디플레션형 MOS 트랜지스터 (M5) 에 의해 구성되고,상기 제 2 캐스코드 회로는게이트 단자를 상기 제 1 바이어스 전압 출력 단자 (B1) 에 접속시키고, 소스 단자를 상기 제 2 N 채널 디플레션형 MOS 트랜지스터 (M4) 의 상기 드레인 단자에 접속시키고, 드레인 단자를 상기 전원 전압에 고정시킨 제 4 N 채널 디플레션형 MOS 트랜지스터 (M6) 에 의해 구성되는 것을 특징으로 하는 전압 레벨 시프트 회로.
- 제 4 항에 있어서,상기 제 1 소스 폴로워 회로는게이트 단자를 제 1 전압 신호 입력 단자 (In1) 에 접속시키고, 드레인 단자를 접지시킨 제 1 P 채널 인헨스먼트형 M0S 트랜지스터 (Ml), 및소스 단자 및 게이트 단자를, 상기 제 1 P 채널 인헨스먼트형 M0S 트랜지스터 (Ml) 의 소스 단자, 제 1 전압 신호 출력 단자 (0ut1) 및 상기 제 1 바이어스 전압 출력 단자 (B1) 에 접속시킨 제 1 N 채널 디플레션형 MOS 트랜지스터 (M3) 로 구성되고,상기 제 2 소스 폴로워 회로는게이트 단자를 제 2 전압 신호 입력 단자 (In2) 에 접속시키고, 드레인 단자를 접지시킨 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M2), 및소스 단자 및 게이트 단자를, 상기 제 2 P 채널 인헨스먼트형 MOS 트랜지스터 (M2) 의 소스 단자, 제 2 전압 신호 출력 단자 (Out2) 및 상기 제 2 바이어스 전압 출력 단자 (B2) 에 접속시킨 제 2 N 채널 디플레션형 MOS 트랜지스터 (M4) 로 구성되고,상기 제 1 캐스코드 회로는게이트 단자를 상기 제 2 바이어스 전압 출력 단자 (B2) 에 접속시키고, 소스 단자를 상기 제 1 N 채널 디플레션형 MOS 트랜지스터 (M3) 의 드레인 단자에 접속시키고, 드레인 단자를 상기 전원 전압에 고정시킨 제 3 N 채널 디플레션형 MOS 트랜지스터 (M5) 에 의해 구성되고,상기 제 2 캐스코드 회로는게이트 단자를 상기 제 1 바이어스 전압 출력 단자 (B1) 에 접속시키고, 소스 단자를 상기 제 2 N 채널 디플레션형 MOS 트랜지스터 (M4) 의 드레인 단자에 접속시키고, 드레인 단자를 상기 전원 전압에 고정시킨 제 4 N 채널 디플레션형 MOS 트랜지스터 (M6) 에 의해 구성되는 것을 특징으로 하는 전압 레벨 시프트 회로.
- 제 1 항에 기재된 전압 레벨 시프트 회로를 구비한 것을 특징으로 하는 반도체 집적 회로.
- 삭제
- 삭제
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006021764A JP4800781B2 (ja) | 2006-01-31 | 2006-01-31 | 電圧レベルシフト回路、および半導体集積回路 |
| JPJP-P-2006-00021764 | 2006-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070079054A KR20070079054A (ko) | 2007-08-03 |
| KR101144024B1 true KR101144024B1 (ko) | 2012-05-09 |
Family
ID=38478340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070010171A KR101144024B1 (ko) | 2006-01-31 | 2007-01-31 | 전압 레벨 시프트 회로 및 반도체 집적 회로 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7564289B2 (ko) |
| JP (1) | JP4800781B2 (ko) |
| KR (1) | KR101144024B1 (ko) |
| CN (1) | CN101047361B (ko) |
| TW (1) | TWI425764B (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4761458B2 (ja) * | 2006-03-27 | 2011-08-31 | セイコーインスツル株式会社 | カスコード回路および半導体装置 |
| CN101471136B (zh) * | 2007-12-26 | 2012-07-11 | 上海华虹集成电路有限责任公司 | 一种防止eeprom编程串扰的电路和方法 |
| JP5404235B2 (ja) * | 2009-08-03 | 2014-01-29 | 三菱電機株式会社 | 振幅変換回路 |
| US8441299B2 (en) * | 2010-01-28 | 2013-05-14 | Peregrine Semiconductor Corporation | Dual path level shifter |
| US8618787B1 (en) * | 2010-12-16 | 2013-12-31 | Xilinx, Inc. | Current mirror and high-compliance single-stage amplifier |
| CN102545293B (zh) * | 2010-12-29 | 2016-03-23 | 华润矽威科技（上海）有限公司 | 低成本带电平补偿的多路电压信号自动选高电路 |
| JP5779490B2 (ja) * | 2011-12-09 | 2015-09-16 | 株式会社メガチップス | 線形増幅回路 |
| US8779833B2 (en) * | 2012-03-12 | 2014-07-15 | King Fahd University of Petroleum and Minearals | Current-mode CMOS logarithmic function circuit |
| US8907712B2 (en) * | 2012-03-27 | 2014-12-09 | Mediatek Inc. | Level shifter circuits capable of dealing with extreme input signal level voltage drops and compensating for device PVT variation |
| CN104380605B (zh) * | 2012-08-01 | 2017-12-08 | 瑞萨电子株式会社 | 电平移位电路、半导体器件 |
| CN102904565B (zh) * | 2012-10-09 | 2014-05-28 | 长安大学 | 一种用于dc-dc驱动的超低静态电流的电平移位电路 |
| CN103780212B (zh) * | 2012-10-25 | 2016-12-21 | 华为技术有限公司 | 一种运算放大器、电平转换电路以及可编程增益放大器 |
| JP6376874B2 (ja) | 2014-01-21 | 2018-08-22 | エイブリック株式会社 | 増幅回路 |
| US10291163B2 (en) * | 2016-04-29 | 2019-05-14 | Texas Instruments Incorporated | Cascode structure for linear regulators and clamps |
| TWI584596B (zh) * | 2016-06-15 | 2017-05-21 | 智原科技股份有限公司 | 轉壓器 |
| CN109327218B (zh) * | 2017-07-31 | 2020-12-25 | 深圳市中兴微电子技术有限公司 | 一种电平移位电路和集成电路芯片 |
| US10461636B2 (en) | 2017-10-23 | 2019-10-29 | Stmicroelectronics International N.V. | Voltage multiplier circuit with a common bulk and configured for positive and negative voltage generation |
| US10784842B2 (en) * | 2019-01-03 | 2020-09-22 | Arm Limited | Voltage level shifting circuitry |
| CN110350876A (zh) * | 2019-07-29 | 2019-10-18 | 深圳市锐能微科技有限公司 | 前置放大器、前置差分放大器以及集成电路 |
| CN114826231B (zh) * | 2022-06-24 | 2022-09-09 | 深圳市时代速信科技有限公司 | 场效应晶体管驱动电路及电子设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980041916A (ko) * | 1996-11-08 | 1998-08-17 | 쯔지하루오 | 차동 증폭기 및 전압 폴로워 회로 |
| JPH1153039A (ja) | 1997-08-05 | 1999-02-26 | Nec Corp | 定電圧発生回路 |
| JP2002118458A (ja) | 2000-06-27 | 2002-04-19 | Semiconductor Energy Lab Co Ltd | レベルシフタ |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59216306A (ja) * | 1983-05-25 | 1984-12-06 | Hitachi Ltd | 増幅回路 |
| US4831284A (en) * | 1988-03-22 | 1989-05-16 | International Business Machines Corporation | Two level differential current switch MESFET logic |
| JPH04284021A (ja) * | 1991-03-13 | 1992-10-08 | Sharp Corp | 出力回路 |
| JPH0522054A (ja) | 1991-07-16 | 1993-01-29 | Nec Corp | エミツタ・フオロア付差動増幅回路 |
| JPH08288761A (ja) * | 1995-04-10 | 1996-11-01 | Fujitsu Ltd | 差動増幅＆出力オフセット回路及びこれを備えた半導体集積回路並びにノイズ除去方法 |
| JPH08335869A (ja) * | 1995-06-07 | 1996-12-17 | Fujitsu Ltd | レベル変換回路 |
| JP3389856B2 (ja) * | 1998-03-24 | 2003-03-24 | 日本電気株式会社 | 半導体装置 |
| GB2349996A (en) * | 1999-05-12 | 2000-11-15 | Sharp Kk | Voltage level converter for an active matrix LCD |
| JP4416901B2 (ja) * | 2000-03-14 | 2010-02-17 | 株式会社半導体エネルギー研究所 | レベルシフタ |
| JP2002300025A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | レベルシフト回路 |
| JP2002314400A (ja) * | 2001-04-16 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 信号レベル変換回路、信号レベル変換装置、および画像表示応用機器 |
| JP4117780B2 (ja) * | 2002-01-29 | 2008-07-16 | セイコーインスツル株式会社 | 基準電圧回路および電子機器 |
| JP4768300B2 (ja) * | 2005-03-29 | 2011-09-07 | 株式会社東芝 | 電圧レベル変換回路及び半導体集積回路装置 |
| US7358790B2 (en) * | 2006-02-17 | 2008-04-15 | Himax Technologies Limited | High performance level shift circuit with low input voltage |
-
2006
- 2006-01-31 JP JP2006021764A patent/JP4800781B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-26 US US11/699,130 patent/US7564289B2/en active Active
- 2007-01-30 TW TW096103376A patent/TWI425764B/zh not_active IP Right Cessation
- 2007-01-31 KR KR1020070010171A patent/KR101144024B1/ko active IP Right Grant
- 2007-01-31 CN CN2007100879485A patent/CN101047361B/zh not_active Expired - Fee Related
-
2009
- 2009-06-15 US US12/484,664 patent/US7746149B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980041916A (ko) * | 1996-11-08 | 1998-08-17 | 쯔지하루오 | 차동 증폭기 및 전압 폴로워 회로 |
| JPH1153039A (ja) | 1997-08-05 | 1999-02-26 | Nec Corp | 定電圧発生回路 |
| JP2002118458A (ja) | 2000-06-27 | 2002-04-19 | Semiconductor Energy Lab Co Ltd | レベルシフタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070210852A1 (en) | 2007-09-13 |
| TWI425764B (zh) | 2014-02-01 |
| CN101047361A (zh) | 2007-10-03 |
| US20090289686A1 (en) | 2009-11-26 |
| JP2007208361A (ja) | 2007-08-16 |
| CN101047361B (zh) | 2012-04-18 |
| JP4800781B2 (ja) | 2011-10-26 |
| KR20070079054A (ko) | 2007-08-03 |
| US7564289B2 (en) | 2009-07-21 |
| TW200737699A (en) | 2007-10-01 |
| US7746149B2 (en) | 2010-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101144024B1 (ko) | 전압 레벨 시프트 회로 및 반도체 집적 회로 | |
| CN100481718C (zh) | Ab类轨到轨运算放大器 | |
| JP4991785B2 (ja) | 半導体集積回路装置 | |
| US7514999B2 (en) | Voltage-to-current converter | |
| KR100275177B1 (ko) | 저전압차동증폭기 | |
| KR20070043601A (ko) | 연산 증폭기 | |
| KR100967365B1 (ko) | 반도체 집적 회로 장치 | |
| WO2000020942A1 (en) | Current mirror utilizing amplifier to match operating voltages of input and output transconductance devices | |
| JPH11220341A (ja) | 演算増幅器 | |
| US6448851B1 (en) | Amplifier with offset compensation for a high voltage output transistor stage | |
| KR20070107831A (ko) | 레귤레이티드 캐스코드 회로 및 이를 구비하는 증폭기 | |
| US7098736B2 (en) | Amplifier circuit | |
| US7167049B2 (en) | OP-amplifier with an offset voltage cancellation circuit | |
| KR20180111577A (ko) | 트랜스컨덕턴스 증폭기 | |
| US20220077831A1 (en) | Operational amplifier | |
| JP4724670B2 (ja) | 半導体集積回路装置 | |
| US7411459B2 (en) | Current mode transconductor tuning device | |
| US6831501B1 (en) | Common-mode controlled differential gain boosting | |
| KR100332508B1 (ko) | 안정화전류미러회로 | |
| US20050134328A1 (en) | Transconductor circuit for compensating the distortion of output current | |
| JP3863355B2 (ja) | オペアンプ回路のバイアス電流制御方法、オペアンプ回路及び半導体装置 | |
| JP4695621B2 (ja) | 半導体回路 | |
| JP7025498B2 (ja) | メモリ制御装置及びメモリ制御方法 | |
| JP5203809B2 (ja) | 電流ミラー回路 | |
| KR20030078302A (ko) | 선형성을 향상시킨 상호 컨덕턴스 연산 증폭 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160418 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170330 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180418 Year of fee payment: 7 |