JP4695621B2 - 半導体回路 - Google Patents
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Description
2 Nch入力部
7 出力部
M4、M11、M12、M14、M15、M17、M18 PMOSトランジスタ
M6、M9、M10、M13、M16、M19、M20 NMOSトランジスタ
Claims (6)
- 差動出力段と差動入力段を有する増幅回路であって、
差動出力段は第1の電源と第2の電源間に接続されている差動信号を出力する第1の電流経路と第2の電流経路を有し、
第1の電流経路は、第1の電源と第1ノード間に第1抵抗素子、第1ノードと第2ノード間に第1トランジスタと第2トランジスタ、第2ノードと第2の電源間に第2抵抗素子を有し、
第2の電流経路は、第1の電源と第3ノード間に第3抵抗素子、第3ノードと第4ノード間に第3トランジスタと第4トランジスタ、第4ノードと第2の電源間に第4抵抗素子を有し、
第1トランジスタのゲートは、第4ノードと接続され、
第2トランジスタのゲートは、第3ノードと接続され、
第3トランジスタのゲートは、第2ノードと接続され、
第4トランジスタのゲートは、第1ノードと接続され、
差動入力段の出力する電流は、第1ノード、第3ノードに接続されることを特徴とする増幅回路。 - 前記第1乃至第4抵抗素子は、トランジスタで構成されることを特徴とする請求項1に記載の増幅回路。
- 前記差動入力段は、第1の電源電圧付近で動作することを特徴とすることを特徴とする請求項1または請求項2に記載の増幅回路。
- 差動出力段と第1の差動入力段と第2の差動入力段を有する増幅回路であって、
差動出力段は第1の電源と第2の電源間に接続されている差動信号を出力する第1の電流経路と第2の電流経路を有し、
第1の電流経路は、第1の電源と第1ノード間に第1抵抗素子、第1ノードと第2ノード間に第1トランジスタと第2トランジスタ、第2ノードと第2の電源間に第2抵抗素子を有し、
第2の電流経路は、第1の電源と第3ノード間に第3抵抗素子、第3ノードと第4ノード間に第3トランジスタと第4トランジスタ、第4ノードと第2の電源間に第4抵抗素子を有し、
第1トランジスタのゲートは、第4ノードと接続され、
第2トランジスタのゲートは、第3ノードと接続され、
第3トランジスタのゲートは、第2ノードと接続され、
第4トランジスタのゲートは、第1ノードと接続され、
第1の差動入力段の出力する電流が第1ノードと第3ノードに接続され、
第2の差動入力段の出力する電流が第2ノードと第4ノードに接続されることを特徴とする増幅回路。 - 前記第1乃至第4抵抗素子は、トランジスタで構成されることを特徴とする請求項4に記載の増幅回路。
- 差動入力信号が第1の電源電圧付近である場合、前記第1の差動入力段がOFF、差動入力信号が第2の電源電圧付近である場合、前記第2の差動入力段がOFFとなることを特徴とする請求項4または請求項5に記載の増幅回路。
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