JP2002344260A - 入力レールツーレール差動増幅回路 - Google Patents
入力レールツーレール差動増幅回路Info
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- JP2002344260A JP2002344260A JP2001147918A JP2001147918A JP2002344260A JP 2002344260 A JP2002344260 A JP 2002344260A JP 2001147918 A JP2001147918 A JP 2001147918A JP 2001147918 A JP2001147918 A JP 2001147918A JP 2002344260 A JP2002344260 A JP 2002344260A
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Abstract
(57)【要約】
【課題】 トランスコンダクタンスを一定にする入力レ
ールツーレール差動増幅回路の提供。 【解決手段】 差動増幅回路の前に、同相入力電圧の振
幅を制限するためのレベルシフト回路を設けることによ
り、差動増幅回路の入力トランジスタがカットオフ状態
になるのを防ぐ構造にした。
ールツーレール差動増幅回路の提供。 【解決手段】 差動増幅回路の前に、同相入力電圧の振
幅を制限するためのレベルシフト回路を設けることによ
り、差動増幅回路の入力トランジスタがカットオフ状態
になるのを防ぐ構造にした。
Description
【０００１】
【発明の属する技術分野】本発明は、入力レールツーレ
ールの差動増幅回路に関する。
ールの差動増幅回路に関する。
【０００２】
【従来の技術】従来、差動増幅回路の同相入力電圧を負
の電源電圧（VSS）から正の電源電圧（VDD）まで対応さ
せた入力レールツーレール差動増幅回路技術が報告され
ている。たとえば、文献１ Babanezhad J.N.:’A Ra
il-to-Rail CMOS Op Amp,’ IEEE J. Solid-Stat
e Circuits,vol.Sc-23, pp.1414-1417, 1988に入力
レールツーレール差動増幅回路が記載されている。
の電源電圧（VSS）から正の電源電圧（VDD）まで対応さ
せた入力レールツーレール差動増幅回路技術が報告され
ている。たとえば、文献１ Babanezhad J.N.:’A Ra
il-to-Rail CMOS Op Amp,’ IEEE J. Solid-Stat
e Circuits,vol.Sc-23, pp.1414-1417, 1988に入力
レールツーレール差動増幅回路が記載されている。
【０００３】従来の回路構成の例を図９に示す。図９に
おいて差動入力信号Vin+, Vin-はPMOS受け入力差動対
とNMOS受け入力差動対の両方に入力される。そして、こ
れらの差動入力信号はそれぞれの入力差動対において、
電圧電流変換をされた後に出力インピーダンスを通して
電圧に変換されて出力電圧となって取り出される。
おいて差動入力信号Vin+, Vin-はPMOS受け入力差動対
とNMOS受け入力差動対の両方に入力される。そして、こ
れらの差動入力信号はそれぞれの入力差動対において、
電圧電流変換をされた後に出力インピーダンスを通して
電圧に変換されて出力電圧となって取り出される。
【０００４】このとき、差動入力信号Vin+, Vin-の同
相入力電圧レベルが１）VSSに近い場合２）VSSとVDDの
中間レベルの場合 ３）VDDに近い場合で、回路の動作
が異なってくる。
相入力電圧レベルが１）VSSに近い場合２）VSSとVDDの
中間レベルの場合 ３）VDDに近い場合で、回路の動作
が異なってくる。
【０００５】まず１）の差動入力信号Vin+, Vin-の同
相入力電圧レベルがVSSに近い場合を考える。NMOS受け
入力差動対のゲート・ソース間電圧はこれらNMOSのしき
い値電圧に達しないため、NMOS受け入力差動対はカット
オフ状態となる。一方PMOS受け入力差動対には十分なゲ
ート・ソース間電圧が与えられるので、PMOS受け入力差
動対は通常の動作を行うことができる。
相入力電圧レベルがVSSに近い場合を考える。NMOS受け
入力差動対のゲート・ソース間電圧はこれらNMOSのしき
い値電圧に達しないため、NMOS受け入力差動対はカット
オフ状態となる。一方PMOS受け入力差動対には十分なゲ
ート・ソース間電圧が与えられるので、PMOS受け入力差
動対は通常の動作を行うことができる。
【０００６】次に２）の差動入力信号Vin+, Vin-の同
相入力電圧レベルがVSSとVDDの中間レベルの場合を考え
る。このときは、PMOS受け入力差動対、NMOS受け入力差
動対の両方のゲート・ソース間電圧がそれぞれのしきい
値電圧より十分に大きくなるため、PMOS受け入力差動
対、NMOS受け入力差動対のどちらも通常の動作を行うこ
とができる。
相入力電圧レベルがVSSとVDDの中間レベルの場合を考え
る。このときは、PMOS受け入力差動対、NMOS受け入力差
動対の両方のゲート・ソース間電圧がそれぞれのしきい
値電圧より十分に大きくなるため、PMOS受け入力差動
対、NMOS受け入力差動対のどちらも通常の動作を行うこ
とができる。
【０００７】最後に３）の差動入力信号Vin+,Vin-の同
相入力電圧レベルが、３）のVDDに近い場合を考える。
このときは、PMOS受け入力差動対のゲート・ソース間電
圧はこれらPMOSのしきい値電圧に達しないため、PMOS受
け入力差動対はカットオフ状態となる。一方NMOS受け入
力差動対には十分なゲート・ソース間電圧が与えられる
ので、NMOS受け入力差動対は通常の動作を行うことがで
きる。
相入力電圧レベルが、３）のVDDに近い場合を考える。
このときは、PMOS受け入力差動対のゲート・ソース間電
圧はこれらPMOSのしきい値電圧に達しないため、PMOS受
け入力差動対はカットオフ状態となる。一方NMOS受け入
力差動対には十分なゲート・ソース間電圧が与えられる
ので、NMOS受け入力差動対は通常の動作を行うことがで
きる。
【０００８】このように、従来の回路構成によって、Vi
n+,Vin-の同相入力電圧レベルがVSSからVDDまですべて
の範囲（Rail-to-Rail）に対応することができる。この
ようにVSSからVDDまでの同相入力電圧をもつものは入力
Rail-to-Rail（入力レールツーレール）と呼ばれてい
る。また図9のようなPMOS, NMOS両方の入力を並列に組
み合わせた差動増幅回路は相補型差動増幅回路と呼ばれ
ている。
n+,Vin-の同相入力電圧レベルがVSSからVDDまですべて
の範囲（Rail-to-Rail）に対応することができる。この
ようにVSSからVDDまでの同相入力電圧をもつものは入力
Rail-to-Rail（入力レールツーレール）と呼ばれてい
る。また図9のようなPMOS, NMOS両方の入力を並列に組
み合わせた差動増幅回路は相補型差動増幅回路と呼ばれ
ている。
【０００９】
【発明が解決しようとする課題】しかし従来の入力レー
ルツーレール差動増幅回路では、同相入力電圧レベルが
VSSからVDDまですべての範囲（Rail-to-Rail）に対応す
ることができるものの、回路のトランスコンダクタンス
(gm)が同相入力電圧レベルに依存して変化するという欠
点を有していた。これは、上述したように同相入力電圧
レベルによって、動作する入力差動対の種類が変化する
ことによる。たとえば、同相入力電圧がVSSに近いとき
は、PMOS受け入力差動対のトランスコンダクタンス(gm
p)が支配的になる。一方、同相入力電圧がVDDに近いと
きは、NMOS受け入力差動対のトランスコンダクタンス(g
mn)が支配的になる。また、同相入力電圧がVDDとVSSの
中間レベルでは、gmpとgmnの和が回路のトランスコンダ
クタンスとなる。同相入力電圧と入力レールツーレール
差動増幅回路のトランスコンダクタンス(gm)の関係を図
10に示す。
ルツーレール差動増幅回路では、同相入力電圧レベルが
VSSからVDDまですべての範囲（Rail-to-Rail）に対応す
ることができるものの、回路のトランスコンダクタンス
(gm)が同相入力電圧レベルに依存して変化するという欠
点を有していた。これは、上述したように同相入力電圧
レベルによって、動作する入力差動対の種類が変化する
ことによる。たとえば、同相入力電圧がVSSに近いとき
は、PMOS受け入力差動対のトランスコンダクタンス(gm
p)が支配的になる。一方、同相入力電圧がVDDに近いと
きは、NMOS受け入力差動対のトランスコンダクタンス(g
mn)が支配的になる。また、同相入力電圧がVDDとVSSの
中間レベルでは、gmpとgmnの和が回路のトランスコンダ
クタンスとなる。同相入力電圧と入力レールツーレール
差動増幅回路のトランスコンダクタンス(gm)の関係を図
10に示す。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明では差動増幅回路の前段に、同相入力電圧
の電圧振幅を小さくするためのレベルシフト回路を設け
た構成とした。上記のように構成された差動増幅回路で
は、シンプルな構造で入力レールツーレールを達成する
ことができ、かつ入力トランスコンダクタンスを一定に
することができるという特長がある。
めに、本発明では差動増幅回路の前段に、同相入力電圧
の電圧振幅を小さくするためのレベルシフト回路を設け
た構成とした。上記のように構成された差動増幅回路で
は、シンプルな構造で入力レールツーレールを達成する
ことができ、かつ入力トランスコンダクタンスを一定に
することができるという特長がある。
【００１１】
【発明の実施の形態】以下に、この発明の実施例を図面
に基づいて説明する。図1は、この発明による入力レー
ルツーレール差動増幅回路の構成図の一例である。差動
入力電圧Vin-, Vin+はレベルシフト回路100、101にそ
れぞれ入力される。差動入力電圧は、レベルシフト回路
100、101において、同相入力電圧レベルを小さくされて
から、差動増幅回路102に入力される。
に基づいて説明する。図1は、この発明による入力レー
ルツーレール差動増幅回路の構成図の一例である。差動
入力電圧Vin-, Vin+はレベルシフト回路100、101にそ
れぞれ入力される。差動入力電圧は、レベルシフト回路
100、101において、同相入力電圧レベルを小さくされて
から、差動増幅回路102に入力される。
【００１２】図2にレベルシフト回路の一例を示す。図2
(a)においては、2つの抵抗201と202によって、入力電圧
VinがレベルシフトされてVLSO204から出力される。この
とき、図3(a)に示すように、VLSOの電位はVinに比べて
低くなっている。
(a)においては、2つの抵抗201と202によって、入力電圧
VinがレベルシフトされてVLSO204から出力される。この
とき、図3(a)に示すように、VLSOの電位はVinに比べて
低くなっている。
【００１３】また、抵抗を用いたレベルシフト回路とし
て、図2(b)のような構成も考えられる。このときは図3
(b)に示すように、VLSOの電位はVinに比べて高くなって
いる。
て、図2(b)のような構成も考えられる。このときは図3
(b)に示すように、VLSOの電位はVinに比べて高くなって
いる。
【００１４】レベルシフト回路に図2(a)で示す回路を用
いたときの入力レールツーレール差動増幅回路の構成図
の一例を図5に示す。このとき、図5の差動増幅回路505
の実現方法の一例を図6に示す。図6の差動増幅回路は入
力がPMOS受けになっている。このため、同相入力電圧が
VSSに近いときは、入力PMOSトランジスタのゲート・ソー
ス間電圧がこのトランジスタのしきい値電圧よりも十分
大きくなり、入力PMOSトランジスタが飽和領域で動作す
ることができる。もし同相入力電圧がVDDに達すると入
力PMOSトランジスタのゲート・ソース間電圧がこのトラ
ンジスタのしきい値電圧よりも小さくなって、入力PMOS
トランジスタがカットオフ状態に入ってしまうが、そう
ならないように、図5では抵抗501、502、503、504から
なるレベルシフト回路が同相入力電圧のレベルを下げて
いる（図3(a)参照）。したがって、図5の回路への同相
入力電圧がVDDに達してもレベルシフト回路において、
同相入力電圧レベルが下げられた後に、差動増幅回路50
5に入力されるため、図6に実際例を示すところの差動増
幅回路505の入力PMOS差動対がカットオフにならずに飽
和領域で動作することができるようになる。
いたときの入力レールツーレール差動増幅回路の構成図
の一例を図5に示す。このとき、図5の差動増幅回路505
の実現方法の一例を図6に示す。図6の差動増幅回路は入
力がPMOS受けになっている。このため、同相入力電圧が
VSSに近いときは、入力PMOSトランジスタのゲート・ソー
ス間電圧がこのトランジスタのしきい値電圧よりも十分
大きくなり、入力PMOSトランジスタが飽和領域で動作す
ることができる。もし同相入力電圧がVDDに達すると入
力PMOSトランジスタのゲート・ソース間電圧がこのトラ
ンジスタのしきい値電圧よりも小さくなって、入力PMOS
トランジスタがカットオフ状態に入ってしまうが、そう
ならないように、図5では抵抗501、502、503、504から
なるレベルシフト回路が同相入力電圧のレベルを下げて
いる（図3(a)参照）。したがって、図5の回路への同相
入力電圧がVDDに達してもレベルシフト回路において、
同相入力電圧レベルが下げられた後に、差動増幅回路50
5に入力されるため、図6に実際例を示すところの差動増
幅回路505の入力PMOS差動対がカットオフにならずに飽
和領域で動作することができるようになる。
【００１５】同相入力電圧がVDDのときに、レベルシフ
ト回路の出力電圧VLSOの電位は最大値になる。このと
き、図6の差動増幅回路の入力PMOSトランジスタが飽和
領域で動作できるための条件は、VDD−VLSO＝２Vdsat
＋ VTPとなる。ここで、VTPは入力PMOSトランジスタの
しきい値電圧を指す。またVdsatは入力PMOSトランジス
タが飽和領域で動作するために必要なドレイン・ソース
間電圧を指し、Vdsat=Vgs−VTPで定義される。ここでVg
sは入力PMOSトランジスタのゲート・ソース間電圧を指
す。
ト回路の出力電圧VLSOの電位は最大値になる。このと
き、図6の差動増幅回路の入力PMOSトランジスタが飽和
領域で動作できるための条件は、VDD−VLSO＝２Vdsat
＋ VTPとなる。ここで、VTPは入力PMOSトランジスタの
しきい値電圧を指す。またVdsatは入力PMOSトランジス
タが飽和領域で動作するために必要なドレイン・ソース
間電圧を指し、Vdsat=Vgs−VTPで定義される。ここでVg
sは入力PMOSトランジスタのゲート・ソース間電圧を指
す。
【００１６】図1の差動増幅回路102の代わりに、差動入
出力増幅回路を用いたときの入力レールツーレール差動
増幅回路の構成図の一例を図4に示す。差動入出力増幅
回路の一例を図8に示す。図8においては、folded-casco
de型差動増幅回路を一例として示したが、この型に限ら
ず、他の型の差動入出力増幅回路でも応用は可能であ
る。
出力増幅回路を用いたときの入力レールツーレール差動
増幅回路の構成図の一例を図4に示す。差動入出力増幅
回路の一例を図8に示す。図8においては、folded-casco
de型差動増幅回路を一例として示したが、この型に限ら
ず、他の型の差動入出力増幅回路でも応用は可能であ
る。
【００１７】また本発明の入力レールツーレール差動増
幅回路を実現するにあたって、上記説明で用いた図2(a)
の回路の代わりに図2(b)の回路を用いることもできる。
このときは、図1の差動増幅回路の実施例として図7に示
すようなNMOS入力差動対の差動増幅回路が考えられる。
動作は上述した図2(a)、図6の回路を用いた場合から容
易に類推できる。
幅回路を実現するにあたって、上記説明で用いた図2(a)
の回路の代わりに図2(b)の回路を用いることもできる。
このときは、図1の差動増幅回路の実施例として図7に示
すようなNMOS入力差動対の差動増幅回路が考えられる。
動作は上述した図2(a)、図6の回路を用いた場合から容
易に類推できる。
【００１８】レベルシフト回路の構成方法には、図2に
示した抵抗を用いた回路のほかにもトランジスタを用い
たソースフォロワ回路などさまざまなバリエーションが
考えられる。別の実施例として、NMOSトランジスタを用
いたソースフォロワ回路によるレベルシフト回路を図11
に、またPMOSトランジスタを用いたソースフォロワ回路
によるレベルシフト回路を図12に示す。
示した抵抗を用いた回路のほかにもトランジスタを用い
たソースフォロワ回路などさまざまなバリエーションが
考えられる。別の実施例として、NMOSトランジスタを用
いたソースフォロワ回路によるレベルシフト回路を図11
に、またPMOSトランジスタを用いたソースフォロワ回路
によるレベルシフト回路を図12に示す。
【００１９】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００２０】上記のように構成された差動増幅回路で
は、シンプルな構造で入力レールツーレールを達成する
ことができる。また、片側受け差動対（PMOS入力又はNM
OS入力）の差動増幅回路を用いているため、入力トラン
スコンダクタンスを一定にすることができるという特長
がある。
は、シンプルな構造で入力レールツーレールを達成する
ことができる。また、片側受け差動対（PMOS入力又はNM
OS入力）の差動増幅回路を用いているため、入力トラン
スコンダクタンスを一定にすることができるという特長
がある。
【図１】本発明の入力レールツーレール差動増幅回路の
構成図である。
構成図である。
【図２】本発明のレベルシフト回路の構成図の一例であ
る。
る。
【図３】本発明のレベルシフト回路の構成図の一例であ
る。
る。
【図４】本発明の入力レールツーレール差動増幅回路の
構成図である。
構成図である。
【図５】本発明の入力レールツーレール差動増幅回路の
構成図である。
構成図である。
【図６】PMOS受け差動増幅回路の構成図の一例である。
【図７】NMOS受け差動増幅回路の構成図の一例である。
【図８】Folded-cascode型差動増幅回路の構成図の一例
である。
である。
【図９】従来の入力レールツーレール差動増幅回路の構
成図である。
成図である。
【図10】従来の入力レールツーレール差動増幅回路にお
ける同相入力電圧とトランスコンダクタンスの関係図で
ある。
ける同相入力電圧とトランスコンダクタンスの関係図で
ある。
【図11】NMOSトランジスタを用いたソースフォロワ回路
によるレベルシフト回路の構成図の一例である。
によるレベルシフト回路の構成図の一例である。
【図12】PMOSトランジスタを用いたソースフォロワ回路
によるレベルシフト回路の構成図の一例である。
によるレベルシフト回路の構成図の一例である。
100、101、400、401 レベルシフト回路 102、505 差動増幅回路 201、202、203、204、501、502、503、504 抵抗 202、303 入力電圧 402 差動入出力増幅回路
Claims (14)
- 【請求項１】 同相入力電圧の振幅を制限するための第
1のレベルシフト回路と前記第１のレベルシフト回路の
出力が入力される第1の差動増幅回路からなる、入力レ
ールツーレール差動増幅回路 - 【請求項２】 前記第1のレベルシフト回路は、入力電
圧と負の電源電圧との間に第1の抵抗と第2の抵抗を直列
に接続し、入力電圧を抵抗分割することを特徴とする請
求項1の入力レールツーレール差動増幅回路 - 【請求項３】 前記第1の差動増幅回路はシングルエン
ド出力であることを特徴とする請求項2の入力レールツ
ーレール差動増幅回路 - 【請求項４】 前記第1の差動増幅回路は差動出力であ
ることを特徴とする請求項２の入力レールツーレール差
動増幅回路 - 【請求項５】 前記第1の差動増幅回路はPMOS入力であ
ることを特徴とする請求項２の入力レールツーレール差
動増幅回路 - 【請求項６】 前記第1の差動増幅回路はfolded-cascod
e型であることを特徴とする請求項５の入力レールツー
レール差動増幅回路 - 【請求項７】 前記第1のレベルシフト回路は、正の電
源電圧と入力電圧との間に第1の抵抗と第2の抵抗を直列
に接続し、入力電圧を抵抗分割することを特徴とする請
求項1の入力レールツーレール差動増幅回路 - 【請求項８】前記第1の差動増幅回路はシングルエンド
出力であることを特徴とする請求項７の入力レールツー
レール差動増幅回路 - 【請求項９】 前記第1の差動増幅回路は差動出力であ
ることを特徴とする請求項７の入力レールツーレール差
動増幅回路 - 【請求項１０】 前記第1の差動増幅回路はNMOS入力で
あることを特徴とする請求項７の入力レールツーレール
差動増幅回路 - 【請求項１１】 前記第1の差動増幅回路はfolded-casc
ode型であることを特徴とする請求項１０の入力レール
ツーレール差動増幅回路 - 【請求項１２】 前記第1のレベルシフト回路は入力電
圧と負の電源電圧との間に第1のNMOSトランジスタと第2
のNMOSトランジスタを直列に接続したソースフォロワ回
路からなることを特徴とする請求項1の入力レールツー
レール差動増幅回路 - 【請求項１３】 前記第1のレベルシフト回路は正の電
源電圧と入力電圧との間に第1のPMOSトランジスタと第
２のPMOSトランジスタを直列に接続したソースフォロワ
回路からなることを特徴とする請求項1の入力レールツ
ーレール差動増幅回路 - 【請求項１４】 前記第1のレベルシフト回路におい
て、前記第1のレベルシフト回路の出力電圧の最大値は
正の電源電圧よりも２Vdsat ＋ Vth 以上小さいこと
を特徴とする請求項２の入力レールツーレール差動増幅
回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147918A JP2002344260A (ja) | 2001-05-17 | 2001-05-17 | 入力レールツーレール差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147918A JP2002344260A (ja) | 2001-05-17 | 2001-05-17 | 入力レールツーレール差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002344260A true JP2002344260A (ja) | 2002-11-29 |
Family
ID=18993328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001147918A Pending JP2002344260A (ja) | 2001-05-17 | 2001-05-17 | 入力レールツーレール差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002344260A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006042057A (ja) * | 2004-07-28 | 2006-02-09 | Sanyo Electric Co Ltd | ショック音抑制回路 |
| JP2006191572A (ja) * | 2004-12-28 | 2006-07-20 | Samsung Electronics Co Ltd | 入力バッファ回路 |
| JP2006330869A (ja) * | 2005-05-24 | 2006-12-07 | Sanyo Electric Co Ltd | レギュレータ回路 |
| JP2008135834A (ja) * | 2006-11-27 | 2008-06-12 | Fujitsu Ltd | オペアンプ回路 |
| JP2008277889A (ja) * | 2007-04-25 | 2008-11-13 | Nec Electronics Corp | 半導体回路 |
| JP2010206458A (ja) * | 2009-03-03 | 2010-09-16 | Kawasaki Microelectronics Inc | レシーバ回路 |
| JP2011004309A (ja) * | 2009-06-22 | 2011-01-06 | Renesas Electronics Corp | 差動信号受信回路および表示装置 |
-
2001
- 2001-05-17 JP JP2001147918A patent/JP2002344260A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4695621B2 (ja) * | 2007-04-25 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体回路 |
| JP2010206458A (ja) * | 2009-03-03 | 2010-09-16 | Kawasaki Microelectronics Inc | レシーバ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040303 |