JP2006191572A

JP2006191572A - 入力バッファ回路

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Publication number: JP2006191572A
Application number: JP2005366562A
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Inventors: Hyuk-Joon Kwon; ▲ヒュク▼ 準權
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Publication date: 2006-07-20
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Abstract

【課題】差動増幅器構造としてレール対レール（rail-to rail）動作をする入力バッファ回路を提供する。
【解決手段】互いに差動入力される２つの入力信号を有する差動増幅器構造の入力バッファ回路において、前記２つの入力信号中で第１入力信号が入力される第１インバータ回路を備える第１入力部と、前記２つの入力信号中で残り信号の第２入力信号が入力される第２インバータ回路を備える第２入力部と、出力ノードが前記第１入力部の出力ノードと互いに連結される構造であって、動作電流が前記第１インバータ回路の動作電流の２倍である第３インバータ回路を備えて第出力信号を出力する第１出力部と、出力ノードが前記第２入力部の出力ノードと互いに連結される構造であって、動作電流が前記第２インバータ回路の動作電流の２倍である第４インバータ回路を備えて第２出力信号を出力する第２出力部と、を具備する。
【選択図】図１

Description

本発明は、入力バッファ回路に係り、詳しくは、差動増幅器構造としてレール対レール（rail-to rail）動作をする入力バッファ回路に関する。

一般に、半導体メモリ装置には外部から入力する信号の電圧レベルを半導体メモリ装置の内部に合う電圧レベルに変換するために入力バッファ回路が使用される。通常、外部から半導体メモリ装置に入力される信号はＴＴＬ（Transistor Transistor Logic）レベルで、半導体メモリ装置の内部で使用する信号はＣＭＯＳ（Complementary Metal Oxide Semiconductor）レベルである。したがって、外部から半導体メモリ装置に入力される信号は半導体メモリ装置の内部でそのまま使用できないため、入力バッファは外部から印加される信号の電圧レベルを半導体メモリ装置の内部に合う電圧レベルに変換する。

このような入力バッファ回路としては差動増幅器構造の入力バッファ回路が多く使用される。このような差動増幅器構造の入力バッファ回路では出力端と入力端の動作範囲が演算増幅器の動作電圧範囲を決定する。入力端の動作範囲は入力端を構成する差動増幅器の設計により決定され、このとき、差動増幅器が動作する範囲を共通モード入力範囲といい、簡単にＣＭＲという。ＣＭＲは電圧フローのようなバッファ回路に使用するときに動作可能な入力ダイナミック範囲を決定する。特に増幅器の入力範囲が供給電源の最小値（接地電位）から最大値まで動作可能な差動増幅器構造の入力バッファ回路をレール対レール動作をする入力バッファ回路という。

一番理想的な入力バッファ回路はレール対レール動作を保障しながら、全体の共通モード入力範囲で一定したトランスコンダクタンスを有するものでなければならない。ここで、トランスコンダクタンス（trans-conductance;gm）は入力電圧変動分に対する電流変動分の比を示すものである。

図７は従来の電流ミラー型ＮＭＯＳタイプの差動増幅器構造の入力バッファ回路を示す。
図７に示すように、従来の電流ミラー型ＮＭＯＳタイプの差動増幅器構造の入力バッファ回路はＰＭＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭN１，ＭN２、及び電流源Ｉ０を備える。

ＰＭＯＳトランジスタＭＰ１，ＭＰ２は電流ミラーの構成を有し、サイズは同一に構成される。ＰＭＯＳトランジスタＭＰ１は電源電圧端子ＶＣＣと第１ノードＮ１との間に連結され、ＰＭＯＳトランジスタＭＰ２は電源電圧端子ＶＣＣと第２ノードＮ２との間に連結される。

ＮＭＯＳトランジスタＭＮ１，ＭＮ２は入力信号が印加される入力トランジスタで、同一なサイズで構成される。ＮＭＯＳトランジスタMＮ１は第１ノードＮ１と電流源Ｉ０との間に連結され、ＮＭＯＳトランジスタＭN２は第２ノードＮ２と電流源Ｉ０との間に連結される。電流源Ｉ０の一端はＮＭＯＳトランジスタＭＮ１，ＭＮ２に連結され、他端は接地端子に連結される。

互いに差動の第１入力信号ＶＩＮＮ及び第２入力信号ＶＩＮＰのうち第１入力信号ＶＩＮＮの電圧レベルが第２入力信号ＶＩＮＰよりも高いと仮定した状態で、入力バッファ回路の動作を説明する。

まず、第１入力信号ＶＩＮＮによりＮＭＯＳトランジスタＭＮ１が駆動されて、ＮＭＯＳトランジスタＭN１に電流が流れる。また、第２入力信号ＶＩＮＰによりＮＭＯＳトランジスタＭN２が駆動され、ＮＭＯＳトランジスタＭＮ２にはＮＭＯＳトランジスタＭＮ１の電流より少ない量の電流が流れる。ＮＭＯＳトランジスタＭＮ１に流れる電流により第１ノードの電圧レベルが下降し、それにより、ＰＭＯＳトランジスタＭＰ１を介してさらに多くの電流が流れる。したがって、ＰＭＯＳトランジスタＭＰ２にも多くの電流が流れる。しかし、ＮＭＯＳトランジスタＭＮ２を流れる電流は一定なので、第２ノードＮ２の電圧は上昇し、第２ノードＮ２の電圧が出力信号Ｖ０として出力される。

図８は従来の電流ミラー型ＰＭＯＳタイプの差動増幅器構造の入力バッファ回路を示す。
図８に示すように、従来の電流ミラー型ＰＭＯＳタイプの差動増幅器構造の入力バッファ回路はＰＭＯＳトランジスタＭＰ３，ＭＰ４、ＮＭＯＳトランジスタＭＮ３，ＭＮ４、及び電流源Ｉ０を備える。

ＮＭＯＳトランジスタＭＮ３，ＭＮ４は電流ミラーの構成を有し、サイズは同一に構成される。ＮＭＯＳトランジスタＭＮ３は接地ノードと第３ノードＮ３との間に連結され、ＮＭＯＳトランジスタＭＮ４は接地ノードと第４ノードＮ４との間に連結される。

ＰＭＯＳトランジスタＭＰ３，ＭＰ４は入力信号が印加される入力トランジスタであり、同一なサイズで構成される。ＰＭＯＳトランジスタＭＰ３は第３ノードＮ３と電源電圧端子ＶＣＣに一端の連結された電流源ＩＯとの間に連結され、ＮＭＯＳトランジスタＭＮ４は第４ノードＮ４と電源電圧端子ＶＣＣに一端の連結された電流源ＩＯとの間に連結される。

従来の電流ミラー型ＰＭＯＳタイプの差動増幅器構造の入力バッファ回路の動作に対する説明は、本発明が属する技術分野で通常の知識を有したものによく知られているため、その説明を省略する。

上述のような従来の入力バッファ回路は入力信号の範囲がレール対レール動作を行う入力バッファ回路であって、動作するに制約をもたらす。図７に示した入力バッファ回路を例えば、入力信号の範囲がＮＭＯＳトランジスタＭＮ１，ＭＮ２のしきい電圧Ｖｔｈレベル以下である場合には入力バッファ回路は動作しない。従って、レール対レール動作に制限がある。また、従来の入力バッファ回路では出力電圧の共通モード電圧が一定でないとの問題点がある。

そこで、本発明の目的は、従来の問題点を克服できる入力バッファ回路を提供することにある。
本発明の他の目的は、レール対レール動作を行い得る入力バッファ回路を提供することにある。
本発明のまた他の目的は、どんな共通モード入力電圧の範囲でも出力電圧の共通モード電圧が一定に維持される入力バッファ回路を提供することにある。
本発明のまた他の目的は、電流消費を減らし得る入力バッファ回路を提供することにある。

このような目的を達成するために本発明による互いに差動で入力される２つの入力信号を有する差動増幅器構造の入力バッファ回路は、前記２つの入力信号中に第１入力信号が入力される第１インバータ回路を備える第１入力部と、前記２つの入力信号中に残りの信号の第２入力信号が入力される第２インバータ回路を備える第２入力部と、出力ノードが前記第１入力部の出力ノードと互いに連結される構造であって、動作電流が前記第１インバータ回路の動作電流の２倍である第３インバータ回路を備えて第１出力信号を出力する第１出力部と、出力ノードが前記第２入力部の出力ノードと互いに連結される構造であって、動作電流が前記第２インバータ回路の動作電流の２倍である第４インバータ回路を備えて第２出力信号を出力する第２出力部と、から構成される。

前記入力バッファ回路は、電源電圧端子に一端の連結された電流ソース部と接地端子に一端の連結された電流シンク部をさらに備え、前記第１インバータ回路及び前記第２インバータ回路が前記電流ソース部と前記電流シンク部との間にそれぞれ並列に連結されるようにする構造を有し、コントロール信号により第１出力部及び前記第２出力部の動作電源をコントロールするスイッチング部がさらに具備される。

また、本発明による互いに差動入力される二つの入力信号を有する差動増幅器構造の入力バッファ回路は、互いに直列連結された第１Ｐチャンネルトランジスタと第１Ｎチャンネルトランジスタとを備えて、前記２つの入力信号中で第１入力信号が入力される第１入力部と、互いに直列連結された第２Ｐチャンネルトランジスタ及び第２Ｎチャンネルトランジスタを備えて、前記２つの入力信号中で残りの入力信号の第２入力信号が入力される第２入力部と、電源電圧端子と前記第１入力部の出力信号が出力される第１ノードとの間に連結されるダイオード構造の第３Ｐチャンネルトランジスタ及び前記第１ノードと接地端子との間に連結されるダイオード構造の第３Ｎチャンネルトランジスタを備えて、前記第１ノードを出力ノードとして第１出力信号を出力する第１出力部と、電源電圧端子と前記第２入力部の出力信号が出力される第２ノードとの間に連結されるダイオード構造の第４Ｐチャンネルトランジスタ及び前記第２ノードと接地端子との間に連結されるダイオード構造の第４Ｎチャンネルトランジスタを備えて、前記第２ノードを出力ノードとして第２出力信号を出力する第２出力部と、を具備する。

前記入力バッファ回路は、電源電圧端子に一端の連結された電流ソース部と接地端子に一端の連結された電流シンク部とをさらに備え、前記第１入力部及び第２入力部が前記電流ソース部と前記電流シンク部との間にそれぞれ並列に連結されるようにする構造を有し、前記第１出力部を構成するトランジスタに流れる電流量は前記第１入力部を構成するトランジスタに流れる電流量の２倍であり、前記第２出力部を構成するトランジスタに流れる電流量は前記第２入力部を構成するトランジスタに流れる電流量の２倍である。また、前記第１出力部及び第２出力部は、前記第１出力部及び第２出力部を構成するトランジスタと電源電圧端子とのスイッチングのための第１スイッチング部がさらに具備される。前記第１出力部及び第２出力部は、前記第１出力部及び第２出力部を構成するトランジスタと接地端子とのスイッチングのための第２スイッチング部がさらに具備される。

また、本発明による互いに差動入力される２つの入力信号を有する差動増幅器構造の入力バッファ回路は、前記２つの入力信号中に第１入力信号によりそれぞれ駆動される第１Ｐチャンネルトランジスタ及び第１Ｎチャンネルトランジスタを備える第１入力部と、前記２つの入力信号中に残りの入力信号の第２入力信号を入力とするインバータ形態から構成される第２Ｐチャンネルトランジスタ及び第２Ｎチャンネルトランジスタを備える第２入力部と、電源電圧端子と前記第１Ｎチャンネルトランジスタとの間に連結されるダイオード構造の第３Ｐチャンネルトランジスタと、前記第１Ｐチャンネルトランジスタと接地端子との間に連結されるダイオード構造の第３Ｎチャンネルトランジスタを備える第１制御部と、第１ノードと出力ノードとの間に連結されるダイオード構造の第４Ｐチャンネルトランジスタ及び前記出力ノードと第２ノードとの間に連結されるダイオード構造の第４Ｎチャンネルトランジスタを備え、前記出力ノードを前記第２入力部の出力ノードと共通に有する出力部と、前記第３Ｐチャンネルトランジスタの入力信号と同一な入力信号により駆動され、電源電圧端子と前記第１ノードとの間に連結される第５Ｐチャンネルトランジスタと、前記第３Ｎチャンネルトランジスタの入力信号と同一な入力信号により駆動され、前記第２ノードと接地端子との間に連結される第５Ｎチャンネルトランジスタを備える第２制御部と、を具備する。

前記入力バッファ回路は、電源電圧端子に一端の連結された電流ソース部と接地端子に一端の連結された電流シンク部をさらに備え、前記第１入力部及び前記第２入力部が前記電流ソース部と前記電流シンク部との間にそれぞれ並列に連結されるようにする構造を有する。

本発明のまた他の実施形態による互いに差動入力される２つの入力信号を有する差動増幅器構造の入力バッファ回路は、電源電圧端子に一端の連結された電流ソース部と、接地端子に一端の連結された電流シンク部と、前記２つの入力信号中で第１入力信号によりそれぞれ駆動され、前記電流ソース部と第１ノードとの間に連結される第１Ｐチャンネルトランジスタ及び前記電流シンク部と第２ノードとの間に連結される第１Ｎチャンネルトランジスタを備える第１入力部と、前記２つの入力信号中で残りの入力信号の第２入力信号によりそれぞれ駆動され、前記電流ソース部と第３ノードとの間に連結される第２Ｐチャンネルトランジスタ及び前記電流シンク部と第４ノードとの間に連結される第２Ｎチャンネルトランジスタを備える第２入力部と、電源電圧端子と前記第２ノードとの間に連結されるダイオード構造の第３Ｐチャンネルトランジスタと、前記第１ノードと接地端子との間に連結されるダイオード構造の第３Ｎチャンネルトランジスタを備える第１制御部と、電源電圧端子と第３ノードとの間に連結されるダイオード構造の第４Ｐチャンネルトランジスタ及び前記第４ノードと接地端子との間に連結されるダイオード構造の第４Ｎチャンネルトランジスタを備えて、第１出力信号を前記第４ノードに出力し、第２出力信号を前記第３ノードに出力する出力部と、前記第３Ｐチャンネルトランジスタの入力信号と同一な入力信号により駆動され、電源電圧端子と前記第３ノードとの間に連結される第５Ｐチャンネルトランジスタと、前記第３Ｎチャンネルトランジスタの入力信号と同一な入力信号により駆動され、前記第４ノードと接地端子との間に連結される第５Ｎチャンネルトランジスタを備える第２制御部と、を具備する。

前記入力バッファ回路は、電源電圧端子に一端の連結されたダイオード構造の第６Ｐチャンネルトランジスタと、接地端子に一端の連結され、前記第２出力信号により駆動される第６Ｎチャンネルトランジスタと、前記第６Ｐチャンネルトランジスタと前記第６Ｎチャンネルトランジスタとの間に連結され、前記第１出力信号により駆動される第７Ｎチャンネルトランジスタと、前記第６Ｐチャンネルトランジスタの入力信号と同一な入力信号を入力にして出力信号を出力するインバータ回路を備える出力ドライバ部と、をさらに具備する。

そして、前記第３ノードと前記第４ノードとは互いに連結されて１つの出力ノードを構成し、前記入力バッファ回路は出力信号をバッファーリングして出力するために偶数個のインバータ回路からなるバッファ回路をさらに具備することができる。

このような構成によると、レール対レール動作が可能であり、どんな入力下でも常に一定した共通モード出力電圧を持つことができる。

本発明によると、入力端をＰチャンネルトランジスタとＮチャンネルトランジスタとから構成し、出力端をダイオード構造の入力バッファ回路で実現することにより、レール対レール動作が可能であり、どんな入力共通モード電圧が入力されても出力共通モード電圧が一定になる。また、電流消費を減らすことができる。

以下、本発明の好ましい実施例が、本発明が属する技術分野で通常の知識を有した者に本発明の徹底した理解を提供する意図のほかに別の意図なしに、添付図を参照して詳しく説明される。

以下に説明される実施例は理解の便宜のために同一の用語を用いて説明されるが、説明中に明示した場合を除き、用語だけが同一であり、互いに異なった構成を有し得ることに注目されたい。

図１は本発明の一実施例による差動増幅器構造の入力バッファ回路図である。
図１に示すように、本発明の第１実施例による差動増幅器構造の入力バッファ回路は電流ソース部２０ａ、電流シンク部２０ｂ、第１入力部１０ａ、第２入力部１０ｂ、第１出力部３０ａ、及び第２出力部３０ｂを備える。

電流ソース部２０ａは電源電圧端子ＶＣＣに一端が連結され、第１入力部１０ａ及び第２入力部１０ｂに他端が連結される電源源Ｉ１を備え、第１入力部１０ａ及び第２入力部１０ｂと電流ソース部２０ａとが連結されるノードの電圧が一定に維持されるようにする。

電流シンク部２０ｂは第１入力部１０ａ及び第２入力部１０ｂに一端が連結され、接地端子に他端が連結されて第１入力部１０ａ及び第２入力部１０ｂと電流シンク部２０ｂとが連結されるノードの電圧が一定に維持されるようにする。

第１入力部１０ａはインバータ回路形態であって、互いに差動の２つの入力信号中に第１入力信号ＶＩＮＮが入力される構成を有する。即ち、互いに直列連結された第１ＰチャンネルトランジスタＰ２と第１ＮチャンネルトランジスタＮ０とからなる第１インバータ回路が電流ソース部２０ａと電流シンク部２０ｂとの間に連結される。第１入力信号ＶＩＮＮは第１ＰチャンネルトランジスタＰ２と第１ＮチャンネルトランジスタＮ０のゲートに入力される。

第２入力部１０ｂはインバータ回路形態であって、互いに差動の２つの入力信号中で残り信号の第２入力信号ＶＩＮＰが入力される構成を有する。即ち、互いに直列連結された第２ＰチャンネルトランジスタＰ１と第２ＮチャンネルトランジスタＮ３とからなる第２インバータ回路が電流ソース部２０ａと電流シンク部２０ｂとの間に第１入力部１０ａと並列に連結される。第２入力信号ＶＩＮＰは第２ＰチャンネルトランジスタＰ１と第２ＮチャンネルトランジスタＮ３のゲートに入力される。

第１入力部１０ａの第１ＰチャンネルトランジスタＰ２と第２入力部１０ｂの第２ＰチャンネルトランジスタＰ１とは互いに同一なサイズを有し、第１入力部１０ａの第１ＮチャンネルトランジスタＮ０と第２入力部１０ｂの第２ＮチャンネルトランジスタＮ３とは互いに同一なサイズを有する。

第１出力部３０ａは出力ノードｎ１が第１入力部１０ａの出力ノードｎ１と互いに連結される構造のインバータ回路形態であって、出力ノードｎ１に第１出力信号ＶＯＮを出力する。即ち、電源電圧端子ＶＣＣと第１入力部１０ａの出力信号が出力される第１ノードｎ１との間に連結されるダイオード構造の第３ＰチャンネルトランジスタＰ０及び第１ノードｎ１と接地端子との間に連結されるダイオード構造の第３ＮチャンネルトランジスタＮ２を備え、第１ノードｎ１を出力ノードとして第１出力信号ＶＯＮを出力する。

第２出力部３０ｂは出力ノードｎ２が第２入力部１０ｂの出力ノードｎ２と互いに連結される構造のインバータ回路形態であって、出力ノードｎ２に第２出力信号ＶＯＰを出力する。即ち、電源電圧端子ＶＣＣと第２入力部１０ｂの出力信号が出力される第２ノードｎ２との間に連結されるダイオード構造の第４ＰチャンネルトランジスタＰ３と、第２ノードｎ２と接地端子との間に連結されるダイオード構造の第４ＮチャンネルトランジスタＮ１とを備え、第２ノードｎ２を出力ノードとして第２出力信号ＶＯＰを出力する。

第１出力部３０ａの第３ＰチャンネルトランジスタＰ０と第２出力部３０ｂの第４ＰチャンネルトランジスタＰ３は互いに同一なサイズを有し、第１出力部３０ａの第３ＮチャンネルトランジスタＮ２と第２出力部３０ｂの第４ＮチャンネルトランジスタＮ１は互いに同一なサイズを有すべきである。

本発明の第１実施例による入力バッファ回路がレール対レール入力バッファ回路として動作するためには次の条件を満足すべきである。
第１出力部３０ａを構成するインバータ回路の動作電流は第１入力部１０ａを構成する第１インバータ回路の動作電流の２倍とならなければならず、第２出力部３０ｂを構成するインバータ回路の動作電流は第２入力部１０ｂを構成する第２インバータ回路の動作電流の２倍とならなければならない。即ち、第１出力部１０ａを構成するトランジスタＰ０，Ｎ２に流れる電流量は第１入力部１０ａを構成するトランジスタＰ２，Ｎ０に流れる電流量の２倍であり、第２出力部３０ｂを構成するトランジスタＰ３，Ｎ１に流れる電流量は第２入力部１０ｂを構成するトランジスタＰ１，Ｎ３に流れる電流量の２倍とならなければならない。

上述の本発明の第１実施例による入力バッファ回路は、入力端の第１入力部１０ａ及び第２入力部１０ｂがインバータ回路形態のＰチャンネルトランジスタＰ１，Ｐ２とＮチャンネルトランジスタＮ０，Ｎ３とを備えることにより、ＰチャンネルトランジスタＰ１，Ｐ２が動作しない場合にはＮチャンネルトランジスタＮ０，Ｎ３が動作し、ＮチャンネルトランジスタＮ０，Ｎ３が動作しない場合にはＰチャンネルトランジスタＰ１，Ｐ２が動作することができる。従って、入力端に入力される入力信号ＶＩＮＰ，ＶＩＮＮが接地レベルＶＳＳから電源電圧レベルＶＣＣの間のどんな共通モード電圧レベルを有しても動作できるようになって、レール対レール入力バッファとして動作される。また、出力端の第１出力部３０ａ及び第２出力部３０ｂのそれぞれはダイオード構造となって、常に一定した電流と常に一定した出力共通モード電圧とが維持されるようになる。

図２は本発明の第２実施例による差動増幅器構造の入力バッファ回路図である。
図２に示すように、本発明の第２実施例による差動増幅器構造の入力バッファ回路は図１に示した入力バッファ回路に第１スイッチング部５０ａが追加された構造となる。そこで、入力バッファ回路に対する具体的説明は省略し、第１スイッチング部５０ａに対してのみ説明する。

第１スイッチング部５０ａは図１に示した入力バッファ回路が定常電流を消費する構成となって電力消費が大きいため、これを最小化するために構成されたものである。特に、第１出力部３０ａ及び第２出力部３０ｂがダイオード構造となって電力消費が大きい。

第１スイッチング部５０ａはコントロール信号ＶＣにより第１出力部３０ａ及び第２出力部３０ｂの動作電源をコントロールする。即ち、コントロール信号ＶＣにより第１出力部３０ａ及び第２出力部３０ｂを構成するトランジスタＰ０，Ｐ３と電源電圧端子ＶＣＣとのスイッチングを担当する。第１スイッチング部５０ａは電源電圧端子ＶＣＣと第１出力部３０ａを構成する第３ＰチャンネルトランジスタＰ０との間に連結される第５ＰチャンネルトランジスタＰ４と、電源電圧端子ＶＣＣと第２出力部３０ｂを構成する第４ＰチャンネルトランジスタＰ３との間に連結される第６ＰチャンネルトランジスタＰ５と、を備える。また、コントロール信号ＶＣが第５ＰチャンネルトランジスタＰ４と第６ＰチャンネルトランジスタＰ５のゲートに印加される。コントロール信号ＶＣは入力バッファ回路に入力される信号ＶＩＮＰ，ＶＩＮＮが入力される場合のみにトランジスタＰ４，Ｐ５を駆動するように構成される外部または内部回路により印加することができる。

図３は本発明の第３実施例による差動増幅器構造の入力バッファ回路図である。
図３に示すように、本発明の第３実施例による差動増幅器構造の入力バッファ回路は、図１に示した入力バッファ回路に第２スイッチング部５０ｂが追加された構造である。そこで、入力バッファ回路に対する具体的説明は省略し、第２スイッチング部５０ｂに対してのみ説明する。

第２スイッチング部５０ｂは図１に示した入力バッファ回路が定常電流を消費する構造となって電力消費が大きいため、これを最小化するための構成である。特に、第１出力部３０ａ及び第２出力部３０ｂがダイオード構造となって電力消費が大きい。

第２スイッチング部５０ｂはコントロール信号ＶＣにより第１出力部３０ａ及び第２出力部３０ｂの動作電源をコントロールする。即ち、コントロール信号ＶＣにより第１出力部３０ａ及び第２出力部３０ｂを構成するトランジスタＮ１，Ｎ２と接地端子とのスイッチングを担当する。第２スイッチング部５０ｂは第１出力部３０ａを構成する第３ＮチャンネルトランジスタＮ２と接地端子との間に連結される第５ＮチャンネルトランジスタＮ４及び第２出力部３０ｂを構成する第４ＮチャンネルトランジスタＮ１と接地端子との間に連結される第６ＮチャンネルトランジスタＮ５を備える。また、コントロール信号ＶＣが第５ＮチャンネルトランジスタＮ４と第５ＰチャンネルトランジスタＮ５のゲートに印加される。コントロール信号ＶＣは入力バッファ回路に入力信号ＶＩＮＰ，ＶＩＮＮが入力される場合のみにトランジスタＮ４，Ｎ５を駆動するように構成された外部または内部回路により印加することができる。

図４は本発明の第４実施例による入力バッファ回路図である。
図４に示すように、本発明の第４実施例による入力バッファ回路は、電流ソース部１２０ａ、電流シンク部１２０ｂ、第１入力部１１０ａ、第２入力部１１０ｂ、第１制御部１３０ａ、第２制御部１５０ａ，１５０ｂ、及び出力部１３０ｂを備える。

電流ソース部１２０ａは電源電圧端子ＶＣＣに一端が連結され、第１入力部１１０ａ及び第２入力部１１０ｂに他端が連結される電流源Ｉ１を備えて、第１入力部１１０ａ及び第２入力部１１０ｂと電流ソース部１２０ａとが連結されるノードの電圧が一定に維持されるようにする。

電流シンク部１１０ｂは第１入力部１１０ａ及び第２入力部１１０ｂに一端が連結され、接地端子に他端が連結されて、第１入力部１１０ａ及び前記第２入力部１１０ｂと電流シンク部１２０ｂとが連結されるノードの電圧が一定に維持されるようにする。

第１入力部１１０ａは互いに差動の２つの入力信号中で第１入力信号ＶＩＮＮによりそれぞれ駆動される第１ＰチャンネルトランジスタＰ８及び第１ＮチャンネルトランジスタＮ６を備える。第１ＰチャンネルトランジスタＰ８は電流ソース部１２０ａとノードｎ３との間に連結され、第１ＮチャンネルトランジスタＮ６はノードｎ４と電流シンク部１２０ｂとの間に連結される。

第２入力部１１０ｂはインバータ回路形態であって、互いに差動の２つの入力信号中で残り信号の第２入力信号ＶＩＮＰが入力される構成を有する。即ち、互いに直列連結された第２ＰチャンネルトランジスタＰ７と第２ＮチャンネルトランジスタＮ９とからなるインバータ回路が電流ソース部１２０ａと電流シンク部１２０ｂとの間に第１入力部１１０ａと並列に連結される。第２入力信号ＶＩＮＰは第２ＰチャンネルトランジスタＰ７と第２ＮチャンネルトランジスタＮ９のゲートに入力される。

第１入力部１１０ａの第１ＰチャンネルトランジスタＰ８と第２入力部１１０ｂの第２ＰチャンネルトランジスタＰ７とは互いに同一サイズを有し、第１入力部１１０ａの第１ＮチャンネルトランジスタＮ６と第２入力部１１０ｂの第２ＮチャンネルトランジスタＮ９とは互いに同一なサイズを有する。

第１制御部１３０ａはダイオード構造の第３ＰチャンネルトランジスタＰ６とダイオード構造の第３ＮチャンネルトランジスタＮ８とを備える。第３ＰチャンネルトランジスタＰ６は電源電圧端子ＶＣＣとノードｎ４との間に連結され、第３ＮチャンネルトランジスタＮ８はノードｎ３と接地端子との間に連結される。

出力部１３０ｂは出力ノードｎ１１が第２入力部１１０ｂの出力ノードｎ１１と互いに連結される構造のインバータ回路形態であって、出力部１３０ｂの出力ノードｎ１１に単一出力信号Ｖ０を出力する。即ち、第１ノードｎ５と出力ノードｎ１１との間に連結されるダイオード構造の第４ＰチャンネルトランジスタＰ９及び出力ノードｎ１１と第２ノードｎ６との間に連結されるダイオード構造の第４ＮチャンネルトランジスタＮ７とを備える。

第２制御部１５０ａ，１５０ｂは第１制御部１３０ａを構成する第３ＰチャンネルトランジスタＰ６の入力信号と同一な入力信号により駆動され、電源電圧端子ＶＣＣと第１ノードｎ５との間に連結される第５ＰチャンネルトランジスタＰ１６と、第１制御部１３０ａを構成する第３ＮチャンネルトランジスタＮ８の入力信号と同一な入力信号により駆動され、第２ノードｎ６と接地端子との間に連結される第５ＮチャンネルトランジスタＮ１６を備える。第２制御部１５０ａ，１５０ｂは入力バッファ回路の内部信号を用いて入力バッファ回路の動作をオンまたはオフさせるための構成である。

追加的に出力部１３０ｂの出力信号Ｖ０をバッファーリングするバッファ回路１６０を備えることができる。バッファ回路１６０は２つのインバータ回路Ｉ１，Ｉ２を備える。

本発明の第４実施例による入力バッファ回路は、入力端の第１入力部１１０ａ及び第２入力部１１０ｂを構成するＰチャンネルトランジスタＰ７，Ｐ８が動作しない場合にはＮチャンネルトランジスタＮ６，Ｎ９が動作し、ＮチャンネルトランジスタＮ６，Ｎ９が動作しない場合にはＰチャンネルトランジスタＰ７，Ｐ８が動作することができる。それで、入力端に入力される入力信号ＶＩＮＰ，ＶＩＮＮが接地レベルＶＳＳから電源電圧レベルＶＣＣとの間のどんな共通モード電圧レベルを有してもその動作が可能になって、レール対レール入力バッファ回路として動作する。また、出力端の出力部１３０ａがダイオード構造となって常に一定した電流及び常に一定した出力共通モード電圧が維持されるようになる。

特に、本発明の第４実施例による入力バッファ回路は、入力信号の電圧レベルが非常に高い場合（例えば、第１入力信号ＶＩＮＮの電圧レベルが第１ＰチャンネルトランジスタＰ８をターンオフさせる程度で高い電圧レベルを有する場合）に、第１ＰチャンネルトランジスタＰ８がターンオフされると、第１ＰチャンネルトランジスタＰ８に連結された第３ＮチャンネルトランジスタＮ８もターンオフされる。第３ＮチャンネルトランジスタＮ８のゲート−ソース間電圧と第５チャンネルトランジスタＮ１６のゲート−ソース間電圧が同じなので、第５チャンネルトランジスタＮ１６もターンオフされて出力部１３０ｂの第４ＮチャンネルトランジスタＮ７に電流が流れない。それで、入力信号の電圧レベルが非常に高い場合にはダイオード構造の第３ＰチャンネルトランジスタＰ６と第１ＮチャンネルトランジスタＮ６の方向に電流が発生し、第２制御部１５０ａの第５ＰチャンネルトランジスタＰ１６がターンオンされて、出力部１３０ｂに連結されたダイオード構造の第４ＰチャンネルトランジスタＰ９を介して出力信号Ｖ０が出力される単相出力増幅器構造となる。また、入力信号が非常に低い場合にはこれと反対に、第１ＰチャンネルトランジスタＰ８とダイオード構造の第３ＮチャンネルトランジスタＮ８の方向に電流が発生し、第２制御部１５０ｂの第５ＮチャンネルトランジスタＮ１６がターンオンされて、出力部１３０ｂに連結されたダイオード構造の第４ＮチャンネルトランジスタＮ７を介して出力信号Ｖ０が出力される単相出力増幅器構造となる。

上述したように本発明の第４実施例による入力バッファ回路においては、入力信号の電圧レベルに従い入力バッファ回路の動作を制御する構造となって、動作による電流消費を減らすことができる。即ち、入力バッファ回路を使用しない場合に入力端の信号を接地レベルＶＳＳまたは電源電圧レベルＶＣＣにして電流の流れを遮断することにより、電流消費を減らすことができる。

図５は本発明の第５実施例による入力バッファ回路図である。
図５に示すように、本発明の第５実施例による入力バッファ回路は、電流ソース部２２０ａ、電流シンク部２２０ｂ、第１入力部２１０ａ、第２入力部２１０ｂ、第１制御部２３０ａ、第２制御部２４０、出力部２３０ｂ、及び出力ドライバ部３６０を備える。

電流ソース部２２０ａは、電源電圧端子ＶＣＣに一端が連結され、第１入力部２１０ａ及び第２入力部２１０ｂに他端が連結される電源源Ｉ１を備えて、第１入力部２１０ａ及び第２入力部２１０ｂと電流ソース部２２０ａとが連結されるノードの電圧が一定に維持されるようにする。

電流シンク部２１０ｂは第１入力部２１０ａ及び前記第２入力部２１０ｂに一端が連結され、接地端子に他端が連結されて、第１入力部２１０ａ及び第２入力部２１０ｂと電流シンク部２２０ｂとが連結されるノードの電圧が一定に維持されるようにする。

第１入力部２１０ａは互いに差動の２つの入力信号中で第１入力信号ＶＩＮＮによりそれぞれ駆動される第１ＰチャンネルトランジスタＰ１２及び第１ＮチャンネルトランジスタＮ１０を備える。第１ＰチャンネルトランジスタＰ１２は電流ソース部２２０ａと第１ノードｎ７との間に連結され、第１ＮチャンネルトランジスタＮ１０は第２ノードｎ８と電流シンク部２２０ｂとの間に連結される。

第２入力部１１０ｂは互いに差動の２つの入力信号中に残り信号の第２入力信号ＶＩＮＰによりそれぞれ駆動される第２ＰチャンネルトランジスタＰ１１と第２ＮチャンネルトランジスタＮ１３とを備える。第２ＰチャンネルトランジスタＰ１１は電流ソース部２２０ａと第３ノードｎ９との間に連結され、第２ＮチャンネルトランジスタＮ１３は第４ノードｎ１０と電流シンク部２２０ｂとの間に連結される。第２入力部２１０ｂは電流ソース部２２０ａとシンク部２２０ｂとの間に第１入力部２１０ａと並列に連結される。第２入力信号ＶＩＮＰは第２ＰチャンネルトランジスタＰ１１と第２ＮチャンネルトランジスタＮ１３のゲートに入力される。

第１入力部２１０ａの第１ＰチャンネルトランジスタＰ１２と第２入力部２１０ｂの第２ＰチャンネルトランジスタＰ１１とは互いに同一なサイズを有し、第１入力部２１０ａの第１ＮチャンネルトランジスタＮ１０と第２入力部２１０ｂの第２ＮチャンネルトランジスタＮ１３とは互いに同一なサイズを有する。

第１制御部２３０ａはダイオード構造の第３ＰチャンネルトランジスタＰ１０とダイオード構造の第３ＮチャンネルトランジスタＮ１２とを備える。第３ＰチャンネルトランジスタＰ１０は電源電圧端子ＶＣＣと前記第２ノードｎ８との間に連結され、第３ＮチャンネルトランジスタＮ１２は第１ノードｎ７と接地端子との間に連結される。

出力部２３０ｂは電源電圧端子ＶＣＣと第３ノードｎ９との間に連結されるダイオード構造の第４ＰチャンネルトランジスタＰ１３及び第４ノードｎ１０と接地端子との間に連結されるダイオード構造の第４ＮチャンネルトランジスタＮ１１を備え、第１出力信号Ａを第４ノードｎ１０に出力し、第２出力信号Ｂを第３ノードｎ９に出力する。

第２制御部２４０は第１制御部２３０ａを構成する第３ＰチャンネルトランジスタＰ１０の入力信号と同一な入力信号により駆動され、電源電圧端子ＶＣＣと第３ノードｎ９との間に連結される第５ＰチャンネルトランジスタＰ１４、及び第１制御部２３０ａを構成する第３ＮチャンネルトランジスタＮ１２の入力信号と同一な入力信号により駆動され、第４ノードｎ１０と接地端子との間に連結される第５ＮチャンネルトランジスタＮ１４を備える。

出力ドライバ部３６０は第６ＰチャンネルトランジスタＰ２０、第６Ｎチャンネル及び第７ＮチャンネルトランジスタＮ２１，Ｎ２２、及びインバータ回路Ｉ５を備える。
第６ＰチャンネルトランジスタＰ２０はダイオード構造であって、電源電圧端子ＶＣＣと第６ＮチャンネルトランジスタＮ２１との間に連結される。
第７ＮチャンネルトランジスタＮ２１は第６ＰチャンネルトランジスタＰ２０と第６ＮチャンネルトランジスタＮ２２との間に連結され、ゲートに第１出力信号Ａが印加される。
第６ＮチャンネルトランジスタＮ２２は第７ＮチャンネルトランジスタＮ２１と接地端子との間に連結され、第２出力信号Ｂがゲートに印加される。
インバータ回路Ｉ５はダイオード構造の第６ＰチャンネルトランジスタＰ２０の入力信号と同一な入力信号を入力にして出力信号ＶＯＵＴを出力する。

本発明の第５実施例による入力バッファ回路は、入力端の第１入力部２１０ａ及び第２入力部２１０ｂを構成するＰチャンネルトランジスタＰ１２，Ｐ１１が動作しない場合にはＮチャンネルトランジスタＮ１０，Ｎ１３が動作し、ＮチャンネルトランジスタＮ１０，Ｎ１３が動作しない場合にはＰチャンネルトランジスタＰ１２，Ｐ１１を動作させることができる。それで、入力端に入力される入力信号ＶＩＮＰ，ＶＩＮＮが接地レベルＶＳＳから電源電圧レベルＶＣＣ間のどんな共通モード電圧レベルを有しても動作が可能となって、レール対レール入力バッファ回路として動作する。また、出力端の出力部２３０ａがダイオード構造となって常に一定した電流と常に一定した出力共通モード電圧が維持される。

本発明の第５実施例による入力バッファ回路では電流消費を減らすために出力ドライバ部３６０を構成するトランジスタＰ２０，Ｎ２１，Ｎ２２と電源電圧端子ＶＳＳとのスイッチングのための第１スイッチング部（図示せず）がさらに具備される。第１スイッチング部は本発明の第２実施例（図２）で説明したような構造で構成されることができる。また、本発明の第５実施例による入力バッファ回路では電流消費を減らすために出力ドライバ部３６０を構成するトランジスタＰ２０，Ｎ２１，Ｎ２２と接地端子とのスイッチングのための第２スイッチング部（図示せず）がさらに具備されることができる。第２スイッチング部は本発明の第３実施例（図３）で説明したような構造で構成されることができる。
図６は本発明の第６実施例による入力バッファ回路を示す。

図６に示すように、本発明の第６実施例による入力バッファ回路は、本発明の第５実施例（図５）による入力バッファ回路において第３ノードｎ９と第４ノードｎ１０とを互いに連結して１つの出力ノードｎ１２を構成し、出力ドライバ部３６０を除くことにより達成される。それで、第１出力信号Ａと第２出力信号Ｂとは１つの出力信号Ｖ０になる。出力信号Ｖ０が１つの信号であるため、本発明の第５実施例のように出力ドライバ部３６０は必要でない。

本発明の第６実施例による入力バッファ回路は追加的に出力部２３０ｂの出力信号Ｖ０をバッファーリングするバッファ回路２６０を備える。バッファ回路２６０は２つのインバータ回路Ｉ３，Ｉ４を備える。
入力バッファ回路は出力部２３０ｂを構成するトランジスタＰ１３と電源電圧端子ＶＣＣとのスイッチングのための第１スイッチング部（図示せず）がさらに具備される。第１スイッチング部は本発明の第２実施例（図２）で説明したような構造から構成される。

また、出力部２３０ｂを構成するトランジスタＮ１１と接地端子とのスイッチングのための第２スイッチング部（図示せず）とがさらに具備される。第２スイッチング部は本発明の第３実施例（図３）で説明したような構造から構成される。
第１スイッチング部及び第２スイッチング部は出力部２３０ｂがダイオード構造を有するので電流消費が大きいため、電流消費を減らすためのものである。

上述のように本発明による入力バッファ回路はレール対レール動作を行うことができるし、どんな共通モード入力電圧の範囲でも出力電圧の共通モード電圧が一定に維持される。また、電流消費を減らすことができる。

上述の説明は本発明の徹底した理解のために図面を参照したに過ぎないため、本発明を限定する意味として解釈してはならない。また、本発明が属する技術分野で通常の知識を有したものにとって本発明の基本的原理を外れない範囲内で多様な変化と変更が可能なことは当然である。例えば、回路の内部構成を変更するか、または回路の内部構成素子は他の等価的素子に代替できるのは当然である。

本発明の第１実施例による入力バッファ回路の回路図である。本発明の第２実施例による入力バッファ回路の回路図である。本発明の第３実施例による入力バッファ回路の回路図である。本発明の第４実施例による入力バッファ回路の回路図である。本発明の第５実施例による入力バッファ回路の回路図である。本発明の第６実施例による入力バッファ回路の回路図である。従来の電流ミラー形態のＮ型差動増幅器の回路図である。従来の電流ミラー形態のＰ型差動増幅器の回路図である。

符号の説明

１１０ａ：第１入力部
１１０ｂ：第２入力部
１２０ａ：電流ソース部
１２０ｂ：電流シンク部
１３０ａ：第１制御部
１３０ｂ：出力部
１５０ａ、１５０ｂ：第２制御部
１６０：バッファ

Claims

互いに差動入力される２つの入力信号を有する差動増幅器構造の入力バッファ回路において、
前記２つの入力信号中で第１入力信号が入力される第１インバータ回路を備える第１入力部と、
前記２つの入力信号中で残り信号の第２入力信号が入力される第２インバータ回路を備える第２入力部と、
出力ノードが前記第１入力部の出力ノードと互いに連結される構造であって、動作電流が前記第１インバータ回路の動作電流の２倍である第３インバータ回路を備えて第１出力信号を出力する第１出力部と、
出力ノードが前記第２入力部の出力ノードと互いに連結される構造であって、動作電流が前記第２インバータ回路の動作電流の２倍である第４インバータ回路を備えて第２出力信号を出力する第２出力部と、を具備することを特徴とする入力バッファ回路。
前記入力バッファ回路は、電源電圧端子に一端が連結された電流ソース部と接地端子に一端が連結された電流シンク部とをさらに備え、前記第１インバータ回路及び前記第２インバータ回路が前記電流ソース部と前記電流シンク部との間にそれぞれ並列に連結されるようにする構造を有することを特徴とする請求項１に記載の入力バッファ回路。
前記入力バッファ回路はコントロール信号により前記第１出力部及び前記第２出力部の動作電源をコントロールするスイッチング部がさらに具備されることを特徴とする請求項２に記載の入力バッファ回路。
互いに差動入力される２つの入力信号を有する差動増幅器構造の入力バッファ回路において、
互いに直列連結された第１Ｐチャンネルトランジスタ及び第１Ｎチャンネルトランジスタを備えて、前記２つの入力信号中で残り入力信号の第２入力信号が入力される第１入力部と、
互いに直列連結された第２Ｐチャンネルトランジスタ及び第２Ｎチャンネルトランジスタを備えて、前記２つの入力信号中で残り入力信号の第２入力信号が入力される第２入力部と、
電源電圧端子と前記第１入力部の出力信号が出力される第１ノードとの間に連結されるダイオード構造の第３Ｐチャンネルトランジスタ、及び前記第１ノードと接地端子との間に連結されるダイオード構造の第３Ｎチャンネルトランジスタを備えて、前記第１ノードを出力ノードにして第１出力信号を出力する第１出力部と、
電源電圧端子と前記第２入力部の出力信号が出力される第２ノードとの間に連結されるダイオード構造の第４Ｐチャンネルトランジスタ、及び前記第２ノードと接地端子との間に連結されるダイオード構造の第４Ｎチャンネルトランジスタを備えて、前記第２ノードを出力ノードにして第２出力信号を出力する第２出力部と、を具備することを特徴とする入力バッファ回路。
前記入力バッファ回路は電源電圧端子に一端が連結された電流ソース部と接地端子に一端が連結された電流シンク部とを備え、前記第１入力部及び前記第２入力部が前記電流ソース部と前記電流シンク部との間にそれぞれ並列に連結されるようにする構造を有することを特徴とする請求項４に記載の入力バッファ回路。
前記第１出力部を構成するトランジスタに流れる電流量は前記第１入力部を構成するトランジスタに流れる電流量の２倍であり、前記第２出力部を構成するトランジスタに流れる電流量は前記第２入力部を構成するトランジスタに流れる電流量の２倍であることを特徴とする請求項５に記載の入力バッファ回路。
前記第１出力部及び第２出力部は前記第１出力部及び前記第２出力部を構成するトランジスタと電源電圧端子とのスイッチングのための第１スイッチング部がさらに具備されることを特徴とする請求項６に記載の入力バッファ回路。
前記第１出力部及び第２出力部は前記第１出力部及び前記第２出力部を構成するトランジスタと接地端子とのスイッチングのための第２スイッチング部がさらに具備されることを特徴とする請求項６に記載の入力バッファ回路。
互いに差動入力される２つの入力信号を有する差動増幅器構造の入力バッファ回路において、
前記２つの入力信号中で第１入力信号によりそれぞれ駆動される第１Ｐチャンネルトランジスタ及び第１Ｎチャンネルトランジスタを備える第１入力部と、
前記２つの入力信号中で残り入力信号の第２入力信号を入力とするインバータ形態からなる第２Ｐチャンネルトランジスタ及び第２Ｎチャンネルトランジスタを備える第２入力部と、
電源電圧端子と前記第１Ｎチャンネルトランジスタとの間に連結されるダイオード構造の第３Ｐチャンネルトランジスタ、及び前記第１Ｐチャンネルトランジスタと接地端子との間に連結されるダイオード構造の第３Ｎチャンネルトランジスタを備える第１制御部と、
第１ノードと出力ノードとの間に連結されるダイオード構造の第４Ｐチャンネルトランジスタ、及び前記出力ノードと第２ノードとの間に連結されるダイオード構造の第４Ｎチャンネルトランジスタを備え、前記出力ノードを前記第２入力部の出力ノードと共通に有する出力部と、
前記第３Ｐチャンネルトランジスタの入力信号と同一な入力信号により駆動され、電源電圧端子と前記第１ノードとの間に連結される第５Ｐチャンネルトランジスタ、及び前記第３Ｎチャンネルトランジスタの入力信号と同一な入力信号により駆動され、前記第２ノードと接地端子との間に連結される第５Ｎチャンネルトランジスタを備える第２制御部と、を具備することを特徴とする入力バッファ回路。
前記入力バッファ回路は電源電圧端子に一端が連結された電流ソース部と接地端子に一端が連結された電流シンク部とをさらに備え、前記第１入力部及び第２入力部が前記電流ソース部と前記電流シンク部との間にそれぞれ並列に連結されるようにする構造を有することを特徴とする請求項９に記載の入力バッファ回路。
互いに差動入力される２つの入力信号を有する差動増幅器構造の入力バッファ回路において、
電源電圧端子に一端が連結された電流ソース部と、
接地端子に一端が連結された電流シンク部と、
前記２つの入力信号中で第１入力信号によりそれぞれ駆動され、前記電流ソース部と第１ノードとの間に連結される第１Ｐチャンネルトランジスタ及び前記電流シンク部と第２ノードとの間に連結される第１Ｎチャンネルトランジスタを備える第１入力部と、
前記２つの入力信号中で残り入力信号の第２入力信号によりそれぞれ駆動され、前記電流ソース部と第３ノードとの間に連結される第２Ｐチャンネルトランジスタ及び前記電流シンク部と第４ノードとの間に連結される第２Ｎチャンネルトランジスタを備える第２入力部と、
電源電圧端子と前記第２ノードとの間に連結されるダイオード構造の第３Ｐチャンネルトランジスタ及び前記第１ノードと接地端子との間に連結されるダイオード構造の第３Ｎチャンネルトランジスタを備える第１制御部と、
電源電圧端子と第３ノードとの間に連結されるダイオード構造の第４Ｐチャンネルトランジスタ及び前記第４ノードと接地端子との間に連結されるダイオード構造の第４Ｎチャンネルトランジスタを備え、第１出力信号を前記第４ノードに出力し、第２出力信号を前記第３ノードに出力する出力部と、
前記第３Ｐチャンネルトランジスタの入力信号と同一な入力信号により駆動され、電源電圧端子と前記第３ノードとの間に連結される第５Ｐチャンネルトランジスタ、及び前記第３Ｎチャンネルトランジスタの入力信号と同一な入力信号により駆動され、前記第４ノードと接地端子との間に連結される第５Ｎチャンネルトランジスタを備える第２制御部と、を具備することを特徴とする入力バッファ回路。
前記入力バッファ回路は、電源電圧端子に一端が連結されるダイオード構造の第６Ｐチャンネルトランジスタと、接地端子に一端が連結され、前記第２出力信号により駆動される第６Ｎチャンネルトランジスタと、前記第６Ｐチャンネルトランジスタと前記第６Ｎチャンネルトランジスタとの間に連結され、前記第１出力信号により駆動される第７Ｎチャンネルトランジスタと、前記第６Ｐチャンネルトランジスタの入力信号と同一な入力信号を入力にして出力信号を出力するインバータ回路を備える出力ドライバ部と、をさらに具備することを特徴とする請求項１１に記載の入力バッファ回路。
前記出力ドライバ部は前記出力ドライバ部を構成するトランジスタと電源電圧端子とのスイッチングのための第１スイッチング部がさらに具備されることを特徴とする請求項１２に記載の入力バッファ回路。
前記出力ドライバ部は前記出力ドライバ部を構成するトランジスタと接地端子とのスイッチングのための第２スイッチング部がさらに具備されることを特徴とする請求項１２に記載の入力バッファ回路。
前記第３ノードと前記第４ノードとは互いに連結されて１つの出力ノードを構成することを特徴とする請求項１１に記載の入力バッファ回路。
前記入力バッファ回路は出力信号をバッファーリングして出力するために偶数個のインバータ回路からなるバッファ回路をさらに具備することを特徴とする請求項１５に記載の入力バッファ回路。
前記出力部は前記出力部を構成するトランジスタと電源電圧端子とのスイッチングのための第１スイッチング部がさらに具備されることを特徴とする請求項１６に記載の入力バッファ回路。
前記出力部は前記出力部を構成するトランジスタと接地端子とのスイッチングのための第２スイッチング部がさらに具備されることを特徴とする請求項１６に記載の入力バッファ回路。