JP2001274642A - Ｃｍｏｓ入力回路 - Google Patents
Ｃｍｏｓ入力回路Info
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- H03F2203/45612—Indexing scheme relating to differential amplifiers the IC comprising one or more input source followers as input stages in the IC
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- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 低電圧レールツーレールＣＭＯＳ入力段を提
供する。 【解決手段】 本入力段は、差動出力電流信号を生成す
るＰチャネル金属酸化物半導体電界効果（ＰＭＯＳ）ト
ランジスタの差動対を備える。本入力段は、ＰＭＯＳト
ランジスタの差動対のバルク端子に接続されて入力信号
を受け取る、一対のＮチャネルデプレッション型金属酸
化物半導体電界効果（ＮＭＯＳ）トランジスタをさらに
備える。デプレッション型ＮＭＯＳトランジスタは、さ
らに、ＰＭＯＳトランジスタの差動対のバルク端子を駆
動するために、ソースフォロアデバイスとして機能す
る。
供する。 【解決手段】 本入力段は、差動出力電流信号を生成す
るＰチャネル金属酸化物半導体電界効果（ＰＭＯＳ）ト
ランジスタの差動対を備える。本入力段は、ＰＭＯＳト
ランジスタの差動対のバルク端子に接続されて入力信号
を受け取る、一対のＮチャネルデプレッション型金属酸
化物半導体電界効果（ＮＭＯＳ）トランジスタをさらに
備える。デプレッション型ＮＭＯＳトランジスタは、さ
らに、ＰＭＯＳトランジスタの差動対のバルク端子を駆
動するために、ソースフォロアデバイスとして機能す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、
特に、低電圧ＣＭＯＳ差動増幅器入力段を備える増幅器
に関する。
特に、低電圧ＣＭＯＳ差動増幅器入力段を備える増幅器
に関する。
【０００２】
【従来の技術】今日、演算増幅器を包含する電子システ
ムは、一般に、主に低バッテリ電源により、以前よりも
低い動作電源を有する。さらに、電源電圧への要求が低
減し続ける一方で、ダイナミックレンジへの要件は本質
的に一定のままである。幸いなことに、集積回路の各種
製造工程により、レールツーレール差動入力段を製作す
ることが可能である。
ムは、一般に、主に低バッテリ電源により、以前よりも
低い動作電源を有する。さらに、電源電圧への要求が低
減し続ける一方で、ダイナミックレンジへの要件は本質
的に一定のままである。幸いなことに、集積回路の各種
製造工程により、レールツーレール差動入力段を製作す
ることが可能である。
【０００３】各種タイプの入力段は、単一の供給電圧源
から動作するが、増幅器動作の低電圧制限は、各タイプ
の入力段および各集積回路製造工程によって異なる。現
在の演算増幅器入力段設計は、電圧動作限度を示し、こ
れにより、略１ボルトの最終電圧を有するバッテリによ
って電源供給される製品への適用が妨げられる。例え
ば、相補的なバイポーラトランジスタ差動対を用いて、
正または負の電源付近で信号を増幅する演算増幅器は、
標準的なトランジスタのベースからエミッタへの電圧降
下によって課される低動作電圧制限を有する。
から動作するが、増幅器動作の低電圧制限は、各タイプ
の入力段および各集積回路製造工程によって異なる。現
在の演算増幅器入力段設計は、電圧動作限度を示し、こ
れにより、略１ボルトの最終電圧を有するバッテリによ
って電源供給される製品への適用が妨げられる。例え
ば、相補的なバイポーラトランジスタ差動対を用いて、
正または負の電源付近で信号を増幅する演算増幅器は、
標準的なトランジスタのベースからエミッタへの電圧降
下によって課される低動作電圧制限を有する。
【０００４】レールツーレール入力段についての１つの
従来の解決策は、デプレッション型ＭＯＳＦＥＴを用い
て、差動入力の増幅を行うというものである。図１は、
低電圧演算増幅器用の従来技術による入力段１００を示
す概略図である。入力段１００は、２つのＮチャネルデ
プレッション型ＭＯＳＦＥＴ２および４のゲートに接続
される差動入力信号ＶINを含む。ＭＯＳＦＥＴ２のドレ
インは、電流源６の一端子に接続され、ＭＯＳＦＥＴ４
のドレインは電流源８の一方の端子に接続される。電流
源６および８双方の第２の端子は、動作電位ＶCCに接続
される。ＭＯＳＦＥＴ２および４のソース端子は双方と
も、電流シンク１０の一方の端子に接続される一方で、
電流シンク１０の他方の端子は、接地基準に接続され
る。ＭＯＳＦＥＴ２およびＭＯＳＦＥＴ４双方のバルク
またはウェル端子もまた、接地基準に接続される。
従来の解決策は、デプレッション型ＭＯＳＦＥＴを用い
て、差動入力の増幅を行うというものである。図１は、
低電圧演算増幅器用の従来技術による入力段１００を示
す概略図である。入力段１００は、２つのＮチャネルデ
プレッション型ＭＯＳＦＥＴ２および４のゲートに接続
される差動入力信号ＶINを含む。ＭＯＳＦＥＴ２のドレ
インは、電流源６の一端子に接続され、ＭＯＳＦＥＴ４
のドレインは電流源８の一方の端子に接続される。電流
源６および８双方の第２の端子は、動作電位ＶCCに接続
される。ＭＯＳＦＥＴ２および４のソース端子は双方と
も、電流シンク１０の一方の端子に接続される一方で、
電流シンク１０の他方の端子は、接地基準に接続され
る。ＭＯＳＦＥＴ２およびＭＯＳＦＥＴ４双方のバルク
またはウェル端子もまた、接地基準に接続される。
【０００５】
【発明が解決しようとする課題】ＭＯＳＦＥＴ２および
４の差動対は、入力信号ＶINを受け取り、入力１４およ
び１６におけるＭＯＳＦＥＴ２および４のドレイン端子
からシステムの残りに差動出力電流を生成する。従来技
術による入力段１００は、入力トランスコンダクタンス
を生成するが、入力段１００の使用が制限される。例え
ば、入力段１００では、適切な同相範囲を有し、かつ適
宜機能するために、入力ＮＭＯＳトランジスタ２および
４が、閾値電圧とバルク濃度の特定の組み合わせを有す
る必要がある。これにより、同相入力範囲が最大化され
るように、入力段１００の工程要件が厳しく定義される
ことになる。
４の差動対は、入力信号ＶINを受け取り、入力１４およ
び１６におけるＭＯＳＦＥＴ２および４のドレイン端子
からシステムの残りに差動出力電流を生成する。従来技
術による入力段１００は、入力トランスコンダクタンス
を生成するが、入力段１００の使用が制限される。例え
ば、入力段１００では、適切な同相範囲を有し、かつ適
宜機能するために、入力ＮＭＯＳトランジスタ２および
４が、閾値電圧とバルク濃度の特定の組み合わせを有す
る必要がある。これにより、同相入力範囲が最大化され
るように、入力段１００の工程要件が厳しく定義される
ことになる。
【０００６】上記を鑑みて、必要とされるのは、バッテ
リソースから電源供給される広範な用途に使用すること
ができる汎用演算増幅器入力段である。さらに、増幅器
入力段は、ほぼレールツーレール性能が可能であり、か
つ従来技術による入力段よりも設計の柔軟性を増大する
ことが可能であるべきである。
リソースから電源供給される広範な用途に使用すること
ができる汎用演算増幅器入力段である。さらに、増幅器
入力段は、ほぼレールツーレール性能が可能であり、か
つ従来技術による入力段よりも設計の柔軟性を増大する
ことが可能であるべきである。
【０００７】
【課題を解決するための手段】本発明は、低電圧レール
ツーレールＣＭＯＳ入力段を提供することで、この必要
性に対処する。
ツーレールＣＭＯＳ入力段を提供することで、この必要
性に対処する。
【０００８】
【発明の実施の形態】一実施形態において、低電圧演算
増幅器入力段が開示される。該入力段は、差動電流を生
成するＰチャネル金属酸化物半導体電界効果（ＰＭＯ
Ｓ）トランジスタの差動対を備える。本入力段は、ＰＭ
ＯＳトランジスタの差動対のバルク端子に接続されて入
力信号を受け取る、２つのＮチャネルデプレッション型
金属酸化物半導体電界効果（ＮＭＯＳ）トランジスタを
さらに備える。デプレッション型ＮＭＯＳトランジスタ
は、さらに、ＰＭＯＳトランジスタの差動対のバルク端
子を駆動するために、ソースフォロアデバイスとして機
能する。
増幅器入力段が開示される。該入力段は、差動電流を生
成するＰチャネル金属酸化物半導体電界効果（ＰＭＯ
Ｓ）トランジスタの差動対を備える。本入力段は、ＰＭ
ＯＳトランジスタの差動対のバルク端子に接続されて入
力信号を受け取る、２つのＮチャネルデプレッション型
金属酸化物半導体電界効果（ＮＭＯＳ）トランジスタを
さらに備える。デプレッション型ＮＭＯＳトランジスタ
は、さらに、ＰＭＯＳトランジスタの差動対のバルク端
子を駆動するために、ソースフォロアデバイスとして機
能する。
【０００９】別の実施形態において、低電圧演算増幅器
の入力段から出力信号を提供する方法が開示される。本
方法は、入力信号をＰＭＯＳトランジスタの差動対のバ
ルク端子に接続された２つのＮＭＯＳトランジスタに提
供することを含む。本方法は、ＰＭＯＳトランジスタの
差動対を用いて、第１および第２の交流電流信号を提供
することをさらに含む。
の入力段から出力信号を提供する方法が開示される。本
方法は、入力信号をＰＭＯＳトランジスタの差動対のバ
ルク端子に接続された２つのＮＭＯＳトランジスタに提
供することを含む。本方法は、ＰＭＯＳトランジスタの
差動対を用いて、第１および第２の交流電流信号を提供
することをさらに含む。
【００１０】低電圧演算増幅器入力段用の入力段を備え
る特定用途向け集積回路（ＡＳＩＣ）が開示される。本
ＡＳＩＣは、差動出力電流を生成する、Ｐチャネル金属
酸化物半導体電界効果（ＰＭＯＳ）トランジスタの差動
対を備える。本ＡＳＩＣは、ＰＭＯＳトランジスタの差
動対のバルク端子に接続されて入力信号を受け取る、２
つのＮチャネルデプレッション型金属酸化物半導体電界
効果（ＮＭＯＳ）トランジスタをさらに備える。デプレ
ッション型ＮＭＯＳトランジスタは、さらに、ＰＭＯＳ
トランジスタの差動対のバルク端子を駆動するために、
ソースフォロアデバイスとして機能する。
る特定用途向け集積回路（ＡＳＩＣ）が開示される。本
ＡＳＩＣは、差動出力電流を生成する、Ｐチャネル金属
酸化物半導体電界効果（ＰＭＯＳ）トランジスタの差動
対を備える。本ＡＳＩＣは、ＰＭＯＳトランジスタの差
動対のバルク端子に接続されて入力信号を受け取る、２
つのＮチャネルデプレッション型金属酸化物半導体電界
効果（ＮＭＯＳ）トランジスタをさらに備える。デプレ
ッション型ＮＭＯＳトランジスタは、さらに、ＰＭＯＳ
トランジスタの差動対のバルク端子を駆動するために、
ソースフォロアデバイスとして機能する。
【００１１】さらに別の実施形態において、低電圧演算
増幅器入力段が開示される。本入力段は、差動電流を生
成するＮＭＯＳトランジスタの差動対を備える。本入力
段は、ＮＭＯＳトランジスタの差動対のバルク端子に接
続されて入力信号を受け取る、２つのデプレッション型
ＰＭＯＳトランジスタをさらに備える。デプレッション
型ＰＭＯＳトランジスタは、さらに、ＮＭＯＳトランジ
スタの差動対のバルク端子を駆動するために、ソースフ
ォロアデバイスとして機能する。
増幅器入力段が開示される。本入力段は、差動電流を生
成するＮＭＯＳトランジスタの差動対を備える。本入力
段は、ＮＭＯＳトランジスタの差動対のバルク端子に接
続されて入力信号を受け取る、２つのデプレッション型
ＰＭＯＳトランジスタをさらに備える。デプレッション
型ＰＭＯＳトランジスタは、さらに、ＮＭＯＳトランジ
スタの差動対のバルク端子を駆動するために、ソースフ
ォロアデバイスとして機能する。
【００１２】さらに別の実施形態において、低電圧演算
増幅器入力段が開示される。本入力段は、差動電流を生
成するＮＭＯＳトランジスタの差動対を備える。本入力
段は、ＮＭＯＳトランジスタの差動対のバルク端子に接
続されて入力信号を受け取る、２つのＪＦＥＴトランジ
スタをさらに備える。ＪＦＥＴトランジスタは、さら
に、ＮＭＯＳトランジスタの差動対のバルク端子を駆動
するために、ソースフォロアデバイスとして機能する。
増幅器入力段が開示される。本入力段は、差動電流を生
成するＮＭＯＳトランジスタの差動対を備える。本入力
段は、ＮＭＯＳトランジスタの差動対のバルク端子に接
続されて入力信号を受け取る、２つのＪＦＥＴトランジ
スタをさらに備える。ＪＦＥＴトランジスタは、さら
に、ＮＭＯＳトランジスタの差動対のバルク端子を駆動
するために、ソースフォロアデバイスとして機能する。
【００１３】有利なことに、本発明は、低電力バッテリ
ソースから電源供給される用途を含む、広範な用途に使
用することができる汎用演算増幅器入力段を提供する。
さらに、本発明の入力段は、レールツーレールのパフォ
ーマンスが可能であり、かつ従来技術による入力段より
も設計の柔軟性を増大することが可能である。
ソースから電源供給される用途を含む、広範な用途に使
用することができる汎用演算増幅器入力段を提供する。
さらに、本発明の入力段は、レールツーレールのパフォ
ーマンスが可能であり、かつ従来技術による入力段より
も設計の柔軟性を増大することが可能である。
【００１４】
【実施例】低電圧レールツーレールＣＭＯＳ入力段につ
いての発明が、開示される。以下の説明において、本発
明の完全な理解を提供するために、多数の具体的な詳細
が記載される。しかし、当業者には、これら具体的な詳
細のすべてまたはいくつかなしでも、本発明を実施しう
ることが理解されよう。他の例では、本発明を不必要に
曖昧にしないために、周知の工程ステップについては詳
細に説明していない。
いての発明が、開示される。以下の説明において、本発
明の完全な理解を提供するために、多数の具体的な詳細
が記載される。しかし、当業者には、これら具体的な詳
細のすべてまたはいくつかなしでも、本発明を実施しう
ることが理解されよう。他の例では、本発明を不必要に
曖昧にしないために、周知の工程ステップについては詳
細に説明していない。
【００１５】図１については、従来技術に関して説明し
た。図２は、本発明の一実施形態による演算増幅器１５
０を示すブロック図である。演算増幅器１５０は、入力
段２００と、出力段２０１と、を備える。
た。図２は、本発明の一実施形態による演算増幅器１５
０を示すブロック図である。演算増幅器１５０は、入力
段２００と、出力段２０１と、を備える。
【００１６】動作において、入力段２００は、差動入力
信号ＶINを受け取る。次に、入力段２００は、差動入力
信号を出力信号に変換してから、その出力信号を出力段
２０１に与える。出力段２０１は、入力段出力信号を受
け取り、これを増幅された出力電圧ＶOに変換する。
信号ＶINを受け取る。次に、入力段２００は、差動入力
信号を出力信号に変換してから、その出力信号を出力段
２０１に与える。出力段２０１は、入力段出力信号を受
け取り、これを増幅された出力電圧ＶOに変換する。
【００１７】出力段２０１は、レールツーレール性能を
提供し、かつ単一のＶGS電圧と同程度に低い電源で動作
可能である。次により詳細に説明するように、出力段２
０１は、出力シンク回路およびソース回路を用いて、こ
の機能性を可能にする。
提供し、かつ単一のＶGS電圧と同程度に低い電源で動作
可能である。次により詳細に説明するように、出力段２
０１は、出力シンク回路およびソース回路を用いて、こ
の機能性を可能にする。
【００１８】図３は、本発明の一実施形態による入力段
２００のブロック図である。入力段２００は、電圧入力
回路２０２と、該電圧入力回路２０２に接続されたトラ
ンスコンダクタンス回路２０４と、を備える。電圧入力
回路２０２は、差動入力信号ＶINを受けとる一方で、ト
ランスコンダクタンス回路２０４は、差動電流Ｉ0をシ
ステムの残り、例えば演算増幅器に提供する。
２００のブロック図である。入力段２００は、電圧入力
回路２０２と、該電圧入力回路２０２に接続されたトラ
ンスコンダクタンス回路２０４と、を備える。電圧入力
回路２０２は、差動入力信号ＶINを受けとる一方で、ト
ランスコンダクタンス回路２０４は、差動電流Ｉ0をシ
ステムの残り、例えば演算増幅器に提供する。
【００１９】ＶCCおよびＶEEを含む、増幅器の同相範囲
全体にわたる差動入力電圧に基づいて、電流を生成する
ことが望ましい。したがって、動作において、入力段２
００は、低電力バッテリソースに必要であることが多
い、低電圧でのレールツーレール動作のための電力を提
供する。従来のトランスコンダクタンス回路は、ＶCCお
よびＶEEを含まない、一般に、電流を生成することが可
能な入力同相電圧範囲が限られている。しかし、本発明
は、電圧入力回路２０２により、トランスコンダクタン
ス回路２０４が略ＶEEからＶCCまでの電圧範囲にわたっ
て電流を生成することができるため、略完全なレールツ
ーレール性能を可能にする。
全体にわたる差動入力電圧に基づいて、電流を生成する
ことが望ましい。したがって、動作において、入力段２
００は、低電力バッテリソースに必要であることが多
い、低電圧でのレールツーレール動作のための電力を提
供する。従来のトランスコンダクタンス回路は、ＶCCお
よびＶEEを含まない、一般に、電流を生成することが可
能な入力同相電圧範囲が限られている。しかし、本発明
は、電圧入力回路２０２により、トランスコンダクタン
ス回路２０４が略ＶEEからＶCCまでの電圧範囲にわたっ
て電流を生成することができるため、略完全なレールツ
ーレール性能を可能にする。
【００２０】図４は、本発明の別の実施形態による入力
段３００を示す概略図である。入力段３００は、電圧入
力回路２０２と、トランスコンダクタンス回路２０４
と、を備える。電圧入力回路２０２は、デプレッション
型ＮＭＯＳトランジスタ３０２と、デプレッション型Ｎ
ＭＯＳトランジスタ３０４と、を備える。デプレッショ
ン型ＮＭＯＳトランジスタ３０２および３０４のドレイ
ンは、ＶCCに接続され、デプレッション型ＮＭＯＳトラ
ンジスタ３０２および３０４のソースは、トランスコン
ダクタンス回路２０４に接続される。最後に、差動入力
信号ＶINは、デプレッション型ＮＭＯＳトランジスタ３
０２および３０４のゲートを通して、電圧入力回路２０
２に提供される。
段３００を示す概略図である。入力段３００は、電圧入
力回路２０２と、トランスコンダクタンス回路２０４
と、を備える。電圧入力回路２０２は、デプレッション
型ＮＭＯＳトランジスタ３０２と、デプレッション型Ｎ
ＭＯＳトランジスタ３０４と、を備える。デプレッショ
ン型ＮＭＯＳトランジスタ３０２および３０４のドレイ
ンは、ＶCCに接続され、デプレッション型ＮＭＯＳトラ
ンジスタ３０２および３０４のソースは、トランスコン
ダクタンス回路２０４に接続される。最後に、差動入力
信号ＶINは、デプレッション型ＮＭＯＳトランジスタ３
０２および３０４のゲートを通して、電圧入力回路２０
２に提供される。
【００２１】使用中、デプレッション型ＮＭＯＳトラン
ジスタ３０２および３０４は、トランスコンダクタンス
電流回路２０４を駆動するため、ソースフォロアデバイ
スとして用いられる。有利なことに、デプレッション型
ＮＭＯＳトランジスタ３０２および３０４は、ゲート電
圧がＶEEに等しいとき、ＶEEよりも高いソース電位を有
する。さらに、デプレッション型ＮＭＯＳトランジスタ
３０２および３０４のゲート電圧がＶCCに近いとき、こ
れらトランジスタにおけるバックゲート効果により、閾
値が正になるため、ソース電圧がゲート電圧より低くな
る。次により詳細に説明するように、デプレッション型
ＮＭＯＳトランジスタ３０２および３０４のこの特性に
より、本発明の入力段がＶCCおよびＶEEを含む、同相電
圧範囲にわたって動作可能になる。
ジスタ３０２および３０４は、トランスコンダクタンス
電流回路２０４を駆動するため、ソースフォロアデバイ
スとして用いられる。有利なことに、デプレッション型
ＮＭＯＳトランジスタ３０２および３０４は、ゲート電
圧がＶEEに等しいとき、ＶEEよりも高いソース電位を有
する。さらに、デプレッション型ＮＭＯＳトランジスタ
３０２および３０４のゲート電圧がＶCCに近いとき、こ
れらトランジスタにおけるバックゲート効果により、閾
値が正になるため、ソース電圧がゲート電圧より低くな
る。次により詳細に説明するように、デプレッション型
ＮＭＯＳトランジスタ３０２および３０４のこの特性に
より、本発明の入力段がＶCCおよびＶEEを含む、同相電
圧範囲にわたって動作可能になる。
【００２２】図５は、本発明の一実施形態による、デプ
レッション型ＮＭＯＳトランジスタのソース電圧対ゲー
ト電圧のプロットを示すグラフ４００である。グラフ４
００は、電圧ゲート軸４０２と、電圧ソース軸４０４
と、ゲート電圧に対するソース電圧４０６のプロット
と、を含む。グラフ４００に示すように、ゲート電圧が
Ｖ EEにあるとき、ソース電圧は、正の約２００ｍＶであ
り、ゲート電圧が１Ｖにあるとき、ソース電圧は約９０
０ｍＶである。したがって、本発明のデプレッション型
ＮＭＯＳトランジスタのソース範囲は、約２００ｍＶか
ら９００ｍＶであり、次により詳細に説明するように、
この範囲でこれらのデバイスがＰＭＯＳトランジスタの
バルク端子を駆動可能である。本質的に、デプレッショ
ン型ＮＭＯＳトランジスタは、実寸大の入力電圧を供給
電圧ＶCCおよびＶEE内の範囲に縮める。
レッション型ＮＭＯＳトランジスタのソース電圧対ゲー
ト電圧のプロットを示すグラフ４００である。グラフ４
００は、電圧ゲート軸４０２と、電圧ソース軸４０４
と、ゲート電圧に対するソース電圧４０６のプロット
と、を含む。グラフ４００に示すように、ゲート電圧が
Ｖ EEにあるとき、ソース電圧は、正の約２００ｍＶであ
り、ゲート電圧が１Ｖにあるとき、ソース電圧は約９０
０ｍＶである。したがって、本発明のデプレッション型
ＮＭＯＳトランジスタのソース範囲は、約２００ｍＶか
ら９００ｍＶであり、次により詳細に説明するように、
この範囲でこれらのデバイスがＰＭＯＳトランジスタの
バルク端子を駆動可能である。本質的に、デプレッショ
ン型ＮＭＯＳトランジスタは、実寸大の入力電圧を供給
電圧ＶCCおよびＶEE内の範囲に縮める。
【００２３】デプレッション型ＮＭＯＳトランジスタ
は、概して、ゲート、ドレイン、ソース、およびバルク
と表される４つの端子を有するシリコン基板上に構築さ
れる。処理マスク層は、ソースおよびドレイン領域を形
成するために砒素等のＮ型ドーピング材料をシリコン中
に注入する領域を画定する。ＭＯＳゲート領域もまた、
ゲート導電体とゲート酸化物がソース領域およびドレイ
ン領域を物理的に分離するように、処理マスク層によっ
て画定される。Ｎチャネルソースおよびドレイン領域
は、ボロン等、Ｐ型材料注入を受けるウェル領域内又
は、Ｐ型基板領域内にその領域を作られる。ウェル領域
又は、基板領域の背景濃度が、ソースからバルクへの電
圧によって決定される閾値電圧における変化を制御する
バックゲート効果を決定する。アルミニウム金属等の低
抵抗導電材料は、ゲート端子、ソース端子、ドレイン端
子、およびバルク端子に電気接続を提供する。
は、概して、ゲート、ドレイン、ソース、およびバルク
と表される４つの端子を有するシリコン基板上に構築さ
れる。処理マスク層は、ソースおよびドレイン領域を形
成するために砒素等のＮ型ドーピング材料をシリコン中
に注入する領域を画定する。ＭＯＳゲート領域もまた、
ゲート導電体とゲート酸化物がソース領域およびドレイ
ン領域を物理的に分離するように、処理マスク層によっ
て画定される。Ｎチャネルソースおよびドレイン領域
は、ボロン等、Ｐ型材料注入を受けるウェル領域内又
は、Ｐ型基板領域内にその領域を作られる。ウェル領域
又は、基板領域の背景濃度が、ソースからバルクへの電
圧によって決定される閾値電圧における変化を制御する
バックゲート効果を決定する。アルミニウム金属等の低
抵抗導電材料は、ゲート端子、ソース端子、ドレイン端
子、およびバルク端子に電気接続を提供する。
【００２４】図６Ａは、本発明の一実施形態による低電
圧レールツーレールＣＭＯＳ入力段５００の概略図であ
る。入力段５００は、電圧入力回路２０２と、トランス
コンダクタンス回路２０４と、を備える。電圧入力回路
２０２は、デプレッション型ＮＭＯＳトランジスタ３０
２と、デプレッション型ＮＭＯＳトランジスタ３０４
と、を備える。デプレッション型ＮＭＯＳトランジスタ
３０２および３０４のドレインは、ＶCCに接続され、デ
プレッション型ＮＭＯＳトランジスタ３０２および３０
４のソースは、トランスコンダクタンス回路２０４に接
続される。最後に、差動入力信号ＶINは、デプレッショ
ン型ＮＭＯＳトランジスタ３０２および３０４のゲート
を通して、電圧入力回路２０２に提供される。
圧レールツーレールＣＭＯＳ入力段５００の概略図であ
る。入力段５００は、電圧入力回路２０２と、トランス
コンダクタンス回路２０４と、を備える。電圧入力回路
２０２は、デプレッション型ＮＭＯＳトランジスタ３０
２と、デプレッション型ＮＭＯＳトランジスタ３０４
と、を備える。デプレッション型ＮＭＯＳトランジスタ
３０２および３０４のドレインは、ＶCCに接続され、デ
プレッション型ＮＭＯＳトランジスタ３０２および３０
４のソースは、トランスコンダクタンス回路２０４に接
続される。最後に、差動入力信号ＶINは、デプレッショ
ン型ＮＭＯＳトランジスタ３０２および３０４のゲート
を通して、電圧入力回路２０２に提供される。
【００２５】使用中、デプレッション型ＮＭＯＳトラン
ジスタ３０２および３０４は、トランスコンダクタンス
回路２０４を駆動するため、ソースフォロアデバイスと
して用いられる。有利なことに、デプレッション型ＮＭ
ＯＳトランジスタ３０２および３０４は、ゲート電圧が
ＶEEに等しいとき、ＶEEよりも高いソース電位を有す
る。さらに、デプレッション型ＮＭＯＳトランジスタ３
０２および３０４のゲート電圧がＶCCに近いとき、これ
らトランジスタにおけるバックゲート効果により、閾値
が正になるため、ソース電圧がゲート電圧より低くな
る。デプレッション型ＮＭＯＳトランジスタ３０２およ
び３０４のこの特性により、本発明の入力段が略レール
ツーレールで動作可能になる。
ジスタ３０２および３０４は、トランスコンダクタンス
回路２０４を駆動するため、ソースフォロアデバイスと
して用いられる。有利なことに、デプレッション型ＮＭ
ＯＳトランジスタ３０２および３０４は、ゲート電圧が
ＶEEに等しいとき、ＶEEよりも高いソース電位を有す
る。さらに、デプレッション型ＮＭＯＳトランジスタ３
０２および３０４のゲート電圧がＶCCに近いとき、これ
らトランジスタにおけるバックゲート効果により、閾値
が正になるため、ソース電圧がゲート電圧より低くな
る。デプレッション型ＮＭＯＳトランジスタ３０２およ
び３０４のこの特性により、本発明の入力段が略レール
ツーレールで動作可能になる。
【００２６】トランスコンダクタンス回路２０４は、Ｐ
ＭＯＳトランジスタの差動対５０２および５０４を備え
る。ＰＭＯＳトランジスタ５０２および５０４のゲート
は、接地基準ＶEEに接続され、ＰＭＯＳトランジスタ５
０２および５０４のソースは、電流源５０６に接続され
る。ＰＭＯＳトランジスタ５０２および５０４のドレイ
ンは、差動出力Ｉ0を演算増幅器等のシステムの残りに
提供する。最後に、ＰＭＯＳトランジスタ５０２のバル
ク端子は、デプレッション型ＮＭＯＳトランジスタ３０
２のソースに接続され、ＰＭＯＳトランジスタ５０４の
バルク端子は、デプレッション型ＮＭＯＳトランジスタ
３０４のソースに接続される。
ＭＯＳトランジスタの差動対５０２および５０４を備え
る。ＰＭＯＳトランジスタ５０２および５０４のゲート
は、接地基準ＶEEに接続され、ＰＭＯＳトランジスタ５
０２および５０４のソースは、電流源５０６に接続され
る。ＰＭＯＳトランジスタ５０２および５０４のドレイ
ンは、差動出力Ｉ0を演算増幅器等のシステムの残りに
提供する。最後に、ＰＭＯＳトランジスタ５０２のバル
ク端子は、デプレッション型ＮＭＯＳトランジスタ３０
２のソースに接続され、ＰＭＯＳトランジスタ５０４の
バルク端子は、デプレッション型ＮＭＯＳトランジスタ
３０４のソースに接続される。
【００２７】本質的に、ＶCCおよびＶEEを含む、増幅器
の同相範囲全体にわたる差動入力電圧に基づいて、電流
を生成することが望ましい。本発明は、ＰＭＯＳトラン
ジスタの差動対５０２および５０４バルク端子を駆動し
て、ゲートを接地基準に接続することで、これに対処す
る。したがって、動作において、デプレッション型ＮＭ
ＯＳトランジスタ３０２および３０４は、ＰＭＯＳトラ
ンジスタ５０２および５０４のバルク端子を駆動するた
め、ソースフォロアデバイスとして利用される。ソース
フォロアＮＭＯＳトランジスタ３０２および３０４を介
して、ＰＭＯＳトランジスタ５０２および５０４のバル
ク電圧を変調することで、トランジスタ５０２および５
０４のチャネルが、増幅器に対する入力トランスコンダ
クタンスを生成するために十分に変調される。
の同相範囲全体にわたる差動入力電圧に基づいて、電流
を生成することが望ましい。本発明は、ＰＭＯＳトラン
ジスタの差動対５０２および５０４バルク端子を駆動し
て、ゲートを接地基準に接続することで、これに対処す
る。したがって、動作において、デプレッション型ＮＭ
ＯＳトランジスタ３０２および３０４は、ＰＭＯＳトラ
ンジスタ５０２および５０４のバルク端子を駆動するた
め、ソースフォロアデバイスとして利用される。ソース
フォロアＮＭＯＳトランジスタ３０２および３０４を介
して、ＰＭＯＳトランジスタ５０２および５０４のバル
ク電圧を変調することで、トランジスタ５０２および５
０４のチャネルが、増幅器に対する入力トランスコンダ
クタンスを生成するために十分に変調される。
【００２８】トランジスタ５０２および５０４のバルク
端子は、ＰＭＯＳトランジスタへの別のゲート入力とし
て扱うことができるため、本発明が、ＶCCからＶEEの入
力同相モード範囲全体にわたって動作することが可能に
なる。本発明において、電流を生成可能な電圧の範囲
は、デプレッション型トランジスタの入力範囲に一致す
る。
端子は、ＰＭＯＳトランジスタへの別のゲート入力とし
て扱うことができるため、本発明が、ＶCCからＶEEの入
力同相モード範囲全体にわたって動作することが可能に
なる。本発明において、電流を生成可能な電圧の範囲
は、デプレッション型トランジスタの入力範囲に一致す
る。
【００２９】ＮＭＯＳトランジスタ３０２および３０４
のバルク端子はＶEEに接続されるため、これらトランジ
スタのゲート電圧がＶEEに等しいとき、ソース電圧が正
（すなわち、ゲートよりも高く）になる。さらに、ゲー
ト電圧トランジスタ３０２および３０４がＶCC近くに移
るとき、これらトランジスタにおけるバックゲート効果
により、閾値電圧が正になるため、図５を参照して上述
したように、ソース電圧がゲート電圧より低くなる。
のバルク端子はＶEEに接続されるため、これらトランジ
スタのゲート電圧がＶEEに等しいとき、ソース電圧が正
（すなわち、ゲートよりも高く）になる。さらに、ゲー
ト電圧トランジスタ３０２および３０４がＶCC近くに移
るとき、これらトランジスタにおけるバックゲート効果
により、閾値電圧が正になるため、図５を参照して上述
したように、ソース電圧がゲート電圧より低くなる。
【００３０】これらのデプレッション型デバイスは、本
発明では、トランスコンダクタンスの制御よりもむし
ろ、主に電圧レベルシフタ用に用いられる。これによ
り、従来技術の構成で可能な柔軟性よりも、柔軟性を大
きくすることができる。例えば、本デバイスは、異なる
サイズを有してもよいため、演算増幅器の帯域幅に影響
を及ぼさずに、異なるトランスコンダクタンスを有する
ことができる。これは、差動対トランジスタ５０２およ
び５０４における電流およびこれらデバイスのサイズ
が、出力段２０１における補償回路と共に、演算増幅器
の帯域幅を設定するからである。
発明では、トランスコンダクタンスの制御よりもむし
ろ、主に電圧レベルシフタ用に用いられる。これによ
り、従来技術の構成で可能な柔軟性よりも、柔軟性を大
きくすることができる。例えば、本デバイスは、異なる
サイズを有してもよいため、演算増幅器の帯域幅に影響
を及ぼさずに、異なるトランスコンダクタンスを有する
ことができる。これは、差動対トランジスタ５０２およ
び５０４における電流およびこれらデバイスのサイズ
が、出力段２０１における補償回路と共に、演算増幅器
の帯域幅を設定するからである。
【００３１】図６Ｂは、本発明の別の実施形態による、
低電圧レールツーレールＣＭＯＳ入力段６００の概略図
である。図６Ｂにおける実施形態は、図６Ａの実施形態
と対をなすものである。入力段６００は、電圧入力回路
６０２と、トランスコンダクタンス回路６０４と、を備
える。図６Ｂにおける電圧入力回路６０２は、ＰＭＯＳ
トランジスタ３０８および３１０を備える。また、トラ
ンスコンダクタンス回路６０４は、ＮＭＯＳトランジス
タの差動対５１０および５１２を備える。当業者には明
らかなように、図６Ｂの実施形態は、図６Ａの実施形態
と同様に実行する。さらに別の実施形態において、図６
ＢにおけるＰＭＯＳトランジスタをＪＦＥＴトランジス
タで置換することができる。
低電圧レールツーレールＣＭＯＳ入力段６００の概略図
である。図６Ｂにおける実施形態は、図６Ａの実施形態
と対をなすものである。入力段６００は、電圧入力回路
６０２と、トランスコンダクタンス回路６０４と、を備
える。図６Ｂにおける電圧入力回路６０２は、ＰＭＯＳ
トランジスタ３０８および３１０を備える。また、トラ
ンスコンダクタンス回路６０４は、ＮＭＯＳトランジス
タの差動対５１０および５１２を備える。当業者には明
らかなように、図６Ｂの実施形態は、図６Ａの実施形態
と同様に実行する。さらに別の実施形態において、図６
ＢにおけるＰＭＯＳトランジスタをＪＦＥＴトランジス
タで置換することができる。
【００３２】図６Ａの実施形態か、または図６Ｂの実施
形態かの選択は、本質的に、実施されている工程によっ
て決まる。工程に応じて、該実施形態のうちの一方のほ
うが実施しやすいことがある。しかし、双方とも本質的
に同じ機能を提供する。
形態かの選択は、本質的に、実施されている工程によっ
て決まる。工程に応じて、該実施形態のうちの一方のほ
うが実施しやすいことがある。しかし、双方とも本質的
に同じ機能を提供する。
【００３３】図７は、本発明の別の実施形態による、１
ボルトレールツーレールＣＭＯＳ入力段７００を示す概
略図である。入力段７００は、デプレッション型ＮＭＯ
Ｓトランジスタ３０２と、デプレッション型ＮＭＯＳト
ランジスタ３０４と、トランスコンダクタンス回路２０
４と、を備える。デプレッション型ＮＭＯＳトランジス
タ３０２および３０４のドレインは、ＶCCに接続され、
デプレッション型ＮＭＯＳトランジスタ３０２および３
０４のソースは、トランスコンダクタンス回路２０４に
接続される。最後に、差動入力信号ＶINは、デプレッシ
ョン型ＮＭＯＳトランジスタ３０２および３０４のゲー
トを通して提供される。
ボルトレールツーレールＣＭＯＳ入力段７００を示す概
略図である。入力段７００は、デプレッション型ＮＭＯ
Ｓトランジスタ３０２と、デプレッション型ＮＭＯＳト
ランジスタ３０４と、トランスコンダクタンス回路２０
４と、を備える。デプレッション型ＮＭＯＳトランジス
タ３０２および３０４のドレインは、ＶCCに接続され、
デプレッション型ＮＭＯＳトランジスタ３０２および３
０４のソースは、トランスコンダクタンス回路２０４に
接続される。最後に、差動入力信号ＶINは、デプレッシ
ョン型ＮＭＯＳトランジスタ３０２および３０４のゲー
トを通して提供される。
【００３４】使用中、デプレッション型ＮＭＯＳトラン
ジスタ３０２および３０４は、トランスコンダクタンス
回路２０４を駆動するため、ソースフォロアデバイスと
して用いられる。有利なことに、デプレッション型ＮＭ
ＯＳトランジスタ３０２および３０４は、ゲート電圧が
ＶEEに等しいとき、ＶEEよりも高いソース電位を有す
る。さらに、デプレッション型ＮＭＯＳトランジスタ３
０２および３０４のゲート電圧がＶCCに近いとき、これ
らトランジスタにおけるバックゲート効果により、閾値
が正になるため、ソース電圧がゲート電圧より低くな
る。デプレッション型ＮＭＯＳトランジスタ３０２およ
び３０４のこの特性により、本発明の入力段が略レール
ツーレールで動作可能になる。
ジスタ３０２および３０４は、トランスコンダクタンス
回路２０４を駆動するため、ソースフォロアデバイスと
して用いられる。有利なことに、デプレッション型ＮＭ
ＯＳトランジスタ３０２および３０４は、ゲート電圧が
ＶEEに等しいとき、ＶEEよりも高いソース電位を有す
る。さらに、デプレッション型ＮＭＯＳトランジスタ３
０２および３０４のゲート電圧がＶCCに近いとき、これ
らトランジスタにおけるバックゲート効果により、閾値
が正になるため、ソース電圧がゲート電圧より低くな
る。デプレッション型ＮＭＯＳトランジスタ３０２およ
び３０４のこの特性により、本発明の入力段が略レール
ツーレールで動作可能になる。
【００３５】トランスコンダクタンス回路２０４は、Ｐ
ＭＯＳトランジスタの差動対５０２および５０４を備え
る。ＰＭＯＳトランジスタ５０２および５０４のゲート
は、接地基準ＶEEに接続され、ＰＭＯＳトランジスタ５
０２および５０４のソースは、電流源５０６に接続され
る。ＰＭＯＳトランジスタ５０２および５０４のドレイ
ンは、差動出力電流Ｉ0を演算増幅器等システムの残り
に提供する。最後に、ＰＭＯＳトランジスタ５０２のバ
ルク端子は、デプレッション型ＮＭＯＳトランジスタ３
０２のソースに接続され、ＰＭＯＳトランジスタ５０４
のバルク端子は、デプレッション型ＮＭＯＳトランジス
タ３０４のソースに接続される。
ＭＯＳトランジスタの差動対５０２および５０４を備え
る。ＰＭＯＳトランジスタ５０２および５０４のゲート
は、接地基準ＶEEに接続され、ＰＭＯＳトランジスタ５
０２および５０４のソースは、電流源５０６に接続され
る。ＰＭＯＳトランジスタ５０２および５０４のドレイ
ンは、差動出力電流Ｉ0を演算増幅器等システムの残り
に提供する。最後に、ＰＭＯＳトランジスタ５０２のバ
ルク端子は、デプレッション型ＮＭＯＳトランジスタ３
０２のソースに接続され、ＰＭＯＳトランジスタ５０４
のバルク端子は、デプレッション型ＮＭＯＳトランジス
タ３０４のソースに接続される。
【００３６】本質的に、ＶCCおよびＶEEを含む、増幅器
の同相範囲全体にわたる差動入力電圧に基づいて、電流
を生成することが望ましい。本発明は、ＰＭＯＳトラン
ジスタの差動対５０２および５０４のバルク端子を駆動
して、ゲートを接地基準に接続することで、これに対処
する。したがって、動作において、デプレッション型Ｎ
ＭＯＳトランジスタ３０２および３０４は、ＰＭＯＳト
ランジスタ５０２および５０４のバルク端子を駆動する
ため、ソースフォロアデバイスとして利用される。ソー
スフォロアＮＭＯＳトランジスタ３０２および３０４を
介して、ＰＭＯＳトランジスタ５０２および５０４のバ
ルク電圧を変調することで、ＰＭＯＳトランジスタ５０
２および５０４のチャネルが、増幅器に対する入力トラ
ンスコンダクタンスを生成するために十分に変調され
る。
の同相範囲全体にわたる差動入力電圧に基づいて、電流
を生成することが望ましい。本発明は、ＰＭＯＳトラン
ジスタの差動対５０２および５０４のバルク端子を駆動
して、ゲートを接地基準に接続することで、これに対処
する。したがって、動作において、デプレッション型Ｎ
ＭＯＳトランジスタ３０２および３０４は、ＰＭＯＳト
ランジスタ５０２および５０４のバルク端子を駆動する
ため、ソースフォロアデバイスとして利用される。ソー
スフォロアＮＭＯＳトランジスタ３０２および３０４を
介して、ＰＭＯＳトランジスタ５０２および５０４のバ
ルク電圧を変調することで、ＰＭＯＳトランジスタ５０
２および５０４のチャネルが、増幅器に対する入力トラ
ンスコンダクタンスを生成するために十分に変調され
る。
【００３７】ＰＭＯＳトランジスタ５０２および５０４
のバルク端子は、ＰＭＯＳトランジスタへの別のゲート
入力として扱うことができるため、本発明が、ＶCCから
ＶEEの入力同相範囲全体にわたって動作することが可能
になる。本発明において、電流を生成可能な電圧の範囲
は、デプレッション型トランジスタの入力範囲に一致す
る。
のバルク端子は、ＰＭＯＳトランジスタへの別のゲート
入力として扱うことができるため、本発明が、ＶCCから
ＶEEの入力同相範囲全体にわたって動作することが可能
になる。本発明において、電流を生成可能な電圧の範囲
は、デプレッション型トランジスタの入力範囲に一致す
る。
【００３８】ＮＭＯＳトランジスタ３０２および３０４
のバルク端子はＶEEに接続されるため、これらトランジ
スタのゲート電圧がＶEEに等しいとき、ソース電圧が正
（すなわち、ゲートよりも高く）になる。さらに、ゲー
ト電圧トランジスタ３０２および３０４がＶCC近くに移
るとき、これらトランジスタにおけるバックゲート効果
により、閾値電圧が正になるため、図５を参照して上述
したように、ソース電圧がゲート電圧より低くなる。
のバルク端子はＶEEに接続されるため、これらトランジ
スタのゲート電圧がＶEEに等しいとき、ソース電圧が正
（すなわち、ゲートよりも高く）になる。さらに、ゲー
ト電圧トランジスタ３０２および３０４がＶCC近くに移
るとき、これらトランジスタにおけるバックゲート効果
により、閾値電圧が正になるため、図５を参照して上述
したように、ソース電圧がゲート電圧より低くなる。
【００３９】入力段７００は、電流源として動作するＮ
ＭＯＳトランジスタ７０２および７０４と、ＰＭＯＳト
ランジスタ７０６および７０８を有する電流ミラー７０
５と、ＮＭＯＳトランジスタ７１０および７１２を有す
る折り返しカスコード７０９と、をさらに備える。動作
において、電流ミラー７０５は、出力Ｖ0に対して差動
からシングルエンドへの変換を行うために用いられ、こ
の場合、トランジスタ７１４および７１６は、電流源と
して機能する。トランスコンダクタンス回路２０４から
の電流は、トランジスタ７１４および７１６のドレイン
電流から差し引かれる。次に、差動電流が、折り返しカ
スコード７０９に適用され、ここで、トランジスタ７１
２からの電流が電流ミラー７０５によって複製され、出
力Ｖ0においてトランジスタ７１０における電流と比較
される。
ＭＯＳトランジスタ７０２および７０４と、ＰＭＯＳト
ランジスタ７０６および７０８を有する電流ミラー７０
５と、ＮＭＯＳトランジスタ７１０および７１２を有す
る折り返しカスコード７０９と、をさらに備える。動作
において、電流ミラー７０５は、出力Ｖ0に対して差動
からシングルエンドへの変換を行うために用いられ、こ
の場合、トランジスタ７１４および７１６は、電流源と
して機能する。トランスコンダクタンス回路２０４から
の電流は、トランジスタ７１４および７１６のドレイン
電流から差し引かれる。次に、差動電流が、折り返しカ
スコード７０９に適用され、ここで、トランジスタ７１
２からの電流が電流ミラー７０５によって複製され、出
力Ｖ0においてトランジスタ７１０における電流と比較
される。
【００４０】本発明について、いくつかの好ましい実施
形態に関して説明したが、本発明の範囲内にありうる多
くの代替、変更、および同等物がある。また、本発明の
実施の代替方法および装置が数多くあることにも留意さ
れたい。したがって、以下に添付する特許請求の範囲
は、本発明の精神および範囲内にあるかかるすべての代
替、変更、および同等物を包含するものと解釈されるよ
う意図される。
形態に関して説明したが、本発明の範囲内にありうる多
くの代替、変更、および同等物がある。また、本発明の
実施の代替方法および装置が数多くあることにも留意さ
れたい。したがって、以下に添付する特許請求の範囲
は、本発明の精神および範囲内にあるかかるすべての代
替、変更、および同等物を包含するものと解釈されるよ
う意図される。
【００４１】
【図１】低電圧演算増幅器のための従来技術による入力
段を示す概略図である。
段を示す概略図である。
【図２】本発明の一実施形態による演算増幅器を示すブ
ロック図である。
ロック図である。
【図３】本発明の一実施形態による入力段を示すブロッ
ク図である。
ク図である。
【図４】本発明の別の実施形態による入力段を示す概略
図である。
図である。
【図５】本発明の一実施形態による、デプレッション型
ＮＭＯＳトランジスタのソース電圧対ゲート電圧のプロ
ットを示すグラフである。
ＮＭＯＳトランジスタのソース電圧対ゲート電圧のプロ
ットを示すグラフである。
【図６】本発明の一実施形態による、低電圧レールツー
レールＣＭＯＳ入力段の概略図である。
レールＣＭＯＳ入力段の概略図である。
【図７】本発明の別の実施形態による、１ボルトレール
ツーレールＣＭＯＳ入力段を示す概略図である。
ツーレールＣＭＯＳ入力段を示す概略図である。
２、４ ＭＯＳＦＥＴ ６、８ 電流源 １０ 電流シンク １４，１６ 入力 １００ 入力段 １５０ 演算増幅器 ２００ 入力段 ２０１ 出力段 ２０２ 電圧入力回路 ２０４ トランスコンダクタンス回路 ３００ 入力段 ３０２、３０４ デプレッション型ＮＭＯＳトランジス
タ ４０６ ソース電圧 ５００ 入力段
タ ４０６ ソース電圧 ５００ 入力段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トロイ スタックスタッド アメリカ合衆国85745−1715 アリゾナ州 タクソン ウエスト ブロードウエイ ビーエルブイディー 2700 ゲイン テク ノロジー コーポレーション内
Claims (39)
- 【請求項１】 第１および第２の電流信号を生成する、
それぞれバルク端子を有するＰチャネル金属酸化物半導
体電界効果（ＰＭＯＳ）トランジスタの差動対と、 該ＰＭＯＳトランジスタの差動対のバルク端子に接続さ
れ、入力信号を受け取るとともに、前記ＰＭＯＳトラン
ジスタの差動対のバルク端子を駆動するためのソースフ
ォロアデバイスとして機能するＮチャネルデプレッショ
ン型金属酸化物半導体電界効果（ＮＭＯＳ）トランジス
タの対と、を備える、演算増幅器入力段。 - 【請求項２】 前記入力信号は、前記デプレッション型
ＮＭＯＳトランジスタのゲート端子に接続される差動入
力信号である、請求項１記載の演算増幅入力段。 - 【請求項３】 前記ＰＭＯＳトランジスタの差動対のゲ
ート端子は、接地接続され、前記ＰＭＯＳトランジスタ
の差動対のソース端子は、電流源に接続される、請求項
１記載の演算増幅入力段。 - 【請求項４】 前記デプレッション型ＮＭＯＳトランジ
スタのバルク端子は、接地基準に接続され、前記デプレ
ッション型ＮＭＯＳトランジスタのドレイン端子は、Ｖ
CCに接続される、請求項１記載の演算増幅入力段。 - 【請求項５】 前記デプレッション型ＮＭＯＳトランジ
スタのソース端子は、前記ＰＭＯＳトランジスタの差動
対のバルク端子に接続される、請求項４記載の演算増幅
入力段。 - 【請求項６】 前記デプレッション型ＮＭＯＳトランジ
スタそれぞれのソース端子は、該デプレッション型ＭＯ
ＳトランジスタがそれぞれＶEEに等しい電圧を有すると
き、ＶEEよりも高い電圧を有する、請求項１記載の演算
増幅入力段。 - 【請求項７】 前記デプレッション型ＮＭＯＳトランジ
スタそれぞれのソース端子は、該デプレッション型ＭＯ
ＳトランジスタがそれぞれＶCCに等しい電圧を有すると
き、ＶCCよりも低い電圧を有する、請求項６記載の演算
増幅入力段。 - 【請求項８】 演算増幅器の入力段から出力信号を提供
方法であって、 Ｐチャネル金属酸化物半導体電界効果（ＰＭＯＳ）トラ
ンジスタの差動対のバルク端子に接続されたＮチャネル
デプレッション型金属酸化物半導体電界効果（ＮＭＯ
Ｓ）トランジスタの対に、入力信号を提供する動作と、 前記ＰＭＯＳトランジスタの差動対を用いて、差動出力
電流信号を提供する動作と、を含む、出力信号提供方
法。 - 【請求項９】 前記デプレッション型ＮＭＯＳトランジ
スタに入力信号を提供する動作は、差動入力信号を前記
デプレッション型ＮＭＯＳトランジスタのゲート端子に
加えることを含む、請求項８記載の出力信号提供方法。 - 【請求項１０】 前記ＰＭＯＳトランジスタの差動対の
ゲート端子は、接地接続され、前記ＰＭＯＳトランジス
タの差動対のソース端子は、電流源に接続される、請求
項８記載の出力信号提供方法。 - 【請求項１１】 前記デプレッション型ＮＭＯＳトラン
ジスタのバルク端子は、ＶEEに接続され、前記デプレッ
ション型ＮＭＯＳトランジスタのドレイン端子は、ＶCC
に接続される、請求項８記載の出力信号提供方法。 - 【請求項１２】 前記デプレッション型ＮＭＯＳトラン
ジスタのソース端子は、前記ＰＭＯＳトランジスタの差
動対のバルク端子に接続される、請求項１１記載の出力
信号提供方法。 - 【請求項１３】 前記デプレッション型ＮＭＯＳトラン
ジスタそれぞれのソース端子は、該デプレッション型Ｎ
ＭＯＳトランジスタがそれぞれＶEEに等しい電圧を有す
るとき、ＶEEよりも高い電圧を有する、請求項８記載の
出力信号提供方法。 - 【請求項１４】 前記デプレッション型ＮＭＯＳトラン
ジスタそれぞれのソース端子は、該デプレッション型Ｎ
ＭＯＳトランジスタがそれぞれＶCCに等しい電圧を有す
るとき、ＶCCよりも低い電圧を有する、請求項６記載の
出力信号提供方法。 - 【請求項１５】 演算増幅器入力段用の入力段を備える
特定用途向け集積回路（ＡＳＩＣ）であって、 それぞれバルク端子を有し、差動電流信号を生成する、
Ｐチャネル金属酸化物半導体電界効果（ＰＭＯＳ）トラ
ンジスタの差動対と、 該ＰＭＯＳトランジスタの差動対のバルク端子に接続さ
れ、入力信号を受け取るとともに、前記ＰＭＯＳトラン
ジスタの差動対のバルク端子を駆動するためのソースフ
ォロアデバイスとして機能するＮチャネルデプレッショ
ン型金属酸化物半導体電界効果（ＮＭＯＳ）トランジス
タの対と、を備える、ＡＳＩＣ。 - 【請求項１６】 前記入力信号は、前記デプレッション
型ＮＭＯＳトランジスタのゲート端子に接続される差動
入力信号である、請求項１５記載のＡＳＩＣ。 - 【請求項１７】 前記ＰＭＯＳトランジスタの差動対の
ゲート端子は、ＶEEに接続され、前記ＰＭＯＳトランジ
スタの差動対のソース端子は、電流源に接続される、請
求項１５記載のＡＳＩＣ。 - 【請求項１８】 前記デプレッション型ＮＭＯＳトラン
ジスタのバルク端子は、接地基準に接続され、前記デプ
レッション型ＮＭＯＳトランジスタのドレイン端子は、
ＶCCに接続される、請求項１５記載のＡＳＩＣ。 - 【請求項１９】 前記デプレッション型ＮＭＯＳトラン
ジスタのソース端子は、前記ＰＭＯＳトランジスタの差
動対のバルク端子に接続される、請求項１８記載のＡＳ
ＩＣ。 - 【請求項２０】 前記デプレッション型ＮＭＯＳトラン
ジスタそれぞれのソース端子は、該デプレッション型Ｍ
ＯＳトランジスタがそれぞれＶEEに等しい電圧を有する
とき、ＶEEよりも高い電圧を有する、請求項１５記載の
ＡＳＩＣ。 - 【請求項２１】 前記デプレッション型ＮＭＯＳトラン
ジスタそれぞれのソース端子は、該デプレッション型Ｎ
ＭＯＳトランジスタがそれぞれＶCCに等しい電圧を有す
るとき、ＶCCよりも低い電圧を有する、請求項２０記載
のＡＳＩＣ。 - 【請求項２２】 差動入力信号を受け取り、電圧入力回
路出力信号を提供する電圧入力回路であって、前記電圧
入力回路出力信号は、前記差動入力信号がＶ EEにおける
ときには、ＶEEよりも上である、電圧入力回路と、 前記電圧入力回路出力信号を受け取り、差動出力信号を
提供するトランスコンダクタンス回路と、を備える、演
算増幅器入力段。 - 【請求項２３】 前記電圧入力回路は、デプレッション
型ＮＭＯＳトランジスタの対を含む、請求項２２記載の
演算増幅器入力段。 - 【請求項２４】 前記トランスコンダクタンス回路は、
それぞれバルク端子を備えるＰＭＯＳトランジスタの差
動対を含む、請求項２３記載の演算増幅器入力段。 - 【請求項２５】 前記デプレッション型ＮＭＯＳトラン
ジスタは、前記ＰＭＯＳトランジスタの差動対のバルク
端子を駆動する、請求項２４記載の演算増幅器入力段。 - 【請求項２６】 前記デプレッション型ＮＭＯＳトラン
ジスタそれぞれのソース端子は、該デプレッション型Ｍ
ＯＳトランジスタがそれぞれＶEEに等しい電圧を有する
とき、ＶEEよりも高い電圧を有する、請求項２２記載の
演算増幅器入力段。 - 【請求項２７】 前記デプレッション型ＮＭＯＳトラン
ジスタそれぞれのソース端子は、該デプレッション型Ｎ
ＭＯＳトランジスタがそれぞれＶCCに等しい電圧を有す
るとき、ＶCCよりも低い電圧を有する、請求項２６記載
の演算増幅器入力段。 - 【請求項２８】 低い供給電圧で動作可能な演算増幅器
であって、 ＰＭＯＳトランジスタの差動対と、ＮＭＯＳトランジス
タの対とを有する入力段と、 出力段と、を備える、演算増幅器。 - 【請求項２９】 前記ＰＭＯＳトランジスタはそれぞれ
バルク端子を有し、前記ＰＭＯＳトランジスタの差動対
は、差動出力信号を生成する、請求項２８記載の演算増
幅器。 - 【請求項３０】 前記ＮＭＯＳトランジスタは、デプレ
ッション型ＮＭＯＳトランジスタであり、該デプレッシ
ョン型ＮＭＯＳトランジスタは、前記ＰＭＯＳトランジ
スタの差動対のバルク端子に接続される、請求項２９記
載の演算増幅器。 - 【請求項３１】 前記デプレッション型ＮＭＯＳトラン
ジスタは、前記ＮＭＯＳトランジスタのゲート端子を用
いて、差動入力信号を受け取る、請求項３０記載の演算
増幅器。 - 【請求項３２】 前記ＰＭＯＳトランジスタは、折り返
しカスコード回路に接続される、請求項３０記載の演算
増幅器。 - 【請求項３３】 前記折り返しカスコード回路は、ＮＭ
ＯＳトランジスタの対を含む、請求項３２記載の演算増
幅器。 - 【請求項３４】 第１および第２の電流信号を生成す
る、それぞれバルク端子を有するＮチャネル金属酸化物
半導体電界効果（ＮＭＯＳ）トランジスタの差動対と、 該ＮＭＯＳトランジスタの差動対のバルク端子に接続さ
れ、入力信号を受け取るとともに、前記ＮＭＯＳトラン
ジスタの差動対のバルク端子を駆動するためのソースフ
ォロアデバイスとして機能するＰチャネルデプレッショ
ン型金属酸化物半導体電界効果（ＰＭＯＳ）トランジス
タの対と、を備える、演算増幅器入力段。 - 【請求項３５】 前記入力信号は、前記デプレッション
型ＰＭＯＳトランジスタのゲート端子に接続される差動
入力信号である、請求項３４記載の入力段。 - 【請求項３６】 前記ＮＭＯＳトランジスタの差動対の
ゲート端子は、ＶCCに接続され、前記ＰＭＯＳトランジ
スタの差動対のソース端子は、電流源に接続される、請
求項３４記載の入力段。 - 【請求項３７】 前記デプレッション型ＰＭＯＳトラン
ジスタのドレイン端子は、ＶEEに接続される、請求項３
４記載の入力段。 - 【請求項３８】 前記デプレッション型ＰＭＯＳトラン
ジスタのソース端子は、前記ＮＭＯＳトランジスタの差
動対のバルク端子に接続される、請求項３７記載の入力
段。 - 【請求項３９】 第１および第２の電流信号を生成す
る、それぞれバルク端子を有するＮチャネル金属酸化物
半導体電界効果（ＮＭＯＳ）トランジスタの差動対と、 該ＮＭＯＳトランジスタの差動対のバルク端子に接続さ
れ、入力信号を受け取るとともに、前記ＮＭＯＳトラン
ジスタの差動対のバルク端子を駆動するためのソースフ
ォロアデバイスとして機能するＪＦＥＴトランジスタの
対と、を備える、演算増幅器入力段。
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