JP2944398B2 - Ｍｏｓ差動電圧電流変換回路 - Google Patents
Ｍｏｓ差動電圧電流変換回路Info
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- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路チップ上
に形成される電界効果ＭＯＳトランジスタを用いたＭＯ
Ｓ差動電圧電流変換回路に関し、特に相互コンダクタン
スのばらつきを小さくしたＭＯＳ差動電圧電流変換回路
に関する。
に形成される電界効果ＭＯＳトランジスタを用いたＭＯ
Ｓ差動電圧電流変換回路に関し、特に相互コンダクタン
スのばらつきを小さくしたＭＯＳ差動電圧電流変換回路
に関する。
【０００２】
【従来の技術】従来のＭＯＳ差動電圧電流変換回路につ
いて、その構成と動作を図を参照して説明する。以下、
電界効果型ＭＯＳトランジスタを単にＭＯＳＦＥＴとい
い、Ｎチャネル電界効果型ＭＯＳトランジスタをＮＭＯ
ＳＦＥＴと、Ｐチャネル電界効果型ＭＯＳトランジスタ
をＰＭＯＳＦＥＴという。
いて、その構成と動作を図を参照して説明する。以下、
電界効果型ＭＯＳトランジスタを単にＭＯＳＦＥＴとい
い、Ｎチャネル電界効果型ＭＯＳトランジスタをＮＭＯ
ＳＦＥＴと、Ｐチャネル電界効果型ＭＯＳトランジスタ
をＰＭＯＳＦＥＴという。
【０００３】以下で用いる記号を予め説明すると、Ｉ、
Ｉ＊、Ｉ＊＊、ΔＩは電流を表わし、Ｖ、Ｖ＊、Ｖ＊
＊、ΔＶは電圧を表わし、Ｒ、Ｒ＊、Ｒ＊＊は抵抗を表
わし、β、β＊はＭＯＳＦＥＴの利得係数を表わし、ｇ
ｍ、ｇｍ＊は差動電圧電流変換回路の相互コンダクタン
スを表わしている。但し、＊及び＊＊は任意の添え字を
表わす。
Ｉ＊、Ｉ＊＊、ΔＩは電流を表わし、Ｖ、Ｖ＊、Ｖ＊
＊、ΔＶは電圧を表わし、Ｒ、Ｒ＊、Ｒ＊＊は抵抗を表
わし、β、β＊はＭＯＳＦＥＴの利得係数を表わし、ｇ
ｍ、ｇｍ＊は差動電圧電流変換回路の相互コンダクタン
スを表わしている。但し、＊及び＊＊は任意の添え字を
表わす。
【０００４】図１３に、従来の差動電圧電流変換回路の
回路構成の一例（「従来例１」という）を示す。
回路構成の一例（「従来例１」という）を示す。
【０００５】図１３において、Ｎ1 、Ｎ2 は差動対を成
す第１、第２のＮＭＯＳＦＥＴを、２Ｒ0 はＮ1 、Ｎ2
のソース端子同士を接続する一のソース抵抗（抵抗値２
Ｒ0）を表わし、Ｖ1 、Ｖ2 は差動電圧電流変換回路の
第１、第２の入力端子及び電圧を表わしている。ＶB1、
ＶB2、バックゲート端子及び電圧を表わしている。ま
た、Ｉ01、Ｉ02はそれぞれ第１、第２の定電流源を表わ
し、Ｉ1 、Ｉ2 はそれぞれ差動電圧電流変換回路の第
１、第２の出力電流を表わしている。
す第１、第２のＮＭＯＳＦＥＴを、２Ｒ0 はＮ1 、Ｎ2
のソース端子同士を接続する一のソース抵抗（抵抗値２
Ｒ0）を表わし、Ｖ1 、Ｖ2 は差動電圧電流変換回路の
第１、第２の入力端子及び電圧を表わしている。ＶB1、
ＶB2、バックゲート端子及び電圧を表わしている。ま
た、Ｉ01、Ｉ02はそれぞれ第１、第２の定電流源を表わ
し、Ｉ1 、Ｉ2 はそれぞれ差動電圧電流変換回路の第
１、第２の出力電流を表わしている。
【０００６】第１、第２の定電流源の電流Ｉ01、Ｉ02は
互いに等しいものとし、これを２倍したものを定電流Ｉ
00と定義する（式（１））。差動出力電流ΔＩ及び差動
入力電圧ΔＶはそれぞれ式（２）で与えられる。
互いに等しいものとし、これを２倍したものを定電流Ｉ
00と定義する（式（１））。差動出力電流ΔＩ及び差動
入力電圧ΔＶはそれぞれ式（２）で与えられる。
【０００７】図１３の差動電圧電流変換回路における差
動入力電圧ΔＶと差動出力電流ΔＩの入出力特性を以下
に説明する。ＭＯＳＦＥＴの利得係数をβをすると、ド
レイン電流ＩD は飽和領域において式（３）で表わされ
る。但し、式（３）においてＶGSはゲート・ソース間電
圧を、ＶT は閾値電圧を表わす。従って、ＶGSは式
（４）で与えられる。
動入力電圧ΔＶと差動出力電流ΔＩの入出力特性を以下
に説明する。ＭＯＳＦＥＴの利得係数をβをすると、ド
レイン電流ＩD は飽和領域において式（３）で表わされ
る。但し、式（３）においてＶGSはゲート・ソース間電
圧を、ＶT は閾値電圧を表わす。従って、ＶGSは式
（４）で与えられる。
【０００８】図１３のＶ1 〜ＶGS1 〜Ｖ2R0 〜ＶGS2 〜
Ｖ2 のループでキルヒホッフの電圧則を適用して式
（５）が成り立ち、ソース間抵抗２Ｒ0 に流れる電流を
ＩR0とすると差動入力電圧ΔＶは式（６）にて与えられ
る。但し、式（６）において差動対を成すＮ1 、Ｎ2 の
利得係数βは互いに等しいものとしてある。
Ｖ2 のループでキルヒホッフの電圧則を適用して式
（５）が成り立ち、ソース間抵抗２Ｒ0 に流れる電流を
ＩR0とすると差動入力電圧ΔＶは式（６）にて与えられ
る。但し、式（６）において差動対を成すＮ1 、Ｎ2 の
利得係数βは互いに等しいものとしてある。
【０００９】抵抗２Ｒ0 の両端についてキルヒホッフの
電流則から、式（７−ａ）が成り立ち、従って、ソース
抵抗２Ｒ0 を流れる電流ＩR0は、ＩR0＝（Ｉ1 −Ｉ2 ）
／２＝ΔＩ／２となり、第１、第２の出力電流Ｉ1 、Ｉ
2 は、式（７−ｃ）で与えられる。これらを式（６）に
代入して、差動入力電圧ΔＩと差動出力電流ΔＩとの入
出力特性を与える式（８）が導出される。
電流則から、式（７−ａ）が成り立ち、従って、ソース
抵抗２Ｒ0 を流れる電流ＩR0は、ＩR0＝（Ｉ1 −Ｉ2 ）
／２＝ΔＩ／２となり、第１、第２の出力電流Ｉ1 、Ｉ
2 は、式（７−ｃ）で与えられる。これらを式（６）に
代入して、差動入力電圧ΔＩと差動出力電流ΔＩとの入
出力特性を与える式（８）が導出される。
【００１０】図１４に、式（８）で与えられる従来例１
の差動電圧電流変換回路の入出力特性を示す（図示曲線
ａ）。
の差動電圧電流変換回路の入出力特性を示す（図示曲線
ａ）。
【００１１】差動電圧電流変換回路の相互コンダクタン
スｇm の逆数は式（８）のΔＶを差動出力電流ΔＩで微
分して得られ、式（９）で与えられる。図１４に示す如
く、相互コンダクタンスｇm は、差動入力電圧ΔＶが０
において最大値ｇmmaxをとる。この時、式（８）からΔ
Ｉは０となり、最大値ｇmmaxの逆数は式（10）にて与え
られる。なお、相互コンダクタンスの最大値ｇmmaxは、
図１４の入出力特性曲線ａの点ΔＶ＝０における接線ｂ
の傾きに相当し、接線ｂはΔＩ＝ｇmmax×ΔＶで与えら
れる。差動電圧電流変換回路の入出力特性の非直線性を
表わす係数ＥをＯ（１２−ａ）で定義する。即ち、非直
線性Ｅは、図１４において、あるΔＶについて入出力特
性曲線ａと接線ｂとの差を求め、差分を接線ｂの値ｇ
mmax×ΔＶで除して得られる。
スｇm の逆数は式（８）のΔＶを差動出力電流ΔＩで微
分して得られ、式（９）で与えられる。図１４に示す如
く、相互コンダクタンスｇm は、差動入力電圧ΔＶが０
において最大値ｇmmaxをとる。この時、式（８）からΔ
Ｉは０となり、最大値ｇmmaxの逆数は式（10）にて与え
られる。なお、相互コンダクタンスの最大値ｇmmaxは、
図１４の入出力特性曲線ａの点ΔＶ＝０における接線ｂ
の傾きに相当し、接線ｂはΔＩ＝ｇmmax×ΔＶで与えら
れる。差動電圧電流変換回路の入出力特性の非直線性を
表わす係数ＥをＯ（１２−ａ）で定義する。即ち、非直
線性Ｅは、図１４において、あるΔＶについて入出力特
性曲線ａと接線ｂとの差を求め、差分を接線ｂの値ｇ
mmax×ΔＶで除して得られる。
【００１２】第１、第２電流源の電流を２倍したＩ00と
差動出力電流ΔＩとの比を係数α（式（１１））とし、
非直線性Ｅを係数α、Ｉ00を用いて表わすと式（１２−
ｂ）が導かれる。図１５の曲線ｃは、この非直線性Ｅを
差動入力電圧ΔＶ（横軸）についてプロットしたもので
ある。
差動出力電流ΔＩとの比を係数α（式（１１））とし、
非直線性Ｅを係数α、Ｉ00を用いて表わすと式（１２−
ｂ）が導かれる。図１５の曲線ｃは、この非直線性Ｅを
差動入力電圧ΔＶ（横軸）についてプロットしたもので
ある。
【００１３】図１４及び図１５に示す各数値は定電流Ｉ
00＝１（ｍＡ）、利得係数β＝１×１０-3（Ａ／
Ｖ2 ）、ソース抵抗Ｒ0 ＝１（ｋΩ）として導かれてい
る。なお、図１５では非直線性Ｅの値（縦軸）を％表示
している。
00＝１（ｍＡ）、利得係数β＝１×１０-3（Ａ／
Ｖ2 ）、ソース抵抗Ｒ0 ＝１（ｋΩ）として導かれてい
る。なお、図１５では非直線性Ｅの値（縦軸）を％表示
している。
【００１４】図１５を参照して、差動出力電流ΔＩの最
大値Ｉ00近傍で非直線性Ｅは略１７％に達している。
大値Ｉ00近傍で非直線性Ｅは略１７％に達している。
【００１５】
【００１６】但し
【００１７】
【００１８】図１４及び図１５から、差動入力電圧ΔＶ
の増加に伴い差動出力電流ΔＩが増加するにつれて非直
線性Ｅの絶対値も増加していることがわかる。これはＭ
ＯＳＦＥＴのＩD −ＶGS特性においてゲート・ソース間
電圧ＶGSの変化に対しドレイン電流ＩD が比例して変化
しないために生じ、換言すれば、式（８）に示すように
差動入力電圧ΔＶとソース抵抗の両端の電圧Ｖ2R0 （従
って差動出力電流ΔＩ）とが比例しないために生じる現
象である。
の増加に伴い差動出力電流ΔＩが増加するにつれて非直
線性Ｅの絶対値も増加していることがわかる。これはＭ
ＯＳＦＥＴのＩD −ＶGS特性においてゲート・ソース間
電圧ＶGSの変化に対しドレイン電流ＩD が比例して変化
しないために生じ、換言すれば、式（８）に示すように
差動入力電圧ΔＶとソース抵抗の両端の電圧Ｖ2R0 （従
って差動出力電流ΔＩ）とが比例しないために生じる現
象である。
【００１９】以上説明した差動電圧電流回路の特性は、
差動対を成す第１、第２のＮＭＯＳＦＥＴをＰＭＯＳＦ
ＥＴに置き換えた場合にも同様にして適用される。
差動対を成す第１、第２のＮＭＯＳＦＥＴをＰＭＯＳＦ
ＥＴに置き換えた場合にも同様にして適用される。
【００２０】図１６に、第１、第２の抵抗Ｒ01、Ｒ02を
共通接続した差動電圧電流変換回路の従来の回路構成の
一例（「従来例２」という）を示す。
共通接続した差動電圧電流変換回路の従来の回路構成の
一例（「従来例２」という）を示す。
【００２１】図１６に示す如く、従来例２は、図１３に
示す従来例１の回路構成において、一のソース抵抗２Ｒ
0 を、一端が各々第１、第２のＭＯＳＦＥＴＮ1 、Ｎ2
のソース端子に接続され、他端が共通接続された第１、
第２の抵抗Ｒ01、Ｒ02で置き換え、従来例１の第１、第
２の定電流源Ｉ01、Ｉ02に代わって一の定電流源Ｉ0を
第１、第２の抵抗Ｒ01、Ｒ02の共通接続点に接続したも
のである。Ｖ1 、Ｖ2はそれぞれ第１、第２の入力端子
及び電圧を、ＶB1、ＶB2はバックゲート端子及び電圧を
表わしている。Ｉ1 、Ｉ2 はそれぞれ第１、第２の出力
電流を表わしている。
示す従来例１の回路構成において、一のソース抵抗２Ｒ
0 を、一端が各々第１、第２のＭＯＳＦＥＴＮ1 、Ｎ2
のソース端子に接続され、他端が共通接続された第１、
第２の抵抗Ｒ01、Ｒ02で置き換え、従来例１の第１、第
２の定電流源Ｉ01、Ｉ02に代わって一の定電流源Ｉ0を
第１、第２の抵抗Ｒ01、Ｒ02の共通接続点に接続したも
のである。Ｖ1 、Ｖ2はそれぞれ第１、第２の入力端子
及び電圧を、ＶB1、ＶB2はバックゲート端子及び電圧を
表わしている。Ｉ1 、Ｉ2 はそれぞれ第１、第２の出力
電流を表わしている。
【００２２】第１、第２の抵抗Ｒ01、Ｒ02は互いに等し
い抵抗値としソース抵抗Ｒ00を式（１３−ａ）で定義す
る。また、差動出力電流ΔＩを式（１３−ｂ）で定義す
る。
い抵抗値としソース抵抗Ｒ00を式（１３−ａ）で定義す
る。また、差動出力電流ΔＩを式（１３−ｂ）で定義す
る。
【００２３】図１６の差動電圧電流変換回路における差
動入力電圧ΔＶは、前記従来例１においてソース抵抗２
Ｒ0 を２Ｒ00とし更に式（１）のＩ00をＩ0 で置き換え
ることによって従来例１と同様にして導出され、式（１
４）で表わされる。図１７に、従来例２の入出力特性を
示し、図１８に式（１８）で定義される非直線性Ｅを示
す。
動入力電圧ΔＶは、前記従来例１においてソース抵抗２
Ｒ0 を２Ｒ00とし更に式（１）のＩ00をＩ0 で置き換え
ることによって従来例１と同様にして導出され、式（１
４）で表わされる。図１７に、従来例２の入出力特性を
示し、図１８に式（１８）で定義される非直線性Ｅを示
す。
【００２４】
【００２５】但し、
【００２６】
【００２７】図１７及び図１８に示す各数値は、定電流
源Ｉ0 ＝１（ｍＡ）、利得係数β＝１×１０-3（Ａ／Ｖ
2 ）、ソース抵抗Ｒ00＝１（ＫΩ）として導かれてい
る。
源Ｉ0 ＝１（ｍＡ）、利得係数β＝１×１０-3（Ａ／Ｖ
2 ）、ソース抵抗Ｒ00＝１（ＫΩ）として導かれてい
る。
【００２８】図１７、１８から、差動入力電圧ΔＶが増
加し差動出力電流ΔＩが増加するにつれて非直線性Ｅの
絶対値も増加していることがわかる。これは従来例１と
同様にＭＯＳＦＥＴのＩD −ＶGS特性においてＭＯＳＦ
ＥＴのゲート・ソース間電圧ＶGSの変化に対してドレイ
ン電流ＩD が比例して変化しないため、即ち、式（１
４）に示されるように差動入力電圧ΔＶとソース抵抗の
両端の電圧ΔＶR （従って差動出力電流ΔＩ）とが比例
しないために生じる現象である。
加し差動出力電流ΔＩが増加するにつれて非直線性Ｅの
絶対値も増加していることがわかる。これは従来例１と
同様にＭＯＳＦＥＴのＩD −ＶGS特性においてＭＯＳＦ
ＥＴのゲート・ソース間電圧ＶGSの変化に対してドレイ
ン電流ＩD が比例して変化しないため、即ち、式（１
４）に示されるように差動入力電圧ΔＶとソース抵抗の
両端の電圧ΔＶR （従って差動出力電流ΔＩ）とが比例
しないために生じる現象である。
【００２９】以上説明した差動電圧電流変換回路の特性
は、第１、第２のＮＭＯＳＦＥＴをＰＭＯＳＦＥＴに置
き換えた場合にも同様にして適用される。
は、第１、第２のＮＭＯＳＦＥＴをＰＭＯＳＦＥＴに置
き換えた場合にも同様にして適用される。
【００３０】図１９に、特開昭５７−４６１６１号公報
に開示された電圧電流変換回路の（「従来例３」とい
う）の回路構成を示す。同図に示す如く、従来例３は、
差動増幅回路と２出力を有するバイポーラカレントミラ
ー回路との組み合わせにより、増幅素子の有する非直線
性を除去するようにしたものである。
に開示された電圧電流変換回路の（「従来例３」とい
う）の回路構成を示す。同図に示す如く、従来例３は、
差動増幅回路と２出力を有するバイポーラカレントミラ
ー回路との組み合わせにより、増幅素子の有する非直線
性を除去するようにしたものである。
【００３１】従来例３において、カレントミラー回路及
び定電流源を理想的なものとすれば差動出力電流ΔＩと
差動入力電圧ΔＶの関係は式（２１）で与えられ、その
入出力特性を図２０に示す。図２１に、従来例３の電圧
電流変換回路の非直線性Ｅ（式（２２））を示す。図２
１から差動入力電圧ΔＶが±ＲＩ0 ／３の範囲で非直線
性Ｅは０となり、直線性（リニアリティ）が改善され
る。
び定電流源を理想的なものとすれば差動出力電流ΔＩと
差動入力電圧ΔＶの関係は式（２１）で与えられ、その
入出力特性を図２０に示す。図２１に、従来例３の電圧
電流変換回路の非直線性Ｅ（式（２２））を示す。図２
１から差動入力電圧ΔＶが±ＲＩ0 ／３の範囲で非直線
性Ｅは０となり、直線性（リニアリティ）が改善され
る。
【００３２】しかし、従来例３において、その電流を外
部に取り出すためには、例えばバイポーラカレントミラ
ー回路の出力側トランジスタを更に付け加える等、新た
な回路の付加が必要とされる。これらの回路は、信号が
入力され流れる電流が変化すると非直線性が変化するた
め、電圧電流変換回路の非直線性Ｅは式（２２）の０よ
り増加し、直線性の改善効果が弱められることになる。
部に取り出すためには、例えばバイポーラカレントミラ
ー回路の出力側トランジスタを更に付け加える等、新た
な回路の付加が必要とされる。これらの回路は、信号が
入力され流れる電流が変化すると非直線性が変化するた
め、電圧電流変換回路の非直線性Ｅは式（２２）の０よ
り増加し、直線性の改善効果が弱められることになる。
【００３３】図２０、２１に示すとおり、従来例３の回
路構成によれば、非直線性の減少が可能な差動電流の範
囲は、定電流Ｉ0 の１／３の範囲である。従って、従来
例３において、前記従来例１、２と同等の出力を得るた
めには定電流Ｉ0 の値を３倍にするか、あるいはカレン
トミラー回路を構成するバイポーラトランジスタ相互の
サイズ比を適切に選択する必要がある。
路構成によれば、非直線性の減少が可能な差動電流の範
囲は、定電流Ｉ0 の１／３の範囲である。従って、従来
例３において、前記従来例１、２と同等の出力を得るた
めには定電流Ｉ0 の値を３倍にするか、あるいはカレン
トミラー回路を構成するバイポーラトランジスタ相互の
サイズ比を適切に選択する必要がある。
【００３４】
【００３５】但し、
【００３６】
【００３７】図２２に、特開昭６３−４４５２１号公報
に開示された差動増幅回路の構成（「従来例４」とい
う）を示す。図２３に、従来例４の入出力特性を示す。
に開示された差動増幅回路の構成（「従来例４」とい
う）を示す。図２３に、従来例４の入出力特性を示す。
【００３８】従来例４では差動対を構成する第１、第２
のバイポーラトランジスタのそれぞれに対し、ベース同
士、エミッタ同士が接続される第３、第４のバイポーラ
トランジスタを用い、これに定電流を流すことにより±
αＩEEの出力電流の範囲で差動増幅回路の直線性を向上
させている。
のバイポーラトランジスタのそれぞれに対し、ベース同
士、エミッタ同士が接続される第３、第４のバイポーラ
トランジスタを用い、これに定電流を流すことにより±
αＩEEの出力電流の範囲で差動増幅回路の直線性を向上
させている。
【００３９】図２２に示す如く、従来例４の回路構成に
おいては、第５、第６のトランジスタＱ4 、Ｑ6 のエミ
ッタから入力信号源Ｖ1 、Ｖ2 に常に直流電流が流れ込
み、入力信号源Ｖ1 、Ｖ2 には該電流を供給する（吸い
込む）だけのドライブ能力が要求される。
おいては、第５、第６のトランジスタＱ4 、Ｑ6 のエミ
ッタから入力信号源Ｖ1 、Ｖ2 に常に直流電流が流れ込
み、入力信号源Ｖ1 、Ｖ2 には該電流を供給する（吸い
込む）だけのドライブ能力が要求される。
【００４０】図２４、２５に、特開昭５９−２２９９０
９号公報に開示された差動アンプの回路構成（「従来例
５」という）を示す。図示の如く、従来例５の差動アン
プは、差動対を構成する第１のＦＥＴのドレインに負荷
を接続し、第２のＦＥＴのドレインに第３のＦＥＴのソ
ースを接続し、第３のＦＥＴのゲートと第１のＦＥＴの
ドレイン及び負荷の接続点とを接続し、第３のＦＥＴの
ドレインに負荷を接続して成る。
９号公報に開示された差動アンプの回路構成（「従来例
５」という）を示す。図示の如く、従来例５の差動アン
プは、差動対を構成する第１のＦＥＴのドレインに負荷
を接続し、第２のＦＥＴのドレインに第３のＦＥＴのソ
ースを接続し、第３のＦＥＴのゲートと第１のＦＥＴの
ドレイン及び負荷の接続点とを接続し、第３のＦＥＴの
ドレインに負荷を接続して成る。
【００４１】従来例５において、ＦＥＴ（Ｍ１〜Ｍ４）
の相互コンダクタンスｇm1〜ｇm4が式（２３）の条件を
満たす範囲で差動アンプの入力電圧と出力電圧との関係
は式（２４）となり、入出力特性の直線性を向上してい
る。
の相互コンダクタンスｇm1〜ｇm4が式（２３）の条件を
満たす範囲で差動アンプの入力電圧と出力電圧との関係
は式（２４）となり、入出力特性の直線性を向上してい
る。
【００４２】
【００４３】従来例５の差動アンプについて式（２３）
の条件は、回路のある直流動作点付近での微小信号交流
動作（回路の各点における電圧振幅が小さい場合）にお
いてのみ成立する。
の条件は、回路のある直流動作点付近での微小信号交流
動作（回路の各点における電圧振幅が小さい場合）にお
いてのみ成立する。
【００４４】
【発明が解決しようとする課題】前記従来例１、２、５
のＭＯＳ差動電圧電流変換回路においては、差動入力電
圧ΔＶが増加し差動出力電流ΔＩが増加するに従い入出
力特性の直線性の悪化、及びダイナミックレンジの減少
という問題があった。また、ＭＯＳＦＥＴの諸得性、例
えば、ＩD −ＶGS特性の非直線性及び利得係数βのばら
つき、バックゲート効果による閾値電圧ＶT の変動、短
チャネル効果等によるＭＯＳ飽和領域でのＩD −ＶGS特
性の変動等の影響による非直線性の増大という問題があ
った。
のＭＯＳ差動電圧電流変換回路においては、差動入力電
圧ΔＶが増加し差動出力電流ΔＩが増加するに従い入出
力特性の直線性の悪化、及びダイナミックレンジの減少
という問題があった。また、ＭＯＳＦＥＴの諸得性、例
えば、ＩD −ＶGS特性の非直線性及び利得係数βのばら
つき、バックゲート効果による閾値電圧ＶT の変動、短
チャネル効果等によるＭＯＳ飽和領域でのＩD −ＶGS特
性の変動等の影響による非直線性の増大という問題があ
った。
【００４５】前記従来例３は、差動増幅回路と２出力を
有するバイポーラプロセスを用いたカレントミラー回路
との組み合わせにより、差動増幅回路の非直線性を減少
させることが可能であるが、その電流を外部に取り出す
ためには新たな回路を付加することが必要とされ、差動
出力電流の振幅は、最大でも定電流源の電流値Ｉ0 の１
／３しかとることが出来ない。
有するバイポーラプロセスを用いたカレントミラー回路
との組み合わせにより、差動増幅回路の非直線性を減少
させることが可能であるが、その電流を外部に取り出す
ためには新たな回路を付加することが必要とされ、差動
出力電流の振幅は、最大でも定電流源の電流値Ｉ0 の１
／３しかとることが出来ない。
【００４６】従って、従来例３において、従来例１、２
と同等の出力を得るには定電流Ｉ0の値を３倍にする
か、あるいはカレントミラー回路を構成するバイポーラ
トランジスタ相互のサイズ比を適切に選択する必要があ
り、このため、従来例３の回路構成においては消費電流
を抑えにくいという問題があった。
と同等の出力を得るには定電流Ｉ0の値を３倍にする
か、あるいはカレントミラー回路を構成するバイポーラ
トランジスタ相互のサイズ比を適切に選択する必要があ
り、このため、従来例３の回路構成においては消費電流
を抑えにくいという問題があった。
【００４７】また、従来例３の回路構成においては、バ
イポーラカレントミラー回路のトランジスタと差動ＭＯ
ＳＦＥＴに流れる電流は相互に関係し合い、例えばバイ
ポーラトランジスタのアーリー電圧ＶA は一般にＭＯＳ
トランジスタのアーリー電圧ＶA よりも小さいためにバ
イポーラトランジスタのサイズ等を変更した場合、図１
９のトランジスタＱ1 、Ｑ2 のコレクタ電流及びＮ1 、
Ｎ2 のドレイン電流の変動量はトランジスタ全てをＭＯ
Ｓトランジスタで構成した場合よりも大きくなり、この
ためトランジスタのサイズ等を独立して設計することは
困難であった。
イポーラカレントミラー回路のトランジスタと差動ＭＯ
ＳＦＥＴに流れる電流は相互に関係し合い、例えばバイ
ポーラトランジスタのアーリー電圧ＶA は一般にＭＯＳ
トランジスタのアーリー電圧ＶA よりも小さいためにバ
イポーラトランジスタのサイズ等を変更した場合、図１
９のトランジスタＱ1 、Ｑ2 のコレクタ電流及びＮ1 、
Ｎ2 のドレイン電流の変動量はトランジスタ全てをＭＯ
Ｓトランジスタで構成した場合よりも大きくなり、この
ためトランジスタのサイズ等を独立して設計することは
困難であった。
【００４８】さらに、従来例３は、ＭＯＳトランジスタ
とバイポーラトランジスタとから構成されており、これ
らを同一半導体チップ上に構成する場合製造工程が増加
し、製造コストの上昇を招いた。
とバイポーラトランジスタとから構成されており、これ
らを同一半導体チップ上に構成する場合製造工程が増加
し、製造コストの上昇を招いた。
【００４９】次に、前記従来例４の回路構成において
は、入力信号源に常に直流電流が流れ込むことが必要と
され、入力信号源に該電流を供給するドライブ能力が要
求されると共に、回路全体としての性能は、外部回路
（電源）の仕様に大きく影響を受けることになり、この
ため回路の扱いが容易でないという問題があった。
は、入力信号源に常に直流電流が流れ込むことが必要と
され、入力信号源に該電流を供給するドライブ能力が要
求されると共に、回路全体としての性能は、外部回路
（電源）の仕様に大きく影響を受けることになり、この
ため回路の扱いが容易でないという問題があった。
【００５０】前記従来例５の差動アンプにおいて、条件
式（２３）は、回路のある直流動作点付近での微小信号
交流動作（回路の各点における電圧振幅が小さい場合）
においてのみ成立し、電圧振幅が大きな場合には成立し
ない。
式（２３）は、回路のある直流動作点付近での微小信号
交流動作（回路の各点における電圧振幅が小さい場合）
においてのみ成立し、電圧振幅が大きな場合には成立し
ない。
【００５１】従って、本発明は、前記問題点を解消し、
所定の差動入力電圧範囲で差動対ＭＯＳＦＥＴの諸得性
の影響による非直線性の増大を回避して直線性の改善を
図ると共に、相互コンダクタンスｇｍが差動対ＭＯＳＦ
ＥＴのソース（又はドレイン）端子間の抵抗値２Ｒ0 、
又は（Ｒ01＋Ｒ02）のみで定められるＭＯＳ差動電圧電
流変換回路を提供することを目的とする。
所定の差動入力電圧範囲で差動対ＭＯＳＦＥＴの諸得性
の影響による非直線性の増大を回避して直線性の改善を
図ると共に、相互コンダクタンスｇｍが差動対ＭＯＳＦ
ＥＴのソース（又はドレイン）端子間の抵抗値２Ｒ0 、
又は（Ｒ01＋Ｒ02）のみで定められるＭＯＳ差動電圧電
流変換回路を提供することを目的とする。
【００５２】前記目的を達成するための、本発明は、第
１の視点において、それぞれの一端が第１の電源に接続
された第１および第２の電流源と、前記第１の電流源の
他端と前記第２の電流源の他端との間に接続された抵抗
と、それぞれの一端が第２の電源に接続された第３およ
び第４の電流源と、第１および第２の入力端子と、前記
第３の電流源の他端と前記第１の電流源の前記他端との
間にソース・ドレイン路が接続され、前記第１の入力端
子にゲートが接続された第１のＭＯＳトランジスタであ
って、前記第１の入力端子に印加される電圧の変化に対
し流れる電流が実質的に変化しないように飽和領域で動
作する第１のＭＯＳトランジスタと、前記第４の電流源
の他端と前記第２の電流源の前記他端との間にソース・
ドレイン路が接続され、前記第２の入力端子にゲートが
接続された第２のＭＯＳトランジスタであって、前記第
２の入力端子に印加される電圧の変化に対し流れる電流
が実質的に変化しないように飽和領域で動作する第２の
ＭＯＳトランジスタと、第１および第２の出力端子と、
前記第１の電流源の前記他端と前記第１の出力端子との
間にソース・ドレイン路が接続され、ゲートが第１の電
圧伝達手段を介して前記第３の電流源の前記他端に接続
された第３のＭＯＳトランジスタと、前記第２の電流源
の前記他端と前記第２の出力端子との間にソース・ドレ
イン路が接続され、ゲートが第２の電圧伝達手段を介し
て前記第４の電流源の前記他端に接続された第４のＭＯ
Ｓトランジスタとを有することを特徴とするＭＯＳ差動
電圧電流変換回路を提供する。
１の視点において、それぞれの一端が第１の電源に接続
された第１および第２の電流源と、前記第１の電流源の
他端と前記第２の電流源の他端との間に接続された抵抗
と、それぞれの一端が第２の電源に接続された第３およ
び第４の電流源と、第１および第２の入力端子と、前記
第３の電流源の他端と前記第１の電流源の前記他端との
間にソース・ドレイン路が接続され、前記第１の入力端
子にゲートが接続された第１のＭＯＳトランジスタであ
って、前記第１の入力端子に印加される電圧の変化に対
し流れる電流が実質的に変化しないように飽和領域で動
作する第１のＭＯＳトランジスタと、前記第４の電流源
の他端と前記第２の電流源の前記他端との間にソース・
ドレイン路が接続され、前記第２の入力端子にゲートが
接続された第２のＭＯＳトランジスタであって、前記第
２の入力端子に印加される電圧の変化に対し流れる電流
が実質的に変化しないように飽和領域で動作する第２の
ＭＯＳトランジスタと、第１および第２の出力端子と、
前記第１の電流源の前記他端と前記第１の出力端子との
間にソース・ドレイン路が接続され、ゲートが第１の電
圧伝達手段を介して前記第３の電流源の前記他端に接続
された第３のＭＯＳトランジスタと、前記第２の電流源
の前記他端と前記第２の出力端子との間にソース・ドレ
イン路が接続され、ゲートが第２の電圧伝達手段を介し
て前記第４の電流源の前記他端に接続された第４のＭＯ
Ｓトランジスタとを有することを特徴とするＭＯＳ差動
電圧電流変換回路を提供する。
【００５３】また、本発明は、第２の視点において、一
端が第１の電源に接続された第１の電流源と、前記第１
の電流源の他端にそれぞれの一端が接続された第１、第
２の抵抗と、それぞれの一端が第２の電源に接続された
第２、第３の電流源と、第１および第２の入力端子と、
前記第２の電流源の他端と前記第１の抵抗の他端との間
にソース・ドレイン路が接続され、前記第１の入力端子
にゲートが接続された第１のＭＯＳトランジスタであっ
て、前記第１の入力端子に印加される電圧の変化に対し
流れる電流が実質的に変化しないように飽和領域で動作
する第１のＭＯＳトランジスタと、前記第３の電流源の
他端と前記第２の抵抗の他端との間にソース・ドレイン
路が接続され、前記第２の入力端子にゲートが接続され
た第２のＭＯＳトランジスタであって、前記第２の入力
端子に印加される電圧の変化に対し流れる電流が実質的
に変化しないように飽和領域で動作する第２のＭＯＳト
ランジスタと、第１および第２の出力端子と、前記第１
の抵抗の前記他端と前記第１の出力端子との間にソース
・ドレイン路が接続され、ゲートが第１の電圧伝達手段
を介して前記第２の電流源の前記他端に接続された第３
のＭＯＳトランジスタと、前記第２の抵抗の前記他端と
前記第２の出力端子との間にソース・ドレイン路が接続
され、ゲートが第２の電圧伝達手段を介して前記第３の
電流源の前記他端に接続された第４のＭＯＳトランジス
タとを有することを特徴とするＭＯＳ差動電圧電流変換
回路を提供する。
端が第１の電源に接続された第１の電流源と、前記第１
の電流源の他端にそれぞれの一端が接続された第１、第
２の抵抗と、それぞれの一端が第２の電源に接続された
第２、第３の電流源と、第１および第２の入力端子と、
前記第２の電流源の他端と前記第１の抵抗の他端との間
にソース・ドレイン路が接続され、前記第１の入力端子
にゲートが接続された第１のＭＯＳトランジスタであっ
て、前記第１の入力端子に印加される電圧の変化に対し
流れる電流が実質的に変化しないように飽和領域で動作
する第１のＭＯＳトランジスタと、前記第３の電流源の
他端と前記第２の抵抗の他端との間にソース・ドレイン
路が接続され、前記第２の入力端子にゲートが接続され
た第２のＭＯＳトランジスタであって、前記第２の入力
端子に印加される電圧の変化に対し流れる電流が実質的
に変化しないように飽和領域で動作する第２のＭＯＳト
ランジスタと、第１および第２の出力端子と、前記第１
の抵抗の前記他端と前記第１の出力端子との間にソース
・ドレイン路が接続され、ゲートが第１の電圧伝達手段
を介して前記第２の電流源の前記他端に接続された第３
のＭＯＳトランジスタと、前記第２の抵抗の前記他端と
前記第２の出力端子との間にソース・ドレイン路が接続
され、ゲートが第２の電圧伝達手段を介して前記第３の
電流源の前記他端に接続された第４のＭＯＳトランジス
タとを有することを特徴とするＭＯＳ差動電圧電流変換
回路を提供する。
【００５４】本発明のＭＯＳ差動電圧電流変換回路は、
好適な実施態様において、第１、第２の信号伝達手段は
各々、増幅回路、減衰回路、直接接続、及びフォロワの
うちのいずれか一とする。
好適な実施態様において、第１、第２の信号伝達手段は
各々、増幅回路、減衰回路、直接接続、及びフォロワの
うちのいずれか一とする。
【００５５】本発明のその他の好適な実施態様は、特許
請求の範囲の各従属項に記載されたとおりである。
請求の範囲の各従属項に記載されたとおりである。
【００５６】
【作用】前記構成のもと本発明の作用を以下に説明す
る。
る。
【００５７】本発明のＭＯＳ差動電圧電流変換回路は、
ソース（又はドレイン）抵抗を有し差動対を成す第１、
第２のＭＯＳＦＥＴのソース（又はドレイン）端子に、
ドレイン端子が第３、第４の定電流源に接続されゲート
・ソース間電圧を一定とした第３、第４のＭＯＳＦＥＴ
のソース端子をそれぞれ接続することにより、第１、第
２の入力端子と第１、第２のＭＯＳＦＥＴのソース（又
はドレイン）端子との間の電圧をそれぞれ一定とし、さ
らに第１、第２の信号伝達手段を備える。
ソース（又はドレイン）抵抗を有し差動対を成す第１、
第２のＭＯＳＦＥＴのソース（又はドレイン）端子に、
ドレイン端子が第３、第４の定電流源に接続されゲート
・ソース間電圧を一定とした第３、第４のＭＯＳＦＥＴ
のソース端子をそれぞれ接続することにより、第１、第
２の入力端子と第１、第２のＭＯＳＦＥＴのソース（又
はドレイン）端子との間の電圧をそれぞれ一定とし、さ
らに第１、第２の信号伝達手段を備える。
【００５８】第１、第２信号伝達手段の出力は各々第
１、第２のＭＯＳＦＥＴのゲート端子に接続され、第１
の信号伝達手段の入力は、第１の入力端子、第３のＭＯ
ＳＦＥＴのドレイン端子、及び第１の入力端子と第３の
ＭＯＳＦＥＴのドレイン端子のうちのいずれか一と接続
され、第２の信号伝達手段の入力は、第２の入力端子、
第４のＭＯＳＦＥＴのドレイン端子、及び第２の入力端
子と第４のＭＯＳＦＥＴのドレイン端子のうちのいずれ
か一と接続された回路構成により、差動電圧電流変換回
路の相互コンダクタンスｇｍを差動ＭＯＳＦＥＴのソー
ス（又はドレイン）端子間の抵抗値２Ｒ0 、但し、ソー
ス（又はドレイン）抵抗が共通接続の場合には（Ｒ01＋
Ｒ02）、のみで定めることができ、差動入力電圧の増加
に伴い差動出力電流が増加する場合においても、差動出
力電流は差動入力電圧と１次（線形）の関係に保たれ、
入出力特性の直線性が確保されている。
１、第２のＭＯＳＦＥＴのゲート端子に接続され、第１
の信号伝達手段の入力は、第１の入力端子、第３のＭＯ
ＳＦＥＴのドレイン端子、及び第１の入力端子と第３の
ＭＯＳＦＥＴのドレイン端子のうちのいずれか一と接続
され、第２の信号伝達手段の入力は、第２の入力端子、
第４のＭＯＳＦＥＴのドレイン端子、及び第２の入力端
子と第４のＭＯＳＦＥＴのドレイン端子のうちのいずれ
か一と接続された回路構成により、差動電圧電流変換回
路の相互コンダクタンスｇｍを差動ＭＯＳＦＥＴのソー
ス（又はドレイン）端子間の抵抗値２Ｒ0 、但し、ソー
ス（又はドレイン）抵抗が共通接続の場合には（Ｒ01＋
Ｒ02）、のみで定めることができ、差動入力電圧の増加
に伴い差動出力電流が増加する場合においても、差動出
力電流は差動入力電圧と１次（線形）の関係に保たれ、
入出力特性の直線性が確保されている。
【００５９】また、本発明の差動電圧電流変換回路で
は、所定の差動入力電圧範囲で差動ＭＯＳＦＥＴの諸得
性、例えばＩD −ＶGS特性の非直線性や利得係数βのば
らつき、バックゲート効果による閾値電圧ＶT の変動、
短チャネル効果等によるＭＯＳＦＥＴの飽和及び非飽和
領域でのＩD −ＶDS特性の変動等の影響による非直線性
の増加を回避することができる。
は、所定の差動入力電圧範囲で差動ＭＯＳＦＥＴの諸得
性、例えばＩD −ＶGS特性の非直線性や利得係数βのば
らつき、バックゲート効果による閾値電圧ＶT の変動、
短チャネル効果等によるＭＯＳＦＥＴの飽和及び非飽和
領域でのＩD −ＶDS特性の変動等の影響による非直線性
の増加を回避することができる。
【００６０】さらに、本発明の差動電圧電流変換回路の
回路構成によれば、回路図上左右対称の位置にある回路
素子が必ずしも等しい特性を持たない場合においても、
差動入力電圧ΔＶとソース又はドレイン抵抗の両端の電
圧ΔＶR との関係、及び差動入力電圧ΔＶと差動出力電
流ΔＩとの関係は、ＭＯＳＦＥＴの特性変動に依存する
ことなく、いずれも線形な関係が保たれており、入出力
特性の直線性の改善が達成されている。
回路構成によれば、回路図上左右対称の位置にある回路
素子が必ずしも等しい特性を持たない場合においても、
差動入力電圧ΔＶとソース又はドレイン抵抗の両端の電
圧ΔＶR との関係、及び差動入力電圧ΔＶと差動出力電
流ΔＩとの関係は、ＭＯＳＦＥＴの特性変動に依存する
ことなく、いずれも線形な関係が保たれており、入出力
特性の直線性の改善が達成されている。
【００６１】本発明における信号伝達手段が増幅率の高
い差動増幅回路から成る場合、差動電圧電流変換回路の
直線性の安定化が確保される。
い差動増幅回路から成る場合、差動電圧電流変換回路の
直線性の安定化が確保される。
【００６２】
【実施例】添付した図を参照して本発明の実施例を以下
に説明する。
に説明する。
【００６３】図１ないし図４は、本発明の第１の実施例
に係るＭＯＳ差動電圧電流変換回路の回路構成及び入出
力特性を示す。
に係るＭＯＳ差動電圧電流変換回路の回路構成及び入出
力特性を示す。
【００６４】図１及び図２に示す如く、本実施例におい
ては、差動対を成す第１、第２のＭＯＳＦＥＴ（Ｎ1 、
Ｎ2 又はＰ1 、Ｐ2 ）の各ソース端子に各々第１、第２
の定電流源Ｉ01、Ｉ02が接続され、第１、第２のＭＯＳ
ＦＥＴのソース端子間には一のソース抵抗２Ｒ0 が接続
されている。
ては、差動対を成す第１、第２のＭＯＳＦＥＴ（Ｎ1 、
Ｎ2 又はＰ1 、Ｐ2 ）の各ソース端子に各々第１、第２
の定電流源Ｉ01、Ｉ02が接続され、第１、第２のＭＯＳ
ＦＥＴのソース端子間には一のソース抵抗２Ｒ0 が接続
されている。
【００６５】図１は電流引き込み（シンク）型、図２は
電流押し出し（ソース）型の差動電圧電流変換回路の回
路構成をそれぞれ示している。
電流押し出し（ソース）型の差動電圧電流変換回路の回
路構成をそれぞれ示している。
【００６６】図１、２において、前記従来例１の回路構
成を示す図１３と同一の機能を有する回路素子には同一
の参照符号が附されている。図１、２のＮ3 、Ｎ4 は第
３、第４のＮＭＯＳＦＥＴを、Ａ1 、Ａ2 は第１、第２
の信号伝達回路を表わす。
成を示す図１３と同一の機能を有する回路素子には同一
の参照符号が附されている。図１、２のＮ3 、Ｎ4 は第
３、第４のＮＭＯＳＦＥＴを、Ａ1 、Ａ2 は第１、第２
の信号伝達回路を表わす。
【００６７】図１における信号伝達回路Ａ1 、Ａ2 とし
て、例えば図２６又は図２７に示す回路構成が用いら
れ、図２における信号伝達回路Ａ1 、Ａ2 としては、例
えば図２７の回路構成が用いられる。図１の定電流源と
して、例えば図３０〜３３に示す各種カレントミラー回
路が用いられる。
て、例えば図２６又は図２７に示す回路構成が用いら
れ、図２における信号伝達回路Ａ1 、Ａ2 としては、例
えば図２７の回路構成が用いられる。図１の定電流源と
して、例えば図３０〜３３に示す各種カレントミラー回
路が用いられる。
【００６８】以下、図１において第１、第２の信号伝達
回路Ａ1 、Ａ2 を図２６に示す直接接続の構成としたＭ
ＯＳ差動電圧電流変換回路の構成及び動作を説明する。
回路Ａ1 、Ａ2 を図２６に示す直接接続の構成としたＭ
ＯＳ差動電圧電流変換回路の構成及び動作を説明する。
【００６９】図１に示す如く、第３、第４の定電流源Ｉ
03、Ｉ04はＮＭＯＳＦＥＴＮ3 、Ｎ4 のドレイン端子に
それぞれ接続されＮ3 、Ｎ4 の各ゲート・ソース間電圧
ＶGS3 、ＶGS4 を一定とし、Ｎ3 、Ｎ4 の各ソース端子
はＮ1 、Ｎ2 のソース端子にそれぞれ接続され、第１の
入力端子Ｖ1 とＮ1 のソース端子との間の電圧、第２の
入力端子Ｖ2 とＮ2 のソース端子との間の電圧を一定と
し、Ｎ3 、Ｎ4 のドレイン端子はＮ1 、Ｎ2 のゲート端
子にそれぞれ接続されている。
03、Ｉ04はＮＭＯＳＦＥＴＮ3 、Ｎ4 のドレイン端子に
それぞれ接続されＮ3 、Ｎ4 の各ゲート・ソース間電圧
ＶGS3 、ＶGS4 を一定とし、Ｎ3 、Ｎ4 の各ソース端子
はＮ1 、Ｎ2 のソース端子にそれぞれ接続され、第１の
入力端子Ｖ1 とＮ1 のソース端子との間の電圧、第２の
入力端子Ｖ2 とＮ2 のソース端子との間の電圧を一定と
し、Ｎ3 、Ｎ4 のドレイン端子はＮ1 、Ｎ2 のゲート端
子にそれぞれ接続されている。
【００７０】但し、定電流源Ｉ01、Ｉ02、Ｉ03、Ｉ04の
電流について次の条件が成り立つものとする。
電流について次の条件が成り立つものとする。
【００７１】
【００７２】前記条件のもと、図１に示す差動電圧電流
変換回路の動作を説明する。第１、第２の定電流源
Ｉ01、Ｉ02の電流を２倍した電流をＩ00と定義し（式
（２５−ａ））、第３、第４定電流源Ｉ03、Ｉ04の電流
を２倍した電流をＩ00’と定義する（式（２５−
ｂ））。差動入力電圧ΔＶは第１、第２の入力端子電圧
Ｖ1 、Ｖ2の差（式６））で定められる。
変換回路の動作を説明する。第１、第２の定電流源
Ｉ01、Ｉ02の電流を２倍した電流をＩ00と定義し（式
（２５−ａ））、第３、第４定電流源Ｉ03、Ｉ04の電流
を２倍した電流をＩ00’と定義する（式（２５−
ｂ））。差動入力電圧ΔＶは第１、第２の入力端子電圧
Ｖ1 、Ｖ2の差（式６））で定められる。
【００７３】ソース抵抗２Ｒ0 の両端の電圧をΔＶR で
表わし、Ｖ1 〜ＶGS3 〜ΔＶR 〜ＶGS4 〜Ｖ2 のループ
においてキルヒホッフの電圧則から式（２８−ａ）が成
り立つ。ＮＭＯＳＦＥＴＮ3 、Ｎ4 のゲート・ソース端
子間電圧ＶGS3 、ＶGS4 は飽和領域において式（２７）
で表わされる。但し、ＶT3、ＶT4はＮ3 、Ｎ4 の閾値電
圧である。
表わし、Ｖ1 〜ＶGS3 〜ΔＶR 〜ＶGS4 〜Ｖ2 のループ
においてキルヒホッフの電圧則から式（２８−ａ）が成
り立つ。ＮＭＯＳＦＥＴＮ3 、Ｎ4 のゲート・ソース端
子間電圧ＶGS3 、ＶGS4 は飽和領域において式（２７）
で表わされる。但し、ＶT3、ＶT4はＮ3 、Ｎ4 の閾値電
圧である。
【００７４】Ｎ3 、Ｎ4 のドレイン端子には各々定電流
源Ｉ03、Ｉ04より定電流が流れ、このため式（２７）か
らも分かるとおりゲート・ソース端子間電圧ＶGS3 、Ｖ
GS4は一定となる。式（２８−ａ）のＶGS3 、ＶGS4 に
式（２７）を代入して式（２８−ｂ）が得られる。
源Ｉ03、Ｉ04より定電流が流れ、このため式（２７）か
らも分かるとおりゲート・ソース端子間電圧ＶGS3 、Ｖ
GS4は一定となる。式（２８−ａ）のＶGS3 、ＶGS4 に
式（２７）を代入して式（２８−ｂ）が得られる。
【００７５】式（２８−ｂ）の括弧内の値即ち（ＶGS3
−ＶGS4 ）は、差動入力電圧ΔＶに依存しない一定の値
となり、括弧内の式を定数−ｂで表わすと式（２８−
ｃ）に示すように、ΔＶR は差動入力電圧ΔＶの一次の
式で表わされる。定数ｂはオフセット電圧を表わす。
−ＶGS4 ）は、差動入力電圧ΔＶに依存しない一定の値
となり、括弧内の式を定数−ｂで表わすと式（２８−
ｃ）に示すように、ΔＶR は差動入力電圧ΔＶの一次の
式で表わされる。定数ｂはオフセット電圧を表わす。
【００７６】回路図上対称の位置に配設される回路素子
がそれぞれ等しい特性を持つ場合、式（２７）の第３、
第４定電流源Ｉ03、Ｉ04の電流、ＮＭＯＳＦＥＴＮ3 、
Ｎ4の利得係数β3 、β4 、及び閾値電圧ＶT3、ＶT4は
ぞれぞれ互いに等しくなり、ＶGS3 はＶGS4 と一致し、
このため式（２８−ｃ）の定数ｂは０となり電圧ΔＶR
は差動入力電圧ΔＶと等しくなる（式（３２−ａ））。
がそれぞれ等しい特性を持つ場合、式（２７）の第３、
第４定電流源Ｉ03、Ｉ04の電流、ＮＭＯＳＦＥＴＮ3 、
Ｎ4の利得係数β3 、β4 、及び閾値電圧ＶT3、ＶT4は
ぞれぞれ互いに等しくなり、ＶGS3 はＶGS4 と一致し、
このため式（２８−ｃ）の定数ｂは０となり電圧ΔＶR
は差動入力電圧ΔＶと等しくなる（式（３２−ａ））。
【００７７】次に、抵抗２Ｒ0 に流れる電流をＩR0と
し、抵抗２Ｒ0 の両端についてキルヒホッフの電流則か
ら式（２９−ａ）が成り立ち、これから差動出力電流Δ
Ｉは式（３０−ａ）と成る。
し、抵抗２Ｒ0 の両端についてキルヒホッフの電流則か
ら式（２９−ａ）が成り立ち、これから差動出力電流Δ
Ｉは式（３０−ａ）と成る。
【００７８】抵抗２Ｒ0 の両端間の電圧ΔＶR に対して
ＩR0は式（２９−ｂ）で求められ、ΔＶR として式（２
８−ｂ）を用いると式（２９−ｃ）が得られる。これを
式（３０−ａ）に代入して差動出力電流ΔＩは式（３０
−ｂ）と表わされる。式（３０−ｂ）から分かるとお
り、差動出力電流ΔＩは差動入力電圧ΔＶと一次（線
形）の関係となり、これを式（３０−ｃ）にて表わす。
但し、定数ｃ、ｄはそれぞれ式（３０−ｄ）で定めら
れ、定数ｂは式（２８−ｄ）と同様（−ＶGS3 ＋
ＶGS4 ）を表わしている。なお、定数ｃは相互コンダク
タンスを、定数ｄはオフセット電流を表わす。
ＩR0は式（２９−ｂ）で求められ、ΔＶR として式（２
８−ｂ）を用いると式（２９−ｃ）が得られる。これを
式（３０−ａ）に代入して差動出力電流ΔＩは式（３０
−ｂ）と表わされる。式（３０−ｂ）から分かるとお
り、差動出力電流ΔＩは差動入力電圧ΔＶと一次（線
形）の関係となり、これを式（３０−ｃ）にて表わす。
但し、定数ｃ、ｄはそれぞれ式（３０−ｄ）で定めら
れ、定数ｂは式（２８−ｄ）と同様（−ＶGS3 ＋
ＶGS4 ）を表わしている。なお、定数ｃは相互コンダク
タンスを、定数ｄはオフセット電流を表わす。
【００７９】抵抗２Ｒ0 の両端についてキルヒホッフの
電流則を満たすＩ03、Ｉ04に対してＮＭＯＳＦＥＴ
Ｎ3 、Ｎ4 のドレイン電圧が定められ、差動対Ｎ1 、Ｎ
2 のゲート端子に印加される。
電流則を満たすＩ03、Ｉ04に対してＮＭＯＳＦＥＴ
Ｎ3 、Ｎ4 のドレイン電圧が定められ、差動対Ｎ1 、Ｎ
2 のゲート端子に印加される。
【００８０】
【００８１】回路図上対称の位置にある回路素子がそれ
ぞれ等しい特性を持つ場合、式（２５−ａ）、（２５−
ｂ）が成り立ち、且つＮ3 、Ｎ4 の利得係数β3 とβ4
及び閾値電圧ＶT3、ＶT4が等しくなり、式（３０−ｃ）
の定数ｄは０となり、式（３２−ｂ）に示す如くΔＩは
ΔＶに比例する。
ぞれ等しい特性を持つ場合、式（２５−ａ）、（２５−
ｂ）が成り立ち、且つＮ3 、Ｎ4 の利得係数β3 とβ4
及び閾値電圧ＶT3、ＶT4が等しくなり、式（３０−ｃ）
の定数ｄは０となり、式（３２−ｂ）に示す如くΔＩは
ΔＶに比例する。
【００８２】前記従来例と同様にして、本実施例の差動
電圧電流変換回路の相互コンダクタンスｇｍ及び非直線
性Ｅが導出され（式（３３−ｂ）、（３４−ｂ））、直
線性が成立するΔＶとΔＩの範囲を式（３５）に示す。
電圧電流変換回路の相互コンダクタンスｇｍ及び非直線
性Ｅが導出され（式（３３−ｂ）、（３４−ｂ））、直
線性が成立するΔＶとΔＩの範囲を式（３５）に示す。
【００８３】図３に本実施例の差動電圧電流変換回路の
入出力特性を示し、図４に非直線性Ｅの差動入力電圧Δ
Ｖに対する特性を示す。
入出力特性を示し、図４に非直線性Ｅの差動入力電圧Δ
Ｖに対する特性を示す。
【００８４】
【００８５】図３、４を参照して、本実施例の差動電圧
電流変換回路においては、差動入力電圧ΔＶの増加に伴
い差動出力電流ΔＩが増加しても非直線性Ｅは増加せ
ず、式（３５）の範囲で非直線性Ｅは常に０に保たれ
る。
電流変換回路においては、差動入力電圧ΔＶの増加に伴
い差動出力電流ΔＩが増加しても非直線性Ｅは増加せ
ず、式（３５）の範囲で非直線性Ｅは常に０に保たれ
る。
【００８６】次に、第１、第２の信号伝達回路Ａ1 、Ａ
2 を図２７に示す回路とした場合の差動電圧電流変換回
路の構成及び動作を以下に説明する。
2 を図２７に示す回路とした場合の差動電圧電流変換回
路の構成及び動作を以下に説明する。
【００８７】ドレイン端子が定電流源Ｉ03、Ｉ04に接続
されゲート・ソース間電圧ＶGS3 、ＶGS4 を一定とした
Ｎ3 、Ｎ4 の各ソース端子を差動対Ｎ1 、Ｎ2 のソース
端子に接続し、第１の入力端子Ｖ1 とＮ1 のソース端子
との間の電圧及び第２の入力端子Ｖ2 とＮ2 のソース端
子との間の電圧を一定にしている。
されゲート・ソース間電圧ＶGS3 、ＶGS4 を一定とした
Ｎ3 、Ｎ4 の各ソース端子を差動対Ｎ1 、Ｎ2 のソース
端子に接続し、第１の入力端子Ｖ1 とＮ1 のソース端子
との間の電圧及び第２の入力端子Ｖ2 とＮ2 のソース端
子との間の電圧を一定にしている。
【００８８】図２７に示す如く、信号伝達回路Ａ1 、Ａ
2 は差動増幅回路から成る。差動増幅回路Ａ1 、Ａ2 の
非反転入力には各々第１、第２の入力端子Ｖ1 、Ｖ2 が
接続され、反転入力には各々Ｎ3 、Ｎ4 のドレイン端子
が接続され、出力は各々第１、第２のＮＭＯＳＦＥＴＮ
1 、Ｎ2 のゲート端子に接続されている。第１、第２の
信号伝達回路として差動増幅回路Ａ1 、Ａ2 を用いた差
動電圧電流変換回路の入出力特性、相互コンダクタンス
及び非直線性Ｅは、前記直接接続構成の場合と同様にし
て導かれる。
2 は差動増幅回路から成る。差動増幅回路Ａ1 、Ａ2 の
非反転入力には各々第１、第２の入力端子Ｖ1 、Ｖ2 が
接続され、反転入力には各々Ｎ3 、Ｎ4 のドレイン端子
が接続され、出力は各々第１、第２のＮＭＯＳＦＥＴＮ
1 、Ｎ2 のゲート端子に接続されている。第１、第２の
信号伝達回路として差動増幅回路Ａ1 、Ａ2 を用いた差
動電圧電流変換回路の入出力特性、相互コンダクタンス
及び非直線性Ｅは、前記直接接続構成の場合と同様にし
て導かれる。
【００８９】差動増幅回路Ａ1 、Ａ2 を用いた差動電圧
電流変換回路の動作について以下に説明する。第１の入
力端子の電圧Ｖ1 が上昇（第２の入力端子の電圧Ｖ2 が
下降）すると、Ｎ3 のドレイン電圧が下降（Ｎ4 のドレ
イン電圧が上昇）し、差動増幅回路Ａ1 の出力は上昇
し、差動増幅回路Ａ2 の出力は下降し、これらの出力は
それぞれ差動対Ｎ1 、Ｎ2 のゲート端子に印加される。
このため、Ｎ1 のドレイン電流は増加しＮ2 のドレイン
電流は減少するように動作し、Ｎ1 、Ｎ2 のドレイン電
流の差分がソース抵抗２Ｒ0 に流れる。
電流変換回路の動作について以下に説明する。第１の入
力端子の電圧Ｖ1 が上昇（第２の入力端子の電圧Ｖ2 が
下降）すると、Ｎ3 のドレイン電圧が下降（Ｎ4 のドレ
イン電圧が上昇）し、差動増幅回路Ａ1 の出力は上昇
し、差動増幅回路Ａ2 の出力は下降し、これらの出力は
それぞれ差動対Ｎ1 、Ｎ2 のゲート端子に印加される。
このため、Ｎ1 のドレイン電流は増加しＮ2 のドレイン
電流は減少するように動作し、Ｎ1 、Ｎ2 のドレイン電
流の差分がソース抵抗２Ｒ0 に流れる。
【００９０】従って、差動増幅回路Ａ1 、Ａ2 は、
Ｎ3 、Ｎ4 のゲート・ソース間電圧ＶGS 3 、ＶGS4 を一
定に保つ動作、即ちＮ3 、Ｎ4 の各ソース端子の第１、
第２の入力端子への追従を補うものであり、差動電圧電
流変換回路の動作を安定化させる。差動増幅回路Ａ1 、
Ａ2 の増幅率が十分高ければＶGS3 、ＶGS4 を一定に保
つことができ、相互コンダクタンスｇm 及び非直線性Ｅ
はそれぞれ式（３３−ｂ）、式（３４−ｂ）にて与えら
れる。
Ｎ3 、Ｎ4 のゲート・ソース間電圧ＶGS 3 、ＶGS4 を一
定に保つ動作、即ちＮ3 、Ｎ4 の各ソース端子の第１、
第２の入力端子への追従を補うものであり、差動電圧電
流変換回路の動作を安定化させる。差動増幅回路Ａ1 、
Ａ2 の増幅率が十分高ければＶGS3 、ＶGS4 を一定に保
つことができ、相互コンダクタンスｇm 及び非直線性Ｅ
はそれぞれ式（３３−ｂ）、式（３４−ｂ）にて与えら
れる。
【００９１】次に、図２に示す本実施例の差動電圧電流
変換回路において、信号伝達回路Ａ1 、Ａ2 を図２７に
示す差動増幅回路とした場合について説明する。図２７
に示す如く、差動増幅回路Ａ1 、Ａ2 の非反転入力には
各々第１、第２の入力端子Ｖ1 、Ｖ2 が接続され、反転
入力には各々Ｎ3 、Ｎ4 のドレイン端子が接続され、出
力は各々第１、第２のＰＭＯＳＦＥＴＰ1 、Ｐ2 のゲー
ト端子に接続されている。
変換回路において、信号伝達回路Ａ1 、Ａ2 を図２７に
示す差動増幅回路とした場合について説明する。図２７
に示す如く、差動増幅回路Ａ1 、Ａ2 の非反転入力には
各々第１、第２の入力端子Ｖ1 、Ｖ2 が接続され、反転
入力には各々Ｎ3 、Ｎ4 のドレイン端子が接続され、出
力は各々第１、第２のＰＭＯＳＦＥＴＰ1 、Ｐ2 のゲー
ト端子に接続されている。
【００９２】第１の入力端子の電圧Ｖ1 が上昇（第２の
入力端子の電圧Ｖ2 が下降）すると、Ｎ3 のドレイン電
圧が下降（Ｎ4 のドレイン電圧が上昇）し、信号伝達回
路Ａ1 の出力は上昇し、信号伝達回路Ａ2 の出力は下降
し、これらの出力は差動対Ｐ1 、Ｐ2 のゲート端子に印
加される。このため、Ｐ1 のドレイン電流は減少しＰ2
のドレイン電流は増加し、これらの電流の差分がソース
抵抗２Ｒ0 に流れ、差動増幅回路Ａ1 、Ａ2 は、Ｎ3 、
Ｎ4 のゲート・ソース間電圧ＶGS3 、ＶGS4 を一定に保
つ動作、即ちＮ3 、Ｎ4 の各ソース端子の第１、第２の
入力端子への追従を補い、差動電圧電流変換回路の動作
を安定化させる。差動増幅回路Ａ1 、Ａ2 の増幅率が十
分高ければＶGS3 、ＶGS4 を一定に保つことができ、前
記の如く、相互コンダクタンスｇm 及びその非直線性Ｅ
はそれぞれ式（３３−ｂ）、（３４−ｂ）で与えられ
る。
入力端子の電圧Ｖ2 が下降）すると、Ｎ3 のドレイン電
圧が下降（Ｎ4 のドレイン電圧が上昇）し、信号伝達回
路Ａ1 の出力は上昇し、信号伝達回路Ａ2 の出力は下降
し、これらの出力は差動対Ｐ1 、Ｐ2 のゲート端子に印
加される。このため、Ｐ1 のドレイン電流は減少しＰ2
のドレイン電流は増加し、これらの電流の差分がソース
抵抗２Ｒ0 に流れ、差動増幅回路Ａ1 、Ａ2 は、Ｎ3 、
Ｎ4 のゲート・ソース間電圧ＶGS3 、ＶGS4 を一定に保
つ動作、即ちＮ3 、Ｎ4 の各ソース端子の第１、第２の
入力端子への追従を補い、差動電圧電流変換回路の動作
を安定化させる。差動増幅回路Ａ1 、Ａ2 の増幅率が十
分高ければＶGS3 、ＶGS4 を一定に保つことができ、前
記の如く、相互コンダクタンスｇm 及びその非直線性Ｅ
はそれぞれ式（３３−ｂ）、（３４−ｂ）で与えられ
る。
【００９３】本実施例において、第１、第２の信号伝達
回路Ａ1 、Ａ2 の入力を各々第１、第２の入力端子とし
た場合についても同様にして差動電圧電流変換回路の入
出力特性及び非直線性が導かれる。
回路Ａ1 、Ａ2 の入力を各々第１、第２の入力端子とし
た場合についても同様にして差動電圧電流変換回路の入
出力特性及び非直線性が導かれる。
【００９４】また、本実施例において、ＮＭＯＳＦＥＴ
をＰＭＯＳＦＥＴに、ＰＭＯＳＦＥＴをＮＭＯＳＦＥＴ
に、定電流源を逆方向に置き換えた場合も同様にして扱
える。
をＰＭＯＳＦＥＴに、ＰＭＯＳＦＥＴをＮＭＯＳＦＥＴ
に、定電流源を逆方向に置き換えた場合も同様にして扱
える。
【００９５】図５ないし図８に、本発明の第２の実施例
に係るＭＯＳ差動電圧電流変換回路の回路構成図及び入
出力特性を示す。
に係るＭＯＳ差動電圧電流変換回路の回路構成図及び入
出力特性を示す。
【００９６】図５、６に示す如く、本実施例は差動対を
成す第１、第２のＭＯＳＦＥＴ（Ｎ1 、Ｎ2 又はＰ1 、
Ｐ2 ）の各ソース端子に第１、第２の抵抗Ｒ01、Ｒ02の
一方の端子をそれぞれ接続し、第１、第２のソース抵抗
の他方の端子を共通接続し、第１、第２の抵抗Ｒ01、Ｒ
02の共通接続点には定電流源Ｉ0 が接続されている。
成す第１、第２のＭＯＳＦＥＴ（Ｎ1 、Ｎ2 又はＰ1 、
Ｐ2 ）の各ソース端子に第１、第２の抵抗Ｒ01、Ｒ02の
一方の端子をそれぞれ接続し、第１、第２のソース抵抗
の他方の端子を共通接続し、第１、第２の抵抗Ｒ01、Ｒ
02の共通接続点には定電流源Ｉ0 が接続されている。
【００９７】図５は電流引き込み（シンク）型、図６は
電流押し出し（ソース）型の差動電圧電流変換回路の回
路構成をそれぞれ示している。
電流押し出し（ソース）型の差動電圧電流変換回路の回
路構成をそれぞれ示している。
【００９８】図５において、従来例２の構成を示す図１
６と同一の機能を有する回路素子には同一の参照符号が
附されている。図５において、Ｎ3 、Ｎ4 は第３、第４
のＮＭＯＳＦＥＴ、ＶB3、ＶB4はバックゲート端子及び
電圧を表わす。
６と同一の機能を有する回路素子には同一の参照符号が
附されている。図５において、Ｎ3 、Ｎ4 は第３、第４
のＮＭＯＳＦＥＴ、ＶB3、ＶB4はバックゲート端子及び
電圧を表わす。
【００９９】本実施例における信号伝達回路Ａ1 、Ａ2
として、例えば図２６、２７に示す回路構成が用いら
れ、図６の信号伝達回路Ａ1 、Ａ2 としては、例えば図
２７に示す回路構成が用いられる。定電流源としては第
１の実施例と同様に図３０〜３３のカレントミラー回路
が用いられる。
として、例えば図２６、２７に示す回路構成が用いら
れ、図６の信号伝達回路Ａ1 、Ａ2 としては、例えば図
２７に示す回路構成が用いられる。定電流源としては第
１の実施例と同様に図３０〜３３のカレントミラー回路
が用いられる。
【０１００】信号伝達回路Ａ1 、Ａ2 を図２６の構成と
した場合について本実施例に係る差動電圧電流変換回路
の構成及び動作を説明する。
した場合について本実施例に係る差動電圧電流変換回路
の構成及び動作を説明する。
【０１０１】図５に示す如く、定電流源Ｉ03、Ｉ04をド
レイン端子に接続しゲート・ソース間電圧ＶGS3 、Ｖ
GS4 を一定としたＮＭＯＳＦＥＴＮ3 、Ｎ4 の各ソース
端子を差動対を成すＮ1 、Ｎ2 の各ソース端子にそれぞ
れ接続し、第１の入力端子Ｖ1とＮ1 のソース端子との
間の電圧、第２の入力端子Ｖ2 とＮ2 のソース端子との
間の電圧を一定にし、Ｎ3 、Ｎ4 のドレイン端子を
Ｎ1 、Ｎ2 のゲート端子にそれぞれ接続する。
レイン端子に接続しゲート・ソース間電圧ＶGS3 、Ｖ
GS4 を一定としたＮＭＯＳＦＥＴＮ3 、Ｎ4 の各ソース
端子を差動対を成すＮ1 、Ｎ2 の各ソース端子にそれぞ
れ接続し、第１の入力端子Ｖ1とＮ1 のソース端子との
間の電圧、第２の入力端子Ｖ2 とＮ2 のソース端子との
間の電圧を一定にし、Ｎ3 、Ｎ4 のドレイン端子を
Ｎ1 、Ｎ2 のゲート端子にそれぞれ接続する。
【０１０２】但し、定電流源Ｉ0 、Ｉ03、Ｉ04の電流に
ついて次式が成り立つものとする。
ついて次式が成り立つものとする。
【０１０３】
【０１０４】
【０１０５】前記条件のもと回路の動作を説明すると、
第１、第２の抵抗Ｒ01、Ｒ02の両端の電圧ΔＶR は、Ｖ
1 〜ＶGS3 〜ΔＶ1 〜ＶGS4 〜Ｖ2 のループにおいてキ
ルヒホッフの電圧則から式（３８−ａ）が成り立ち、Ｖ
GS3 、ＶGS4 を前記式（２７）で置き換えると式（３８
−ｂ）が得られる。式（３８−ｂ) の括弧内は、差動入
力電圧ΔＶに依存しないため、括弧内の式を定数−ｂと
置き、ΔＶR は差動入力電圧ΔＶと一次の関係（式（３
８−ｃ））で表わされる。
第１、第２の抵抗Ｒ01、Ｒ02の両端の電圧ΔＶR は、Ｖ
1 〜ＶGS3 〜ΔＶ1 〜ＶGS4 〜Ｖ2 のループにおいてキ
ルヒホッフの電圧則から式（３８−ａ）が成り立ち、Ｖ
GS3 、ＶGS4 を前記式（２７）で置き換えると式（３８
−ｂ）が得られる。式（３８−ｂ) の括弧内は、差動入
力電圧ΔＶに依存しないため、括弧内の式を定数−ｂと
置き、ΔＶR は差動入力電圧ΔＶと一次の関係（式（３
８−ｃ））で表わされる。
【０１０６】図５の第１、第２の抵抗Ｒ01、Ｒ02の電流
をＩR01 、ＩR02 とし共通接続点についてキルヒホッフ
の電流則から式（３９）が成り立ち、抵抗Ｒ01、Ｒ02の
両端の電圧ΔＶR は式（４０）にて表わされる。式（３
９）と式（４０）から、電流ＩR01 、ＩR02 はそれぞれ
式（４１）で与えられる。電流則の式（３９）から差動
出力電流ΔＩは式（４２−ａ）で与えられ、これに式
（４１）のＩR01 、ＩR02 を代入して式（４２−ｂ）が
得られる。式（４２−ｂ）のΔＶR に式（３８−ｂ）を
代入して、式（４２−ｃ）が得られ、差動出力電流ΔＩ
と差動入力電圧ΔＶとの一次（線形）の関係式が導出さ
れる（式（４２−ｄ））。但し、定数ｃ、ｄは式（４２
−ｅ）、（４２−ｆ）にて定義される。
をＩR01 、ＩR02 とし共通接続点についてキルヒホッフ
の電流則から式（３９）が成り立ち、抵抗Ｒ01、Ｒ02の
両端の電圧ΔＶR は式（４０）にて表わされる。式（３
９）と式（４０）から、電流ＩR01 、ＩR02 はそれぞれ
式（４１）で与えられる。電流則の式（３９）から差動
出力電流ΔＩは式（４２−ａ）で与えられ、これに式
（４１）のＩR01 、ＩR02 を代入して式（４２−ｂ）が
得られる。式（４２−ｂ）のΔＶR に式（３８−ｂ）を
代入して、式（４２−ｃ）が得られ、差動出力電流ΔＩ
と差動入力電圧ΔＶとの一次（線形）の関係式が導出さ
れる（式（４２−ｄ））。但し、定数ｃ、ｄは式（４２
−ｅ）、（４２−ｆ）にて定義される。
【０１０７】回路図上左右対称の位置にある回路素子が
それぞれ等しい特性を持つ場合、式（３６−ａ）（３６
−ｂ）、及び（４３）が成り立ち定数ｂは０となり、Δ
ＶRはΔＶと等しくなり、またΔＩはΔＶに比例する
（式（４５−ａ）、（４５−ｂ））。図７に本実施例の
入出力特性を示す。
それぞれ等しい特性を持つ場合、式（３６−ａ）（３６
−ｂ）、及び（４３）が成り立ち定数ｂは０となり、Δ
ＶRはΔＶと等しくなり、またΔＩはΔＶに比例する
（式（４５−ａ）、（４５−ｂ））。図７に本実施例の
入出力特性を示す。
【０１０８】
【０１０９】本実施例の差動電圧電流変換回路の相互コ
ンダクタンスｇｍ、非直線性Ｅ及びその成立する範囲は
式（４６）〜（４８）で与えられ、非直線性Ｅの特性曲
線を図８に示す。
ンダクタンスｇｍ、非直線性Ｅ及びその成立する範囲は
式（４６）〜（４８）で与えられ、非直線性Ｅの特性曲
線を図８に示す。
【０１１０】
【０１１１】式（４７−ｂ）及び図７、８から、差動入
力電圧ΔＶが増加し差動出力電流ΔＩが増加しても非直
線性Ｅは増加せず、範囲（４８）では常にＥ＝０が成り
立つ。
力電圧ΔＶが増加し差動出力電流ΔＩが増加しても非直
線性Ｅは増加せず、範囲（４８）では常にＥ＝０が成り
立つ。
【０１１２】本実施例は、ＮＭＯＳＦＥＴをＰＭＯＳＦ
ＥＴに、ＰＭＯＳＦＥＴをＮＭＯＳＦＥＴに、定電流源
を逆方向に置き換えた場合も同様にして扱える。
ＥＴに、ＰＭＯＳＦＥＴをＮＭＯＳＦＥＴに、定電流源
を逆方向に置き換えた場合も同様にして扱える。
【０１１３】本実施例において信号伝達回路Ａ1 、Ａ2
を図２７に示す差動増幅回路とした場合、差動増幅回路
Ａ1 、Ａ2 の非反転入力に第１、第２の入力端子Ｖ1 、
Ｖ2を接続し、反転入力にＮ3 、Ｎ4 のドレイン端子を
接続し、差動増幅回路Ａ1 、Ａ2 の出力を第１、第２の
ＮＭＯＳＦＥＴのゲート端子に接続する。
を図２７に示す差動増幅回路とした場合、差動増幅回路
Ａ1 、Ａ2 の非反転入力に第１、第２の入力端子Ｖ1 、
Ｖ2を接続し、反転入力にＮ3 、Ｎ4 のドレイン端子を
接続し、差動増幅回路Ａ1 、Ａ2 の出力を第１、第２の
ＮＭＯＳＦＥＴのゲート端子に接続する。
【０１１４】差動電圧電流変換回路の入出力特性及び非
直線性Ｅは前記第１の実施例と同様にして導かれ、且つ
その動作は前記の如く、差動増幅回路Ａ1 、Ａ2 によっ
て、Ｎ3 、Ｎ4 のゲート・ソース間電圧ＶGS3 、ＶGS4
を一定に保つ動作、即ちＮ3、Ｎ4 の各ソース端子の第
１、第２の入力端子への追従が補われ差動電圧電流変換
回路の動作が安定化される。相互コンダクタンスｇm 及
びその非直線性Ｅは式（４６−ｂ）、（４７−ｂ）にて
与えられる。
直線性Ｅは前記第１の実施例と同様にして導かれ、且つ
その動作は前記の如く、差動増幅回路Ａ1 、Ａ2 によっ
て、Ｎ3 、Ｎ4 のゲート・ソース間電圧ＶGS3 、ＶGS4
を一定に保つ動作、即ちＮ3、Ｎ4 の各ソース端子の第
１、第２の入力端子への追従が補われ差動電圧電流変換
回路の動作が安定化される。相互コンダクタンスｇm 及
びその非直線性Ｅは式（４６−ｂ）、（４７−ｂ）にて
与えられる。
【０１１５】さらに図６に示す本実施例において信号伝
達回路Ａ1 、Ａ2 を図２７に示す差動増幅回路とし、差
動増幅回路Ａ1 、Ａ2 の非反転入力に第１、第２の入力
端子Ｖ1 、Ｖ2 を接続し、反転入力にＮ3 、Ｎ4 のドレ
イン端子を接続し、出力を差動対を成すＰ1 、Ｐ2 のゲ
ート端子に接続した構成の差動電圧電流変換回路の入出
力特性及び非直線性Ｅも同様にして導かれ、差動増幅回
路によってＮ3 、Ｎ4のゲート・ソース間電圧ＶGS3 、
ＶGS4 を一定に保たれ差動電圧電流変換回路の動作の安
定化が図られる。相互コンダクタンス及び非直線性Ｅは
式（４６−ｂ）、（４７−ｂ）にて与えられる。
達回路Ａ1 、Ａ2 を図２７に示す差動増幅回路とし、差
動増幅回路Ａ1 、Ａ2 の非反転入力に第１、第２の入力
端子Ｖ1 、Ｖ2 を接続し、反転入力にＮ3 、Ｎ4 のドレ
イン端子を接続し、出力を差動対を成すＰ1 、Ｐ2 のゲ
ート端子に接続した構成の差動電圧電流変換回路の入出
力特性及び非直線性Ｅも同様にして導かれ、差動増幅回
路によってＮ3 、Ｎ4のゲート・ソース間電圧ＶGS3 、
ＶGS4 を一定に保たれ差動電圧電流変換回路の動作の安
定化が図られる。相互コンダクタンス及び非直線性Ｅは
式（４６−ｂ）、（４７−ｂ）にて与えられる。
【０１１６】図９、１０に本発明の第３の実施例を示
す。図９は、図１における差動対を成すＮＭＯＳＦＥＴ
Ｎ1 、Ｎ2 をＰＭＯＳＦＥＴＰ1 、Ｐ2 に、図１０は図
２の差動対を成すＰＭＯＳＦＥＴＰ1 、Ｐ2 をＮＭＯＳ
ＦＥＴＮ1 、Ｎ2 に置き換えて構成され、抵抗２Ｒ0 は
差動対Ｐ1 、Ｐ2 、及びＮ1 、Ｎ2 のドレイン端子間に
接続されている。図９、１０において図１、２と同一の
回路素子には同一の参照符号が附されている。
す。図９は、図１における差動対を成すＮＭＯＳＦＥＴ
Ｎ1 、Ｎ2 をＰＭＯＳＦＥＴＰ1 、Ｐ2 に、図１０は図
２の差動対を成すＰＭＯＳＦＥＴＰ1 、Ｐ2 をＮＭＯＳ
ＦＥＴＮ1 、Ｎ2 に置き換えて構成され、抵抗２Ｒ0 は
差動対Ｐ1 、Ｐ2 、及びＮ1 、Ｎ2 のドレイン端子間に
接続されている。図９、１０において図１、２と同一の
回路素子には同一の参照符号が附されている。
【０１１７】図９は電流引き込み（シンク）型、図１０
は電流押し出し（ソース）型の差動電圧電流変換回路の
回路構成をそれぞれ示している。
は電流押し出し（ソース）型の差動電圧電流変換回路の
回路構成をそれぞれ示している。
【０１１８】図９、１０の信号伝達回路Ａ1 、Ａ2 とし
ては、例えば図２８、２９の回路構成が用いられ、図１
０の信号伝達回路Ａ1 、Ａ2 としては、例えば図２８の
回路構成が用いられる。定電流源としては図３０〜３３
の各種カレントミラー回路が用いられる。
ては、例えば図２８、２９の回路構成が用いられ、図１
０の信号伝達回路Ａ1 、Ａ2 としては、例えば図２８の
回路構成が用いられる。定電流源としては図３０〜３３
の各種カレントミラー回路が用いられる。
【０１１９】本実施例における入出力特性及び非直線性
Ｅは第１の実施例と同様にして導出され第１の実施例と
等価な特性を得られることがわかる。
Ｅは第１の実施例と同様にして導出され第１の実施例と
等価な特性を得られることがわかる。
【０１２０】図１１、１２に本発明の第３の実施例を示
す。図１１はそれぞれ図５の差動対を成すＮＭＯＳＦＥ
ＴＮ1 、Ｎ2 をＰＭＯＳＦＥＴＰ1 、Ｐ2 に、図１２は
図６の差動対を成すＰＭＯＳＦＥＴＰ1 、Ｐ2 をＮＭＯ
ＳＦＥＴＮＮ1 、Ｎ2 に置き換えたものであり、第１、
第２の抵抗Ｒ01、Ｒ02は差動対を成すＭＯＳＦＥＴ
Ｐ1 、Ｐ2 のドレイン端子間に接続されている。図１
１、１２において図５、６と同一の回路素子には同一の
参照符号が附されている。
す。図１１はそれぞれ図５の差動対を成すＮＭＯＳＦＥ
ＴＮ1 、Ｎ2 をＰＭＯＳＦＥＴＰ1 、Ｐ2 に、図１２は
図６の差動対を成すＰＭＯＳＦＥＴＰ1 、Ｐ2 をＮＭＯ
ＳＦＥＴＮＮ1 、Ｎ2 に置き換えたものであり、第１、
第２の抵抗Ｒ01、Ｒ02は差動対を成すＭＯＳＦＥＴ
Ｐ1 、Ｐ2 のドレイン端子間に接続されている。図１
１、１２において図５、６と同一の回路素子には同一の
参照符号が附されている。
【０１２１】図１１は電の引き込み（シンク）型、図１
２は電流押し出し（ソース）型の差動電圧電流変換回路
の回路構成をそれぞれ示している。
２は電流押し出し（ソース）型の差動電圧電流変換回路
の回路構成をそれぞれ示している。
【０１２２】図１１の信号伝達回路Ａ1 、Ａ2 として、
例えば図２８、２９の回路構成が用いられ、図１２の信
号伝達回路Ａ1 、Ａ2 としては、例えば図２９の回路構
成が用いられる。前記実施例と同様に定電流源としては
図３０〜３３の各種カレントミラー回路が用いられる。
例えば図２８、２９の回路構成が用いられ、図１２の信
号伝達回路Ａ1 、Ａ2 としては、例えば図２９の回路構
成が用いられる。前記実施例と同様に定電流源としては
図３０〜３３の各種カレントミラー回路が用いられる。
【０１２３】また、本実施例における入出力特性及び直
線性は第２の実施例と同様にして導出され第２の実施例
と等価な特性を得られる。
線性は第２の実施例と同様にして導出され第２の実施例
と等価な特性を得られる。
【０１２４】本発明の第１ないし第４実施例について、
第１、第２の抵抗の共通接続点と接続された定電流源Ｉ
0 、差動対を成す第１、第２のＭＯＳＦＥＴのソース端
子に接続された第１、第２の定電流源Ｉ01、Ｉ02を理想
定電流源と見なし、各電流が次式を満たすものとする
と、これらの実施例に係る差動電圧電流変換回路は等価
な特性が得られる。
第１、第２の抵抗の共通接続点と接続された定電流源Ｉ
0 、差動対を成す第１、第２のＭＯＳＦＥＴのソース端
子に接続された第１、第２の定電流源Ｉ01、Ｉ02を理想
定電流源と見なし、各電流が次式を満たすものとする
と、これらの実施例に係る差動電圧電流変換回路は等価
な特性が得られる。
【０１２５】
【０１２６】また、本発明の第１ないし第４の実施例に
おける第１、第２の信号伝達回路Ａ1 、Ａ2 として、差
動増幅回路、及び直接接続の構成以外にも、ソースフォ
ロワ、又は増幅率が１の電圧フォロワ等の回路構成を用
いることができる。
おける第１、第２の信号伝達回路Ａ1 、Ａ2 として、差
動増幅回路、及び直接接続の構成以外にも、ソースフォ
ロワ、又は増幅率が１の電圧フォロワ等の回路構成を用
いることができる。
【０１２７】第１、第２の実施例で説明したとおり、本
実施例に係る差動電圧電流変換回路においては、定電流
源Ｉ01〜Ｉ04、ＭＯＳＦＥＴＮ1 〜Ｎ4 、及びＰ1 〜Ｐ
2 等、回路図上左右対称の位置にある回路素子が必ずし
も等しい特性を持たない場合でも、入出力特性の直線性
が確保される。即ち、前記回路素子の各組の特性が互い
に等しくない場合でも、差動入力電圧ΔＶとソース（ド
レイン）抵抗の両端の電圧ΔＶR との関係は、式（２８
−ｃ）及び（３８−ｃ）に示す如く、一次式ΔＶR ＝Δ
Ｖ＋ｂ（ｂ：定数）で表わされ、差動入力電圧ΔＶと差
動出力電流ΔＩとの関係は、式（３０−ｃ）及び（４２
−ｄ）に示す如く、一次式ΔＩ＝ｃΔＶ＋ｄ（ｃ，ｄ：
定数）で表わされ、いずれも線形な関係を保っている。
実施例に係る差動電圧電流変換回路においては、定電流
源Ｉ01〜Ｉ04、ＭＯＳＦＥＴＮ1 〜Ｎ4 、及びＰ1 〜Ｐ
2 等、回路図上左右対称の位置にある回路素子が必ずし
も等しい特性を持たない場合でも、入出力特性の直線性
が確保される。即ち、前記回路素子の各組の特性が互い
に等しくない場合でも、差動入力電圧ΔＶとソース（ド
レイン）抵抗の両端の電圧ΔＶR との関係は、式（２８
−ｃ）及び（３８−ｃ）に示す如く、一次式ΔＶR ＝Δ
Ｖ＋ｂ（ｂ：定数）で表わされ、差動入力電圧ΔＶと差
動出力電流ΔＩとの関係は、式（３０−ｃ）及び（４２
−ｄ）に示す如く、一次式ΔＩ＝ｃΔＶ＋ｄ（ｃ，ｄ：
定数）で表わされ、いずれも線形な関係を保っている。
【０１２８】本実施例に係る差動電圧電流変換回路の相
互コンダクタンスｇｍと非直線性Ｅについては、前記の
如く、ソース（ドレイン）抵抗の構成に応じて式（４
９）又は式（５０）の範囲で式（３３−ｂ）と（３４−
ｂ）又は式（４６−ｂ）と（４７−ｂ）が成立してい
る。
互コンダクタンスｇｍと非直線性Ｅについては、前記の
如く、ソース（ドレイン）抵抗の構成に応じて式（４
９）又は式（５０）の範囲で式（３３−ｂ）と（３４−
ｂ）又は式（４６−ｂ）と（４７−ｂ）が成立してい
る。
【０１２９】
【０１３０】図３４、図３５、図３６および図３７に本
発明による第５実施例の差動電流電圧変換回路の回路構
成図および入出力特性を示す。
発明による第５実施例の差動電流電圧変換回路の回路構
成図および入出力特性を示す。
【０１３１】本実施例（図３４、３５）は第１、第２の
ＭＯＳＦＥＴ（Ｎ1 、Ｎ2 またはＰ1 、Ｐ2 ）の各ソー
ス端子に第１、第２の定電流源Ｉ01、Ｉ02をそれぞれ接
続し、上記第１、第２のＭＯＳＦＥＴのソース端子間に
１つの抵抗２Ｒ0 を接続した差動電圧電流変換回路に対
し本発明を適用した例である。
ＭＯＳＦＥＴ（Ｎ1 、Ｎ2 またはＰ1 、Ｐ2 ）の各ソー
ス端子に第１、第２の定電流源Ｉ01、Ｉ02をそれぞれ接
続し、上記第１、第２のＭＯＳＦＥＴのソース端子間に
１つの抵抗２Ｒ0 を接続した差動電圧電流変換回路に対
し本発明を適用した例である。
【０１３２】図３４は電流を引き込む（シンク型）場合
（請求項１７、１８に対応）、図３５は押し出す（ソー
ス型）場合に用いる回路構成の一例である。
（請求項１７、１８に対応）、図３５は押し出す（ソー
ス型）場合に用いる回路構成の一例である。
【０１３３】ここで、図３４、３５中の各記号は第１の
従来例の図１３中の対応する記号と同様の意味を持ち、
Ｎ3 、Ｎ4 は第３、第４のＮＭＯＳＦＥＴを表す。定電
流源の構成例としては図３０、３１、３２、３３があげ
られる。
従来例の図１３中の対応する記号と同様の意味を持ち、
Ｎ3 、Ｎ4 は第３、第４のＮＭＯＳＦＥＴを表す。定電
流源の構成例としては図３０、３１、３２、３３があげ
られる。
【０１３４】以下、図３４について回路構成および動作
を説明する。
を説明する。
【０１３５】第３、４のＭＯＳＦＥＴのソース端子を第
１、第２のＭＯＳＦＥＴのソース端子に、ドレイン端子
を第１、第２のカレントミラー回路の入力側にそれぞれ
接続し、第１、第２のカレントミラー回路Ｍ1 、Ｍ2 の
出力端子を第３、第４の定電流源および上記第１、第２
のＭＯＳＦＥＴのゲート端子にそれぞれ接続する（請求
項１７に対応）。従って、たとえば、入力Ｖ1 を上昇さ
せた場合のＮ3 のゲート・ソース間電圧ＶGS3 は一時的
に増加し、Ｎ3 のドレイン電流、Ｍ1 の入力電流も増加
し、Ｍ1 の出力電流は増加する。ここでＩ03が一定であ
ることからＮ1のゲート電圧は急激に上昇するのでＩ1
も増加し、続いてＮ1 、Ｎ3 のソース端子の電圧も上昇
しＶGS3 の増加は抑えられ負帰還の動作となり安定に動
作する。結局Ｍ1 が飽和領域で動作している限りではＮ
1 のゲート電圧はＩ03とＮ3 を流れる電流が等しくなる
様な電圧に収束し、Ｖ1 とＮ1 ソース端子との間の電圧
ＶGS3 、Ｖ2 とＮ2 ソース端子との間の電圧ＶGS4 が一
定になる。
１、第２のＭＯＳＦＥＴのソース端子に、ドレイン端子
を第１、第２のカレントミラー回路の入力側にそれぞれ
接続し、第１、第２のカレントミラー回路Ｍ1 、Ｍ2 の
出力端子を第３、第４の定電流源および上記第１、第２
のＭＯＳＦＥＴのゲート端子にそれぞれ接続する（請求
項１７に対応）。従って、たとえば、入力Ｖ1 を上昇さ
せた場合のＮ3 のゲート・ソース間電圧ＶGS3 は一時的
に増加し、Ｎ3 のドレイン電流、Ｍ1 の入力電流も増加
し、Ｍ1 の出力電流は増加する。ここでＩ03が一定であ
ることからＮ1のゲート電圧は急激に上昇するのでＩ1
も増加し、続いてＮ1 、Ｎ3 のソース端子の電圧も上昇
しＶGS3 の増加は抑えられ負帰還の動作となり安定に動
作する。結局Ｍ1 が飽和領域で動作している限りではＮ
1 のゲート電圧はＩ03とＮ3 を流れる電流が等しくなる
様な電圧に収束し、Ｖ1 とＮ1 ソース端子との間の電圧
ＶGS3 、Ｖ2 とＮ2 ソース端子との間の電圧ＶGS4 が一
定になる。
【０１３６】以下、同様の議論により、第１、２実施例
と同様の出力電流および直線性が得られる。
と同様の出力電流および直線性が得られる。
【０１３７】図３８から図４１に本発明による第６実施
例の差動電流電圧変換回路の回路構成図および入出力特
性を示す。
例の差動電流電圧変換回路の回路構成図および入出力特
性を示す。
【０１３８】本実施例は第１、第２のＭＯＳＦＥＴ（Ｎ
1 、Ｎ2 またはＰ1 、Ｐ2 ）の各ソース端子に第１、第
２の抵抗Ｒ01、Ｒ02の一方の端子をそれぞれ接続し、上
記第１、第２のソース抵抗の他方の端子を共通接続し、
更に定電流源Ｉ0 を接続した差動電圧電流変換回路に対
し本発明を適用した例である。
1 、Ｎ2 またはＰ1 、Ｐ2 ）の各ソース端子に第１、第
２の抵抗Ｒ01、Ｒ02の一方の端子をそれぞれ接続し、上
記第１、第２のソース抵抗の他方の端子を共通接続し、
更に定電流源Ｉ0 を接続した差動電圧電流変換回路に対
し本発明を適用した例である。
【０１３９】図３８は電流を引き込む（シンク型）場合
（請求項１７、１８に対応）、図３９は押し出す（ソー
ス型）場合に用いる回路構成の一例である。
（請求項１７、１８に対応）、図３９は押し出す（ソー
ス型）場合に用いる回路構成の一例である。
【０１４０】ここで、図３８、３９中の各記号は第２の
従来例の図１６中の対応する記号と同様の意味を持ち、
Ｎ3 、Ｎ4 は第３、第４のＮＭＯＳＦＥＴを表す。定電
流源の構成例としては図３０、３１、３２、３３があげ
られる。
従来例の図１６中の対応する記号と同様の意味を持ち、
Ｎ3 、Ｎ4 は第３、第４のＮＭＯＳＦＥＴを表す。定電
流源の構成例としては図３０、３１、３２、３３があげ
られる。
【０１４１】以下、図３８について回路構成および動作
を説明する。
を説明する。
【０１４２】第３、４のＭＯＳＦＥＴのソース端子を第
１、第２のＭＯＳＦＥＴのソース端子に、ドレイン端子
を第１、第２のカレントミラー回路の入力側にそれぞれ
接続し、第１、第２のカレントミラー回路Ｍ1 、Ｍ2 の
出力端子を第３、第４の定電流源および上記第１、第２
のＭＯＳＦＥＴのゲート端子にそれぞれ接続する（請求
項１７に対応）。従って、たとえば、入力Ｖ1 を上昇さ
せた場合Ｎ3 のゲート・ソース間電圧ＶGS3 は一時的に
増加し、Ｎ3 のドレイン電流、Ｍ1 の入力電流も増加
し、Ｍ1 の出力電流は増加する。ここでＩ03が一定であ
ることからＮ1 のゲート電圧は急激に上昇するのでＩ1
も増加し、続いてＮ1 、Ｎ3 のソース端子の電圧も上昇
しＶGS3 の増加は抑えられ負帰還の動作となり安定に動
作する。結局Ｍ1 が飽和領域で動作している限りではＮ
1 のゲート電圧はＩ03とＮ3 を流れる電流が等しくなる
様な電圧に収束し、Ｖ1 とＮ1 ソース端子との間の電圧
ＶGS 3 、Ｖ2 とＮ2 ソース端子との間の電圧ＶGS4 が一
定になる。
１、第２のＭＯＳＦＥＴのソース端子に、ドレイン端子
を第１、第２のカレントミラー回路の入力側にそれぞれ
接続し、第１、第２のカレントミラー回路Ｍ1 、Ｍ2 の
出力端子を第３、第４の定電流源および上記第１、第２
のＭＯＳＦＥＴのゲート端子にそれぞれ接続する（請求
項１７に対応）。従って、たとえば、入力Ｖ1 を上昇さ
せた場合Ｎ3 のゲート・ソース間電圧ＶGS3 は一時的に
増加し、Ｎ3 のドレイン電流、Ｍ1 の入力電流も増加
し、Ｍ1 の出力電流は増加する。ここでＩ03が一定であ
ることからＮ1 のゲート電圧は急激に上昇するのでＩ1
も増加し、続いてＮ1 、Ｎ3 のソース端子の電圧も上昇
しＶGS3 の増加は抑えられ負帰還の動作となり安定に動
作する。結局Ｍ1 が飽和領域で動作している限りではＮ
1 のゲート電圧はＩ03とＮ3 を流れる電流が等しくなる
様な電圧に収束し、Ｖ1 とＮ1 ソース端子との間の電圧
ＶGS 3 、Ｖ2 とＮ2 ソース端子との間の電圧ＶGS4 が一
定になる。
【０１４３】以下、同様の議論により、第１、２実施例
と同様の出力電流および直線性が得られる。
と同様の出力電流および直線性が得られる。
【０１４４】
【発明の効果】以下説明したとおり、本発明のＭＯＳ差
動電圧電流変換回路は、ソース（ドレイン）抵抗を有し
差動対を成す第１、第２のＭＯＳＦＥＴのソース（ドレ
イン）抵抗を有し差動対を成す第１、第２のＭＯＳＦＥ
Ｔのソース（ドレイン）端子に、第３、第４のＭＯＳＦ
ＥＴのソース端子を接続し、第３、４のＭＯＳＦＥＴの
ドレイン端子を第１、第２のカレントミラー回路Ｍ1 、
Ｍ2 の入力側にそれぞれ接続し、第１、第２のカレント
ミラー回路Ｍ1 、Ｍ2 の出力端子を第３、第４の定電流
源および上記第１、第のＭＯＳＦＥＴのゲート端子にそ
れぞれ接続することにより（請求項１７に対応）この回
路は負帰還のとなり安定に動作する。結局Ｍ1 、Ｍ2 が
飽和領域で動作している限りではＮ1 、Ｎ2 のゲート電
圧はＩ03とＮ3 を流れる電流およびＩ04とＮ1 を流れる
電流が等しくなる様な電圧に収束し、Ｖ1 とＮ1 ソース
端子との間の電圧ＶGS3 、Ｖ2 とＮ2 ソース端子との間
の電圧ＶGS4 が一定になる。更に入力が各々第１、第２
の入力端子及び／又は第３、第４のＭＯＳＦＥＴのドレ
イン端子と接続され出力が各々第１、第２のＭＯＳＦＥ
Ｔのゲート端子と接続された第１、第２の信号伝達手段
を備えることにより、差動電圧電流変換回路の相互コン
ダクタンスｇｍをソース（ドレイン）端子間の抵抗値２
Ｒ0 、Ｒ01＋Ｒ01、のみで定めることができると共に、
差動入力電圧の増加に伴い差動出力電流が増加しても非
直線性は増加せず非直線性Ｅは０に保たれるという利点
を有する。
動電圧電流変換回路は、ソース（ドレイン）抵抗を有し
差動対を成す第１、第２のＭＯＳＦＥＴのソース（ドレ
イン）抵抗を有し差動対を成す第１、第２のＭＯＳＦＥ
Ｔのソース（ドレイン）端子に、第３、第４のＭＯＳＦ
ＥＴのソース端子を接続し、第３、４のＭＯＳＦＥＴの
ドレイン端子を第１、第２のカレントミラー回路Ｍ1 、
Ｍ2 の入力側にそれぞれ接続し、第１、第２のカレント
ミラー回路Ｍ1 、Ｍ2 の出力端子を第３、第４の定電流
源および上記第１、第のＭＯＳＦＥＴのゲート端子にそ
れぞれ接続することにより（請求項１７に対応）この回
路は負帰還のとなり安定に動作する。結局Ｍ1 、Ｍ2 が
飽和領域で動作している限りではＮ1 、Ｎ2 のゲート電
圧はＩ03とＮ3 を流れる電流およびＩ04とＮ1 を流れる
電流が等しくなる様な電圧に収束し、Ｖ1 とＮ1 ソース
端子との間の電圧ＶGS3 、Ｖ2 とＮ2 ソース端子との間
の電圧ＶGS4 が一定になる。更に入力が各々第１、第２
の入力端子及び／又は第３、第４のＭＯＳＦＥＴのドレ
イン端子と接続され出力が各々第１、第２のＭＯＳＦＥ
Ｔのゲート端子と接続された第１、第２の信号伝達手段
を備えることにより、差動電圧電流変換回路の相互コン
ダクタンスｇｍをソース（ドレイン）端子間の抵抗値２
Ｒ0 、Ｒ01＋Ｒ01、のみで定めることができると共に、
差動入力電圧の増加に伴い差動出力電流が増加しても非
直線性は増加せず非直線性Ｅは０に保たれるという利点
を有する。
【０１４５】このため本発明の差動電圧電流変換回路に
よれば、所定の差動入力電圧範囲で差動ＭＯＳＦＥＴの
諸特性（ＩD −ＧGS特性の非直線性や利得係数βのばら
つき、バックゲート効果による閾値電圧ＶT の変動、端
チャネル効果等によるＭＯＳ飽和及び非飽和領域でのＩ
D −ＶDS特性の変動等）の影響による非直線性の増加を
防ぐことができる。
よれば、所定の差動入力電圧範囲で差動ＭＯＳＦＥＴの
諸特性（ＩD −ＧGS特性の非直線性や利得係数βのばら
つき、バックゲート効果による閾値電圧ＶT の変動、端
チャネル効果等によるＭＯＳ飽和及び非飽和領域でのＩ
D −ＶDS特性の変動等）の影響による非直線性の増加を
防ぐことができる。
【０１４６】このため本発明の差動電圧電流変換回路に
よれば、所定の差動入力電圧範囲で差動ＭＯＳＦＥＴの
諸特性（ＩD −ＶGS特性の非直線性や利得係数βのばら
つき、バックゲート効果による閾値電圧ＶT の変動、短
チャネル効果等によるＭＯＳ飽和及び非飽和領域でのＩ
D −ＶDS特性の変動等の影響による非直線性の増加を防
ぐことができる。
よれば、所定の差動入力電圧範囲で差動ＭＯＳＦＥＴの
諸特性（ＩD −ＶGS特性の非直線性や利得係数βのばら
つき、バックゲート効果による閾値電圧ＶT の変動、短
チャネル効果等によるＭＯＳ飽和及び非飽和領域でのＩ
D −ＶDS特性の変動等の影響による非直線性の増加を防
ぐことができる。
【０１４７】前記特性変動の要因はバイポーラに比べき
わめて大きく、またＭＯＳＦＥＴ特有のもので、従来の
ＭＯＳＦＥＴ回路では避けることができなかったもので
ある。本発明によれば、回路図上左右対称の位置にある
回路素子が必ずしも等しい特性を持たない場合にも差動
入力電圧ΔＶとソース（又はドレイン）抵抗の両端の電
圧ΔＶR との関係及び差動入力電圧ΔＶと差動出力電流
ΔＩとの関係は、ＭＯＳＦＥＴの特性変動に依存するこ
となく線形な関係が保たれており、このため差動電圧電
流変換回路の直線性が特段に改善される。
わめて大きく、またＭＯＳＦＥＴ特有のもので、従来の
ＭＯＳＦＥＴ回路では避けることができなかったもので
ある。本発明によれば、回路図上左右対称の位置にある
回路素子が必ずしも等しい特性を持たない場合にも差動
入力電圧ΔＶとソース（又はドレイン）抵抗の両端の電
圧ΔＶR との関係及び差動入力電圧ΔＶと差動出力電流
ΔＩとの関係は、ＭＯＳＦＥＴの特性変動に依存するこ
となく線形な関係が保たれており、このため差動電圧電
流変換回路の直線性が特段に改善される。
【０１４８】さらに、本発明の差動電圧電流変換回路
は、全回路をＭＯＳプロセスで構成可能でありプロセス
の簡略化によりコストダウンを図ることができる。
は、全回路をＭＯＳプロセスで構成可能でありプロセス
の簡略化によりコストダウンを図ることができる。
【図１】本発明の第１の実施例に係る電流引き込み型の
差動電圧電流変換回路の回路構成図である。
差動電圧電流変換回路の回路構成図である。
【図２】本発明の第１の実施例に係る電流押し出し型の
差動電圧電流変換回路の回路構成図である。
差動電圧電流変換回路の回路構成図である。
【図３】本発明の第１の実施例の入出力特性を示す図で
ある。
ある。
【図４】本発明の第１の実施例の非直線性特性を示す図
である。
である。
【図５】本発明の第２の実施例に係る電流引き込み型の
差動電圧電流変換回路の回路構成図である。
差動電圧電流変換回路の回路構成図である。
【図６】本発明の第２の実施例に係る電流押し出し型の
差動電圧電流変換回路の回路構成図である。
差動電圧電流変換回路の回路構成図である。
【図７】本発明の第２の実施例の入出力特性を示す図で
ある。
ある。
【図８】本発明の第２の実施例の非直線性特性を示す図
である。
である。
【図９】本発明の第３の実施例に係る電流引き込み型の
差動電圧電流変換回路の回路構成図である。
差動電圧電流変換回路の回路構成図である。
【図１０】本発明の第３の実施例に係る電流押し出し型
の差動電圧電流変換回路の回路構成図である。
の差動電圧電流変換回路の回路構成図である。
【図１１】本発明の第４の実施例に係る電流引き込み型
の差動電圧電流変換回路の回路構成図である。
の差動電圧電流変換回路の回路構成図である。
【図１２】本発明の第４の実施例に係る電流押し出し型
の差動電圧電流変換回路の回路構成図である。
の差動電圧電流変換回路の回路構成図である。
【図１３】第１の従来例の回路構成図である。
【図１４】第１の従来例の入出力特性を示す図である。
【図１５】第１の従来例の非直線性特性を示す図であ
る。
る。
【図１６】第２の従来例の回路構成図である。
【図１７】第２の従来例の入出力特性を示す図である。
【図１８】第２の従来例の非直線性特性を示す図であ
る。
る。
【図１９】第３の従来例の回路構成図である。
【図２０】第３の従来例の入出力特性を示す図である。
【図２１】第３の従来例の非直線性特性を示す図であ
る。
る。
【図２２】第４の従来例の回路構成図である。
【図２３】第４の従来例の入出力特性を示す図である。
【図２４】第５の従来例の一実施例を示す回路構成図で
ある。
ある。
【図２５】第５の従来例の他の実施例を示す回路構成図
である。
である。
【図２６】本発明の第１、２の実施例における信号伝達
回路の一例を示す回路構成図である。
回路の一例を示す回路構成図である。
【図２７】本発明の第１、２の実施例における信号伝達
回路の他の例を示す回路構成図である。
回路の他の例を示す回路構成図である。
【図２８】本発明の第３、４の実施例における信号伝達
回路の一例を示す回路構成図である。
回路の一例を示す回路構成図である。
【図２９】本発明の第３、４の実施例における信号伝達
回路の他の例を示す回路構成図である。
回路の他の例を示す回路構成図である。
【図３０】本発明の第１ないし第４の実施例の定電流源
の第１の例を示す回路構成図である。
の第１の例を示す回路構成図である。
【図３１】本発明の第１ないし第４の実施例の定電流源
の第２の例を示す回路構成図である。
の第２の例を示す回路構成図である。
【図３２】本発明の第１ないし第４の実施例の定電流源
の第３の例を示す回路構成図である。
の第３の例を示す回路構成図である。
【図３３】本発明の第１ないし第４の実施例の定電流源
の第４の例を示す回路構成図である。
の第４の例を示す回路構成図である。
【図３４】本発明の第５実施例に係わる電流引き込み型
の差動電圧電流変換回路の回路構成図である。
の差動電圧電流変換回路の回路構成図である。
【図３５】本発明の第５実施例に係わる電流押し出し型
の差動電圧電流変換回路の回路構成図である。
の差動電圧電流変換回路の回路構成図である。
【図３６】本発明の第５実施例の入出力特性を示す図で
ある。
ある。
【図３７】本発明の第５実施例の非直線性特性を示す図
である。
である。
【図３８】本発明の第６実施例に係わる電流引き込み型
の差動電圧電流変換回路の回路構成図である。
の差動電圧電流変換回路の回路構成図である。
【図３９】本発明の第６実施例に係わる電流押し出し型
の差動電圧電流変換回路の回路構成図である。
の差動電圧電流変換回路の回路構成図である。
【図４０】本発明の第６実施例の入出力特性を示す図で
ある。
ある。
【図４１】本発明の第６実施例の非直線性特性を示す図
である。
である。
Ｎ1 〜Ｎ4 ＮチャネルＭＯＳトランジスタ（ＮＭＯ
ＳＦＥＴ） Ｐ1 〜Ｐ2 ＰチャネルＭＯＳＦＥＴトランジスタ
（ＰＭＯＳＦＥＴ） Ｑ1 〜Ｑ6 ＰＮＰ型バイポーラトランジスタ Ｒ0 ，Ｒ01，Ｒ02 ソース抵抗および抵抗値 Ｒ1 〜Ｒ6 カレントミラー用エミッタ抵抗 Ａ1 ，Ａ2 信号伝達回路 Ｃ1 ，Ｃ2 ，Ｍ1 ，Ｍ2 カレントミラー回路 Ｌ1 ，Ｌ2 レベルシフト回路 Ｄ 差動回路 Ｉ0 ，Ｉ01〜Ｉ04 定電流源および電流値 Ｉ1 ，Ｉ2 出力電流 Ｖ1 ，Ｖ2 入力端子および電圧 ＶDD，ＶSS 高電位電源、低電位電源 ＶB1，ＶB2 バックゲート端子および電圧 ＶGS1 ，ＶGS2 ゲート・ソース間端子および電圧 ａ 入出力特性直線 ｂ ΔＶ＝０での入出力特性曲線の接線 ｃ 非直線性曲線
ＳＦＥＴ） Ｐ1 〜Ｐ2 ＰチャネルＭＯＳＦＥＴトランジスタ
（ＰＭＯＳＦＥＴ） Ｑ1 〜Ｑ6 ＰＮＰ型バイポーラトランジスタ Ｒ0 ，Ｒ01，Ｒ02 ソース抵抗および抵抗値 Ｒ1 〜Ｒ6 カレントミラー用エミッタ抵抗 Ａ1 ，Ａ2 信号伝達回路 Ｃ1 ，Ｃ2 ，Ｍ1 ，Ｍ2 カレントミラー回路 Ｌ1 ，Ｌ2 レベルシフト回路 Ｄ 差動回路 Ｉ0 ，Ｉ01〜Ｉ04 定電流源および電流値 Ｉ1 ，Ｉ2 出力電流 Ｖ1 ，Ｖ2 入力端子および電圧 ＶDD，ＶSS 高電位電源、低電位電源 ＶB1，ＶB2 バックゲート端子および電圧 ＶGS1 ，ＶGS2 ゲート・ソース間端子および電圧 ａ 入出力特性直線 ｂ ΔＶ＝０での入出力特性曲線の接線 ｃ 非直線性曲線
Claims (5)
- 【請求項１】それぞれの一端が第１の電源に接続された
第１および第２の電流源と、前記第１の電流源の他端と
前記第２の電流源の他端との間に接続された抵抗と、そ
れぞれの一端が第２の電源に接続された第３および第４
の電流源と、第１および第２の入力端子と、前記第３の
電流源の他端と前記第１の電流源の前記他端との間にソ
ース・ドレイン路が接続され、前記第１の入力端子にゲ
ートが接続された第１のＭＯＳトランジスタであって、
前記第１の入力端子に印加される電圧の変化に対し流れ
る電流が実質的に変化しないように飽和領域で動作する
第１のＭＯＳトランジスタと、前記第４の電流源の他端
と前記第２の電流源の前記他端との間にソース・ドレイ
ン路が接続され、前記第２の入力端子にゲートが接続さ
れた第２のＭＯＳトランジスタであって、前記第２の入
力端子に印加される電圧の変化に対し流れる電流が実質
的に変化しないように飽和領域で動作する第２のＭＯＳ
トランジスタと、第１および第２の出力端子と、前記第
１の電流源の前記他端と前記第１の出力端子との間にソ
ース・ドレイン路が接続され、ゲートが第１の電圧伝達
手段を介して前記第３の電流源の前記他端に接続された
第３のＭＯＳトランジスタと、前記第２の電流源の前記
他端と前記第２の出力端子との間にソース・ドレイン路
が接続され、ゲートが第２の電圧伝達手段を介して前記
第４の電流源の前記他端に接続された第４のＭＯＳトラ
ンジスタとを有することを特徴とするＭＯＳ差動電圧電
流変換回路。 - 【請求項２】一端が第１の電源に接続された第１の電流
源と、前記第１の電流源の他端にそれぞれの一端が接続
された第１、第２の抵抗と、それぞれの一端が第２の電
源に接続された第２、第３の電流源と、第１および第２
の入力端子と、前記第２の電流源の他端と前記第１の抵
抗の他端との間にソース・ドレイン路が接続され、前記
第１の入力端子にゲートが接続された第１のＭＯＳトラ
ンジスタであって、前記第１の入力端子に印加される電
圧の変化に対し流れる電流が実質的に変化しないように
飽和領域で動作する第１のＭＯＳトランジスタと、前記
第３の電流源の他端と前記第２の抵抗の他端との間にソ
ース・ドレイン路が接続され、前記第２の入力端子にゲ
ートが接続された第２のＭＯＳトランジス タであって、
前記第２の入力端子に印加される電圧の変化に対し流れ
る電流が実質的に変化しないように飽和領域で動作する
第２のＭＯＳトランジスタと、第１および第２の出力端
子と、前記第１の抵抗の前記他端と前記第１の出力端子
との間にソース・ドレイン路が接続され、ゲートが第１
の電圧伝達手段を介して前記第２の電流源の前記他端に
接続された第３のＭＯＳトランジスタと、前記第２の抵
抗の前記他端と前記第２の出力端子との間にソース・ド
レイン路が接続され、ゲートが第２の電圧伝達手段を介
して前記第３の電流源の前記他端に接続された第４のＭ
ＯＳトランジスタとを有することを特徴とするＭＯＳ差
動電圧電流変換回路。 - 【請求項３】前記第１および第２のＭＯＳトランジスタ
は第１導電型であり、前記第３および第４のＭＯＳトラ
ンジスタは第２導電型であることを特徴とする請求項１
および２のいずれかに記載のＭＯＳ差動電圧電流変換回
路。 - 【請求項４】前記第１の電圧伝達手段は、前記第３のＭ
ＯＳトランジスタのゲートを前記第３の電流源の前記他
端に直結する配線であり、前記第２の電圧伝達手段は、
前記第４のＭＯＳトランジスタのゲートを前記第４の電
流源の前記他端に直結する配線であることを特徴とする
請求項１および３のいずれかに記載のＭＯＳ差動電圧電
流変換回路。 - 【請求項５】前記第１の電圧伝達手段は、前記第３のＭ
ＯＳトランジスタのゲートを前記第２の電流源の前記他
端に直結する配線であり、前記第２の電圧伝達手段は、
前記第４のＭＯＳトランジスタのゲートを前記第３の電
流源の前記他端に直結する配線であることを特徴とする
請求項２および３のいずれかに記載のＭＯＳ差動電圧電
流変換回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318871A JP2944398B2 (ja) | 1993-07-05 | 1993-12-20 | Ｍｏｓ差動電圧電流変換回路 |
| US08/269,789 US5598117A (en) | 1993-07-05 | 1994-07-01 | MOS differential voltage-to-current converter circuit with improved linearity |
| EP94110371A EP0633656B1 (en) | 1993-07-05 | 1994-07-04 | MOS differential voltage-to-current converter circuit |
| KR1019940015893A KR0126633B1 (ko) | 1993-07-05 | 1994-07-04 | 모스(mos) 차동 전압-전류 변환 회로 |
| DE69430778T DE69430778T2 (de) | 1993-07-05 | 1994-07-04 | Spannungstromdifferentialwandler vom MOS-Typ |
| US08/458,907 US5552730A (en) | 1993-07-05 | 1995-06-02 | Mos differential voltage-to-current converter circuit with improved linearity |
| US08/458,776 US5552729A (en) | 1993-07-05 | 1995-06-02 | MOS differential voltage-to-current converter circuit with improved linearity |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-165611 | 1993-07-05 | ||
| JP16561193 | 1993-07-05 | ||
| JP5318871A JP2944398B2 (ja) | 1993-07-05 | 1993-12-20 | Ｍｏｓ差動電圧電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774555A JPH0774555A (ja) | 1995-03-17 |
| JP2944398B2 true JP2944398B2 (ja) | 1999-09-06 |
Family
ID=26490279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5318871A Expired - Fee Related JP2944398B2 (ja) | 1993-07-05 | 1993-12-20 | Ｍｏｓ差動電圧電流変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US5598117A (ja) |
| EP (1) | EP0633656B1 (ja) |
| JP (1) | JP2944398B2 (ja) |
| KR (1) | KR0126633B1 (ja) |
| DE (1) | DE69430778T2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08181548A (ja) * | 1994-12-26 | 1996-07-12 | Mitsubishi Electric Corp | 差動増幅回路、ｃｍｏｓインバータ、パルス幅変調方式用復調回路及びサンプリング回路 |
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1993
- 1993-12-20 JP JP5318871A patent/JP2944398B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-01 US US08/269,789 patent/US5598117A/en not_active Expired - Lifetime
- 1994-07-04 KR KR1019940015893A patent/KR0126633B1/ko not_active IP Right Cessation
- 1994-07-04 DE DE69430778T patent/DE69430778T2/de not_active Expired - Lifetime
- 1994-07-04 EP EP94110371A patent/EP0633656B1/en not_active Expired - Lifetime
-
1995
- 1995-06-02 US US08/458,776 patent/US5552729A/en not_active Expired - Lifetime
- 1995-06-02 US US08/458,907 patent/US5552730A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5552729A (en) | 1996-09-03 |
| DE69430778D1 (de) | 2002-07-18 |
| DE69430778T2 (de) | 2003-02-20 |
| EP0633656B1 (en) | 2002-06-12 |
| US5552730A (en) | 1996-09-03 |
| EP0633656A2 (en) | 1995-01-11 |
| KR950004709A (ko) | 1995-02-18 |
| KR0126633B1 (ko) | 1997-12-30 |
| US5598117A (en) | 1997-01-28 |
| EP0633656A3 (en) | 1995-12-06 |
| JPH0774555A (ja) | 1995-03-17 |
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|
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