JP5523251B2

JP5523251B2 - 増幅回路

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Description

本発明は、入力信号を増幅する増幅回路に関し、特に、同相信号除去比の向上を図った増幅回路に関する。

センサ等からの出力信号を精度良く検出する方法として、計装アンプが知られている。計装アンプには、高い入力信号増幅率、高い同相信号除去比、高い入力インピーダンスの３点を実現することが求められる。

同相信号除去比は理想的には無限大であるが、計装アンプを構成する入力差動対のトランジスタのオフセット電圧により有限の値に制限されるため、上記オフセット電圧の一因となる入力差動対トランジスタのソース−ドレイン間電圧を等しく制御することが不可欠である。入力差動対トランジスタのソース−ドレイン間電圧を等しく制御する方法として、非特許文献１が知られている。

図３に非特許文献１に記載の計装アンプの回路図を示す。図３に示すように、非特許文献１に記載の増幅回路３００は、外部との接続端子として、電源電圧端子VDD、電源電圧端子VSS、基準電圧端子VCM、バイアス電圧端子BIAS１、バイアス電圧端子BIAS２、正入力電圧端子VINP、負入力電圧端子VINM、正出力電圧端子VOUTP、負出力電圧端子VOUTMの９つ入出力端子を有する。また、増幅回路３００は、P型トランジスタM１、P型トランジスタM２、P型トランジスタM５、P型トランジスタM６、P型トランジスタM７、P型トランジスタM１０、P型トランジスタM１１、P型トランジスタM１２、P型トランジスタM１７、P型トランジスタM１８、P型トランジスタM１９、P型トランジスタM２０、P型トランジスタM２１、P型トランジスタM２２、N型トランジスタM３、N型トランジスタM４、N型トランジスタM８、N型トランジスタM９、N型トランジスタM１３、N型トランジスタM１４、N型トランジスタM１５、N型トランジスタM１６、抵抗R１、抵抗R２を有する。P型トランジスタM１、P型トランジスタM２は入力差動対を構成し、N型トランジスタM３、N型トランジスタM４は出力差動対を構成する。

P型トランジスタM５は、ソース端子が電源電圧端子VDDに接続され、ゲート端子がバイアス電圧端子BIAS１に接続される。P型トランジスタM１０は、ソース端子が電源電圧端子VDDに接続され、ゲート端子がバイアス電圧端子BIAS１に接続される。

P型トランジスタM１は、ソース端子がP型トランジスタM５のドレイン端子に接続され、ゲート端子が正入力電圧端子VINPに接続される。P型トランジスタM２は、ソース端子がP型トランジスタM１０のドレイン端子に接続され、ゲート端子が負入力電圧端子VINMに接続される。

抵抗R１は、P型トランジスタM１のソース端子とP型トランジスタM２のソース端子の間に接続される。N型トランジスタM３は、ドレイン端子がP型トランジスタM１のソース端子とP型トランジスタM５のドレイン端子と抵抗R１の一端に接続され、ソース端子から負出力電圧（voutm）を供給する。N型トランジスタM４は、ドレイン端子がP型トランジスタM２のソース端子とP型トランジスタM１０のドレイン端子と抵抗R１の他端に接続され、ソース端子から正出力電圧（voutp）を供給する。

抵抗R２は、N型トランジスタM３のソース端子とN型トランジスタM４のソース端子の間に接続されるとともに、中点を基準電圧端子VCMに接続される。N型トランジスタM１５は、ドレイン端子がN型トランジスタM３のソース端子と抵抗R２の一端に接続され、ゲート端子がバイアス電圧端子BIAS２に接続され、ソース端子が電源電圧端子VSSに接続される。N型トランジスタM１６は、ドレイン端子がN型トランジスタM４のソース端子と抵抗R２の他端に接続され、ゲート端子がバイアス電圧端子BIAS２に接続され、ソース端子が電源電圧端子VSSに接続される。

P型トランジスタM１７は、ソース端子が電源電圧端子VDDに接続され、ゲート端子がバイアス電圧端子BIAS１に接続され、ドレイン端子がN型トランジスタM３のゲート端子に接続される。P型トランジスタM２０は、ソース端子が電源電圧端子VDDに接続され、ゲート端子がバイアス電圧端子BIAS１に接続され、ドレイン端子がN型トランジスタM４のゲート端子に接続される。

P型トランジスタM１８は、ソース端子がP型トランジスタM１７のドレイン端子とN型トランジスタM３のゲート端子に接続され、ゲート端子がドレイン端子と短絡されている。P型トランジスタM２１は、ソース端子がP型トランジスタM２０のドレイン端子とN型トランジスタM４のゲート端子に接続され、ゲート端子がドレイン端子と短絡されている。

P型トランジスタM１９は、ソース端子がP型トランジスタM１８のドレイン端子に接続され、ドレイン端子が電源電圧端子VSSに接続される。P型トランジスタM２２は、ソース端子がP型トランジスタM２１のドレイン端子に接続され、ドレイン端子が電源電圧端子VSSに接続される。

P型トランジスタM７は、ソース端子がP型トランジスタM１のドレイン端子に接続され、ドレイン端子がP型トランジスタM１９のゲート端子に接続される。P型トランジスタM１２は、ソース端子がP型トランジスタM２のドレイン端子に接続され、ドレイン端子がP型トランジスタM２２のゲート端子に接続される。

N型トランジスタM９は、ドレイン端子がP型トランジスタM７のドレイン端子とP型トランジスタM１９のゲート端子に接続され、ゲート端子がバイアス電圧端子BIAS２に接続され、ソース端子が電源電圧端子VSSに接続される。N型トランジスタM１４は、ドレイン端子がP型トランジスタM１２のドレイン端子とP型トランジスタM２２のゲート端子に接続され、ゲート端子がバイアス電圧端子BIAS２に接続され、ソース端子が電源電圧端子VSSに接続される。

P型トランジスタM６は、ソース端子がP型トランジスタM１のソース端子に接続され、ゲート端子およびドレイン端子がP型トランジスタM７のゲート端子に接続される。P型トランジスタM１１は、ソース端子がP型トランジスタM２のソース端子に接続され、ゲート端子およびドレイン端子がP型トランジスタM１２のゲート端子に接続される。

N型トランジスタM８は、ドレイン端子がP型トランジスタM６のドレイン端子に接続され、ゲート端子がバイアス電圧端子BIAS２に接続され、ソース端子が電源電圧端子VSSに接続される。N型トランジスタM１３は、ドレイン端子がP型トランジスタM１１のドレイン端子に接続され、ゲート端子がバイアス電圧端子BIAS２に接続され、ソース端子が電源電圧端子VSSに接続される。

なお、抵抗R２は抵抗値の等しい抵抗R３と抵抗R４とから構成され、抵抗R３はN型トランジスタM３のドレイン端子と基準電圧端子VCMの間に接続され、抵抗R４はN型トランジスタM４のドレイン端子と基準電圧端子VCMの間に接続される。

また、P型トランジスタM５、P型トランジスタM１０、P型トランジスタM１７、P型トランジスタM２０、N型トランジスタM８、N型トランジスタM９、N型トランジスタM１３、N型トランジスタM１４、N型トランジスタM１５、N型トランジスタM１６は流れる電流を一定値に制御するトランジスタである。

P型トランジスタM５は、バイアス電圧（bias１）に基づいて、P型トランジスタM１、N型トランジスタM３、P型トランジスタM６に供給されるバイアス電流の和を一定値に制御する。P型トランジスタM１０は、バイアス電圧（bias１）に基づいて、P型トランジスタM２、N型トランジスタM４、P型トランジスタM１１に供給されるバイアス電流の和を一定値に制御する。

P型トランジスタM１７は、バイアス電圧（bias１）に基づいて、P型トランジスタM１８に供給されるバイアス電流を一定値に制御する。P型トランジスタM２０は、バイアス電圧（bias１）に基づいて、P型トランジスタM２１に供給されるバイアス電流を一定値に制御する。

N型トランジスタM８は、バイアス電圧（bias２）に基づいて、P型トランジスタM６に供給されるバイアス電流を一定値に制御する。N型トランジスタM９は、バイアス電圧（bias２）に基づいて、P型トランジスタM７に供給されるバイアス電流を一定値に制御する。

N型トランジスタM１３は、バイアス電圧（bias２）に基づいて、P型トランジスタM１１に供給されるバイアス電流を一定値に制御する。N型トランジスタM１４は、バイアス電圧（bias２）に基づいて、P型トランジスタM１２に供給されるバイアス電流を一定値に制御する。

N型トランジスタM１５は、バイアス電圧（bias２）に基づいて、N型トランジスタM３に供給されるバイアス電流を一定値に制御する。N型トランジスタM１６は、バイアス電圧（bias２）に基づいて、N型トランジスタM４に供給されるバイアス電流を一定値に制御する。以下の説明では、簡略化のために極性の表記を省略する。

次に、増幅回路３００の動作を説明する。増幅回路３００は、トランジスタM１のゲート端子に正入力電圧（vinp）が、トランジスタM２のゲート端子に負入力電圧（vinm）が供給されると、正入力電圧（vinp）と負入力電圧（vinm）の差電圧（Δvin）が抵抗R１に発生する。抵抗R１は、差電圧（Δvin）と抵抗R１の抵抗値（r１）に応じた差電流（Δi＝Δvin/r１）を発生させる。この抵抗R１で発生した差電流（Δi）は、トランジスタM３に流れる電流（i３）およびトランジスタM４に流れる電流（i４）を変化させる。トランジスタM１５に流れる電流（i１５）およびトランジスタM１６に流れる電流（i１６）を定常電流（i＝i１５＝i１６）とすると、差電流（Δi）とトランジスタM１に流れる電流（i１）およびトランジスタM２に流れる電流（i２）の関係は、（１）〜（３）式となる。

これに対して、トランジスタM５に流れる電流（i５）、トランジスタM１０に流れる電流（i１０）、トランジスタM１７に流れる電流（i１７）、トランジスタM２０に流れる電流（i２０）はバイアス電圧（bias１）によって制御され、トランジスタM８に流れる電流（i８）、トランジスタM９に流れる電流（i９）、トランジスタM１３に流れる電流（i１３）、トランジスタM１４に流れる電流（i１４）、トランジスタM１５に流れる電流（i１５）、トランジスタM１６に流れる電流（i１６）はバイアス電圧（bias２）によって制御されているため、それぞれの電流は差電圧（Δvin）の値によって変化しない。そのため、抵抗R１で発生した電流（Δi）と同じ電流が抵抗R２に発生する。従って、正出力電圧（voutp）と負出力電圧（voutm）の差電圧（Δvout）と正入力電圧（vinp）と負入力電圧（vinm）の差電圧（Δvin）との関係を基準電圧（vcm）、抵抗R１の抵抗値（r１）、抵抗R２の抵抗値（r２）、抵抗R３の抵抗値（r３）、抵抗R４の抵抗値（r４）を用いて表すと、（４）、（５）式となる。

つまり、増幅回路３００は、正入力電圧（vinp）と負入力電圧（vinm）の差電圧（Δvin）を、抵抗R１と抵抗R３および抵抗R４から構成される抵抗R２の比に応じて増幅する。

次に、カレントコンベア回路３０１の動作について説明する。カレントコンベア回路３０１は、トランジスタM６、トランジスタM７、トランジスタM８、トランジスタM９の４つのトランジスタで構成されている。ここで、トランジスタM１のドレイン−ソース間電圧を（vds１）、トランジスタM１のソース電圧を（vs１）、トランジスタM１のドレイン電圧を（vd１）、トランジスタM１のゲート−ソース間電圧を（vgs１）、トランジスタM７のゲート−ソース間電圧を（vgs７）、トランジスタM６のゲート−ソース間電圧を（vgs６）とすると、トランジスタM１のドレイン−ソース間電圧（vds1）は（６）式のように表される。

従って、トランジスタM１のドレイン−ソース間電圧（vds１）は、正入力電圧（vinp）の値に関わらず、トランジスタM６のゲート−ソース間電圧（vgs６）とトランジスタM７のゲート−ソース間電圧（vgs７）の引き算で表される値に固定される。つまり、カレントコンベア回路３０１は、トランジスタM１のドレイン−ソース間電圧（vds１）を一定にする機能を有している。

同様に、カレントコンベア回路３０２の動作について説明する。カレントコンベア回路３０２は、トランジスタM１１、トランジスタM１２、トランジスタM１３、トランジスタM１４の４つのトランジスタで構成されている。ここで、トランジスタM２のドレイン−ソース間電圧を（vds２）、トランジスタM２のソース電圧を（vs２）、トランジスタM２のドレイン電圧を（vd２）、トランジスタM２のゲート−ソース間電圧を（vgs２）、トランジスタM１２のゲート−ソース間電圧を（vgs１２）、トランジスタM１１のゲート−ソース間電圧を（vgs１１）とすると、トランジスタM２のドレイン−ソース間電圧（vds２）は（７）式のように表される。

従って、トランジスタM２のドレイン−ソース間電圧（vds２）は、負入力電圧（vinm）の値に関わらず、トランジスタM１１のゲート−ソース間電圧（vgs１１）とトランジスタM１２のゲート−ソース間電圧（vgs１２）の引き算で表される値に固定される。つまり、カレントコンベア回路３０２は、トランジスタM２のドレイン−ソース間電圧（vds２）を一定にする機能を有している。

以上で説明したように、非特許文献１に記載の回路は、カレントコンベア回路３０１とカレントコンベア回路３０２によって、トランジスタM１のドレイン−ソース間電圧（Vds１）とトランジスタM２のドレイン−ソース間電圧（Vds２）を一定に保つことで発生するオフセットを低減し、同相入力除去比を向上させている。

Refet Firat Yagicioglu, A 200uW Eight-Channel EEG Acquisition ASIC for Ambulatory EEG Systems, IEEE JOURNAL SOLID-STATE CIRCUITS, Vol43, No12 DECEMBER 2008 pp.3025-3338

しかしながら、上述した増幅回路３００は、同相信号除去比の向上を図るため、カレントコンベア回路３０１、カレントコンベア回路３０２が必要となるため、消費電流と回路規模が増大してしまう。

本発明は、上述した課題を解決するためになされたものであり、消費電流と回路規模を削減しつつ、同相信号除去比を高めることが可能な増幅回路を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、ゲート端子に正入力電圧が供給される第１のトランジスタと、ゲート端子に負入力電圧が供給される第２のトランジスタとからなる入力差動対と、前記正入力電圧と前記負入力電圧間の差電圧に応じた差電流を生成する第１の抵抗と、ドレイン端子から負出力電圧を供給する第３のトランジスタと、ドレイン端子から正出力電圧を供給する第４のトランジスタとからなる出力差動対と、基準電圧に接続され、前記第１の抵抗が生成する前記差電流が供給される第２の抵抗と、前記第１、第２、第３、第４のトランジスタに一定のバイアス電流を供給するバイアス回路と、を有し、前記第１のトランジスタのソース端子が前記第３のトランジスタのゲート端子に接続され、前記第２のトランジスタのソース端子が前記第４のトランジスタのゲート端子に接続され、前記第１のトランジスタのドレイン端子が前記第３のトランジスタのソース端子に接続され、前記第２のトランジスタのドレイン端子が前記第４のトランジスタのソース端子に接続され、前記入力差動対と前記出力差動対が逆極性を有するトランジスタで構成され、前記第２の抵抗は、前記第３のトランジスタのドレイン端子と前記第４のトランジスタのドレイン端子間に接続されることを特徴とする増幅回路である。

また、本発明の増幅回路は、前記第１の抵抗が、前記第１のトランジスタのソース端子と前記第２のトランジスタのソース端子間に接続されることを特徴とする。

また、本発明の増幅回路は、前記第１の抵抗が、前記第１のトランジスタのドレイン端子と前記第２のトランジスタのドレイン端子間に接続されることを特徴とする。

また、本発明の増幅回路は、前記バイアス回路が、前記第１のトランジスタに一定のバイアス電流を供給する第５のトランジスタと、前期第２のトランジスタに一定のバイアス電流を供給する第６のトランジスタと、前期第３のトランジスタに一定のバイアス電流を供給する第７のトランジスタと、前期第４のトランジスタに一定のバイアス電流を供給する第８のトランジスタと、前記第１のトランジスタおよび前記第３のトランジスタに供給される電流の和を一定値に制御する第９のトランジスタと、前記第２のトランジスタおよび前記第４のトランジスタに供給される電流の和を一定値に制御する第１０のトランジスタと、を有することを特徴とする。

また、本発明の増幅回路は、前記第２の抵抗が、同一の抵抗値を持つ第３の抵抗と第４の抵抗を有し、前記第１の抵抗と前記第３の抵抗と前記第４の抵抗が同一種類で構成されることを特徴とする。

本発明によれば、入力差動対を構成する第１のトランジスタ、第２のトランジスタと、出力差動対を構成する第３のトランジスタ、第４のトランジスタについて、第１のトランジスタのソース端子を第３のトランジスタのゲート端子に接続し、第２のトランジスタのソース端子を第４のトランジスタのゲート端子に接続し、第１のトランジスタのドレイン端子を第３のトランジスタのソース端子に接続し、第２のトランジスタのドレイン端子を第４のトランジスタのソース端子に接続し、入力差動対と出力差動対を、逆極性を有するトランジスタで構成することによって、同相信号除去比を向上させながら消費電流と回路規模を削減しつつ、同相信号除去比を高めることができる。

本発明の第１の実施形態による増幅回路の構成を示す回路図である。本発明の第２の実施形態による増幅回路の構成を示す回路図である。従来の増幅回路の構成を示す回路図である。

以下、図面を参照し、本発明の実施形態を説明する。

（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、第１の実施形態による増幅回路の構成を示している。図１に示す増幅回路１００は、外部との接続端子として、電源電圧端子VDD、電源電圧端子VSS、基準電圧端子VCM、バイアス電圧端子BIAS１、バイアス電圧端子BIAS２、正入力電圧端子VINP、負入力電圧端子VINM、正出力電圧端子VOUTP、負出力電圧端子VOUTMの９つ入出力端子を有する。また、増幅回路１００は、P型トランジスタM１、P型トランジスタM２、P型トランジスタM５、P型トランジスタM６、P型トランジスタM７、P型トランジスタM８、N型トランジスタM３、N型トランジスタM４、N型トランジスタM９、N型トランジスタM１０、抵抗R１、抵抗R２を有する。P型トランジスタM１、P型トランジスタM２は入力差動対を構成し、N型トランジスタM３、N型トランジスタM４は出力差動対を構成する。

P型トランジスタM５は、ソース端子が電源電圧端子VDDに接続され、ゲート端子がバイアス電圧端子BIAS１に接続される。P型トランジスタM６は、ソース端子が電源電圧端子VDDに接続され、ゲート端子がバイアス電圧端子BIAS１に接続される。

P型トランジスタM１は、ソース端子がP型トランジスタM５のドレイン端子に接続され、ゲート端子が正入力電圧端子VINPに接続される。P型トランジスタM２は、ソース端子がP型トランジスタM６のドレイン端子に接続され、ゲート端子が負入力電圧端子VINMに接続される。

抵抗R１は、P型トランジスタM１のソース端子とP型トランジスタM２のソース端子の間に接続される。N型トランジスタM３は、ゲート端子がP型トランジスタM１のソース端子とP型トランジスタM５のドレイン端子と抵抗R１の一端に接続され、ドレイン端子から負出力電圧（voutm）を供給する。N型トランジスタM４は、ゲート端子がP型トランジスタM２のソース端子とP型トランジスタM６のドレイン端子と抵抗R１の他端に接続され、ドレイン端子から正出力電圧（voutp）を供給する。

抵抗R２は、N型トランジスタM３のドレイン端子とN型トランジスタM４のドレイン端子の間に接続されるとともに、中点を基準電圧端子VCMに接続される。N型トランジスタM９は、ドレイン端子がP型トランジスタM１のドレイン端子とN型トランジスタM３のソース端子に接続され、ゲート端子がバイアス電圧端子BIAS２に接続され、ソース端子が電源電圧端子VSSに接続される。N型トランジスタM１０は、ドレイン端子がP型トランジスタM２のドレイン端子とN型トランジスタM４のソース端子に接続され、ゲート端子がバイアス電圧端子BIAS２に接続され、ソース端子が電源電圧端子VSSに接続される。

P型トランジスタM７は、ドレイン端子がN型トランジスタM３のドレイン端子および抵抗R２の一端に接続され、ゲート端子がバイアス電圧端子BIAS１に接続され、ソース端子が電源電圧端子VDDに接続される。P型トランジスタM８は、ドレイン端子がN型トランジスタM４のドレイン端子および抵抗R２の他端に接続され、ゲート端子がバイアス電圧端子BIAS１に接続され、ソース端子が電源電圧端子VDDに接続される。

また、P型トランジスタM５、P型トランジスタM６、P型トランジスタM７、P型トランジスタM８、N型トランジスタM９、N型トランジスタM１０は流れる電流を一定値に制御するトランジスタである。

P型トランジスタM５は、バイアス電圧（bias１）に基づいて、P型トランジスタM１に供給されるバイアス電流を一定値に制御する。P型トランジスタM６は、バイアス電圧（bias１）に基づいて、P型トランジスタM２に供給されるバイアス電流を一定値に制御する。

P型トランジスタM７は、バイアス電圧（bias１）に基づいて、N型トランジスタM３に供給されるバイアス電流を一定値に制御する。P型トランジスタM８は、バイアス電圧（bias１）に基づいて、N型トランジスタM４に供給されるバイアス電流を一定値に制御する。

N型トランジスタM９は、バイアス電圧（bias２）に基づいて、P型トランジスタM１とN型トランジスタM３に供給されるバイアス電流の和を一定値に制御する。N型トランジスタM１０は、バイアス電圧（bias２）に基づいて、P型トランジスタM２とN型トランジスタM４に供給されるバイアス電流の和を一定値に制御する。

また、上記接続は、電源電圧（vdd）を正電源に、電源電圧（vss）を負電源とした場合の表記であり、電源電圧（vdd）を負電源に、電源電圧（vss）を正電源とした場合には、各トランジスタの極性はすべて逆になる。以下の説明では、簡略化のために極性の表記を省略する。

次に、増幅回路１００の動作を説明する。増幅回路１００は、トランジスタM１のゲート端子に正入力電圧（vinp）が、トランジスタM２のゲート端子に負入力電圧（vinm）が供給されると、正入力電圧（vinp）と負入力電圧（vinm）の差電圧（Δvin）が抵抗R１に発生する。抵抗R１は、差電圧（Δvin）と抵抗R１の抵抗値（r１）に応じた差電流（Δi＝Δvin/r１）を発生させる。この抵抗R１で発生した差電流（Δi）は、トランジスタM１に流れる電流（i１）およびトランジスタM２に流れる電流（i２）を変化させる。トランジスタM５に流れる電流（i５）およびトランジスタM６に流れる電流（i６）を定常電流（i＝i５＝i６）とすると、差電流（Δi）とトランジスタM１に流れる電流（i1）およびトランジスタM２に流れる電流（i２）との関係は、（８）〜（１０）式となる。

これに対して、トランジスタM５に流れる電流（i５）およびトランジスタM６に流れる電流（i６）はバイアス電圧（bias１）によって制御され、トランジスタM７に流れる電流（i７）およびトランジスタM８に流れる電流（i８）はバイアス電圧（bias１）によって制御され、トランジスタM９に流れる電流（i９）およびトランジスタM１０に流れる電流（i１０）はバイアス電圧（bias２）によって制御されているため、それぞれの電流は差電圧（Δvin）の値によって変化しない。そのため、抵抗R１で発生した電流（Δi）と同じ電流が抵抗R２に発生する。従って、正出力電圧（voutp）と負出力電圧（voutm）の差電圧（Δvout）と正入力電圧（vinp）と負入力電圧（vinm）の差電圧（Δvin）との関係を、基準電圧（vcm）、抵抗R１の抵抗値（r１）、抵抗R２の抵抗値（r２）、抵抗R３の抵抗値（r３）、抵抗R４の抵抗値（r４）を用いて表すと、（１１）、（１２）式となる。

つまり、増幅回路１００は、正入力電圧（vinp）と負入力電圧（vinm）の差電圧（Δvin）を、抵抗R１と抵抗R３および抵抗R４から構成される抵抗R２の比に応じて増幅する。また、抵抗R１と抵抗R３、抵抗R４から構成される抵抗R２とを同一種類で構成することにより、増幅率の精度が高くなる。

次に、トランジスタM１のドレイン−ソース間電圧（vds1）について説明する。トランジスタM１のドレイン−ソース間電圧を（vds１）、トランジスタM１のソース電圧を（vs１）、トランジスタM１のドレイン電圧を（vd１）、トランジスタM１のゲート−ソース間電圧を（vgs１）、トランジスタM３のゲート−ソース間電圧を（vgs３）とすると、トランジスタM１のドレイン−ソース間電圧（vds１）は（１３）式のように表される。

従って、トランジスタM１のドレイン−ソース間電圧（vds１）は、正入力電圧（vinp）の値に関わらず、トランジスタM３のゲート−ソース間電圧（vgs３）の値に固定される。

同様に、トランジスタM２のドレイン−ソース間電圧（vds２）について説明する。トランジスタM２のドレイン−ソース間電圧を（vds２）、トランジスタM２のソース電圧を（vs２）、トランジスタM２のドレイン電圧を（vd２）、トランジスタM２のゲート−ソース間電圧を（vgs２）、トランジスタM４のゲート−ソース間電圧を（vgs４）とすると、トランジスタM２のドレイン−ソース間電圧（vds２）は（１４）式のように表される。

従って、トランジスタM２のドレイン−ソース間電圧（vds２）は、負入力電圧（vinm）の値に関わらず、トランジスタM４のゲート−ソース間電圧（vgs４）の値に固定される。すなわち、従来技術に開示されるカレントコンベア回路を用いなくとも、正入力電圧（vinp）および負入力電圧（vinm）の値に関わらず、トランジスタM１のドレイン−ソース間電圧（vds１）およびトランジスタM２のドレイン−ソース間電圧（vds２）を一定値に保つことができる。これにより、トランジスタM１とトランジスタM２で生じるオフセット電圧を低減させることになり、増幅回路１００の同相信号除去比が向上する。

上記で説明したように、第１の実施形態の回路構成によれば、非特許文献１で示された回路に比べて、より低い消費電力で、かつ、より小さい回路規模で同相信号除去比を向上することができる。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図２は、第２の実施形態による増幅回路の構成を示している。図２に示す増幅回路２００は、外部との接続端子として、電源電圧端子VDD、電源電圧端子VSS、基準電圧端子VCM、バイアス電圧端子BIAS１、バイアス電圧端子BIAS２、正入力電圧端子VINP、負入力電圧端子VINM、正出力電圧端子VOUTP、負出力電圧端子VOUTMの９つ入出力端子を有する。また、増幅回路２００は、P型トランジスタM１、P型トランジスタM２、P型トランジスタM５、P型トランジスタM６、P型トランジスタM７、P型トランジスタM８、N型トランジスタM３、N型トランジスタM４、N型トランジスタM９、N型トランジスタM１０、抵抗R１、抵抗R２を有する。P型トランジスタM１、P型トランジスタM２は入力差動対を構成し、N型トランジスタM３、N型トランジスタM４は出力差動対を構成する。

抵抗R１は、P型トランジスタM１のドレイン端子とP型トランジスタM２のドレイン端子の間に接続される。N型トランジスタM３は、ゲート端子がP型トランジスタM１のソース端子とP型トランジスタM５のドレイン端子に接続され、ドレイン端子から負出力電圧（voutm）を供給する。N型トランジスタM４は、ゲート端子がP型トランジスタM２のソース端子とP型トランジスタM６のドレイン端子に接続され、ドレイン端子から正出力電圧（voutp）を供給する。

抵抗R２は、N型トランジスタM３のドレイン端子とN型トランジスタM４のドレイン端子の間に接続されるとともに、中点を基準電圧端子VCMに接続される。N型トランジスタM９は、ドレイン端子がP型トランジスタM１のドレイン端子とN型トランジスタM３のソース端子と抵抗R１の一端に接続され、ゲート端子がバイアス電圧端子BIAS２に接続され、ソース端子が電源電圧端子VSSに接続される。N型トランジスタM１０は、ドレイン端子がP型トランジスタM２のドレイン端子とN型トランジスタM４のソース端子と抵抗R１の他端に接続され、ゲート端子がバイアス電圧端子BIAS２に接続され、ソース端子が電源電圧端子VSSに接続される。

次に、増幅回路２００の動作を説明する。増幅回路２００は、トランジスタM１のゲート端子に正入力電圧（vinp）が、トランジスタM２のゲート端子に負入力電圧（vinm）が供給されると、正入力電圧（vinp）と負入力電圧（vinm）の差電圧（Δvin）が抵抗R１に発生する。抵抗R１は、差電圧（Δvin）と抵抗R１の抵抗値（r１）に応じた差電流（Δi＝Δvin/r１）を発生させる。この抵抗R１で発生した差電流（Δi）は、トランジスタM３に流れる電流（i３）およびトランジスタM４に流れる電流（i４）を変化させる。トランジスタM７に流れる電流（i７）およびトランジスタM８に流れる電流（i８）を定常電流（i＝i７＝i８）とすると、差電流（Δi）とトランジスタM３に流れる電流（i３）およびトランジスタM４に流れる電流（i４）の関係は、（１５）〜（１７）式となる。

これに対して、トランジスタM５に流れる電流（i５）およびトランジスタM６に流れる電流（i６）はバイアス電圧（bias１）によって制御され、トランジスタM７に流れる電流（i７）およびトランジスタM８に流れる電流（i８）はバイアス電圧（bias１）によって制御され、トランジスタM９に流れる電流（i９）およびトランジスタM１０に流れる電流（i１０）はバイアス電圧（bias２）によって制御されているため、それぞれの電流は差電圧（Δvin）の値によって変化しない。そのため、抵抗R１で発生した電流（Δi）と同じ電流が抵抗R２に発生する。従って、正出力電圧（voutp）と負出力電圧（voutm）の差電圧（Δvout）と正入力電圧（vinp）と負入力電圧（vinm）の差電圧（Δvin）との関係を基準電圧（vcm）、抵抗R１の抵抗値（r１）、抵抗R２の抵抗値（r２）、抵抗R３の抵抗値（r３）、抵抗R４の抵抗値（r４）を用いて表すと、（１８）、（１９）式となる。

つまり、増幅回路２００は、正入力電圧（vinp）と負入力電圧（vinm）の差電圧（Δvin）を、抵抗R１と抵抗R３および抵抗R４から構成される抵抗R２の比に応じて増幅する。また、抵抗R１と抵抗R３、抵抗R４から構成される抵抗R２とを同一種類で構成することにより、増幅率の精度が高くなる。

次に、トランジスタM１のドレイン−ソース間電圧（vds１）について説明する。トランジスタM１のドレイン−ソース間電圧を（vds１）、トランジスタM１のソース電圧を（vs１）、トランジスタM１のドレイン電圧を（vd１）、トランジスタM１のゲート−ソース間電圧を（vgs１）、トランジスタM３のゲート−ソース間電圧を（vgs３）とすると、トランジスタM１のドレイン−ソース間電圧（vds１）は（２０）式のように表される。

同様に、トランジスタM２のドレイン−ソース間電圧（vds２）について説明する。トランジスタM２のドレイン−ソース間電圧を（vds２）、トランジスタM２のソース電圧を（vs２）、トランジスタM２のドレイン電圧を（vd２）、トランジスタM２のゲート−ソース間電圧を（vgs２）、トランジスタM４のゲート−ソース間電圧を（vgs４）とすると、トランジスタM２のドレイン−ソース間電圧（vds２）は（２１）式のように表される。

従って、トランジスタM２のドレイン−ソース間電圧（vds２）は、負入力電圧（vinm）の値に関わらず、トランジスタM４のゲート−ソース間電圧（vgs４）の値に固定される。

すなわち、従来技術に開示されるカレントコンベア回路を用いなくとも、正入力電圧（vinp）および負入力電圧（vinm）の値に関わらず、トランジスタM１のドレイン−ソース間電圧（vds１）およびトランジスタM２のドレイン−ソース間電圧（vds２）を一定値に保つことができる。これにより、トランジスタM１とトランジスタM２で生じるオフセット電圧を低減させることになり、増幅回路２００の同相信号除去比が向上する。

上記で説明したように、第２の実施形態の回路構成によれば、非特許文献１で示された回路に比べて、より低い消費電力でかつ、より小さい回路規模で同相信号除去比を向上することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

１００，２００，３００・・・増幅回路、３０１，３０２・・・カレントコンベア回路

Claims

ゲート端子に正入力電圧が供給される第１のトランジスタと、ゲート端子に負入力電圧が供給される第２のトランジスタとからなる入力差動対と、
前記正入力電圧と前記負入力電圧間の差電圧に応じた差電流を生成する第１の抵抗と、
ドレイン端子から負出力電圧を供給する第３のトランジスタと、ドレイン端子から正出力電圧を供給する第４のトランジスタとからなる出力差動対と、
基準電圧に接続され、前記第１の抵抗が生成する前記差電流が供給される第２の抵抗と、
前記第１、第２、第３、第４のトランジスタに一定のバイアス電流を供給するバイアス回路と、
を有し、
前記第１のトランジスタのソース端子が前記第３のトランジスタのゲート端子に接続され、前記第２のトランジスタのソース端子が前記第４のトランジスタのゲート端子に接続され、前記第１のトランジスタのドレイン端子が前記第３のトランジスタのソース端子に接続され、前記第２のトランジスタのドレイン端子が前記第４のトランジスタのソース端子に接続され、前記入力差動対と前記出力差動対が逆極性を有するトランジスタで構成され、前記第２の抵抗は、前記第３のトランジスタのドレイン端子と前記第４のトランジスタのドレイン端子間に接続されることを特徴とする増幅回路。
前記第１の抵抗が、前記第１のトランジスタのソース端子と前記第２のトランジスタのソース端子間に接続されることを特徴とする請求項１に記載の増幅回路。
前記第１の抵抗が、前記第１のトランジスタのドレイン端子と前記第２のトランジスタのドレイン端子間に接続されることを特徴とする請求項１に記載の増幅回路。
前記バイアス回路が、
前記第１のトランジスタに一定のバイアス電流を供給する第５のトランジスタと、
前期第２のトランジスタに一定のバイアス電流を供給する第６のトランジスタと、
前期第３のトランジスタに一定のバイアス電流を供給する第７のトランジスタと、
前期第４のトランジスタに一定のバイアス電流を供給する第８のトランジスタと、
前記第１のトランジスタおよび前記第３のトランジスタに供給される電流の和を一定値に制御する第９のトランジスタと、
前記第２のトランジスタおよび前記第４のトランジスタに供給される電流の和を一定値に制御する第１０のトランジスタと、
を有することを特徴とする請求項１に記載の増幅回路。
前記第２の抵抗が、同一の抵抗値を持つ第３の抵抗と第４の抵抗を有し、前記第１の抵抗と前記第３の抵抗と前記第４の抵抗が同一種類で構成されることを特徴とする請求項１に記載の増幅回路。