CN211744432U

CN211744432U - 一种用于流水线adc的全差分放大器

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Publication number: CN211744432U
Application number: CN202020747886.7U
Authority: CN
Inventors: 陈功; 郭函; 石跃; 凌味未; 黄姚; 董倩宇; 李蠡; 魏华
Original assignee: Chengdu University of Information Technology
Current assignee: Chengdu University of Information Technology
Priority date: 2020-05-08
Filing date: 2020-05-08
Publication date: 2020-10-23
Anticipated expiration: 2030-05-08

Abstract

本实用新型公开了一种用于流水线ADC的全差分放大器，包括：电压偏置电路、差分型放大器本体电路和开关电容共模反馈电路；通过差分型放大器本体电路的全差分的结构设计，提高信噪比，降低增益带宽积的需求，从而降低功耗，节能；通过开关电容共模反馈电路为差分型放大器本体电路提供共模反馈，使其具备高增益；通过电压偏置电路为差分型放大器本体电路提供稳定的电压偏置；相比于传统技术，还具有输入摆幅范围大，输出摆幅范围大和线性度高的优点。

Description

一种用于流水线ADC的全差分放大器

技术领域

本实用新型涉及集成电路领域，具体涉及一种用于流水线ADC的全差分放大器。

背景技术

面对越来越高的速度和分辨率的要求，流水线模数转换器(analogtodigitalconverter，ADC)以类似于工厂流水线的形式按位(bits)并行地转换信号，使得转换速率主要取决于单级速度，分辨率主要取决于级数，从而大大增加了速度和分辨率，拥有巨大的发展前景。

流水线ADC包括多个级(stage)，最后一级通常由普通的快闪型ADC电路构成，前若干级的硬件结构均相同，包括：子ADC和增益数模转换单元(MDAC)。MDAC则由子DAC和两相非交叠的采样保持信号(包括采样相时钟信号和放大相时钟信号)控制的余量放大器构成。现有的余量放大器通常使用闭环的单端放大器，为了满足ADC高速高精度的需求，需要很大的增益带宽积，从而增大了功耗。在提高增益的过程中，通常采用基于开关电容的两级套筒式设计或折叠式设计结构，这类结构的主要特征是在垂直方向堆叠了更多晶体管，对电源电压要求较高，有着不可忽视的摆幅范围小的问题；目前也有使用正反馈提高增益的方法，例如东南大学专利CN109474249A一文提出了一种局部采用了交叉耦合二极管连接方式的NMOS管构成的负阻式正反馈的高增益运放，然而在实际生产中，由于CMOS工艺偏差的存在，现实中很难得到一个准确不变的负阻，因此真实环境中正反馈技术仅能作为一个有待发展的思路，工程上不具备健壮性。

实用新型内容

针对现有技术中的上述不足，本实用新型提供的一种用于流水线ADC的全差分放大器解决了现有流水线ADC内余量放大器实现方案存在的摆幅范围小、健壮性差以及功耗大的问题。

为了达到上述发明目的，本实用新型采用的技术方案为：一种用于流水线ADC的全差分放大器，包括：电压偏置电路、差分型放大器本体电路和开关电容共模反馈电路；

所述电压偏置电路分别与差分型放大器本体电路和开关电容共模反馈电路连接；

所述开关电容共模反馈电路与差分型放大器本体电路连接；

所述电压偏置电路用于为差分型放大器本体电路提供偏置电压；

所述差分型放大器本体电路用于对差分形式的输入信号进行放大；

所述开关电容共模反馈电路用于为差分型放大器本体电路提供共模反馈。

进一步地，所述电压偏置电路包括：CMOS电流源电路、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、PMOS管M5、PMOS管M6和PMOS管M7；

所述NMOS管M1的栅极分别与NMOS管M4的栅极、PMOS管M5的栅极和PMOS管M7的栅极连接，并作为全差分放大器的共模电压基准输入端Vcm；所述CMOS电流源电路的电流输出端分别与NMOS管M1的漏极、NMOS管M2的栅极和NMOS管M3的栅极连接，并作为电压偏置电路的第二电压偏置信号输出端；所述NMOS管M2的漏极与NMOS管M1的源极连接，其源极接地；所述NMOS管M3的源极接地，其漏极与NMOS管M4的源极连接；所述NMOS管M4的漏极分别与PMOS管M5的漏极和PMOS管M6的栅极连接，并作为电压偏置电路的第一电压偏置信号输出端；所述PMOS管M5的源极与PMOS管M6的漏极连接；所述PMOS管M6的源极与PMOS管M7的漏极连接；所述PMOS管M7的源极和CMOS电流源电路的供电端与直流电源VDD连接；所述CMOS电流源电路的公共端接地。

进一步地，所述CMOS电流源电路包括：PMOS管M27、NMOS管M28、PMOS管M29、NMOS管M30、接地电阻R3和PMOS管M31；

所述PMOS管M27的源极分别与PMOS管M29的漏极和PMOS管M31的漏极连接，并作为供电端，其栅极分别与PMOS管M29的栅极、NMOS管M30的漏极和PMOS管M31的栅极连接，其漏极分别与NMOS管M28的漏极、NMOS管M28的栅极和NMOS管M30的栅极连接；所述NMOS管M30的源极与接地电阻R3连接；所述NMOS管M28的源极接地；所述PMOS管M31的漏极作为CMOS电流源电路的电流输出端。

上述进一步方案的有益效果为：通过特定的PMOS管与NMOS管的连接关系，实现了一个与电源电压无关的电流源，不受电源电压以及电源噪声的影响，对电源的鲁棒性高。

进一步地，所述差分型放大器本体电路包括：PMOS管M8、NMOS管M9、PMOS管M11、电阻R1、NMOS管M10、PMOS管M12、NMOS管M13、PMOS管M14、NMOS管M15、PMOS管M16、PMOS管M17、PMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、PMOS管M22、电阻R2、PMOS管M23、NMOS管M24和第一开关电路；

所述PMOS管M8的漏极与NMOS管M9的漏极连接，并作为差分信号反相输出端Vout-；所述NMOS管M9的源极接地，其栅极分别与电阻R1的一端和NMOS管M10的漏极连接；所述PMOS管M8的源极分别与PMOS管M11的源极连接、PMOS管M17的源极、PMOS管M18的源极、PMOS管M22的源极、PMOS管M23的源极和第一开关电路的供电端连接，并作为差分型放大器本体电路的供电端与直流电源VDD连接，其栅极分别与电阻R1的另一端和PMOS管M11的漏极连接；所述NMOS管M10的栅极分别与PMOS管M11的栅极、PMOS管M12的漏极、NMOS管M13的漏极和PMOS管M17的栅极连接，其源极接地；所述PMOS管M12的栅极与NMOS管M13的栅极连接，并作为全差分放大器的差分信号同相输入端Vin+，其源极分别与PMOS管M16的漏极和PMOS管M14的源极连接；所述NMOS管M13的源极分别与NMOS管M19的漏极、NMOS管M20的漏极和NMOS管M15的源极连接；所述NMOS管M19的栅极作为差分型放大器本体电路的第二电压偏置信号输入端，其源极分别与NMOS管M20的源极和第一开关电路的连通端1连接；所述差分型放大器本体电路的第二电压偏置信号输入端与电压偏置电路的第二电压偏置信号输出端连接；所述NMOS管M20的栅极作为差分型放大器本体电路的尾电流控制端；所述PMOS管M16的栅极作为差分型放大器本体电路的第一电压偏置信号输入端，其源极分别与PMOS管M17的漏极和PMOS管M18的漏极连接；所述差分型放大器本体电路的第一电压偏置信号输入端与电压偏置电路的第一电压偏置信号输出端连接；所述PMOS管M14的漏极分别与PMOS管M18的栅极、NMOS管M15的漏极、PMOS管M22的栅极和NMOS管M21的栅极连接，其栅极与NMOS管M15的栅极连接，并作为全差分放大器的差分信号反相输入端Vin-；所述NMOS管M21的漏极分别与电阻R2的一端和NMOS管M24的栅极连接，其源极与NMOS管M24的源极连接，并接地；所述PMOS管M22的漏极分别与电阻R2的另一端和PMOS管M23的栅极连接；所述NMOS管M24的漏极与PMOS管M23的漏极连接，并作为全差分放大器的差分信号同相输出端Vout+；所述第一开关电路的连通端2接地，其控制端3作为全差分放大器的使能时钟信号输入端，其公共端接地。

进一步地，所述开关电容共模反馈电路包括：第二开关电路、第三开关电路、第四开关电路、第五开关电路、第六开关电路、电容C1、电容C2、PMOS管M25和NMOS管M26；

所述第二开关电路的控制端3与第四开关电路的控制端3连接，并作为开关电容共模反馈电路的控制端b，还作为全差分放大器的放大相时钟信号输入端，其连通端1分别与第三开关电路的连通端1和电容C1的一端连接，其连通端2作为开关电容共模反馈电路的连通端d与全差分放大器的差分信号反相输出端Vout-连接；所述第三开关电路的控制端3与PMOS管M25的栅极、NMOS管M26的栅极和第五开关电路的控制端3连接，并作为开关电容共模反馈电路的控制端a，还作为全差分放大器的采样相时钟信号输入端，其连通端2与第五开关电路的连通端1连接，并作为开关电容共模反馈电路的连通端g与共模电压基准输入端Vcm连接；所述第四开关电路的连通端2分别与电容C2的一端和第五开关电路的连通端2连接，其连通端1作为开关电容共模反馈电路的连通端c与全差分放大器的差分信号同相输出端Vout+连接；所述第六开关电路的连通端1分别与电容C1的另一端和电容C2的另一端连接，并作为开关电容共模反馈电路的连通端e与差分型放大器本体电路的尾电流控制端连接，其控制端3分别与PMOS管M25的漏极和NMOS管M26的漏极连接，其连通端2作为开关电容共模反馈电路的连通端f与电压偏置电路的第二电压偏置信号输出端连接；所述第二开关电路的供电端分别与第三开关电路的供电端、第四开关电路的供电端、第五开关电路的供电端、第六开关电路的供电端和PMOS管M25的源极连接，并作为开关电容共模反馈电路的供电端与直流电源VDD连接。

进一步地，所述第一开关电路、第二开关电路、第三开关电路、第四开关电路、第五开关电路和第六开关电路结构相同，均包括：PMOS管Q1、NMOS管Q2、PMOS管Q3和NMOS管Q4；

所述PMOS管Q1的栅极分别与NMOS管Q2的栅极和NMOS管Q4的栅极连接，并作为第一开关电路、第二开关电路、第三开关电路、第四开关电路、第五开关电路和第六开关电路的控制端3，其源极作为第一开关电路、第二开关电路、第三开关电路、第四开关电路、第五开关电路和第六开关电路的供电端，其漏极分别与NMOS管Q2的漏极和PMOS管Q3的栅极连接；所述PMOS管Q3的漏极与NMOS管Q4的源极连接，并作为第一开关电路、第二开关电路、第三开关电路、第四开关电路、第五开关电路和第六开关电路的连通端1，其源极与NMOS管Q4的漏极连接，并作为第一开关电路、第二开关电路、第三开关电路、第四开关电路、第五开关电路和第六开关电路的连通端2。

上述进一步方案的有益效果为：第一～第六开关电路通过PMOS管和NMOS管的互补式设计，使开关电路在需要导通之时能够有效导通，始终具备理想的开关特性。

进一步地，所述用于流水线ADC的全差分放大器采用SMIC130nm集成电路工艺进行加工。

本实用新型的有益效果为：通过差分型放大器本体电路的全差分的结构设计，提高信噪比，降低增益带宽积的需求，从而降低功耗，节能；通过开关电容共模反馈电路为差分型放大器本体电路提供共模反馈，使其具备高增益；通过电压偏置电路为差分型放大器本体电路提供稳定的电压偏置；相比于传统技术，还具有输入摆幅范围大，输出摆幅范围大和线性度高的优点。

附图说明

图1为一种用于流水线ADC的全差分放大器电路图；

图2为CMOS电流源电路图；

图3为开关电容共模反馈电路图；

图4为开关电路图。

具体实施方式

下面对本实用新型的具体实施方式进行描述，以便于本技术领域的技术人员理解本实用新型，但应该清楚，本实用新型不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本实用新型的精神和范围内，这些变化是显而易见的，一切利用本实用新型构思的发明创造均在保护之列。

如图1所示，在本实用新型的一个实施例中，一种用于流水线ADC的全差分放大器，包括：电压偏置电路、差分型放大器本体电路和开关电容共模反馈电路；

所述开关电容共模反馈电路与差分型放大器本体电路连接；

全差分放大器采用SMIC130nm集成电路工艺进行加工，在本领域，常把在MOS管漏极和源极之间流通的电流信号简称为漏源电流，也常把在MOS管的栅极施加的电压信号简称为栅压。

如图1所示，电压偏置电路包括：CMOS电流源电路、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、PMOS管M5、PMOS管M6和PMOS管M7；

如图2所示，所述CMOS电流源电路包括：PMOS管M27、NMOS管M28、PMOS管M29、NMOS管M30、接地电阻R3和PMOS管M31；

在集成电路领域中，将MOS管的栅极和漏极相接，是MOS管的二极管接法，此时由于MOS管漏极和栅极电势相同，因此MOS管始终锁定在饱和区，处于饱和导通状态，由于MOS管饱和区的栅极电压与漏源电流的特性关系只与MOS管的工艺特性有关，因此调控漏源电流的大小就能控制栅极电压。本发明由PMOS管M27驱动二极管接法的NMOS管M28，此时M28的漏源电流由M27的漏源电流控制，而M27的漏源电流由M27的栅极电压控制，因此M27的栅极电压便可控制M28的栅极电压；由于NMOS管M30和二极管接法的PMOS管M29亦是同样的机制，而M27的栅极与M29的栅极连通，M28的栅极与M30的栅极连通，形成了一套由漏源电流控制栅极电压，栅极电压控制漏源电流的与电源电压无关的体制；此时，本发明通过电阻R3，使M30的源极电压和M28的源极电压之间存在一个压差，从而具体控制了电流的值，在本电路的连接关系之下，若设置M27、M29和M31工艺参数中的栅氧化层宽长比均相同，同时设置M28和M30的栅氧化层宽长比均相同，且该值为k，则在本实施例中，无论直流电源VDD的电压值为多少，本电路输出电流均如下式所示：

其中，I为CMOS电流源输出电流值，u_n为电子迁移率，C_ox为本发明NMOS管所用物理工艺，即SMIC130nm集成电路工艺的栅氧化层电容率，r为电阻R3的阻值。因此，本发明通过特定的PMOS管与NMOS管的连接关系，实现了一个与电源电压无关的电流源，不受电源电压以及电源噪声的影响，对电源的鲁棒性高。

如图1所示，所述差分型放大器本体电路包括：PMOS管M8、NMOS管M9、PMOS管M11、电阻R1、NMOS管M10、PMOS管M12、NMOS管M13、PMOS管M14、NMOS管M15、PMOS管M16、PMOS管M17、PMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、PMOS管M22、电阻R2、PMOS管M23、NMOS管M24和第一开关电路；

如图3所示，所述开关电容共模反馈电路包括：第二开关电路、第三开关电路、第四开关电路、第五开关电路、第六开关电路、电容C1、电容C2、PMOS管M25和NMOS管M26；

如图4所示，所述第一开关电路、第二开关电路、第三开关电路、第四开关电路、第五开关电路和第六开关电路结构相同，均包括：PMOS管Q1、NMOS管Q2、PMOS管Q3和NMOS管Q4；

对于各类MOS管而言，PMOS管在源极电压减栅极电压得到的差值大于阈值电压时就可导通，即源极漏极间形成通路，而NMOS管在栅极电压减源极电压得到的差值大于阈值电压时就可导通，然而无论PMOS管还是NMOS管，当栅极电压与源极电压的差值不大之时，源漏间等效内阻较大，导通能力较弱，以上性质限制了单独的PMOS开关以及NMOS开关的通断能力。本实施例将PMOS管Q3的源极与NMOS管Q4的漏极相接，PMOS管Q3的漏极与NMOS管Q4的源极相接，构成了一个由PMOS与NMOS并联的受控开关，并通过由PMOS管Q1和NMOS管Q2构成的反相电路对控制信号取反，取反前后的控制信号分别驱动NMOS管Q4和PMOS管Q3。这种设计，Q4和Q3能够同时导通或关断，形成了有效的受控开关；且Q4导通能力弱时，Q3的导通能力强，Q3的导通能力弱时，Q4的导通能力强，这种强弱互补的并联设计，使开关电路始终具备理想的开关特性。

整体而言，本实施例通过全差分结构的电路设计，使信号以差分的形式输入，差分的形式输出，可使信号中混入的共模噪声对消，在不需要增大增益的情况下，提高了信噪比，因此相对于单端结构的放大器，不需要设计巨大的增益带宽积，从理论上降低了功耗，同时，增设了第一开关电路，由使能时钟信号进行控制，在闲置时可关断本全差分放大器，进一步降低能量的消耗。

电压偏置电路采用与电压无关的电流源电路进行驱动，增大了本发明对电源电压的鲁棒性。在差分型放大器本体电路中，MOS管M17、M18、M16、M12、M14、M13、M15、M19和M20构成了差分型放大器本体电路的第一级，其中，M16为PMOS型尾电流源，M19和M20为一组并联的NMOS管，构成了一个双管NMOS型尾电流源；在电压偏置电路中，NMOS管M3和M4以及PMOS管M5、M6和M7构成了与第一级中的NMOS管M19和M13以及PMOS管M12、M16和M17且与第一级中的NMOS管M20和M15以及PMOS管M14、M16和M18完全一致的级联关系，在此基础上，通过共模电压基准输入信号V_cm控制NMOS管M1、M4以及PMOS管M5的栅压，通过反馈M1的漏极电压至M2的栅压，以及反馈M4、M5的漏极电压值M6的栅压，并通过M6的栅压形成第一电压偏置信号控制PMOS型尾电流源M16的栅极，通过M2的栅压形成第二电压偏置信号控制NMOS型尾电流源M19的栅极，以此，使得在M12和M13的栅极静态电压，以及在M14和M15的静态栅极电压均等于共模电压基准输入信号V_cm的电压值时，M16、M19、M12、M13、M14和M15这六个MOS管工作于理想的饱和区；由于M12和M13的栅极正是差分信号同相输入端Vin+，M14和M15的栅极正是差分信号反向输入端Vin-，因此本发明的这种设计给全差分放大器的差分输入端提供了一个由共模电压基准输入信号V_cm控制的两路电压偏置，且在PMOS管M12和NMOS管M13构成的CMOS互补电路以及PMOS管M14和NMOS管M15构成的CMOS互补电路的协同下，可实现大摆幅输入和高增益放大的特性。M12和M13的漏极是第一级的反相输出端，M14和M15的漏极是第一级的同相输出端，为了给第一级的这两个输出端提供共模输出反馈，在电压偏置电路中，与MOS管M17和M18处于类似级联关系相应位置的MOS管M7的栅极也与共模电压基准输入信号V_cm相接，在这种情况下，由于M16和M19栅级分别受第一电压偏置信号和第二电压偏置信号的控制，因此M17和M18的理论栅极电压也为V_cm的电压值，通过将M17的栅极与M12的漏极即第一级的反相输出端相接，通过将M18的栅极与M14的漏极即第一级的同相输出端相接，使得第一级输出端的静态电压也为V_cm的电压值，从而实现了第一级的共模输出反馈，除此之外，在本全差分放大器有输入信号时，M17和M18的栅极电压还会根据第一级的当前输出电压的变化而变化，从而各自通过栅极电压调控自身的漏源电流，进一步对第一级的两大电流通路进行补偿，实现动态调节，以此提高第一级的线性度，不会在大信号输入时出现增益衰退的情况。在开关电容共模反馈电路中，当采样相时钟信号无效时，即流水线ADC正处于非采样状态时，与NMOS型尾电流源NMOS管M19并联的NMOS管M20的栅极将与M19的栅极连通，共同接入第二电压偏置信号，与M19进入相同的工作状态，协同调节差分型放大器本体电路第一级的尾电流。

MOS管M11、M10和电阻R1，以及MOS管M22、M21和电阻R2分别构成了差分型放大器本体电路第二级的反相部分和同相部分；MOS管M8和M9，以及MOS管M23和M24分别构成了差分型放大器本体电路第三级的反相部分和同相部分。差分型放大器本体电路的第二级和第三级均采用类似于逆变器的硬件结构，具有大的输出摆幅，第二级中的电阻R1和R2均起到动态地向第三级施加偏置电压的作用，以此防止第二级增益降低。

开关电容共模反馈电路除了调控第一级尾电流的作用，还起到了全差分放大器最终的输出信号即差分信号同相输出端Vout+以及差分信号反相输出端Vout-的电容耦合共模反馈的作用：在采样相时钟信号有效时，即流水线ADC工作于采样状态时，电容C1的一端接共模电压基准输入信号V_cm，另一端接MOS管M19的栅极，电容C2的一端亦接共模电压基准输入信号V_cm，另一端亦接MOS管M19的栅极；而在放大相时钟信号有效时，即流水线ADC工作于保持放大状态时，电容C1的一端接差分信号反相输出端Vout-，另一端接MOS管M19的栅极，电容C2的一端接差分信号同相输出端Vout+，另一端接MOS管M19的栅极。值得注意的是，在本领域，流水线ADC的两大重要时钟信号是双相非交叠时钟信号，放大相时钟信号的有效时段始终包含于采样相时钟信号的无效时段之内，也就是说，流水线ADC只有在非采样期间才会进行保持放大，且流水线ADC进行保持放大的时间短于非采样期持续的时间，本发明则根据流水线ADC的时钟特性，利用开关电路，设计了这一套电容连接端切换机制，实现了电容连接信号在流水线ADC不同工作时段，即采样期间、非采样期间和保持放大期间的切换，这种切换使得电容在不同时间连接的电势不同，从而进行充放电，完成了共模反馈，稳定了高增益的特性。

综上，本实用新型通过差分型放大器本体电路的全差分的结构设计，提高信噪比，降低增益带宽积的需求，从而降低功耗，节能；通过开关电容共模反馈电路为差分型放大器本体电路提供共模反馈，使其具备高增益；通过电压偏置电路为差分型放大器本体电路提供稳定的电压偏置；相比于传统技术，还具有输入摆幅范围大，输出摆幅范围大和线性度高的优点。

Claims

1.一种用于流水线ADC的全差分放大器，其特征在于，包括：电压偏置电路、差分型放大器本体电路和开关电容共模反馈电路；

所述电压偏置电路分别与差分型放大器本体电路和开关电容共模反馈电路连接；所述开关电容共模反馈电路与差分型放大器本体电路连接；所述电压偏置电路用于为差分型放大器本体电路提供偏置电压；所述差分型放大器本体电路用于对差分形式的输入信号进行放大；所述开关电容共模反馈电路用于为差分型放大器本体电路提供共模反馈。

2.根据权利要求1所述的用于流水线ADC的全差分放大器，其特征在于，所述电压偏置电路包括：CMOS电流源电路、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、PMOS管M5、PMOS管M6和PMOS管M7；

3.根据权利要求2所述的用于流水线ADC的全差分放大器，其特征在于，所述CMOS电流源电路包括：PMOS管M27、NMOS管M28、PMOS管M29、NMOS管M30、接地电阻R3和PMOS管M31；

4.根据权利要求2所述的用于流水线ADC的全差分放大器，其特征在于，所述差分型放大器本体电路包括：PMOS管M8、NMOS管M9、PMOS管M11、电阻R1、NMOS管M10、PMOS管M12、NMOS管M13、PMOS管M14、NMOS管M15、PMOS管M16、PMOS管M17、PMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、PMOS管M22、电阻R2、PMOS管M23、NMOS管M24和第一开关电路；

5.根据权利要求4所述的用于流水线ADC的全差分放大器，其特征在于，所述开关电容共模反馈电路包括：第二开关电路、第三开关电路、第四开关电路、第五开关电路、第六开关电路、电容C1、电容C2、PMOS管M25和NMOS管M26；

6.根据权利要求5所述的用于流水线ADC的全差分放大器，其特征在于，所述第一开关电路、第二开关电路、第三开关电路、第四开关电路、第五开关电路和第六开关电路结构相同，均包括：PMOS管Q1、NMOS管Q2、PMOS管Q3和NMOS管Q4；

7.根据权利要求1-6任一项所述的用于流水线ADC的全差分放大器，其特征在于，所述用于流水线ADC的全差分放大器采用SMIC130nm集成电路工艺进行加工。