CN110855274B - 一种低失调轨对轨动态锁存比较器 - Google Patents

Abstract

本发明公开了一种低失调轨对轨动态锁存比较器，其特征在于，包括偏置电路、轨对轨输入电路、失调电压校正电路、动态锁存电路、AB类输出电路；偏置电路用于为运算放大器各级提供偏置电压；轨对轨输入电路用于扩大共模电压输入范围；失调电压校正电路以预放大形式存在，用于提高比较器速度的同时降低失调电压对整体电路的影响；动态锁存电路用于把输入大小有差异的信号进行比较，产生高低电平；AB类输出电路用于提高比较器的工作速度，扩大共模电压输出范围。该电路具有低失调、高精度、轨对轨输入输出的特点。

Description

一种低失调轨对轨动态锁存比较器

技术领域

本发明涉及一种轨对轨比较器，具体地说涉及一种低失调轨对轨动态锁存比较器。

背景技术

比较器作为模数转换电路的关键模块，其速度、失调电压等性能的优劣对模数转换电路整体性能有着重要的影响，随着集成电路工艺的迅猛发展，晶体管的尺寸不断减小，迫使电源电压越来越低，伴随着电源电压的降低，信号幅度减小导致信噪比降低，进而导致噪声对电路的影响明显增大，因此需要利用轨对轨结构增大共模范围，减轻噪声因电源电压降低对电路造成的影响。传统的前置预放大动态锁存电路由于预放大器的增益使比较器总体的失调电压得到减小，但是随着预放大增益变大，整个比较器的速度会降低。

发明内容

针对现有技术的不足，本发明利用预放大器增益增大导致比较器速度降低以及失调电压减小的特点，给出了一种失调电压校正电路，目的在于提供一种低失调、高精度的轨对轨动态锁存比较器，可以在保证比较器速度的同时降低失调电压对整体电路的影响。本发明的有益效果：（1）本发明的轨对轨输入结构，在增大共模电压动态范围的同时，其预放大结构可降低失调电压；（2）本发明的失调电压校正电路采用了数字逻辑控制技术对MOS管进行修调，具有校正方便、精度高的特点；（3）本发明的失调电压校正电路可以通过改变MOS管宽长比的方式改变预放大器增益，权衡比较器速度和失调电压的关系，进而保证比较器的性能。

本发明的技术方案如下：

轨对轨动态锁存比较器除了通常的偏置电路、轨对轨输入电路、动态锁存电路、AB类输出电路外，还包括了一个失调电压校正电路。所述失调电压校正电路包括PMOS管M_C1、M_C2、M_C3、M_C4、M_D1、M_D2、M_D3和M_D4，开关S₁、S₂、S₃、S₄、K₁、K₂、K₃和K₄；PMOS管M_C1、M_C2、M_C3和M_C4的源极接电源VDD，PMOS管M_C1的栅极、漏极与开关S₁第一端子连接，PMOS管M_C2的栅极、漏极与开关S₂第一端子连接，PMOS管M_C3的栅极、漏极与开关S₃第一端子连接，PMOS管M_C4的栅极、漏极与开关S₄第一端子连接，开关S₁、S₂、S₃和S₄的第二端子与第一校正输出信号Control1连接；PMOS管M_D1、M_D2、M_D3和M_D4的源极接电源VDD，PMOS管M_D1的栅极、漏极与开关K₁第一端子连接，PMOS管M_D2的栅极、漏极与开关K₂第一端子连接，PMOS管M_D3的栅极、漏极与开关K₃第一端子连接，PMOS管M_D4的栅极、漏极与开关K₄第一端子连接，开关K₁、K₂、K₃和K₄的第二端子与第二校正输出信号Control2连接。

另外，本发明还给出了一种优选的轨对轨输入电路，所述电路包括NMOS管N₃、N₄、N₅、N₆和N₇，PMOS管P₂、P₃和P₄；PMOS管P₂的源极接电源VDD，PMOS管P₂的栅极与第一偏置电压V_b1连接，PMOS管P₂的漏极、P₃的源极、P₄的源极相互连接，PMOS管P₃的栅极与NMOS管N₃的栅极连接，PMOS管P₄的栅极与NMOS管N₄的栅极连接，PMOS管P₃的漏极、NMOS管N₅的漏极、栅极与PMOS差分对管第二电流I_P-连接，PMOS管P₄的漏极、NMOS管N₆的漏极、栅极与PMOS差分对管第一电流I_P+连接，NMOS管N₃的漏极、NMOS差分对管第一电流I_n+与第一校正输出信号Control1连接，NMOS管N₄的漏极、NMOS差分对管第二电流I_n-与第二校正输出信号Control2连接，NMOS管N₃、N₄的源极与NMOS管N₇的漏极连接，NMOS管N₇的栅极与第二偏置电压V_b2连接，NMOS管N₅、N₆、N₇的源极接地。

附图说明

图1为本发明实施例偏置电路、轨对轨输入电路连接图。

图2为本发明实施例动态锁存电路连接图。

图3为本发明实施例AB类输出电路连接图。

图4为本发明实施例失调电压校正电路连接图。

图5为本发明实施例轨对轨比较器电路连接图。

具体实施方式

下面结合一个具体实施例详细的描述本发明的技术方案。

图1所示为偏置电路和轨对轨输入电路，偏置电路包括电流源I_BIAS，NMOS管N₁、N₂，PMOS管P₁；电流源I_BIAS通过N₁和N₂，P₁和P₂分别构成的两对电流镜为后级电路提供偏置电压。

轨对轨输入电路包括NMOS管N₃、N₄、N₅、N₆、N₇，PMOS管P₂、P₃、P₄、M_C、M_D； P₃和P₄构成PMOS管差分输入对，N₃和N₄构成NMOS管差分输入对。该输入级有以下三种工作状态：

（1）当共模输入电压较低时，P₃和P₄所构成的PMOS管差分输入对导通，而N₃和N₄构成的NMOS管差分输入对截止，此时跨导

。

（2）当共模输入电压较高时， P₃和P₄构成的PMOS管差分输入对截止，而N₃和N₄构成的NMOS管差分输入对导通，此时跨导

。

（3）当共模输入电压位于电源VDD和地中间时， P₃、P₄构成的PMOS管差分输入对和N₃、N₄构成的NMOS管差分输入对均导通，此时跨导

。

由上述可知，将PMOS管差分输入对和NMOS管差分输入对并联使用，可以实现共模输入电压的输入范围在0-VDD之间，解决了低电源电压情况下输入摆幅较小的问题；此外，该轨对轨输入电路中的N₃、N₄、M_C、M_D构成预放大级，预放大级可以将输入信号迅速放大，提高比较器速度。

图2所示为动态锁存电路，包括NMOS管N₈、N₉、N₁₀、N₁₁、N₁₂、N₁₃、N₁₄、N₁₅，PMOS管P₅、P₆、P₇、P₈、P₉、P₁₀、P₁₁、P₁₂，用于产生高低电平信号。N₁₃、N₁₄为轨对轨输入电路NMOS差分对管输出所对应的输入对管，P₆、P₇为轨对轨输入电路PMOS差分对管输出所对应的输入对管，它们均工作在线性区，P₉、P₁₀、N₁₁、N₁₂构成正反馈锁存结构，N₉、N₁₀为时钟控制开关，P₈、P₁₁为复位管。当时钟信号（CLK）为低电平时，P₈、P₁₁导通，N₉、N₁₀截止，动态锁存电路两端输出信号均为低电平，电路处于复位状态。当CLK为高电平时，N₉、N₁₀导通，P₈、P₁₁截止，P₉、P₁₀、N₁₁、N₁₂构成的锁存结构开始工作，电路处于再生状态，即当轨对轨输入电路NMOS差分对管输出的信号V_N+＞V_N-，或轨对轨输入电路PMOS差分对管输出的信号V_P+＞V_P-时，由于N₁₃、N₁₄工作在线性区，由公式

可知R_ONn13＜R_ONn14，故N₁₄漏极电压减小速度比N₁₁缓慢，而且N₁₁漏极电压减小将导致P₁₀栅极电压减小，进而导致P₁₀漏极电压增大，P₁₀漏极电压增大导致P₉栅极电压增大，P₉栅极电压增大促使P₉漏极电压减小，进而导致N₁₁漏极电压进一步减小，最终使P₉漏极电压减至零，P₁₀漏极电压增至VDD，即实现了动态锁存电路产生高低电平，当轨对轨输入电路差分对管输出信号相反时结论成立。

图3所示为AB类输出电路，包括NMOS管N₁₆、N₁₇、N₁₈、N₁₉、N₂₀，PMOS管P₁₃、P₁₄、P₁₅、P₁₆、P₁₇，用于输出高低电平，实现轨对轨输出。当动态锁存电路输出信号输入AB类输出电路，且动态锁存电路第一输出信号（V₁=0），动态锁存电路第二输出信号（V₂=0）时，N₁₆、N₁₉截止，P₁₃、P₁₄导通，N₁₇、N₁₈、P₁₅、P₁₆所组成的锁存结构，将上一状态锁存。当动态锁存电路第一输出信号（V₁=0），动态锁存电路第二输出信号（V₂=1）时，N₁₆、P₁₄截止，P₁₃、N₁₉导通，输出为高电平。当动态锁存电路第一输出信号（V₁=1），动态锁存电路第二输出信号（V₂=0）时，P₁₃、N₁₉截止，N₁₆、P₁₄导通，输出为低电平。当动态锁存电路第一输出信号（V₁=1），动态锁存电路第二输出信号（V₂=1）时，P₁₃、P₁₄导截止，N₁₆、N₁₉导通，输出为低电平。除此之外，AB类输出电路在输出末端添加了推挽反相器，推挽反相器具备AB类输出条件，其输出可以由0到VDD满摆幅工作，即在输出高低电平，提高比较器速度的同时，实现了轨对轨输出。

由于预放大器的存在可以降低失调电压，减小失调电压可以提高比较器的精度，但是预放大器增益的增大在减小失调电压的同时会导致比较器速度的降低。为了比较器整体性能，需要设计校正电路权衡失调电压与比较器速度之前的关系。图4所示为一种失调电压校正电路，包括PMOS管M_C1、M_C2、M_C3、M_C4、M_D1、M_D2、M_D3、M_D4，开关S₁、S₂、S₃、S₄、K₁、K₂、K₃、K₄；失调电压校正电路一替换图2中的PMOS管M_C，失调电压校正电路二替换图2中的PMOS管M_D。

当开关（S₁～S₄）导通时，与之相连的PMOS管（M_C1～M_C4）接入电路中，当开关（S₁～S₄）关断时，与之相连的PMOS管（M_C1～M_C4）未接入电路中。通过数字逻辑控制开关的导通与否，当逻辑校正信号控制开关S₁闭合，只有M_C1接入电路中；当逻辑校正信号控制开关S₂闭合，只有M_C2接入电路中；当逻辑校正信号控制开关S₃闭合，只有M_C3接入电路中；当逻辑校正信号控制开关S₄闭合，只有M_C4接入电路中；当开关（K₁～K₄）导通时，与之相连的PMOS管（M_D1～M_D4）接入电路中，当开关（K₁～K₄）关断时，与之相连的PMOS管（M_D1～M_D4）未接入电路中。通过数字逻辑控制开关的导通与否，当逻辑校正信号控制开关K₁闭合，只有M_D1接入电路中；当逻辑校正信号控制开关K₂闭合，只有M_D2接入电路中；当逻辑校正信号控制开关K₃闭合，只有M_D3接入电路中；当逻辑校正信号控制开关K₄闭合，只有M_D4接入电路中；通过数字逻辑控制开关的闭合与断开，接入宽长比不同的PMOS管，即可得到不同的失调电压。

Claims (2)

1.一种低失调轨对轨动态锁存比较器，包括轨对轨输入电路、动态锁存电路、失调电压校正电路，轨对轨输入电路的输出端与失调电压校正电路的输出端相互连接后，再连接到动态锁存电路的输入端，其特征在于：所述失调电压校正电路包括PMOS管M_C1、M_C2、M_C3、M_C4、M_D1、M_D2、M_D3和M_D4，开关S₁、S₂、S₃、S₄、K₁、K₂、K₃和K₄；PMOS管M_C1、M_C2、M_C3和M_C4的源极接电源VDD，PMOS管M_C1的栅极、漏极与开关S₁第一端子连接，PMOS管M_C2的栅极、漏极与开关S₂第一端子连接，PMOS管M_C3的栅极、漏极与开关S₃第一端子连接，PMOS管M_C4的栅极、漏极与开关S₄第一端子连接，开关S₁、S₂、S₃和S₄的第二端子与第一校正输出信号Control1连接；PMOS管M_D1、M_D2、M_D3和M_D4的源极接电源VDD，PMOS管M_D1的栅极、漏极与开关K₁第一端子连接，PMOS管M_D2的栅极、漏极与开关K₂第一端子连接，PMOS管M_D3的栅极、漏极与开关K₃第一端子连接，PMOS管M_D4的栅极、漏极与开关K₄第一端子连接，开关K₁、K₂、K₃和K₄的第二端子与第二校正输出信号Control2连接。

2.根据权利要求1所述的低失调轨对轨动态锁存比较器，其特征在于，所述轨对轨输入电路包括NMOS管N₃、N₄、N₅、N₆和N₇，PMOS管P₂、P₃和P₄；PMOS管P₂的源极接电源VDD，PMOS管P₂的栅极与第一偏置电压V_b1连接，PMOS管P₂的漏极、P₃的源极、P₄的源极相互连接，PMOS管P₃的栅极与NMOS管N₃的栅极连接，PMOS管P₄的栅极与NMOS管N₄的栅极连接，PMOS管P₃的漏极、NMOS管N₅的漏极、栅极与PMOS差分对管第二电流I_P-连接，PMOS管P₄的漏极、NMOS管N₆的漏极、栅极与PMOS差分对管第一电流I_P+连接，NMOS管N₃的漏极、NMOS差分对管第一电流I_n+与第一校正输出信号Control1连接，NMOS管N₄的漏极、NMOS差分对管第二电流I_n-与第二校正输出信号Control2连接，NMOS管N₃、N₄的源极与NMOS管N₇的漏极连接，NMOS管N₇的栅极与第二偏置电压V_b2连接，NMOS管N₅、N₆、N₇的源极接地。