JPH10112650A - Ａ／ｄ変換オフセット補正回路、ｄ／ａ変換オフセット補正回路、及びコーデック - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩ内部のディジタル処理によりオフセッ
ト補正を可能とすることにある。 【解決手段】 Ａ／Ｄ変換回路（１４）を含む半導体集
積回路（１）内に、Ａ／Ｄ変換回路のオフセット補正情
報を記憶可能な記憶手段（１７）と、Ａ／Ｄ変換回路の
出力信号と、記憶手段から出力されたオフセット補正情
報との論理演算によりＡ／Ｄ変換回路のオフセットを補
正するための論理回路（４６，４７）とを含んで成るＡ
／Ｄ変換オフセット補正回路を設け、Ａ／Ｄ変換回路の
出力信号と、記憶手段から出力されたオフセット補正情
報との論理演算によりＡ／Ｄ変換回路のオフセットを補
正することで、ＬＳＩ内部のディジタル処理によるオフ
セット補正を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄ（アナログ
／ディジタル）変換回路や、Ｄ／Ａ（ディジタル／アナ
ログ）変換回路のオフセット補正御術に関し、例えばコ
ーデック（ＣＯＤＥＣ）に適用して有効な技術に関す
る。

【０００２】

【従来の技術】入力されたアナログ信号をディジタル信
号に変換するＡ／Ｄ変換回路や、それとは逆に入力され
たディジタル信号をアナログ信号に変換するＤ／Ａ変換
回路があり、それらは、Ａ／Ｄ変換用ＬＳＩ（半導体集
積回路）、あるいはＤ／Ａ変換用ＬＳＩなどとして、単
独機能ＬＳＩとして提供される場合の他に、コーデック
やシングルチップマイクロコンピュータなどのＬＳＩに
内蔵される場合とがある。

【０００３】コーデックは、アナログ信号をディジタル
信号に変換するＡ／Ｄ変換回路や、それとは逆にディジ
タル信号をアナログ信号に変換するＤ／Ａ変換回路を含
んで、一つの半導体基板に形成され、アナログ加入者回
路や、アナログ転送トランク、及びディジタル電話器に
内蔵される。

【０００４】尚、コーデックＬＳＩなどの通信用プロセ
ッサについて記載された文献の例としては、昭和５９年
１１月３０日に株式会社オーム社から発行された「ＬＳ
Ｉハンドブック（第５７４頁〜）」がある。

【０００５】

【発明が解決しようとする課題】Ａ／Ｄ変換回路やＤ／
Ａ変換回路には、それらの通常動作状態において変換対
象とされる信号が入力されていない状態でも、何等かの
信号が常時出力されることがある。これがオフセット電
圧（単に「オフセット」ともいう）であり、それを補正
するのがオフセット補正である。

【０００６】例えば図８に示されるように、アナログ信
号を時間ｔごとに標本化し、ａから６ａまでの電圧値に
量子化する場合を考えてみると、オフセット電圧が無い
理想的な量子化は、時刻ｔ０が０、ｔ１が３ａ、ｔ２が
５ａ、ｔ３が６ａ、ｔ４が５ａ、ｔ５が３ａ、ｔ６が
０、ｔ７が３ａ、ｔ８が５ａ、ｔ９が６ａ、ｔ１０が５
ａ、ｔ１１が３ａ、ｔ１２が０となる。

【０００７】しかしながら、図７に示されるように、オ
フセット電圧２ａが存在する場合には、時刻ｔ０が２
ａ、ｔ１が５ａ、ｔ２が７ａ、ｔ３が８ａ、ｔ４が７
ａ、ｔ５が５ａ、ｔ６が２ａ、ｔ７が５ａ、ｔ８が３
ａ、ｔ９が４ａ、ｔ１０が３ａ、ｔ１１がａ、ｔ１２が
２ａなどと標本化されてしまう。そのような標本化は、
ノイズの発生原因とされるため、オフセット補正が必要
とされる。

【０００８】オフセット補正は、ＬＳＩの外部に配置さ
れた回路（外付け回路）や、周辺装置等により行うこと
ができる。

【０００９】しかしながら、上記外付け回路や周辺装置
によるオフセット補正は、Ａ／Ｄ変換回路やＤ／Ａ変換
回路のユーザによって行われており、周辺回路のコスト
が不所望に上昇し、更にはユーザが各自で補正値を定め
なければならないなどユーザの負担が大きくなる。

【００１０】また、外付け回路や周辺装置によるオフセ
ット補正では、補正値の変更に回路定数の変更を余儀な
くされるため、Ａ／Ｄ変換回路やＤ／Ａ変換回路がシス
テムに組込まれた後は、上記補正値の変更が困難である
から、例えオフセット電圧が経時変化を起した場合でも
それをリアルタイムに補正することができない。

【００１１】この発明の目的は、Ａ／Ｄ変換回路を含む
ＬＳＩ内部のディジタル処理により、当該Ａ／Ｄ変換回
路のオフセット補正を可能とするＡ／Ｄ変換オフセット
補正回路を提供することにある。

【００１２】またこの発明の別の目的は、Ｄ／Ａ変換回
路を含むＬＳＩ内部のディジタル処理により、当該Ｄ／
Ａ変換回路のオフセット補正を可能とするＤ／Ａ変換オ
フセット補正回路を提供することにある。

【００１３】さらにこの発明の別の目的は、上記のよう
なＡ／Ｄ変換オフセット補正回路及びＤ／Ａ変換オフセ
ット補正回路を含むコーデックを提供することにある。

【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１６】すなわち、第１手段として、アナログ信号
をディジタル信号に変換するＡ／Ｄ変換回路（１４）を
含む半導体集積回路（１）内に、上記Ａ／Ｄ変換回路の
オフセット補正情報を記憶可能な記憶手段（１７）と、
上記Ａ／Ｄ変換回路の出力信号と、上記記憶手段から出
力されたオフセット補正情報との論理演算により上記Ａ
／Ｄ変換回路のオフセットを補正するための論理回路
（４６，４７）とを含んで成るＡ／Ｄ変換オフセット補
正回路を設ける。

【００１７】上記した第１手段によれば、論理回路はＡ
／Ｄ変換回路の出力信号と、記憶手段から出力されたオ
フセット補正情報との論理演算によりＡ／Ｄ変換回路の
オフセットを補正する。このことが、ＬＳＩ内部のディ
ジタル処理によるオフセット補正を達成する。

【００１８】また、第２手段として、アナログ信号をデ
ィジタル信号に変換するＡ／Ｄ変換回路（１４）を含む
半導体集積回路（１）内に、上記Ａ／Ｄ変換回路の前段
に配置され、Ａ／Ｄ変換の対象とされるアナログ信号と
オフセット補正用の基準電圧とを選択的に上記Ａ／Ｄ変
換回路に入力可能なスイッチ回路（ＳＷ１）と、オフセ
ット補正用の基準電圧が上記スイッチ回路によって選択
的に上記Ａ／Ｄ変換回路に入力されたときの上記Ａ／Ｄ
変換回路の出力信号をオフセット補正情報として記憶可
能な記憶手段（１７）と、Ａ／Ｄ変換の対象とされるア
ナログ信号が上記スイッチ回路によって選択的に上記Ａ
／Ｄ変換に入力されたときの上記Ａ／Ｄ変換回路の出力
信号と、上記記憶手段から出力されたオフセット補正情
報との論理演算により上記Ａ／Ｄ変換回路のオフセット
を補正するための論理回路（４６，４７）とを含んで成
るＡ／Ｄ変換オフセット補正回路を設ける。

【００１９】上記した第２手段によれば、論理回路は、
Ａ／Ｄ変換の対象とされるアナログ信号が上記スイッチ
回路によって選択的に上記Ａ／Ｄ変換に入力されたとき
の上記Ａ／Ｄ変換回路の出力信号と、上記記憶手段から
出力されたオフセット補正情報との論理演算により上記
Ａ／Ｄ変換回路のオフセットを補正する。このことが、
ＬＳＩ内部のディジタル処理によるオフセット補正を達
成する。

【００２０】このとき、オフセット補正情報収集指示に
従って、上記スイッチ回路や記憶手段の適切な動作制御
を行うため、オフセット補正情報収集指示により、上記
スイッチ回路及び上記記憶手段の動作を制御して上記オ
フセット補正情報収集動作を制御するための制御回路
（４４）を設けることができる。

【００２１】さらに、第３手段として、ディジタル信号
をアナログ信号に変換するＤ／Ａ変換回路（１５）を含
む半導体集積回路（１）内に、上記Ｄ／Ａ変換回路のオ
フセット補正情報を記憶可能な記憶手段（１８）と、上
記Ｄ／Ａ変換回路によるＤ／Ａ変換の対象とされるディ
ジタル信号と上記記憶手段から出力されたオフセット補
正情報との論理演算により上記Ｄ／Ａ変換回路のオフセ
ットを補正するための論理回路（５０，５３）とを含ん
で成るＤ／Ａ変換オフセット補正回路を設ける。

【００２２】上記した第３手段によれば、論理回路は、
Ｄ／Ａ変換回路によるＤ／Ａ変換の対象とされるディジ
タル信号と、上記記憶手段から出力されたオフセット補
正情報との論理演算により上記Ｄ／Ａ変換回路のオフセ
ットを補正する。このことが、ＬＳＩ内部のディジタル
処理によるオフセット補正を達成する。

【００２３】そして、第４手段として、ディジタル信号
をアナログ信号に変換するＤ／Ａ変換回路（１５）を含
む半導体集積回路（１）内に、オフセット補正情報を取
得するためのディジタル信号をインクリメント動作によ
り順次生成するインクリメンタ（４８）と、上記インク
リメンタにより生成されたディジタル信号が上記Ｄ／Ａ
変換回路に入力されたときの上記Ｄ／Ａ変換回路の出力
信号と、オフセット補正用の基準電圧とが一致するとき
の上記インクリメンタの出力信号をオフセット補正情報
として記憶可能な記憶手段（１８）と、上記Ｄ／Ａ変換
回路によるＤ／Ａ変換の対象とされるディジタル信号
と、上記記憶手段から出力されたオフセット補正情報と
の論理演算により上記Ｄ／Ａ変換回路のオフセットを補
正するための論理回路（５０，５３）とを含んで成るＤ
／Ａ変換オフセット補正回路を設ける。

【００２４】上記した第４手段によれば、論理回路は、
上記インクリメンタにより生成されたディジタル信号が
上記Ｄ／Ａ変換回路に入力されたときの上記Ｄ／Ａ変換
回路の出力信号と、オフセット補正用の基準電圧とが一
致するときの上記インクリメンタの出力信号をオフセッ
ト補正情報として記憶可能な記憶手段（１８）と、上記
Ｄ／Ａ変換回路によるＤ／Ａ変換の対象とされるディジ
タル信号と、上記記憶手段から出力されたオフセット補
正情報との論理演算により上記Ｄ／Ａ変換回路のオフセ
ットを補正する。このことが、ＬＳＩ内部のディジタル
処理によるオフセット補正を達成する。

【００２５】このとき、オフセット補正情報収集指示に
従って、上記インクリメンタや記憶手段の適切な動作制
御を行うため、オフセット補正情報収集指示により、上
記インクリメンタ及び上記記憶手段の動作を制御して上
記オフセット補正情報収集動作を制御するための制御回
路（５１）を設けることができる。

【００２６】また、上記Ａ／Ｄ変換オフセット補正回路
と、上記Ｄ／Ａ変換オフセット補正回路とを含んでコー
デック（１）を構成することができる。

【００２７】

【発明の実施の形態】図５には、本発明の一例であるコ
ーデックを含む通信システムが示される。

【００２８】図５に示される通信システムは、特に制限
されないが、交換機２８を介して多数の端末器が互いに
信号のやり取り可能に結合されて成る。図５では、上記
端末器の一例としてアナログ電話器ＴＥＬ１、アナログ
電話器ＴＥＬ２、及びディジタル電話器ＴＥＬ３が示さ
れる。

【００２９】交換機２８は、多数の端末器が接続される
通信網において、任意の端末間に通信のための経路の接
続を行なうもので、端末器と端末器との間に設けられ、
特に制限されないが、図５に示されるように、アナログ
加入者回路ＡＣや、交換スイッチＳＷ、アナログ転送ト
ランクＡＴＴ、デジタル転送トランクＤＴＴなどを含ん
で構成される。アナログ電話器ＴＥＬ１は、アナログ回
線を介してアナログ加入者回路ＡＣに結合される。アナ
ログ電話器ＴＥＬ２は、アナログ信号専用回線を介して
アナログ転送トランクＡＴＴに結合される。また、ディ
ジタル電話器ＴＥＬ３は、ディジタル専用回線を介して
デジタル転送トランクＤＴＴに結合される。

【００３０】上記構成の通信システムにおいて、アナロ
グ信号をディジタル信号に変換するＡ／Ｄ変換回路や、
それとは逆にディジタル信号をアナログ信号に変換する
Ｄ／Ａ変換回路を含んで成るコーデック１は、アナログ
加入者回路ＡＣや、アナログ転送トランクＡＴＴ、及び
ディジタル電話器ＴＥＬ３に内蔵される。

【００３１】アナログ加入者回路ＡＣは、加入者の端末
器につながる加入者線の個々に対応して置かれる。加入
者の端末器は、例えばアナログ電話器ＴＥＬ１であり、
このアナログ電話器ＴＥＬ１は、加入者の音声信号（ア
ナログ信号）を加入者線（アナログ回線）を介してアナ
ログ加入者回路ＡＣに出力する。アナログ加入者回路Ａ
Ｃは、入力するアナログ信号をそれに内蔵されたコーデ
ック１によりディジタル信号に変換して交換スイッチＳ
Ｗに出力する。交換スイッチＳＷは、アナログ加入者回
路ＡＣから供給されたディジタル信号をアナログ伝送ト
ランクＡＴＴあるいはデジタル伝送トランクＤＴＴに出
力する。特に制限されないが、交換スイッチＳＷは、ア
ナログ加入者回路ＡＣから供給された制御信号に従って
アナログ加入者回路ＡＣとアナログ伝送トランクＡＴＴ
あるいはデジタル伝送トランクＤＴＴの一方と接続す
る。アナログ伝送トランクＡＴＴでは、交換スイッチＳ
Ｗから供給されたディジタル信号がコーデック１により
音声信号（アナログ信号）に変換され、それが、アナロ
グ信号専用回線を介してアナログ電話器ＴＥＬ２へ出力
される。デジタル伝送トランクＤＴＴは、交換スイッチ
ＳＷから供給されたディジタル信号をディジタル信号専
用回線を介してデジタル電話器ＴＥＬ３へ出力する。そ
の場合、デジタル電話器ＴＥＬ３内のコーデック１で
は、ディジタル信号専用回線を介して供給されたディジ
タル信号が音声信号に変換される。

【００３２】図６には、上記アナログ加入者回路ＡＴＴ
の構成例が示される。

【００３３】図６に示されるように、アナログ加入者回
路ＡＴＴは、リンギング・テスティング回路ＲＴＩＣ、
監視回路ＢＳＨＩＣ、コーデック（ＣＯＤＥＣ）１、コ
ントロール回路ＣＯＮＴが、バスＢＵＳ１によって互い
に信号のやり取り可能に結合されて成る。

【００３４】リンギング・テスティング回路ＲＴＩＣ
は、加入者を呼び出すためアナログ電話器ＴＥＬ１に呼
出し信号（パルス信号）を送出する回路と、アナログ電
話器ＴＥＬ１とアナログ加入者回路ＡＴＴの接続テスト
を行うためのテスト回路とを含む。監視回路ＢＳＨＩＣ
は、通話電流を供給する回路や、発呼を検出する回路、
ダイアルパルスを受信する回路、終話を監視する回路、
及び２線からなるアナログ回線を４線の変換するハイブ
リッド回路などを含んで成る。コントロール回路ＣＯＮ
Ｔは、リンギング・テスティング回路ＲＴＩＣ、監視回
路ＢＳＨＩＣとコーデック１にバスＢＵＳ１を介して各
種制御信号を供給するととともに、交換スイッチＳＷに
もＢＵＳ２を介して制御信号を供給する。コーデック１
は、アナログ電話器ＴＥＬ１から供給されたアナログ信
号をディジタル信号に変換しＢＵＳ３を介して変換スイ
ッチＳＷに出力する。また、コーデック１は、交換スイ
ッチＳＷから出力されたディジタル信号をＢＵＳ３を介
して入力する。特に制限されないが、リンギング・テス
ティング回路ＲＴＩＣ、監視回路ＢＳＨＩＣ、コーデッ
ク１、及びコントロール回路ＣＯＮＴは、１回線当りに
それぞれ１つずつ設けられる。

【００３５】図１には、上記コーデック１の構成例が示
される。

【００３６】図１に示されるコーデック１は、特に制限
されないが、公知の半導体集積回路製造技術により、例
えば単結晶シリコン基板のような１個の半導体基板に形
成される。

【００３７】フィルタ回路１０が設けられ、このフィル
タ回路１０には、アナログ信号入力端子２からアナログ
信号が供給される。フィルタ回路１０は、例えばスイッ
チトキャパシタフィルタあるいはＣＭＯＳフィルタから
成り、入力されたアナログ信号に含まれるノイズを除去
する。そのようなフィルタ回路１０の出力信号は、スイ
ッチ回路ＳＷ１を介して後段のＡ／Ｄ変換回路１４の入
力端子Ｔ５に伝達される。

【００３８】所定の基準電圧を生成するための基準電圧
発生回路９が設けられ、この基準電圧発生回路９によっ
て生成された基準電圧Ｖｒｅｆは、出力端子Ｔ１から後
段のトリミング回路１２，１３の入力端子Ｔ２に伝達さ
れる。トリミング回路１２，１３では、上記基準電圧Ｖ
ｒｅｆのプロセスばらつきが修正される。トリミング回
路１２，１３で修正された基準電圧Ｖｒｅｆは、Ａ／Ｄ
変換回路１４、及びＤ／Ａ変換回路１５に供給される。

【００３９】クロック出力回路１６が設けられ、このク
ロック出力回路１６は、クロック入力端子７から供給さ
れたクロック信号を基にクロック信号を形成し、このク
ロック信号をフィルタ回路１０及び１１、Ａ／Ｄ変換回
路１４及びＤ／Ａ変換回路１５のそれぞれに出力する。

【００４０】Ａ／Ｄ変換回路１４が設けられ、このＡ／
Ｄ変換回路１４は、クロック出力回路１６からクロック
入力端子Ｔ９を介して供給されるクロック信号に同期し
て、入力されたアナログ信号をディジタル信号に変換
（ＰＣＭ符号化）する。変換されたディジタル信号は、
後段のスイッチ回路ＳＷ２、オアゲート４７、及びディ
ジタル信号出力端子６を介して外部出力される。

【００４１】Ｄ／Ａ変換回路１５が設けられ、このＤ／
Ａ変換回路１５は、アナログ信号入力端子８から供給さ
れたディジタル信号をクロック出力回路１６から供給さ
れるクロック信号に従ってアナログ信号に変換（ＰＣＭ
複合化）し、この変換により得られたアナログ信号をフ
ィルタ回路１１に出力する。フィルタ回路１１は、例え
ばスイッチドキャパシタフィルタから成り、Ｄ／Ａ変換
回路１５から供給されたアナログ信号に含まれる高周波
ノイズを除去し、アナログ信号出力端子３にその高周波
ノイズを除去したアナログ信号を出力する。端子４，
５，１９は、コーデック１の動作用電圧が供給される電
源電圧端子である。

【００４２】端子４には、端子１９よりも高い電圧（高
電位側電源Ｖｄｄ）が供給され、端子５には端子１９よ
りも低い電圧（低電位側電源Ｖｓｓ）が供給される。例
えば、端子４に供給される高電位側電源Ｖｄｄは５Ｖ、
端子５に供給される低電位側電源Ｖｓｓは−５Ｖ、端子
１９に供給される電圧ＶＧＮＤは回路の接地電位（０
Ｖ）である。

【００４３】基準電圧発生回路９により発生された基準
電圧Ｖｒｅｆが端子Ｔ１から出力されてトリミング回路
１２、１３の端子Ｔ２に入力され、電圧調整されてから
端子Ｔ３より出力される。端子Ｔ３から出力された基準
電圧Ｖｒｅｆは、Ａ／Ｄ変換回路１４、及びＤ／Ａ変換
回路１５における端子Ｔ８及び端子Ｔ１２に入力され
る。

【００４４】ここで、Ａ／Ｄ変換回路１４のオフセット
補正について説明する。

【００４５】Ａ／Ｄ変換回路１４のオフセット補正を行
うため、スイッチ回路ＳＷ１、スイッチ回路ＳＷ２、パ
ワーオン検出回路４１、オアゲート４３、第１オフセッ
ト補正制御回路４４、第１オフセット補正用メモリ１
７、インバータ４６、及びオアゲート４７が設けられ
る。特に制限されないが、第１オフセット補正用メモリ
１７には揮発性メモリであるＲＡＭ（ランダム・アクセ
ス・メモリ）を適用することができる。

【００４６】スイッチ回路ＳＷ１は、フィルタ回路１０
の出力信号と、オフセット補正用の基準電圧Ｖｓｔｄと
を選択的にＡ／Ｄ変換回路１４に取込むために設けら
れ、スイッチ回路ＳＷ２は、Ａ／Ｄ変換回路１４の出力
信号を第１オフセット補正用メモリ１７とオアゲート４
７とに振分けるために設けられる。スイッチ回路ＳＷ
１、及びスイッチ回路ＳＷ２は、第１オフセット補正制
御回路４４によって互いに連動するように制御される。

【００４７】端子４２からオフセット補正情報収集指示
のための外部信号が入力される。コーデック１への通電
が開始されたことを検出するパワーオン検出回路４１が
設けられ、このパワーオン検出回路４１の検出信号と上
記端子４２を介して入力される外部信号との論理和がオ
アゲート４３で求められ、その論理和出力信号（オフセ
ット補正情報収集指示信号φＳＴ）が第１オフセット補
正制御回路４４や、後述する第２オフセット補正制御回
路５１に入力されるようになっている。オフセット補正
情報収集指示信号φＳＴがハイレベルにアサートされる
と、第１オフセット補正制御回路４４によりオフセット
補正情報の収集が制御される。

【００４８】すなわち、端子４２がハイレベルにアサー
トされることにより、又はパワーオン検出回路４１によ
り通電開始が検出されることにより、オフセット補正情
報収集指示信号φＳＴがハイレベルにアサートされる
と、このコーデック１内の基準クロックであるシンク
（ＳＹＮＣ）信号の波形立上がりエッジに同期して、ス
イッチ回路ＳＷ１の端子Ｔ６が選択され、スイッチ回路
ＳＷ２の端子Ｔ１６が選択され、さらに第１オフセット
補正用メモリ１７の書込み指示のためのライトイネーブ
ル信号ＷＥ＊がローレベルにアサートされる。

【００４９】スイッチ回路ＳＷ１の端子Ｔ６が選択され
ることにより、オフセット補正用の基準電圧Ｖｓｔｄが
Ａ／Ｄ変換回路１４に入力され、スイッチ回路ＳＷ２の
端子Ｔ１６が選択されることにより、Ａ／Ｄ変換回路１
４の出力信号が第１オフセット補正用メモリ１７に入力
され、オフセット補正用情報として書込まれる。上記オ
フセット補正用の基準電圧Ｖｓｔｄは、特に制限されな
いが、回路の接地電位ＶＧＮＤ（＝０Ｖ）とされる。そ
のような基準電圧ＶｓｔｄがＡ／Ｄ変換回路１４に入力
された場合のＡ／Ｄ変換出力（ＰＣＭ復号化信号）が第
１オフセット補正用メモリ１７に記憶されることによ
り、以降の通常動作においては、次のようにＡ／Ｄ変換
回路１４のオフセット補正が行われる。

【００５０】すなわち、第１オフセット補正制御回路４
４により、シンク（ＳＹＮＣ）信号の波形立下がりエッ
ジに同期してスイッチ回路ＳＷ１の端子Ｔ４が選択さ
れ、スイッチ回路ＳＷ２の端子Ｔ１５が選択され、さら
に第１オフセット補正用メモリ１７のアウトプットイネ
ーブル信号ＯＥ＊がローレベルにアサートされる。この
とき、ライトイネーブル信号ＷＥ＊はハイレベルにネゲ
ートされる。そのような状態で、フィルタ回路１０から
スイッチ回路ＳＷ１を介してアナログ信号がＡ／Ｄ変換
回路１４に入力されると、そのＡ／Ｄ変換出力がスイッ
チ回路ＳＷ２を介してオアゲート４７の一方の入力端子
に伝達される。このとき、上記第１オフセットメモリ１
７内のオフセット補正用情報が読出され、後段のインバ
ータ４６で反転されてからオアゲート４７の他方の入力
端子に伝達されることにより、このオアゲート４７にお
いて、上記オフセット補正用情報に基づくオフセット補
正が行われる。つまり、上記アナログ信号のＡ／Ｄ変換
結果に不所望なオフセット電圧成分が含まれていても、
オアゲート４７において、上記第１オフセット補正用メ
モリ１７内のオフセット補正用情報との差が求められる
ことで、Ａ／Ｄ変換回路１４のオフセット電圧がキャン
セルされる。このため、オアゲート４７から端子６を介
して外部出力されるディジタル信号には、Ａ／Ｄ変換回
路１４のオフセット電圧成分が含まれない。

【００５１】第１オフセット補正用メモリ１７の記憶内
容が更新されない限り、第１オフセット補正用メモリ１
７に現在記憶されているオフセット補正用情報に基づい
てＡ／Ｄ変換回路１４のオフセットが補正される。しか
し、外部から端子４２が再度ハイレベルにされるか、あ
るいはコーデック１の電源が切断された後に再び投入さ
れてそれがパワーオン検出回路４１で検出された場合に
は、オフセット補正情報収集指示信号φＳＴがハイレベ
ルにアサートされるから、上記したように第１オフセッ
ト補正制御回路４４の制御により、基準電圧Ｖｓｔｄが
Ａ／Ｄ変換回路１４に入力されることで、新たなオフセ
ット補正用情報の取得が行われて第１オフセット補正用
メモリ１７の記憶内容が更新される。そして、新たなオ
フセット補正用情報に基づいてＡ／Ｄ変換回路１４のオ
フセット補正が行われる。従って、コーデック１のよう
に一度電源が投入されたら長期間連続運転される場合に
は、外部から端子４２を定期的にハイレベルにすること
で、第１オフセット補正用メモリ１７の記憶内容の更新
を行うようにすれば、Ａ／Ｄ変換回路１４のオフセット
が経時的に変化した場合でも、それに応じたオフセット
補正用情報を取得することにより、適切なオフセット補
正を行うことができる。

【００５２】次に、Ｄ／Ａ変換回路１５のオフセット補
正について説明する。

【００５３】Ｄ／Ａ変換回路１５のオフセット補正を行
うため、スイッチ回路ＳＷ３，ＳＷ４、第２オフセット
補正制御回路５１、インクリメンタ４８、第２オフセッ
ト補正用メモリ１８、オアゲート５０、及びインバータ
５３が設けられる。特に制限されないが、第２オフセッ
ト補正用メモリ１８には揮発性メモリであるＲＡＭ（ラ
ンダム・アクセス・メモリ）を適用することができる。

【００５４】スイッチ回路ＳＷ３はＤ／Ａ変換回路１５
の出力信号を後段のフィルタ回路１１と第２オフセット
補正制御回路５１とに振分けるために設けられ、スイッ
チ回路ＳＷ４は、端子８からの入力信号（ディジタル信
号）とインクリメンタ４８の出力信号とを選択的にオア
ゲート５０若しくは第２オフセット補正用メモリ１８に
取込むために設けられる。スイッチ回路ＳＷ３とスイッ
チ回路ＳＷ４とは第２オフセット制御回路５１により互
いに連動するように制御される。また、上記オアゲート
４３の出力信号であるオフセット補正情報収集指示信号
φＳＴが第２オフセット補正制御回路５１に入力される
ようになっている。第２オフセット補正制御回路５１
は、オフセット補正情報収集指示信号φＳＴがハイレベ
ルにアサートされると、オフセット補正情報の収集のた
めに、スイッチ回路ＳＷ３，ＳＷ４、第２オフセット補
正用メモリ１８、及びインクリメンタ４８の動作を制御
する。

【００５５】すなわち、端子４２がハイレベルにアサー
トされるか、若しくはパワーオン検出回路４１により通
電開始が検出されることにより、オフセット補正情報収
集指示信号φＳＴがハイレベルにアサートされると、こ
のコーデック１内の基準クロックであるシンク（ＳＹＮ
Ｃ）信号の波形立上がりエッジに同期して、スイッチ回
路ＳＷ３の端子Ｔ２０が選択され、スイッチ回路ＳＷ４
の端子Ｔ２３が選択され、さらに第２オフセット補正用
メモリ１８の書込み指示のためのライトイネーブル信号
ＷＥ＊がローレベルにアサートされる。

【００５６】スイッチ回路ＳＷ３の端子Ｔ２０が選択さ
れることで、Ｄ／Ａ変換回路１５の出力信号が第２オフ
セット補正制御回路５１に伝達され、スイッチ回路ＳＷ
４の端子Ｔ２３が選択されることにより、インクリメン
タ４８の出力信号が第２オフセット補正用メモリ１８に
伝達されるようになる。上記インクリメンタ４８では、
特に制限されないが、第２オフセット補正制御回路５１
の制御により、３ビット構成のディジタル信号をインク
リメントにより順次生成する。例えば、初期値は、「０
００」であり、これを基準に「００１」，「０１０」，
「１００」…，「１１１」のようにインクリメントす
る。ライトイネーブル信号ＷＥ＊がローレベルにアサー
トされている期間において、上記インクリメンタ４８か
らのディジタル信号が第２オフセット補正用メモリ１８
に入力される。第２オフセット補正用メモリ１８の記憶
容量は特に制限されないが、３ビットであり、上記イン
クリメンタ４８からのディジタル信号が第２オフセット
補正用メモリ１８に入力される毎に、第２オフセット補
正用メモリ１８の記憶内容が更新される。

【００５７】上記インクリメンタ４８からのディジタル
信号はオアゲート５０を介してＤ／Ａ変換回路１５に入
力され、そのＤ／Ａ変換出力が、スイッチ回路ＳＷ３を
介して第２オフセット補正制御回路５１に伝達される。
このとき、第２オフセット補正制御回路５１では、Ｄ／
Ａ変換回路１５からの出力信号と、オフセット補正用の
基準電Ｖｓｔｄとの比較を行う。オフセット補正用の基
準電圧Ｖｓｔｄは、特に制限されないが、回路の接地電
位ＶＧＮＤ（＝０Ｖ）とされる。上記の比較において、
Ｄ／Ａ変換回路１５からの出力信号とオフセット補正用
の基準電Ｖｓｔｄとが異なる場合には、インクリメンタ
４８に対してインクリメント動作が指示されて、インク
リメンタ４８の出力値が更新される。しかし、Ｄ／Ａ変
換回路１５からの出力信号とオフセット補正用の基準電
Ｖｓｔｄとが一致する場合には、インクリメンタ４８に
対してインクリメント動作を指示すること無く、第２オ
フセット補正用メモリ１８に対してライトイネーブル信
号ＷＥ＊をハイレベルにネゲートするとともに、アウト
プットイネーブル信号ＯＥ＊をローレベルにアサートす
る。この状態で、第２オフセット補正用メモリ１８に
は、Ｄ／Ａ変換回路１５のオフセットを補正するための
オフセット補正用情報が格納される。また、Ｄ／Ａ変換
回路１５からの出力信号とオフセット補正用の基準電圧
Ｖｓｔｄとが一致する場合には、第２オフセット補正制
御回路５１の制御により、スイッチ回路ＳＷ３の端子Ｔ
１９が選択され、スイッチ回路ＳＷ４の端子Ｔ２２が選
択される。それ以降の通常動作において、Ｄ／Ａ変換回
路１５のオフセットは次のように補正される。

【００５８】第２オフセット補正制御回路５１の制御に
より、スイッチ回路ＳＷ３の端子Ｔ１９が選択され、ス
イッチ回路ＳＷ４の端子Ｔ２２が選択されることによ
り、端子８から入力されたディジタル信号がスイッチ回
路ＳＷ４を介してオアゲート５０の一方の入力端子に伝
達される。このとき、第２オフセットメモリ１８からオ
フセット補正用情報が出力され、後段のインバータ５３
で反転された後に、オアゲート５０の他方の入力端子に
伝達されることで、上記端子８から入力されたディジタ
ル信号と加算される。それにより、Ｄ／Ａ変換回路１５
のオフセットが補正され、フィルタ回路１１及びアナロ
グ信号出力端子３を介してＤ／Ａ変換出力信号が外部出
力される。

【００５９】図２には、トリミング回路１２及び１３の
構成例が示される。

【００６０】尚、トリミング回路１２及び１３は互いに
同一構成とされる。

【００６１】図２に示されるように、トリミング回路１
２，１３は、演算増幅器２９５と、それのゲイン調整の
ための抵抗ラダー２９０、複数のｐチャンネル型ＭＯＳ
トランジスタが結合されて成るスイッチ回路２９１、こ
のスイッチ回路２９１の状態を決定するためのヒューズ
２０〜２３及びインバータ群２９２などを含み、上記ヒ
ューズ２０〜２３の状態（熔断されているか否か）によ
って、上記演算増幅器２９５のゲインが設定されるよう
になっている。上記演算増幅器２９５のゲインを変更す
ることにより、端子Ｔ２からの入力電圧に対する端子Ｔ
３からの出力電圧を調整することができるので、製造プ
ロセスに起因するところの基準電圧Ｖｒｅｆのばらつき
を、このトリミング回路１２，１３で補正することがで
きる。

【００６２】ヒューズ２０〜２３の一端は端子２８に結
合されるとともにプルダウン用抵抗２９４を介して低電
位側電源Ｖｓｓに結合される。また、ヒューズ２０〜２
３の他端はそれぞれ端子Ｔ２４〜２７に結合されるとと
もに、プルアップ用ｐチャンネル型ＭＯＳトランジスタ
群２９３を介して高電位側電源Ｖｄｄに結合されてい
る。ヒューズ熔断は、端子２４〜２７と端子２８の間に
所定電圧を印加することによって可能とされる。４つの
ヒューズ２０〜２３が選択的に熔断されることにより、
比較回路ＣＭＰ２のゲイン設定に関与される抵抗値が決
定される。つまり、ヒューズ熔断箇所によってスイッチ
回路２９１のオン状態の組合わせが決定され、それによ
って抵抗ラダー２９０の端子選択が行われることによ
り、比較回路ＣＭＰ２の反転入力端子と低電位側電源Ｖ
ｓｓとの間の抵抗値、及び比較回路ＣＭＰ２の反転入力
端子とその出力端子との間の抵抗値が決定されて、比較
回路ＣＭＰ２のゲインが設定される。

【００６３】図３には、Ａ／Ｄ変換回路１４の構成例が
示される。

【００６４】同図に示されるＡ／Ｄ変換回路１４は、特
に制限されないが、並列比較型と称されるもので、端子
Ｔ５を介して入力されたアナログ信号を４ビットのディ
ジタル信号に変換することができる。

【００６５】端子Ｔ５にはフィルタ回路１０からアナロ
グ信号が供給され、端子Ｔ８には基準電圧Ｖｒｅｆが供
給される。コンパレータＣＯＭ１〜ＣＯＭ４の一方の入
力端子には、上記基準電圧Ｖｒｅｆを抵抗ラダー｛全抵
抗値Ｒ０＝（Ｒ／２）＋Ｒ＋Ｒ＋Ｒ＋（Ｒ／２）＝４
Ｒ｝で分圧した電圧が入力される。

【００６６】コンパレータＣＯＭ１〜ＣＯＭ４の他方の
入力端子には、端子Ｔ５を介してアナログ信号が入力さ
れる。コンパレータＣＯＭ１〜ＣＯＭ４では、クロック
出力回路１６からクロック入力端子Ｔ９を介して供給さ
れたクロック信号ＣＬＫに従って、反転入力端子に入力
された分圧電圧を基準にして、非反転入力端子に入力さ
れたアナログ信号との比較が行われる。

【００６７】コンパレータＣＯＭ１の反転入力端子に
は、 （Ｒ／２）・Ｖｒｅｆ／４Ｒ＝Ｖｒｅｆ／８、 コンパレータＣＯＭ２の反転入力端子には、 （３Ｒ／２）・Ｖｒｅｆ／４Ｒ＝３Ｖｒｅｆ／８、 コンパレータＣＯＭ３の反転入力端子には、 （５Ｒ／２）・Ｖｒｅｆ／４Ｒ＝５Ｖｒｅｆ／８、 コンパレータＣＯＭ４の反転入力端子には、 （７Ｒ／２）・Ｖｒｅｆ／４Ｒ＝７Ｖｒｅｆ／８ が、それぞれ供給される。特に制限されないが、上記コ
ンパレータＣＯＭ１〜ＣＯＭ４は、反転入力端子におけ
る電圧が非反転入力端子における電圧よりも高い場合に
はローレベルの信号を、非反転入力端子における電圧が
反転入力端子における電圧よりも高い場合にはハイレベ
ルの信号を、それぞれ出力端子から後段のバイナリ変換
回路ＥＮＣへ出力する。このバイナリ変換回路ＥＮＣ
は、コンパレータＣＯＭ１〜ＣＯＭ４の出力信号を受け
て４ビットのディジタル信号を端子Ｔ７を介して出力す
る。

【００６８】図４には、Ｄ／Ａ変換回路１５の構成例が
示される。

【００６９】このＤ／Ａ変換回路１５は、４ビットのデ
ィジタル信号をアナログ信号に変換するものとして構成
され、Ｒ，２Ｒで示される抵抗ラダー回路が設けられ
る。端子ｔ１Ｌ，ｔ２Ｌ，ｔ３Ｌとｔ４Ｌは、接地電位
に接続されていて、端子ｔ１Ｒ，ｔ２Ｒ，ｔ３Ｒとｔ４
Ｒに、基準電圧Ｖｒｅｆが供給される。コーデック１に
入力されたディジタル信号は、クロック出力回路１６か
らクロック入力端子Ｔ１３を介して供給されるクロック
信号ＣＬＫに従って、端子Ｔ１１からＤ／Ａ変換回路１
５内に入力される。

【００７０】端子Ｔ１１から入力された４ビットのディ
ジタル信号が例えば「００００」ならば、４個のトラン
スファ接点Ｓ１，Ｓ２，Ｓ４，Ｓ８が、それぞれ端子ｔ
１Ｌ，ｔ２Ｌ，ｔ３Ｌ，ｔ４Ｌ（接地電位側）に接続さ
れ、比較回路ＣＯＭ５の非反転入力端子には接地電位が
供給される。このため、比較回路ＣＯＭ５の出力電圧は
接地電位である。ここで、例えばデジタル入力信号が
「０００１」に変化すると、トランスファ接点Ｓ１は、
端子ｔ１Ｒ（基準電圧Ｖｒｅｆ側）に接続されて、比較
回路ＣＯＭ５の出力電圧は接地電位でなくなる。

【００７１】ここで、比較回路ＣＯＭ５の出力電圧につ
いて考えてみる。まず、図４中のトランスファ接点Ｓ１
が端子ｔ１Ｒ（基準電圧Ｖｒｅｆ側）に接続されてい
て、回路を１−１のラインで切り、１−１から左を見た
部分について考える。出力電圧としてＶｒｅｆ・２Ｒ／
（２Ｒ＋２Ｒ）＝Ｖｒｅｆ／２が出ていることがわか
る。また、１−１から左を見た出力インピ−ダンスはＲ
＋（２Ｒ／／２Ｒ）＝Ｒ＋Ｒ＝２Ｒである（２Ｒ／／２
Ｒは２Ｒと２Ｒの抵抗が並列接続になっていることを意
味する）。次に、１−１で切った点にＡ−Ｓ２間を接続
すると、Ａ点の出力電圧はテブナンの定理により、 ２Ｒ（Ｖｒｅｆ／２）／２Ｒ＋２Ｒ＝Ｖｒｅｆ／４ となる。

【００７２】ここで、１−１間の切断を元に戻し、あら
ためて２−２間で回路を切り、前と同じように考える
と、出力電圧は今求めたＶｒｅｆ／２、出力インピ−ダ
ンスはやはり２Ｒとなっている。以下同ように話を進め
ると、最終的に比較回路ＣＯＭ５の非反転入力端子に
は、Ｖｒｅｆ／１６の電圧が供給される。また、３−３
で回路を切って左を見たインピ−ダンスも２Ｒである。
もしも、トランスファ接点Ｓ１を元に戻し（端子ｔ１Ｌ
に接続する）、トランスファ接点Ｓ８を基準電圧Ｖｒｅ
ｆ側（端子ｔ４Ｒ）に接続するとＣ点で基準電圧Ｖｒｅ
ｆは２Ｒと２Ｒにより分圧されてＶｒｅｆ／２となる。
従って、デジタル入力が「１０００」であれば、比較回
路ＣＯＭ５の非反転入力端子には、Ｖｒｅｆ／２であろ
ことがわかる。比較回路ＣＯＭ５（演算増幅器）は、入
力インピ−ダンスが極めて高いため入力電圧が減衰され
ることはない。入出力電圧の極性は同じで、ゲインは１
であるから、比較回路ＣＯＭ５の出力端子には非反転入
力端子に供給される電圧と同じ大きさの電圧が得られ
る。

【００７３】これまでの説明はトランスファ接点Ｓ１と
Ｓ８だけについてであったが、トランスファ接点Ｓ２と
Ｓ４についても同じ考え方が適用できるから、各トラン
スファ接点の状態（入力２進コード）と出力アナログ電
圧の関係は、図９に示されるようになる。

【００７４】上記の例によれば、以下の作用効果を得る
ことができる。

【００７５】（１）オアゲート４７によって、Ａ／Ｄ変
換回路１４の出力信号と、第１オフセット補正用メモリ
１７から出力されたオフセット補正情報との論理演算が
行われて、Ａ／Ｄ変換回路１４のオフセットが補正され
るため、ＬＳＩ内部のディジタル処理によるオフセット
補正を実現することができる。そのようにＬＳＩ内部で
オフセット補正が行われることから、Ａ／Ｄ変換回路１
４のオフセット補正のための周辺回路が不要とされるの
で、応用システムのコスト低減を図ることができる。

【００７６】（２）オアゲート５０によって、Ｄ／Ａ変
換回路１５によるＤ／Ａ変換の対象とされるディジタル
信号と、第２オフセット補正制御回路５１から出力され
たオフセット補正情報との論理演算によりＤ／Ａ変換回
路１５のオフセットが補正されるため、ＬＳＩ内部のデ
ィジタル処理によるオフセット補正が実現される。この
ように、ＬＳＩ内部のディジタル処理によりオフセット
補正が可能とされるので、Ｄ／Ａ変換回路１５のオフセ
ット補正のための周辺回路が不要とされるので、応用シ
ステムのコスト低減を図ることができる。

【００７７】（３）外部から端子４２が再度ハイレベル
にされるか、あるいはコーデック１の電源が切断された
後に再び投入されてそれがパワーオン検出回路４１で検
出された場合には、第１オフセット補正制御回路４４の
制御により、基準電圧ＶｓｔｄがＡ／Ｄ変換回路１４に
入力されることで、新たなオフセット補正用情報の取得
が行われ、第１オフセット補正用メモリ１７の記憶内容
が更新されるから、新たなオフセット補正用情報に基づ
いてＡ／Ｄ変換回路１４のオフセット補正が行われる。
また、外部から端子４２が再度ハイレベルにされるか、
あるいはコーデック１の電源が切断された後に再び投入
されてそれがパワーオン検出回路４１で検出された場合
には、第２オフセット補正制御回路５１の制御により、
新たなオフセット補正用情報の取得が行われ、第２オフ
セット補正用メモリ１８の記憶内容が更新されるから、
新たなオフセット補正用情報に基づいてＤ／Ａ変換回路
１５のオフセット補正が行われる。このため、通信シス
テムに適用されるコーデック１のように一度電源が投入
されたら長期間連続運転される場合には、外部から端子
４２を定期的にハイレベルにすることで、第１オフセッ
ト補正用メモリ１７の記憶内容の更新を行うようにすれ
ば、Ａ／Ｄ変換回路１４のオフセットが経時的に変化し
た場合でも、それに応じたオフセット補正用情報を取得
することにより、適切なオフセット補正を行うことがで
きる。

【００７８】尚、頻繁に電源がオン／オフされるような
システムに適用される場合には、パワーオン検出回路の
検出結果に基づいてオフセット補正情報収集指示信号φ
ＳＴがハイレベルにアサートされることで、自動的に行
われるオフセット補正情報の取得が効果的とされる。

【００７９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００８０】例えば、第１オフセット補正用メモリ１
７、第２オフセット補正用メモリ１８を不揮発性メモリ
によって形成することができる。

【００８１】図２のトリミング回路１２及び１３は、基
準電圧発生回路９に含まれるものであってもよい。Ａ／
Ｄ変換回路１４は並列比較型に限定されるものではな
く、例えば積分型や逐次比較型など、種々形式の回路を
適用することができる。また、Ｄ／Ａ変換回路１５にお
いても例えば重み回路方式など、種々形式の回路を適用
することができる。

【００８２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコーデ
ックに適用した場合について説明したが、本発明はそれ
に限定されるものではなく、シングルチップマイクロコ
ンピュータ、あるいはＡ／Ｄ変換専用ＬＳＩやＤ／Ａ変
換専用ＬＳＩなど各種半導体集積回路に広く適用するこ
とができる。

【００８３】本発明は、少なくともＡ／Ｄ変換回路若し
くはＤ／Ａ変換回路が存在することを条件に適用するこ
とができる。

【００８４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８５】すなわち、論理回路（４６，４７）によっ
て、Ａ／Ｄ変換回路の出力信号と、記憶手段から出力さ
れたオフセット補正情報との論理演算が行われて、Ａ／
Ｄ変換回路のオフセットが補正されるため、ＬＳＩ内部
のディジタル処理によるオフセット補正を実現すること
ができる。

【００８６】それにより、オフセット補正のための周辺
回路が不要とされるので、応用システムのコスト低減を
図ることができる。

【００８７】オフセット補正情報収集指示により、スイ
ッチ回路及び上記記憶手段の動作を制御してオフセット
補正情報収集動作が行われるので、外部からのオフセッ
ト補正情報収集指示に従って、上記スイッチ回路や記憶
手段の適切な動作制御を行うことができる。

【００８８】論理回路（５０，５３）によって、Ｄ／Ａ
変換回路によるＤ／Ａ変換の対象とされるディジタル信
号と、記憶手段から出力されたオフセット補正情報との
論理演算によりＤ／Ａ変換回路のオフセットが補正され
るため、ＬＳＩ内部のディジタル処理によるオフセット
補正が実現される。

【００８９】上記のようにＬＳＩ内部のディジタル処理
によりオフセット補正が可能とされるので、オフセット
補正のための周辺回路が不要とされ、応用システムのコ
スト低減を図ることができる。

【００９０】外部からのオフセット補正情報収集の指示
に従って、オフセット補正情報の取得が行われるので、
オフセット電圧が経時的に変化される場合においても、
上記オフセット補正情報の更新により、適切なオフセッ
ト補正を行うことができるので、応用システム全体のノ
イズ低減を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかるコーデックの一例ブロック図で
ある。

【図２】上記コーデックに含まれるトリミング回路の構
成例回路図である。

【図３】上記コーデックに含まれるＡ／Ｄ変換回路の構
成例回路図である。

【図４】上記コーデックに含まれるＤ／Ａ変換回路の構
成例回路図である。

【図５】上記コーデックを含む通信システムの構成例ブ
ロック図である。

【図６】上記通信システムに含まれるアナログ加入者回
路についての構成例ブロック図である。

【図７】オフセット電圧をもったときのアナログ信号を
ディジタル信号に変換するときの説明図である。

【図８】理想的なアナログ信号をディジタル信号に変換
するときの説明図である。

【図９】上記Ｄ／Ａ変換回路におけるトランスファ接点
の状態と出力アナログ電圧との関係説明図である。

【符号の説明】

１ コーデック ９ 基準電圧発生回路 １０，１１ フィルタ回路 １２，１３ トリミング回路 １４ Ａ／Ｄ変換回路 １５ Ｄ／Ａ変換回路 １６ クロック出力回路 １７ 第１オフセット補正用メモリ １８ 第２オフセット補正用メモリ ４４ 第１オフセット補正制御回路 ４６，５３ インバータ ４７，５０ オアゲート ４８ インクリメンタ ５１ 第２オフセット補正制御回路 ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４ スイッチ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 アナログ信号をディジタル信号に変換す
   るＡ／Ｄ変換回路を含む半導体集積回路に内蔵され、上
   記Ａ／Ｄ変換回路のオフセットを補正するためのＡ／Ｄ
   変換オフセット補正回路において、 上記Ａ／Ｄ変換回路のオフセット補正情報を記憶可能な
   記憶手段と、 上記Ａ／Ｄ変換回路の出力信号と、上記記憶手段から出
   力されたオフセット補正情報との論理演算により上記Ａ
   ／Ｄ変換回路のオフセットを補正するための論理回路
   と、 を含んで成ることを特徴とするＡ／Ｄ変換オフセット補
   正回路。
2. 【請求項２】 アナログ信号をディジタル信号に変換す
   るＡ／Ｄ変換回路を含む半導体集積回路に内蔵され、上
   記Ａ／Ｄ変換回路のオフセットを補正するためのＡ／Ｄ
   変換オフセット補正回路において、 上記Ａ／Ｄ変換回路の前段に配置され、Ａ／Ｄ変換の対
   象とされるアナログ信号とオフセット補正用の基準電圧
   とを選択的に上記Ａ／Ｄ変換回路に入力可能なスイッチ
   回路と、 オフセット補正用の基準電圧が上記スイッチ回路によっ
   て選択的に上記Ａ／Ｄ変換回路に入力されたときの上記
   Ａ／Ｄ変換回路の出力信号をオフセット補正情報として
   記憶可能な記憶手段と、 Ａ／Ｄ変換の対象とされるアナログ信号が上記スイッチ
   回路によって選択的に上記Ａ／Ｄ変換に入力されたとき
   の上記Ａ／Ｄ変換回路の出力信号と、上記記憶手段から
   出力されたオフセット補正情報との論理演算により上記
   Ａ／Ｄ変換回路のオフセットを補正するための論理回路
   と、 を含むことを特徴とするＡ／Ｄ変換オフセット補正回
   路。
3. 【請求項３】 オフセット補正情報収集指示により、上
   記スイッチ回路及び上記記憶手段の動作を制御して上記
   オフセット補正情報収集動作を制御するための制御回路
   を含む請求項２記載のＡ／Ｄ変換オフセット補正回路。
4. 【請求項４】 ディジタル信号をアナログ信号に変換す
   るＤ／Ａ変換回路を含む半導体集積回路に内蔵され、上
   記Ｄ／Ａ変換回路のオフセットを補正するためのＤ／Ａ
   変換オフセット補正回路において、 上記Ｄ／Ａ変換回路のオフセット補正情報を記憶可能な
   記憶手段と、 上記Ｄ／Ａ変換回路によるＤ／Ａ変換の対象とされるデ
   ィジタル信号と、上記記憶手段から出力されたオフセッ
   ト補正情報との論理演算により上記Ｄ／Ａ変換回路のオ
   フセットを補正するための論理回路と、 を含ことを特徴とするＤ／Ａ変換オフセット補正回路。
5. 【請求項５】 ディジタル信号をアナログ信号に変換す
   るＤ／Ａ変換回路を含む半導体集積回路に内蔵され、Ｄ
   ／Ａ変換回路のオフセットを補正するためのＤ／Ａ変換
   オフセット補正回路において、 オフセット補正情報を取得するためのディジタル信号を
   インクリメント動作により順次生成するインクリメンタ
   と、 上記インクリメンタにより生成されたディジタル信号が
   上記Ｄ／Ａ変換回路に入力されたときの上記Ｄ／Ａ変換
   回路の出力信号と、オフセット補正用の基準電圧とが一
   致するときの上記インクリメンタの出力信号をオフセッ
   ト補正情報として記憶可能な記憶手段と、 上記Ｄ／Ａ変換回路によるＤ／Ａ変換の対象とされるデ
   ィジタル信号と、上記記憶手段から出力されたオフセッ
   ト補正情報との論理演算により上記Ｄ／Ａ変換回路のオ
   フセットを補正するための論理回路と、 を含むことを特徴とするＤ／Ａ変換オフセット補正回
   路。
6. 【請求項６】 オフセット補正情報収集指示により、上
   記インクリメンタ及び上記記憶手段の動作を制御して上
   記オフセット補正情報収集動作を制御するための制御回
   路を含む請求項５記載のＤ／Ａ変換オフセット補正回
   路。
7. 【請求項７】 アナログ信号をディジタル信号に変換す
   るためのＡ／Ｄ変換回路と、ディジタル信号をアナログ
   信号に変換するＤ／Ａ変換回路とを含んで一つの半導体
   基板に形成されたコーデックにおいて、 請求項１乃至３のいずれか１項記載のＡ／Ｄ変換オフセ
   ット補正回路と、請求項４乃至６のいずれか１項記載の
   Ｄ／Ａ変換オフセット補正回路とを含むことを特徴とす
   るコーデック。