JP2000216679A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000216679A JP2000216679A JP11016864A JP1686499A JP2000216679A JP 2000216679 A JP2000216679 A JP 2000216679A JP 11016864 A JP11016864 A JP 11016864A JP 1686499 A JP1686499 A JP 1686499A JP 2000216679 A JP2000216679 A JP 2000216679A
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- semiconductor integrated
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】複数のアナログ処理回路にて扱うアナログ入力
信号のレベル誤差を低減することができる半導体集積回
路を提供すること。 【解決手段】半導体集積回路は、複数のアナログ処理回
路１，２、入力制御手段３，４を含む。各入力制御手段
３，４は、それぞれ独立したノード配線Ｎ１１，Ｎ１２
を介してアナログ処理回路１，２に接続される。入力制
御手段３，４には、アナログ入力信号Ｖinが共通のノー
ドＮ１３を介して供給される。従って、アナログ処理回
路１，２にて発生するノイズは、ノード配線Ｎ１１，Ｎ
１２が独立な為、互いの干渉が低減する。
信号のレベル誤差を低減することができる半導体集積回
路を提供すること。 【解決手段】半導体集積回路は、複数のアナログ処理回
路１，２、入力制御手段３，４を含む。各入力制御手段
３，４は、それぞれ独立したノード配線Ｎ１１，Ｎ１２
を介してアナログ処理回路１，２に接続される。入力制
御手段３，４には、アナログ入力信号Ｖinが共通のノー
ドＮ１３を介して供給される。従って、アナログ処理回
路１，２にて発生するノイズは、ノード配線Ｎ１１，Ｎ
１２が独立な為、互いの干渉が低減する。
Description
【０００１】
【発明の属する技術分野】本発明は直並列型Ａ／Ｄ変換
器等のようにアナログ入力信号を処理する回路を含む半
導体集積回路に関するものである。
器等のようにアナログ入力信号を処理する回路を含む半
導体集積回路に関するものである。
【０００２】近年、Ａ／Ｄ変換器は種々の電子機器に使
用され、そのＡ／Ｄ変換速度の高速化が益々要請されて
いる。直並列型Ａ／Ｄ変換器は、Ａ／Ｄ変換を上位側ビ
ットを上位比較回路、下位側ビットを下位比較回路にて
行う。そのため、上位比較回路と下位比較回路に同一レ
ベルのアナログ入力信号を供給する必要がある。そし
て、Ａ／Ｄ変換の精度を高めるために、上位比較回路と
下位比較回路に供給するアナログ入力信号のレベル誤差
とエラーレートを低減することが必要となっている。
用され、そのＡ／Ｄ変換速度の高速化が益々要請されて
いる。直並列型Ａ／Ｄ変換器は、Ａ／Ｄ変換を上位側ビ
ットを上位比較回路、下位側ビットを下位比較回路にて
行う。そのため、上位比較回路と下位比較回路に同一レ
ベルのアナログ入力信号を供給する必要がある。そし
て、Ａ／Ｄ変換の精度を高めるために、上位比較回路と
下位比較回路に供給するアナログ入力信号のレベル誤差
とエラーレートを低減することが必要となっている。
【０００３】従来、直並列型Ａ／Ｄ変換器は、Ａ／Ｄ変
換を上位ビット側を上位比較回路、下位ビット側を下位
比較回路にて行う。上位比較回路は、入力されるアナロ
グ入力信号をサンプリングし、そのサンプリングレベル
と上位基準電圧を比較した比較結果を出力する。下位比
較回路は、入力されるアナログ入力信号をサンプリング
し、そのサンプリングレベルと上位比較回路の比較結果
に基づく下位基準電圧を比較し、その比較結果を出力す
る。この様にして、Ａ／Ｄ変換器は、両比較回路の比較
結果を合成したデジタル信号を出力する。そのために、
上位比較回路のサンプリングレベルと下位比較回路のそ
れが同一値であることが重要である。
換を上位ビット側を上位比較回路、下位ビット側を下位
比較回路にて行う。上位比較回路は、入力されるアナロ
グ入力信号をサンプリングし、そのサンプリングレベル
と上位基準電圧を比較した比較結果を出力する。下位比
較回路は、入力されるアナログ入力信号をサンプリング
し、そのサンプリングレベルと上位比較回路の比較結果
に基づく下位基準電圧を比較し、その比較結果を出力す
る。この様にして、Ａ／Ｄ変換器は、両比較回路の比較
結果を合成したデジタル信号を出力する。そのために、
上位比較回路のサンプリングレベルと下位比較回路のそ
れが同一値であることが重要である。
【０００４】サンプリングレベルを同一値にするために
は、上位比較回路と下位比較回路を全く同一タイミング
にてサンプリング動作させることが必要となる。しか
し、実際には、各比較回路に対するサンプル・ホールド
（Ｓ／Ｈ）制御信号の負荷条件の相対的な違い，配線長
差などの要因によってサンプリング時に上位比較回路と
下位比較回路間にタイミング誤差が発生する。そのた
め、Ａ／Ｄ変換するべきアナログ入力信号が一定電圧状
態でない限り、上位比較回路と下位比較回路は異なるア
ナログ入力信号をサンプリングしてＡ／Ｄ変換を行うこ
とになり、上位比較回路と下位比較回路のつなぎ目付近
でリニアリティに影響を与える短所を持っている。
は、上位比較回路と下位比較回路を全く同一タイミング
にてサンプリング動作させることが必要となる。しか
し、実際には、各比較回路に対するサンプル・ホールド
（Ｓ／Ｈ）制御信号の負荷条件の相対的な違い，配線長
差などの要因によってサンプリング時に上位比較回路と
下位比較回路間にタイミング誤差が発生する。そのた
め、Ａ／Ｄ変換するべきアナログ入力信号が一定電圧状
態でない限り、上位比較回路と下位比較回路は異なるア
ナログ入力信号をサンプリングしてＡ／Ｄ変換を行うこ
とになり、上位比較回路と下位比較回路のつなぎ目付近
でリニアリティに影響を与える短所を持っている。
【０００５】
【従来の技術】図１０は、従来の直並列型Ａ／Ｄ変換器
１０の一部回路図を示す。Ａ／Ｄ変換器１０は、上位比
較回路１１と下位比較回路１２を含む。上位比較回路１
１は、デジタル信号の上位ビット数に対応するｍ個の電
圧比較器ＣＭU1〜ＣＭUmを含み、下位比較回路１２は、
下位ビット数に対応するｎ個の電圧比較器ＣＭL1〜ＣＭ
Lnを含む。各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭ
Lnは、チョッパ型電圧比較器であり、同じ回路構成を持
つ。各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnは、
アナログ入力信号Ｖinをサンプリングし、そのサンプリ
ングレベルと基準電圧ＶU1〜ＶUm，ＶL1〜ＶLnを比較し
た比較結果を出力する。
１０の一部回路図を示す。Ａ／Ｄ変換器１０は、上位比
較回路１１と下位比較回路１２を含む。上位比較回路１
１は、デジタル信号の上位ビット数に対応するｍ個の電
圧比較器ＣＭU1〜ＣＭUmを含み、下位比較回路１２は、
下位ビット数に対応するｎ個の電圧比較器ＣＭL1〜ＣＭ
Lnを含む。各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭ
Lnは、チョッパ型電圧比較器であり、同じ回路構成を持
つ。各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnは、
アナログ入力信号Ｖinをサンプリングし、そのサンプリ
ングレベルと基準電圧ＶU1〜ＶUm，ＶL1〜ＶLnを比較し
た比較結果を出力する。
【０００６】各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜Ｃ
ＭLnの構成を説明する。尚、各電圧比較器ＣＭU1〜ＣＭ
Um，ＣＭL1〜ＣＭLnの構成は同じであるため、電圧比較
器ＣＭU1の構成を図８に従って説明し、その他の説明を
省略する。
ＭLnの構成を説明する。尚、各電圧比較器ＣＭU1〜ＣＭ
Um，ＣＭL1〜ＣＭLnの構成は同じであるため、電圧比較
器ＣＭU1の構成を図８に従って説明し、その他の説明を
省略する。
【０００７】電圧比較器ＣＭU1は、スイッチ回路ＳＷ１
〜ＳＷ３，容量Ｃ１，インバータ回路１３，フリップフ
ロップ（ＦＦ）１４を含む。アナログ入力信号Ｖinと基
準電圧ＶU1が入力される入力端子は、それぞれスイッチ
回路ＳＷ１，ＳＷ２を介して容量Ｃ１の一方の入力端子
であるノードＮ１に接続される。スイッチ回路ＳＷ１，
ＳＷ２は、制御信号発生回路から出力される制御信号Ｓ
1u，Ｓ2uに基づいて開閉制御され、Ｈレベルの制御信号
Ｓ1u，Ｓ2uに応答して導通する。
〜ＳＷ３，容量Ｃ１，インバータ回路１３，フリップフ
ロップ（ＦＦ）１４を含む。アナログ入力信号Ｖinと基
準電圧ＶU1が入力される入力端子は、それぞれスイッチ
回路ＳＷ１，ＳＷ２を介して容量Ｃ１の一方の入力端子
であるノードＮ１に接続される。スイッチ回路ＳＷ１，
ＳＷ２は、制御信号発生回路から出力される制御信号Ｓ
1u，Ｓ2uに基づいて開閉制御され、Ｈレベルの制御信号
Ｓ1u，Ｓ2uに応答して導通する。
【０００８】容量Ｃ１の他方の端子であるノードＮ２
は、インバータ回路１３の入力端子に接続され、インバ
ータ回路１３の入出力端子はスイッチ回路ＳＷ３を介し
て接続される。スイッチ回路ＳＷ３は制御信号Ｓ1uに基
づいて開閉制御され、Ｈレベルの制御信号Ｓ1uに応答し
て導通する。
は、インバータ回路１３の入力端子に接続され、インバ
ータ回路１３の入出力端子はスイッチ回路ＳＷ３を介し
て接続される。スイッチ回路ＳＷ３は制御信号Ｓ1uに基
づいて開閉制御され、Ｈレベルの制御信号Ｓ1uに応答し
て導通する。
【０００９】インバータ回路１３の出力端子は、ＦＦ１
４の入力端子に接続される。ＦＦ１４は、制御信号Ｓ2u
に応答して入力信号をラッチした信号Ｏｕｔを出力す
る。尚、制御信号Ｓ1u，Ｓ2uは、図示しない制御信号生
成回路にて生成され、供給される。
４の入力端子に接続される。ＦＦ１４は、制御信号Ｓ2u
に応答して入力信号をラッチした信号Ｏｕｔを出力す
る。尚、制御信号Ｓ1u，Ｓ2uは、図示しない制御信号生
成回路にて生成され、供給される。
【００１０】図９は、電圧比較器ＣＭU1の動作設定図で
ある。先ず、制御信号Ｓ1uがＨレベル，制御信号Ｓ2uが
Ｌレベルの期間ではスイッチ回路ＳＷ１，ＳＷ３がオ
ン、スイッチ回路ＳＷ２がオフする。この時、スイッチ
回路ＳＷ３がオンすることによってインバータ回路１３
はその閾値電圧Ｖtでバイアスされ、容量Ｃ１には、ア
ナログ入力信号Ｖinが入力されることによってその容量
値をＣ０とするとＣ０×（Ｖin−Ｖt）の電荷が充電さ
れる。一般に、これはオートゼロと呼ばれ、この動作に
よって電圧比較器ＣＭU1は閾値電圧にバイアスされると
同時にアナログ入力信号Ｖinを容量Ｃ１に記憶する。
ある。先ず、制御信号Ｓ1uがＨレベル，制御信号Ｓ2uが
Ｌレベルの期間ではスイッチ回路ＳＷ１，ＳＷ３がオ
ン、スイッチ回路ＳＷ２がオフする。この時、スイッチ
回路ＳＷ３がオンすることによってインバータ回路１３
はその閾値電圧Ｖtでバイアスされ、容量Ｃ１には、ア
ナログ入力信号Ｖinが入力されることによってその容量
値をＣ０とするとＣ０×（Ｖin−Ｖt）の電荷が充電さ
れる。一般に、これはオートゼロと呼ばれ、この動作に
よって電圧比較器ＣＭU1は閾値電圧にバイアスされると
同時にアナログ入力信号Ｖinを容量Ｃ１に記憶する。
【００１１】次に、Ｌレベルの制御信号Ｓ1uに応答して
スイッチ回路ＳＷ１，ＳＷ３がオフし、Ｈレベルの制御
信号Ｓ2uに応答してスイッチ回路ＳＷ２がオンする。こ
の時、スイッチ回路ＳＷ３がオフとなることによってノ
ードＮ２は電気的にフローティングとなる。そのため、
容量Ｃ１に充電された電荷は電荷保存則によって変化し
ない。
スイッチ回路ＳＷ１，ＳＷ３がオフし、Ｈレベルの制御
信号Ｓ2uに応答してスイッチ回路ＳＷ２がオンする。こ
の時、スイッチ回路ＳＷ３がオフとなることによってノ
ードＮ２は電気的にフローティングとなる。そのため、
容量Ｃ１に充電された電荷は電荷保存則によって変化し
ない。
【００１２】そして、容量Ｃ１の入力側のノードＮ１に
は、アナログ入力信号Ｖinに換わって上位基準電圧ＶU1
が与えられる。容量Ｃ１に上位基準電圧ＶU1が与えら
れ、ノードＮ１の電位は電荷が保存されるために、基準
電圧ＶU1入力後のノードＮ２における電位Ｖ２はＶ２＝
Ｖｔ＋ＶU1−Ｖinとなり、閾値電圧Ｖｔから（ＶU1−Ｖ
in）だけ変化する。この変化がインバータ回路１３によ
ってＦＦ１４が充分論理値を判別できるレベルまで反転
増幅され、最もノードＮ３の電位が安定する（比較状態
の最後）時点でＦＦ１４にてストローブされ、（ＶU1−
Ｖin）の比較結果の論理値を持つ信号Ｏｕｔを出力す
る。
は、アナログ入力信号Ｖinに換わって上位基準電圧ＶU1
が与えられる。容量Ｃ１に上位基準電圧ＶU1が与えら
れ、ノードＮ１の電位は電荷が保存されるために、基準
電圧ＶU1入力後のノードＮ２における電位Ｖ２はＶ２＝
Ｖｔ＋ＶU1−Ｖinとなり、閾値電圧Ｖｔから（ＶU1−Ｖ
in）だけ変化する。この変化がインバータ回路１３によ
ってＦＦ１４が充分論理値を判別できるレベルまで反転
増幅され、最もノードＮ３の電位が安定する（比較状態
の最後）時点でＦＦ１４にてストローブされ、（ＶU1−
Ｖin）の比較結果の論理値を持つ信号Ｏｕｔを出力す
る。
【００１３】従って、図１０のＡ／Ｄ変換器１０は、以
下のように動作する（図１１参照）。即ち、制御信号Ｓ
1u，Ｓ1vがＨレベル、制御信号Ｓ2u，Ｓ2vがＬレベルの
期間では、上位比較回路１１と下位比較回路１２の各電
圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnにはオートゼ
ロ動作が行われると同時にアナログ入力信号Ｖinが入力
される。この後、制御信号Ｓ1u，Ｓ2uがＬレベルになる
と、上位比較回路１１と下位比較回路１２の各電圧比較
器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnは制御信号Ｓ1u，Ｓ
2uがＨレベルからＬレベルになる直前のアナログ入力信
号Ｖinの電圧を記憶する。
下のように動作する（図１１参照）。即ち、制御信号Ｓ
1u，Ｓ1vがＨレベル、制御信号Ｓ2u，Ｓ2vがＬレベルの
期間では、上位比較回路１１と下位比較回路１２の各電
圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnにはオートゼ
ロ動作が行われると同時にアナログ入力信号Ｖinが入力
される。この後、制御信号Ｓ1u，Ｓ2uがＬレベルになる
と、上位比較回路１１と下位比較回路１２の各電圧比較
器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnは制御信号Ｓ1u，Ｓ
2uがＨレベルからＬレベルになる直前のアナログ入力信
号Ｖinの電圧を記憶する。
【００１４】次に、上位比較回路は、Ｈレベルの制御信
号Ｓ2uに応答して、アナログ入力信号Ｖinと上位基準電
圧ＶU1〜ＶUmを比較することによって上位ビットのＡ／
Ｄ変換を行うと同時にその判定結果から下位比較回路１
２に与える下位基準電圧ＶL1〜ＶLnを指定する。
号Ｓ2uに応答して、アナログ入力信号Ｖinと上位基準電
圧ＶU1〜ＶUmを比較することによって上位ビットのＡ／
Ｄ変換を行うと同時にその判定結果から下位比較回路１
２に与える下位基準電圧ＶL1〜ＶLnを指定する。
【００１５】下位比較回路１２は、上位比較回路１１と
同時にオートゼロ動作を行った後、上位比較回路１１に
よって下位基準電圧ＶL1〜ＶLnが決定されるまで（上位
ビットの判定が成されるまで）スイッチ回路ＳＷ１〜Ｓ
Ｗ３をオフとしてアナログ入力信号Ｖinを記憶したまま
で待機する。その後、下位比較回路１２は、アナログ入
力信号Ｖinと下位基準電圧ＶL1〜ＶLnを比較し、下位ビ
ットのＡ／Ｄ変換を行う。
同時にオートゼロ動作を行った後、上位比較回路１１に
よって下位基準電圧ＶL1〜ＶLnが決定されるまで（上位
ビットの判定が成されるまで）スイッチ回路ＳＷ１〜Ｓ
Ｗ３をオフとしてアナログ入力信号Ｖinを記憶したまま
で待機する。その後、下位比較回路１２は、アナログ入
力信号Ｖinと下位基準電圧ＶL1〜ＶLnを比較し、下位ビ
ットのＡ／Ｄ変換を行う。
【００１６】そして、Ａ／Ｄ変換器１０は、上位比較回
路１１によって変換された上位ビットと下位比較回路１
２によって得られた下位ビットを合成して得た最終的な
Ａ／Ｄ変換結果を出力する。
路１１によって変換された上位ビットと下位比較回路１
２によって得られた下位ビットを合成して得た最終的な
Ａ／Ｄ変換結果を出力する。
【００１７】ところで、このＡ／Ｄ変換器では、上位比
較回路１１と下位比較回路１２は同時にサンプリング状
態からホールド状態へ遷移することによって同一レベル
のアナログ入力信号を取り込む設定が必要であるが、全
ての電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイ
ッチ回路ＳＷ１を全く同一のタイミングで制御すること
は不可能である。そのため、図４に示すように、このサ
ンプリング誤差電圧Ｖｅは、アナログ入力信号Ｖinの変
化率をＳ[V/ns]、上位比較回路１１と下位比較回路１２
のサンプリングホールドのタイミング誤差をｔｅ[ns]と
するとＶｅ＝Ｓ×ｔｅの関係にあり、変化率Ｓが大きく
なれば許容されるタイミング誤差ｔｅは小さくなる。そ
のため、前段にサンプル＆ホールド回路（以下、Ｓ／Ｈ
回路）を配置することによって、上位，下位比較回路１
１，１２の入力における変化率Ｓを０（ゼロ）に近づけ
る手法も一般的である。しかし、一般にＳ／Ｈ回路は、
アンプを含む回路によって構成されるために、アンプの
特性（速度）が支配的になる。
較回路１１と下位比較回路１２は同時にサンプリング状
態からホールド状態へ遷移することによって同一レベル
のアナログ入力信号を取り込む設定が必要であるが、全
ての電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイ
ッチ回路ＳＷ１を全く同一のタイミングで制御すること
は不可能である。そのため、図４に示すように、このサ
ンプリング誤差電圧Ｖｅは、アナログ入力信号Ｖinの変
化率をＳ[V/ns]、上位比較回路１１と下位比較回路１２
のサンプリングホールドのタイミング誤差をｔｅ[ns]と
するとＶｅ＝Ｓ×ｔｅの関係にあり、変化率Ｓが大きく
なれば許容されるタイミング誤差ｔｅは小さくなる。そ
のため、前段にサンプル＆ホールド回路（以下、Ｓ／Ｈ
回路）を配置することによって、上位，下位比較回路１
１，１２の入力における変化率Ｓを０（ゼロ）に近づけ
る手法も一般的である。しかし、一般にＳ／Ｈ回路は、
アンプを含む回路によって構成されるために、アンプの
特性（速度）が支配的になる。
【００１８】このアンプ回路の制約を排除するために、
図１１に示すように、アンプを用いないＡ／Ｄ変換器２
０も提案されている（笠原真澄 他 「CMOS９ビット 2
5MHz100mW A-Dコンバータ」電子情報通信学会「ICD91-8
7, pp43-47）。
図１１に示すように、アンプを用いないＡ／Ｄ変換器２
０も提案されている（笠原真澄 他 「CMOS９ビット 2
5MHz100mW A-Dコンバータ」電子情報通信学会「ICD91-8
7, pp43-47）。
【００１９】このＡ／Ｄ変換器２０は、各電圧比較器Ｃ
ＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１と
アナログ入力信号Ｖinの間に挿入接続されたスイッチ回
路ＳＷｔを有している。上位比較回路１１，下位比較回
路１２には、スイッチ回路ＳＷｔとの間のノードＮ４の
電位を持つ内部アナログ信号Ｖin0 が入力される。これ
を図示しない制御信号発生回路から供給される制御信号
Ｓｔによりオン・オフさせることで、上位比較回路１
１，下位比較回路１２のチョッパ型電圧比較器ＣＭU1〜
ＣＭUm，ＣＭL1〜ＣＭLnには同一レベルの内部アナログ
信号Ｖin0 が記憶される。
ＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１と
アナログ入力信号Ｖinの間に挿入接続されたスイッチ回
路ＳＷｔを有している。上位比較回路１１，下位比較回
路１２には、スイッチ回路ＳＷｔとの間のノードＮ４の
電位を持つ内部アナログ信号Ｖin0 が入力される。これ
を図示しない制御信号発生回路から供給される制御信号
Ｓｔによりオン・オフさせることで、上位比較回路１
１，下位比較回路１２のチョッパ型電圧比較器ＣＭU1〜
ＣＭUm，ＣＭL1〜ＣＭLnには同一レベルの内部アナログ
信号Ｖin0 が記憶される。
【００２０】即ち、図１３に示すように、制御信号Ｓ1
u，Ｓ1vがＨレベルの期間、上位比較回路１１と下位比
較回路１２は、内部アナログ信号Ｖin0 にてオートゼロ
動作を行う。この時、スイッチ回路ＳＷｔはオンしてい
るため、内部アナログ信号Ｖin0 はアナログ入力信号Ｖ
inと同じ電位となり、各電圧比較器ＣＭU1〜ＣＭUm，Ｃ
ＭL1〜ＣＭLnは、アナログ入力信号Ｖinにてオートゼロ
動作を行う。
u，Ｓ1vがＨレベルの期間、上位比較回路１１と下位比
較回路１２は、内部アナログ信号Ｖin0 にてオートゼロ
動作を行う。この時、スイッチ回路ＳＷｔはオンしてい
るため、内部アナログ信号Ｖin0 はアナログ入力信号Ｖ
inと同じ電位となり、各電圧比較器ＣＭU1〜ＣＭUm，Ｃ
ＭL1〜ＣＭLnは、アナログ入力信号Ｖinにてオートゼロ
動作を行う。
【００２１】次に、スイッチ回路ＳＷｔがオフとなるこ
とによって、内部アナログ信号Ｖin0 は一定となる。そ
して、各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLn
は、スイッチ回路ＳＷｔがオフする直前のアナログ入力
信号Ｖinの電位、即ちいって状態の内部アナログ信号Ｖ
in0 を記憶することになる。このため、制御信号Ｓ1u，
Ｓ1vの立ち下がりにタイミング誤差があっても両比較回
路１１，１２が記憶した電位は、同じとなる。
とによって、内部アナログ信号Ｖin0 は一定となる。そ
して、各電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLn
は、スイッチ回路ＳＷｔがオフする直前のアナログ入力
信号Ｖinの電位、即ちいって状態の内部アナログ信号Ｖ
in0 を記憶することになる。このため、制御信号Ｓ1u，
Ｓ1vの立ち下がりにタイミング誤差があっても両比較回
路１１，１２が記憶した電位は、同じとなる。
【００２２】この様に、上位，下位比較回路１１，１２
の前段にスイッチ回路ＳＷｔを配置し、それを両比較回
路１１，１２のサンプリングからホールドへの遷移、即
ち電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッ
チ回路ＳＷ１をオフさせる前にオフさせることによっ
て、アナログ入力信号Ｖinの変化率Ｓをほぼ０とするこ
とができる。
の前段にスイッチ回路ＳＷｔを配置し、それを両比較回
路１１，１２のサンプリングからホールドへの遷移、即
ち電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッ
チ回路ＳＷ１をオフさせる前にオフさせることによっ
て、アナログ入力信号Ｖinの変化率Ｓをほぼ０とするこ
とができる。
【００２３】
【発明が解決しようとする課題】しかしながら、上位比
較回路１１と下位比較回路１２の配線が共通となったこ
の形態では、スイッチ回路がオフとなることによって、
ノードＮ４は電荷に対して閉じた系、即ちフローティン
グとなる。この状態で、上位比較回路１１（又は下位比
較回路１２）がスイッチング（サンプリング状態->ホー
ルド状態）を行うことによって発生するスイッチングノ
イズの影響を下位比較回路１２（又は上位比較回路１
１）が受けることになる。そして、ノードＮ４の容量が
小さいため、同じスイッチングノイズによる電荷量で
も、後で比較回路１１，１２が受ける電圧変動は、スイ
ッチ回路ＳＷｔを設けていない回路のそれに比べて大き
くなる。これにより、Ａ／Ｄ変換器２０から出力される
データに誤差が含まれ、エラーレートが高くなる。
較回路１１と下位比較回路１２の配線が共通となったこ
の形態では、スイッチ回路がオフとなることによって、
ノードＮ４は電荷に対して閉じた系、即ちフローティン
グとなる。この状態で、上位比較回路１１（又は下位比
較回路１２）がスイッチング（サンプリング状態->ホー
ルド状態）を行うことによって発生するスイッチングノ
イズの影響を下位比較回路１２（又は上位比較回路１
１）が受けることになる。そして、ノードＮ４の容量が
小さいため、同じスイッチングノイズによる電荷量で
も、後で比較回路１１，１２が受ける電圧変動は、スイ
ッチ回路ＳＷｔを設けていない回路のそれに比べて大き
くなる。これにより、Ａ／Ｄ変換器２０から出力される
データに誤差が含まれ、エラーレートが高くなる。
【００２４】上記の問題に対する対策として下位比較回
路の変換範囲に予め冗長性を持たせることによってサン
プリング誤差を発生しても下位比較回路の結果を基にデ
ジタル的に補正を行うことが一般に行われている(N.Fuk
ushima et al.,"A CMOS 40MHz 8b 105mW two-step AD
C",in ISSCC Dig, Tech. Papers, Feb., 1989, pp. 14-
15.)。しかし、この従来技術では、ある一定レベルのサ
ンプリング誤差以内での補正は可能であるが、レベルの
大きなアナログ入力信号ではサンプリング誤差が設定し
た冗長性にて補正可能なレベルを越えるため、同様にリ
ニアリティに影響を与える。
路の変換範囲に予め冗長性を持たせることによってサン
プリング誤差を発生しても下位比較回路の結果を基にデ
ジタル的に補正を行うことが一般に行われている(N.Fuk
ushima et al.,"A CMOS 40MHz 8b 105mW two-step AD
C",in ISSCC Dig, Tech. Papers, Feb., 1989, pp. 14-
15.)。しかし、この従来技術では、ある一定レベルのサ
ンプリング誤差以内での補正は可能であるが、レベルの
大きなアナログ入力信号ではサンプリング誤差が設定し
た冗長性にて補正可能なレベルを越えるため、同様にリ
ニアリティに影響を与える。
【００２５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は複数のアナログ処理回路
にて扱うアナログ入力信号のレベル誤差を低減すること
ができる半導体集積回路を提供することにある。
れたものであって、その目的は複数のアナログ処理回路
にて扱うアナログ入力信号のレベル誤差を低減すること
ができる半導体集積回路を提供することにある。
【００２６】
【課題を解決するための手段】図１は本発明の原理説明
図である。半導体集積回路は、複数のアナログ処理回路
１，２、入力制御手段３，４を含む。各入力制御手段
３，４は、それぞれ独立したノード配線Ｎ１１，Ｎ１２
を介してアナログ処理回路１，２に接続される。入力制
御手段３，４には、アナログ入力信号Ｖinが共通のノー
ドＮ１３を介して供給される。従って、アナログ処理回
路１，２にて発生するノイズは、ノード配線Ｎ１１，Ｎ
１２が独立な為、互いの干渉が低減される。
図である。半導体集積回路は、複数のアナログ処理回路
１，２、入力制御手段３，４を含む。各入力制御手段
３，４は、それぞれ独立したノード配線Ｎ１１，Ｎ１２
を介してアナログ処理回路１，２に接続される。入力制
御手段３，４には、アナログ入力信号Ｖinが共通のノー
ドＮ１３を介して供給される。従って、アナログ処理回
路１，２にて発生するノイズは、ノード配線Ｎ１１，Ｎ
１２が独立な為、互いの干渉が低減される。
【００２７】複数のアナログ処理回路のうちの少なくと
も１つは、請求項２に記載の発明のように、入力信号を
サンプリングした電圧あるいは電荷を一定時間保持する
機能を有し、同じレベルの信号を記憶する。
も１つは、請求項２に記載の発明のように、入力信号を
サンプリングした電圧あるいは電荷を一定時間保持する
機能を有し、同じレベルの信号を記憶する。
【００２８】状態制御手段は、請求項３に記載の発明の
ように、複数の入力制御手段の状態を制御し、これによ
り各入力制御手段は、ノイズに対して高抵抗として作用
する。
ように、複数の入力制御手段の状態を制御し、これによ
り各入力制御手段は、ノイズに対して高抵抗として作用
する。
【００２９】複数の入力制御手段は、請求項４に記載の
発明のように、導通状態と非導通状態の２状態を持ち、
状態制御手段は、アナログ処理回路の動作に基づいて入
力制御手段の状態を同相にて制御する。導通状態におい
てアナログ処理回路に同一レベルのアナログ信号が供給
される。非導通状態においてノード配線が電気的に切り
離され、互いの干渉が低減される。
発明のように、導通状態と非導通状態の２状態を持ち、
状態制御手段は、アナログ処理回路の動作に基づいて入
力制御手段の状態を同相にて制御する。導通状態におい
てアナログ処理回路に同一レベルのアナログ信号が供給
される。非導通状態においてノード配線が電気的に切り
離され、互いの干渉が低減される。
【００３０】状態制御手段は、請求項５に記載の発明の
ように、複数の入力制御手段に対応して独立して設けら
れている。複数の入力制御手段を構成する素子の固有値
を、請求項６に記載の発明のように、複数のアナログ処
理回路の構成に応じてそれぞれ設定した為、ノード配線
における電位のバランスがとられる。
ように、複数の入力制御手段に対応して独立して設けら
れている。複数の入力制御手段を構成する素子の固有値
を、請求項６に記載の発明のように、複数のアナログ処
理回路の構成に応じてそれぞれ設定した為、ノード配線
における電位のバランスがとられる。
【００３１】複数の入力制御手段に、請求項７に記載の
発明のように、抵抗素子又はインダクタ素子をそれぞれ
並列に接続した。それら素子は、入力制御手段に発生す
るノイズの一部を吸収し、これによりノイズによる影響
が低減される。
発明のように、抵抗素子又はインダクタ素子をそれぞれ
並列に接続した。それら素子は、入力制御手段に発生す
るノイズの一部を吸収し、これによりノイズによる影響
が低減される。
【００３２】複数の入力制御手段に、請求項８に記載の
発明のように、スイッチ素子をそれぞれ並列に接続し
た。状態制御手段は、請求項９に記載の発明のように、
並列に接続されたスイッチ素子と入力制御手段を逆相に
て制御する。並列に接続されたスイッチ素子は、入力制
御手段に発生するノイズの一部を吸収し、これによりノ
イズによる影響が低減される。
発明のように、スイッチ素子をそれぞれ並列に接続し
た。状態制御手段は、請求項９に記載の発明のように、
並列に接続されたスイッチ素子と入力制御手段を逆相に
て制御する。並列に接続されたスイッチ素子は、入力制
御手段に発生するノイズの一部を吸収し、これによりノ
イズによる影響が低減される。
【００３３】各入力制御手段は、請求項１０に記載の発
明のように、そのゲートに制御信号が供給されるＭＯＳ
型トランジスタにて構成されるスイッチ素子であり、状
態制御手段は、制御信号の電位を高電位電源と低電位電
源の間の一定電位に制御する。
明のように、そのゲートに制御信号が供給されるＭＯＳ
型トランジスタにて構成されるスイッチ素子であり、状
態制御手段は、制御信号の電位を高電位電源と低電位電
源の間の一定電位に制御する。
【００３４】状態制御手段は、請求項１１に記載の発明
のように、入力制御手段を複数のアナログ処理回路の何
れもがサンプリング状態の時に非導通状態に制御する。
これにより、ノード配線のレベルが同一になる。
のように、入力制御手段を複数のアナログ処理回路の何
れもがサンプリング状態の時に非導通状態に制御する。
これにより、ノード配線のレベルが同一になる。
【００３５】請求項１２に記載の発明によれば、図１に
示すように、半導体集積回路は、独立したノード配線Ｎ
１１，Ｎ１２間に接続されたチャネル間制御手段５を備
える。このチャネル間制御手段５は高抵抗値を有し、こ
れによりノード配線Ｎ１１，Ｎ１２間の干渉が低減され
る。
示すように、半導体集積回路は、独立したノード配線Ｎ
１１，Ｎ１２間に接続されたチャネル間制御手段５を備
える。このチャネル間制御手段５は高抵抗値を有し、こ
れによりノード配線Ｎ１１，Ｎ１２間の干渉が低減され
る。
【００３６】チャネル間制御手段は、請求項１３に記載
の発明のように、ＭＯＳ型トランジスタよりなるスイッ
チ回路であり、トランジスタのゲートには高電位電源又
は低電位電源の制御信号が供給される。これにより、ス
イッチ回路は高抵抗を有する。
の発明のように、ＭＯＳ型トランジスタよりなるスイッ
チ回路であり、トランジスタのゲートには高電位電源又
は低電位電源の制御信号が供給される。これにより、ス
イッチ回路は高抵抗を有する。
【００３７】チャネル間制御手段は、請求項１４に記載
の発明のように、ＭＯＳ型トランジスタよりなるスイッ
チ回路であり、トランジスタのゲートには高電位電源と
低電位電源の間の一定電圧の制御信号が供給される。
の発明のように、ＭＯＳ型トランジスタよりなるスイッ
チ回路であり、トランジスタのゲートには高電位電源と
低電位電源の間の一定電圧の制御信号が供給される。
【００３８】チャネル間制御手段は、請求項１５に記載
の発明のように、ＭＯＳ型トランジスタよりなるスイッ
チ回路であり、トランジスタのゲートにはアナログ処理
回路のタイミングに応じた電圧の制御信号が供給され、
その制御信号は少なくとも１つの期間に高電位電源と低
電位電源の間の一定電圧に制御される。
の発明のように、ＭＯＳ型トランジスタよりなるスイッ
チ回路であり、トランジスタのゲートにはアナログ処理
回路のタイミングに応じた電圧の制御信号が供給され、
その制御信号は少なくとも１つの期間に高電位電源と低
電位電源の間の一定電圧に制御される。
【００３９】チャネル間制御手段を構成するトランジス
タのうちの少なくとも１つは、請求項１６に記載の発明
のように、デプレッション型トランジスタであり、この
トランジスタはオン時にゲート電圧が不要であり、低消
費電力化に適している。
タのうちの少なくとも１つは、請求項１６に記載の発明
のように、デプレッション型トランジスタであり、この
トランジスタはオン時にゲート電圧が不要であり、低消
費電力化に適している。
【００４０】ＭＯＳ型トランジスタのゲートに供給され
る制御信号は、請求項１７に記載の発明のように、入力
制御手段を制御する状態制御手段により生成される。チ
ャネル間制御手段は、請求項１８に記載の発明のよう
に、抵抗素子が用いられる。
る制御信号は、請求項１７に記載の発明のように、入力
制御手段を制御する状態制御手段により生成される。チ
ャネル間制御手段は、請求項１８に記載の発明のよう
に、抵抗素子が用いられる。
【００４１】チャネル間制御手段は、請求項１９に記載
の発明のように、インダクタ素子が用いられる。ノード
配線は、請求項２０に記載の発明のように、半導体チッ
プ上に形成され、チャネル間制御手段は半導体チップの
外部に設けられている。
の発明のように、インダクタ素子が用いられる。ノード
配線は、請求項２０に記載の発明のように、半導体チッ
プ上に形成され、チャネル間制御手段は半導体チップの
外部に設けられている。
【００４２】ノード配線は、請求項２１に記載の発明の
ように、半導体チップ上に形成され、該半導体チップに
はチャネル間制御手段を当該チップ外部に接続するため
端子が形成されている。
ように、半導体チップ上に形成され、該半導体チップに
はチャネル間制御手段を当該チップ外部に接続するため
端子が形成されている。
【００４３】各アナログ処理回路は、請求項２２に記載
の発明のように、内部アナログ信号と基準電圧を比較
し、その比較結果を出力する電圧比較回路であり、複数
のアナログ処理回路の比較結果のうちの少なくとも１つ
に基づいて基準電圧を生成する基準電圧発生回路と、各
アナログ処理回路の比較結果を２進コード化する複数の
エンコーダと、を備え、アナログ入力信号をデジタル出
力信号に変換する。従って、電圧比較回路におけるレベ
ル誤差が少なくなり、デジタル出力信号のエラー発生率
が低くなる。
の発明のように、内部アナログ信号と基準電圧を比較
し、その比較結果を出力する電圧比較回路であり、複数
のアナログ処理回路の比較結果のうちの少なくとも１つ
に基づいて基準電圧を生成する基準電圧発生回路と、各
アナログ処理回路の比較結果を２進コード化する複数の
エンコーダと、を備え、アナログ入力信号をデジタル出
力信号に変換する。従って、電圧比較回路におけるレベ
ル誤差が少なくなり、デジタル出力信号のエラー発生率
が低くなる。
【００４４】複数のアナログ処理回路のうちの少なくと
も１つは、請求項２３に記載の発明のように、当該アナ
ログ処理回路の入力レンジを拡大するための冗長比較回
路を有し、複数のエンコーダの出力信号を補正したデジ
タル出力信号を出力する補正回路を備えた。これによ
り、入力制御手段、チャネル間制御手段は、デジタル出
力信号が補正可能な範囲に帯域制限すればよくなる。
も１つは、請求項２３に記載の発明のように、当該アナ
ログ処理回路の入力レンジを拡大するための冗長比較回
路を有し、複数のエンコーダの出力信号を補正したデジ
タル出力信号を出力する補正回路を備えた。これによ
り、入力制御手段、チャネル間制御手段は、デジタル出
力信号が補正可能な範囲に帯域制限すればよくなる。
【００４５】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２〜図５に従って説明する。尚、説明の便宜
上、従来技術と同様の構成については同一の符号を付し
てその説明を一部省略する。
の形態を図２〜図５に従って説明する。尚、説明の便宜
上、従来技術と同様の構成については同一の符号を付し
てその説明を一部省略する。
【００４６】図２は、本実施形態のＡ／Ｄ変換器３０の
ブロック回路図である。このＡ／Ｄ変換器３０は直並列
型Ａ／Ｄ変換器であり、アナログ入力信号Ｖinを所定ビ
ット数のデジタル出力信号Ｄout に変換する。
ブロック回路図である。このＡ／Ｄ変換器３０は直並列
型Ａ／Ｄ変換器であり、アナログ入力信号Ｖinを所定ビ
ット数のデジタル出力信号Ｄout に変換する。
【００４７】Ａ／Ｄ変換器３０は、上位比較回路１１、
下位比較回路１２、入力制御回路３１、アナログ処理回
路としての上位エンコーダ３２及び下位エンコーダ３
３、デジタル補正回路３４、状態制御手段としての制御
信号発生回路３５、基準電圧発生回路３６を含む。制御
信号発生回路３５は、他の各回路のための各種制御信号
を発生させる。
下位比較回路１２、入力制御回路３１、アナログ処理回
路としての上位エンコーダ３２及び下位エンコーダ３
３、デジタル補正回路３４、状態制御手段としての制御
信号発生回路３５、基準電圧発生回路３６を含む。制御
信号発生回路３５は、他の各回路のための各種制御信号
を発生させる。
【００４８】入力制御回路３１にはアナログ入力信号Ｖ
inが入力され、独立した配線によるノードＮ１１，Ｎ１
２を介して上位比較回路１１，下位比較回路１２に接続
される。入力制御回路３１は、制御信号発生回路３５か
ら入力される制御信号ＳＯ，ＳＣに応答し、両比較回路
１１，１２のサンプリング動作時にアナログ入力信号Ｖ
inを、内部アナログ信号Ｖin1 ，Ｖin2 としてそれぞれ
ノードＮ１１，Ｎ１２を介して上位比較回路１１，下位
比較回路１２に供給する。更に、入力制御回路３１は、
制御信号ＳＯ．ＳＣに応答し、上位，下位比較回路１
１，１２間の干渉を低減するように動作する。
inが入力され、独立した配線によるノードＮ１１，Ｎ１
２を介して上位比較回路１１，下位比較回路１２に接続
される。入力制御回路３１は、制御信号発生回路３５か
ら入力される制御信号ＳＯ，ＳＣに応答し、両比較回路
１１，１２のサンプリング動作時にアナログ入力信号Ｖ
inを、内部アナログ信号Ｖin1 ，Ｖin2 としてそれぞれ
ノードＮ１１，Ｎ１２を介して上位比較回路１１，下位
比較回路１２に供給する。更に、入力制御回路３１は、
制御信号ＳＯ．ＳＣに応答し、上位，下位比較回路１
１，１２間の干渉を低減するように動作する。
【００４９】基準電圧発生回路３６は、デジタル出力信
号Ｄout の上位ビット数に対応する上位基準電圧ＶU1〜
ＶUmを生成し、上位比較回路１１に出力する。また、基
準電圧発生回路３６は、上位エンコーダ３２の出力信号
に基づいて、デジタル出力信号Ｄout の下位ビット数に
対応する下位基準電圧ＶL1〜ＶLnを生成し、下位比較回
路１２に出力する。
号Ｄout の上位ビット数に対応する上位基準電圧ＶU1〜
ＶUmを生成し、上位比較回路１１に出力する。また、基
準電圧発生回路３６は、上位エンコーダ３２の出力信号
に基づいて、デジタル出力信号Ｄout の下位ビット数に
対応する下位基準電圧ＶL1〜ＶLnを生成し、下位比較回
路１２に出力する。
【００５０】上位比較回路１１は、デジタル出力信号Ｄ
out の上位ビット数に対応する数（ｍ個）の電圧比較器
を持ち、各電圧比較器にて内部アナログ信号Ｖin1 と上
位基準電圧ＶU1〜ＶUmを比較し、その比較結果を出力す
る。
out の上位ビット数に対応する数（ｍ個）の電圧比較器
を持ち、各電圧比較器にて内部アナログ信号Ｖin1 と上
位基準電圧ＶU1〜ＶUmを比較し、その比較結果を出力す
る。
【００５１】下位比較回路１２は、デジタル出力信号Ｄ
out の下位ビット数に対応する数（ｎ個）の電圧比較器
を持ち、各電圧比較器にて内部アナログ信号Ｖin2 と下
位基準電圧ＶL1〜ＶLnを比較し、その比較結果を出力す
る。
out の下位ビット数に対応する数（ｎ個）の電圧比較器
を持ち、各電圧比較器にて内部アナログ信号Ｖin2 と下
位基準電圧ＶL1〜ＶLnを比較し、その比較結果を出力す
る。
【００５２】尚、本実施形態では、下位比較回路１２が
持つ電圧比較器の数ｎは、冗長比較器の数を含んでい
る。冗長電圧比較器により下位ビットのＡ／Ｄ変換の入
力レンジを広げることで、上位ビットと下位ビットのつ
なぎ目で生じる誤差を補正するようにしている。
持つ電圧比較器の数ｎは、冗長比較器の数を含んでい
る。冗長電圧比較器により下位ビットのＡ／Ｄ変換の入
力レンジを広げることで、上位ビットと下位ビットのつ
なぎ目で生じる誤差を補正するようにしている。
【００５３】上位エンコーダ３２は、上位比較回路１１
の比較結果を２進コード化した信号Ｄ１を基準電圧発生
回路３６とデジタル補正回路３４に出力する。下位エン
コーダ３３は、下位比較回路１２の比較結果を２進コー
ド化した信号Ｄ２をデジタル補正回路３４に出力する。
の比較結果を２進コード化した信号Ｄ１を基準電圧発生
回路３６とデジタル補正回路３４に出力する。下位エン
コーダ３３は、下位比較回路１２の比較結果を２進コー
ド化した信号Ｄ２をデジタル補正回路３４に出力する。
【００５４】デジタル補正回路３４は、両エンコーダ３
２，３３から入力される信号Ｄ１，Ｄ２に基づいて、上
位ビットと下位ビットに生じる誤差を補正したデジタル
出力信号Ｄout を出力する。
２，３３から入力される信号Ｄ１，Ｄ２に基づいて、上
位ビットと下位ビットに生じる誤差を補正したデジタル
出力信号Ｄout を出力する。
【００５５】図３は、入力制御回路３１と上位及び下位
比較回路１１，１２の回路図である。入力制御回路３１
は、入力制御手段としての第１，第２スイッチ回路ＳＷ
１１，ＳＷ１２、チャネル間制御手段としての第３スイ
ッチ回路ＳＷ１３を含む。スイッチ回路ＳＷ１１，ＳＷ
１２の第１端子は互いに接続され、アナログ入力信号Ｖ
inが入力される。スイッチ回路ＳＷ１１，ＳＷ１２の第
２端子は、それぞれノードＮ１１，Ｎ１２を介して上位
比較回路１１，下位比較回路１２に接続される。スイッ
チ回路ＳＷ１１，ＳＷ１２は、制御信号発生回路３５か
ら供給される制御信号ＳＯに基づいて開閉制御される。
比較回路１１，１２の回路図である。入力制御回路３１
は、入力制御手段としての第１，第２スイッチ回路ＳＷ
１１，ＳＷ１２、チャネル間制御手段としての第３スイ
ッチ回路ＳＷ１３を含む。スイッチ回路ＳＷ１１，ＳＷ
１２の第１端子は互いに接続され、アナログ入力信号Ｖ
inが入力される。スイッチ回路ＳＷ１１，ＳＷ１２の第
２端子は、それぞれノードＮ１１，Ｎ１２を介して上位
比較回路１１，下位比較回路１２に接続される。スイッ
チ回路ＳＷ１１，ＳＷ１２は、制御信号発生回路３５か
ら供給される制御信号ＳＯに基づいて開閉制御される。
【００５６】制御信号発生回路３５は、電圧比較器ＣＭ
U1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１を制
御する制御信号Ｓ1u，Ｓ1vの立ち下がりよりも早く制御
信号ＳＯを立ち下げる。これにより、第１，第２スイッ
チ回路ＳＷ１１，ＳＷ１２は、各電圧比較器ＣＭU1〜Ｃ
ＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１がオン、即
ち上位，下位比較回路１１，１２のサンプリング期間中
にオフする。
U1〜ＣＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１を制
御する制御信号Ｓ1u，Ｓ1vの立ち下がりよりも早く制御
信号ＳＯを立ち下げる。これにより、第１，第２スイッ
チ回路ＳＷ１１，ＳＷ１２は、各電圧比較器ＣＭU1〜Ｃ
ＭUm，ＣＭL1〜ＣＭLnのスイッチ回路ＳＷ１がオン、即
ち上位，下位比較回路１１，１２のサンプリング期間中
にオフする。
【００５７】両スイッチ回路ＳＷ１１，ＳＷ１２は、高
電位電源ＶDDレベル（Ｈレベル）の制御信号ＳＯに応答
して導通状態（オン）となり、低電位電源（本実施形態
ではグランドＧＮＤ）レベル（Ｌレベル）の制御信号Ｓ
Ｏに応答して非導通状態（オフ）となる。両スイッチ回
路ＳＷ１１，ＳＷ１２がオフすると、アナログ入力信号
Ｖinが供給されるノードＮ１３がノードＮ１１，Ｎ１２
と電気的に切り離される。即ち、ノードＮ１１，Ｎ１２
はフローティング状態となる。
電位電源ＶDDレベル（Ｈレベル）の制御信号ＳＯに応答
して導通状態（オン）となり、低電位電源（本実施形態
ではグランドＧＮＤ）レベル（Ｌレベル）の制御信号Ｓ
Ｏに応答して非導通状態（オフ）となる。両スイッチ回
路ＳＷ１１，ＳＷ１２がオフすると、アナログ入力信号
Ｖinが供給されるノードＮ１３がノードＮ１１，Ｎ１２
と電気的に切り離される。即ち、ノードＮ１１，Ｎ１２
はフローティング状態となる。
【００５８】第３スイッチ回路ＳＷ１３は、ノードＮ１
１，Ｎ１２の間に接続される。第３スイッチ回路ＳＷ１
３は、制御信号発生回路３５から供給される制御信号Ｓ
Ｃに基づいて開閉制御され、Ｈレベルの制御信号ＳＣに
応答して導通状態（オン）となり、Ｌレベルの制御信号
ＳＣに応答して非導通状態（オフ）となる。そして、第
３スイッチ回路ＳＷ１３がオフすると、ノードＮ１１が
ノードＮ１２と電気的に切り離される。
１，Ｎ１２の間に接続される。第３スイッチ回路ＳＷ１
３は、制御信号発生回路３５から供給される制御信号Ｓ
Ｃに基づいて開閉制御され、Ｈレベルの制御信号ＳＣに
応答して導通状態（オン）となり、Ｌレベルの制御信号
ＳＣに応答して非導通状態（オフ）となる。そして、第
３スイッチ回路ＳＷ１３がオフすると、ノードＮ１１が
ノードＮ１２と電気的に切り離される。
【００５９】図４は、入力制御回路３１の詳細な回路図
を示す。各スイッチ回路ＳＷ１１〜ＳＷ１３は、それぞ
れ一対のＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタにて構成される。そして、制御信号発
生回路３５は、制御信号ＳＯ，ＳＣをそれぞれ反転した
制御信号ＳＯｘ，ＳＣｘを出力する。
を示す。各スイッチ回路ＳＷ１１〜ＳＷ１３は、それぞ
れ一対のＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタにて構成される。そして、制御信号発
生回路３５は、制御信号ＳＯ，ＳＣをそれぞれ反転した
制御信号ＳＯｘ，ＳＣｘを出力する。
【００６０】制御信号ＳＯは第１，第２スイッチ回路Ｓ
Ｗ１１，ＳＷ１２のＮＭＯＳトランジスタのゲートに供
給され、制御信号ＳＯｘはＰＭＯＳトランジスタのゲー
トに供給される。制御信号ＳＣは第３スイッチ回路ＳＷ
１３のＮＭＯＳトランジスタのゲートに供給され、制御
信号ＳＣｘはＰＭＯＳトランジスタのゲートに供給され
る。
Ｗ１１，ＳＷ１２のＮＭＯＳトランジスタのゲートに供
給され、制御信号ＳＯｘはＰＭＯＳトランジスタのゲー
トに供給される。制御信号ＳＣは第３スイッチ回路ＳＷ
１３のＮＭＯＳトランジスタのゲートに供給され、制御
信号ＳＣｘはＰＭＯＳトランジスタのゲートに供給され
る。
【００６１】尚、スイッチ回路ＳＷ１１，ＳＷ１２を構
成するＭＯＳトランジスタの素子サイズ等の固有値は、
上位比較回路１１，下位比較回路１２を構成する電圧比
較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnの数に対応して設
定されている。これにより、ノードＮ１１，Ｎ１２のレ
ベルをバランスさせることで、リニアリティに対する影
響を無くすことができる。これは、スイッチ回路ＳＷ１
１，ＳＷ１２の固有値が同一の場合、ノードＮ１１，Ｎ
１２に供給される内部アナログ信号Ｖin1 ，Ｖin2 のレ
ベルが過渡的に同一にならなくなるからであり、デジタ
ル出力信号Ｄout のリニアリティに影響するからであ
る。
成するＭＯＳトランジスタの素子サイズ等の固有値は、
上位比較回路１１，下位比較回路１２を構成する電圧比
較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnの数に対応して設
定されている。これにより、ノードＮ１１，Ｎ１２のレ
ベルをバランスさせることで、リニアリティに対する影
響を無くすことができる。これは、スイッチ回路ＳＷ１
１，ＳＷ１２の固有値が同一の場合、ノードＮ１１，Ｎ
１２に供給される内部アナログ信号Ｖin1 ，Ｖin2 のレ
ベルが過渡的に同一にならなくなるからであり、デジタ
ル出力信号Ｄout のリニアリティに影響するからであ
る。
【００６２】上記のように構成されたＡ／Ｄ変換器３０
の作用を図５に従って説明する。今、制御信号発生回路
３５からＨレベルの制御信号ＳＯ，ＳＣが出力され、入
力制御回路３１の各スイッチ回路ＳＷ１１〜ＳＷ１３が
オンしている。従って、ノードＮ１１，Ｎ１２の電位
は、アナログ入力信号Ｖinによって変化する。また、ノ
ードＮ１１とノードＮ１２の電位は同一となる。
の作用を図５に従って説明する。今、制御信号発生回路
３５からＨレベルの制御信号ＳＯ，ＳＣが出力され、入
力制御回路３１の各スイッチ回路ＳＷ１１〜ＳＷ１３が
オンしている。従って、ノードＮ１１，Ｎ１２の電位
は、アナログ入力信号Ｖinによって変化する。また、ノ
ードＮ１１とノードＮ１２の電位は同一となる。
【００６３】制御信号Ｓ1u，Ｓ1vがＨレベル、制御信号
Ｓ2u，Ｓ2vがＬレベルの期間では、上位比較回路１１と
下位比較回路１２の各電圧比較器ＣＭU1〜ＣＭUm，ＣＭ
L1〜ＣＭLnにはオートゼロ動作が行われると同時にアナ
ログ入力信号Ｖinが入力される。
Ｓ2u，Ｓ2vがＬレベルの期間では、上位比較回路１１と
下位比較回路１２の各電圧比較器ＣＭU1〜ＣＭUm，ＣＭ
L1〜ＣＭLnにはオートゼロ動作が行われると同時にアナ
ログ入力信号Ｖinが入力される。
【００６４】次に、制御信号発生回路３５は、Ｌレベル
の制御信号ＳＯを出力し、この制御信号ＳＯに応答して
スイッチ回路ＳＷ１１，ＳＷ１２がオフする。これによ
り、ノードＮ１１，Ｎ１２は、アナログ入力信号Ｖinが
供給されるノードＮ１３と電気的に切り離され、両ノー
ドＮ１１，Ｎ１２の電位は、スイッチ回路ＳＷ１１，Ｓ
Ｗ１２がオフする直前の電位で保たれ、一定になる。
の制御信号ＳＯを出力し、この制御信号ＳＯに応答して
スイッチ回路ＳＷ１１，ＳＷ１２がオフする。これによ
り、ノードＮ１１，Ｎ１２は、アナログ入力信号Ｖinが
供給されるノードＮ１３と電気的に切り離され、両ノー
ドＮ１１，Ｎ１２の電位は、スイッチ回路ＳＷ１１，Ｓ
Ｗ１２がオフする直前の電位で保たれ、一定になる。
【００６５】次に、制御信号発生回路３５は、Ｌレベル
の制御信号ＳＣを出力すると共に、内部アナログ信号Ｖ
in1 ，Ｖin2 をホールドするべくＬレベルの制御信号Ｓ
1u，Ｓ1vを出力する。この時、配線長等の要因により、
制御信号Ｓ1vの立ち下がりが制御信号Ｓ1uのそれよりも
タイミング誤差ｔｅだけ遅れる。
の制御信号ＳＣを出力すると共に、内部アナログ信号Ｖ
in1 ，Ｖin2 をホールドするべくＬレベルの制御信号Ｓ
1u，Ｓ1vを出力する。この時、配線長等の要因により、
制御信号Ｓ1vの立ち下がりが制御信号Ｓ1uのそれよりも
タイミング誤差ｔｅだけ遅れる。
【００６６】従って、上位比較回路１１のスイッチ回路
ＳＷ１がオフしたとき、下位比較回路１２のスイッチ回
路ＳＷ１はまだオンしている。しかし、入力制御回路３
１の第３スイッチ回路ＳＷ１３が上位比較回路１１のス
イッチ回路ＳＷ１と同時にオフすることで、そのスイッ
チ回路ＳＷ１に発生するスイッチングノイズは、ノード
Ｎ１２、即ち下位比較回路１２に伝搬しない。
ＳＷ１がオフしたとき、下位比較回路１２のスイッチ回
路ＳＷ１はまだオンしている。しかし、入力制御回路３
１の第３スイッチ回路ＳＷ１３が上位比較回路１１のス
イッチ回路ＳＷ１と同時にオフすることで、そのスイッ
チ回路ＳＷ１に発生するスイッチングノイズは、ノード
Ｎ１２、即ち下位比較回路１２に伝搬しない。
【００６７】これにより、ノードＮ１２の電位は、スイ
ッチングノイズの影響を受けない。従って、各比較回路
１１，１２の電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭ
Lnは、同一レベルの内部アナログ信号Ｖin1 ，Ｖin2 を
記憶する。
ッチングノイズの影響を受けない。従って、各比較回路
１１，１２の電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭ
Lnは、同一レベルの内部アナログ信号Ｖin1 ，Ｖin2 を
記憶する。
【００６８】尚、制御信号Ｓ1vの立ち下がりが制御信号
Ｓ1uのそれよりも遅れる場合について説明したが、その
逆の場合でも同様の作用が得られる。以上記述したよう
に、本実施の形態によれば、以下の効果を奏する。
Ｓ1uのそれよりも遅れる場合について説明したが、その
逆の場合でも同様の作用が得られる。以上記述したよう
に、本実施の形態によれば、以下の効果を奏する。
【００６９】（１）入力制御回路３１は、入力制御手段
としての第１，第２スイッチ回路ＳＷ１１，ＳＷ１２を
含む。スイッチ回路ＳＷ１１，ＳＷ１２の第１端子は互
いに接続され、アナログ入力信号Ｖinが入力される。ス
イッチ回路ＳＷ１１，ＳＷ１２の第２端子は、それぞれ
ノードＮ１１，Ｎ１２を介して上位比較回路１１，下位
比較回路１２に接続される。スイッチ回路ＳＷ１１，Ｓ
Ｗ１２は、制御信号発生回路３５から入力される制御信
号ＳＯに応答し、両比較回路１１，１２のサンプリング
動作時にスイッチ回路ＳＷ１１，ＳＷ１２が先にオフす
ることで、アナログ入力信号Ｖinを、内部アナログ信号
Ｖin1 ，Ｖin2 としてそれぞれノードＮ１１，Ｎ１２を
介して上位比較回路１１，下位比較回路１２に供給す
る。従って、両比較回路１１、１２は同一レベルの内部
アナログ信号Ｖin1 ，Ｖin2をサンプリングするため、
両比較回路１１，１２におけるレベル誤差を低減する事
ができる。
としての第１，第２スイッチ回路ＳＷ１１，ＳＷ１２を
含む。スイッチ回路ＳＷ１１，ＳＷ１２の第１端子は互
いに接続され、アナログ入力信号Ｖinが入力される。ス
イッチ回路ＳＷ１１，ＳＷ１２の第２端子は、それぞれ
ノードＮ１１，Ｎ１２を介して上位比較回路１１，下位
比較回路１２に接続される。スイッチ回路ＳＷ１１，Ｓ
Ｗ１２は、制御信号発生回路３５から入力される制御信
号ＳＯに応答し、両比較回路１１，１２のサンプリング
動作時にスイッチ回路ＳＷ１１，ＳＷ１２が先にオフす
ることで、アナログ入力信号Ｖinを、内部アナログ信号
Ｖin1 ，Ｖin2 としてそれぞれノードＮ１１，Ｎ１２を
介して上位比較回路１１，下位比較回路１２に供給す
る。従って、両比較回路１１、１２は同一レベルの内部
アナログ信号Ｖin1 ，Ｖin2をサンプリングするため、
両比較回路１１，１２におけるレベル誤差を低減する事
ができる。
【００７０】（２）ノードＮ１１，Ｎ１２間にチャネル
間制御手段としての第３スイッチ回路ＳＷ１３を接続し
た。スイッチ回路ＳＷ１３は、制御信号発生回路３５か
ら供給される制御信号ＳＣに基づいて開閉制御される。
従って、スイッチ回路ＳＷ１３がオフすることでノード
Ｎ１１，Ｎ１２が電気的に切り離されるので、両比較回
路１１，１２間の干渉を低減することができる。
間制御手段としての第３スイッチ回路ＳＷ１３を接続し
た。スイッチ回路ＳＷ１３は、制御信号発生回路３５か
ら供給される制御信号ＳＣに基づいて開閉制御される。
従って、スイッチ回路ＳＷ１３がオフすることでノード
Ｎ１１，Ｎ１２が電気的に切り離されるので、両比較回
路１１，１２間の干渉を低減することができる。
【００７１】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態では、入力制御手段として設けたスイッ
チ回路ＳＷ１１，ＳＷ１２を、制御信号ＳＯ（，ＳＯ
ｘ）により開閉制御する（オン状態、オフ状態を交互に
繰り返す）様にしたが、各スイッチ回路ＳＷ１１，ＳＷ
１２の状態を適宜変更して実施してもよい。
てもよい。 ○上記実施形態では、入力制御手段として設けたスイッ
チ回路ＳＷ１１，ＳＷ１２を、制御信号ＳＯ（，ＳＯ
ｘ）により開閉制御する（オン状態、オフ状態を交互に
繰り返す）様にしたが、各スイッチ回路ＳＷ１１，ＳＷ
１２の状態を適宜変更して実施してもよい。
【００７２】例えば、スイッチ回路ＳＷ１１，ＳＷ１２
を常時一定状態（オン状態）に制御する、制御信号発生
回路３５は、高電位電源ＶDDレベル又は低電位電源ＧＮ
Ｄレベルを持つ制御信号ＳＯを出力する。スイッチ回路
ＳＷ１１，ＳＷ１２はＭＯＳトランジスタのオンによる
抵抗値を持つ。これにより、上位比較回路１１（又は下
位比較回路１２）にて発生するスイッチングノイズは、
スイッチ回路ＳＷ１１，ＳＷ１２を通ることで小さくな
る、即ちノードＮ１１，Ｎ１２間の干渉を低減すること
ができる。
を常時一定状態（オン状態）に制御する、制御信号発生
回路３５は、高電位電源ＶDDレベル又は低電位電源ＧＮ
Ｄレベルを持つ制御信号ＳＯを出力する。スイッチ回路
ＳＷ１１，ＳＷ１２はＭＯＳトランジスタのオンによる
抵抗値を持つ。これにより、上位比較回路１１（又は下
位比較回路１２）にて発生するスイッチングノイズは、
スイッチ回路ＳＷ１１，ＳＷ１２を通ることで小さくな
る、即ちノードＮ１１，Ｎ１２間の干渉を低減すること
ができる。
【００７３】別の例として、制御信号発生回路３５は、
Ｈレベル（高電位電源ＶDDレベル）とＬレベル（低電位
電源ＧＮＤレベル）の間の一定電圧を持つ制御信号ＳＯ
をスイッチ回路ＳＷ１１，ＳＷ１２に供給する。スイッ
チ回路ＳＷ１１，ＳＷ１２を構成するＭＯＳトランジス
タは、制御信号ＳＯに応答して一定状態にて動作し、そ
の一定状態における抵抗値を持つＭＯＳトランジスタに
よって、上記と同様にノードＮ１１，Ｎ１２間の干渉が
低減される。
Ｈレベル（高電位電源ＶDDレベル）とＬレベル（低電位
電源ＧＮＤレベル）の間の一定電圧を持つ制御信号ＳＯ
をスイッチ回路ＳＷ１１，ＳＷ１２に供給する。スイッ
チ回路ＳＷ１１，ＳＷ１２を構成するＭＯＳトランジス
タは、制御信号ＳＯに応答して一定状態にて動作し、そ
の一定状態における抵抗値を持つＭＯＳトランジスタに
よって、上記と同様にノードＮ１１，Ｎ１２間の干渉が
低減される。
【００７４】また別の例として、制御信号発生回路３５
は、Ａ／Ｄ変換器３０の動作タイミングによって、スイ
ッチ回路ＳＷ１１，ＳＷ１２の状態を変更するように制
御信号ＳＯのレベルを変更する。例えば、スイッチ回路
ＳＷ１１，ＳＷ１２の抵抗値が、サンプリング時には低
い値となり、スイッチング動作等によるノイズが発生す
る時に高い値となるように、制御信号ＳＯのレベルを変
更する。この様に、制御信号発生回路３５は、少なくと
も１つの状態において高電位電源ＶDDと低電位電源ＧＮ
Ｄの間の何れかの電位を持つ制御信号ＳＯを出力する。
これにより、サンプリング時にはスイッチ回路ＳＷ１
１，ＳＷ１２を低抵抗として作用させてノードＮ１１，
Ｎ１２のレベルを同一にし、ノードＮ１１，Ｎ１２間の
干渉を低減するときにスイッチ回路ＳＷ１１，ＳＷ１２
を高抵抗素子として作用させることができる。
は、Ａ／Ｄ変換器３０の動作タイミングによって、スイ
ッチ回路ＳＷ１１，ＳＷ１２の状態を変更するように制
御信号ＳＯのレベルを変更する。例えば、スイッチ回路
ＳＷ１１，ＳＷ１２の抵抗値が、サンプリング時には低
い値となり、スイッチング動作等によるノイズが発生す
る時に高い値となるように、制御信号ＳＯのレベルを変
更する。この様に、制御信号発生回路３５は、少なくと
も１つの状態において高電位電源ＶDDと低電位電源ＧＮ
Ｄの間の何れかの電位を持つ制御信号ＳＯを出力する。
これにより、サンプリング時にはスイッチ回路ＳＷ１
１，ＳＷ１２を低抵抗として作用させてノードＮ１１，
Ｎ１２のレベルを同一にし、ノードＮ１１，Ｎ１２間の
干渉を低減するときにスイッチ回路ＳＷ１１，ＳＷ１２
を高抵抗素子として作用させることができる。
【００７５】尚、上記したように、スイッチ回路ＳＷ１
１，ＳＷ１２を高抵抗素子として作用させた場合、上位
比較回路１１が記憶する内部アナログ信号Ｖin1 のレベ
ルと下位比較回路１２のそれが相違する場合があり得
る。しかし、上記実施形態のように下位比較回路１２に
冗長性を持たせているため、上位比較回路１１と下位比
較回路１２間でサンプリング誤差が発生しても、その冗
長性によって正常にＡ／Ｄ変換が可能である。従って、
入力制御手段としてのスイッチ回路ＳＷ１１，ＳＷ１２
は、完全にオフしなくても、上位，下位比較回路１１，
１２のレベル誤差が補正回路３４にて補正可能なレベル
以内に収まるように帯域制限するだけの機能であればよ
い。
１，ＳＷ１２を高抵抗素子として作用させた場合、上位
比較回路１１が記憶する内部アナログ信号Ｖin1 のレベ
ルと下位比較回路１２のそれが相違する場合があり得
る。しかし、上記実施形態のように下位比較回路１２に
冗長性を持たせているため、上位比較回路１１と下位比
較回路１２間でサンプリング誤差が発生しても、その冗
長性によって正常にＡ／Ｄ変換が可能である。従って、
入力制御手段としてのスイッチ回路ＳＷ１１，ＳＷ１２
は、完全にオフしなくても、上位，下位比較回路１１，
１２のレベル誤差が補正回路３４にて補正可能なレベル
以内に収まるように帯域制限するだけの機能であればよ
い。
【００７６】○上記実施形態では、入力制御回路３１
を、入力制御手段としてのスイッチ回路ＳＷ１１，ＳＷ
１２とチャネル間制御手段としてのスイッチ回路ＳＷ１
３により構成したが、入力制御回路を入力制御手段のみ
から構成してもよい。
を、入力制御手段としてのスイッチ回路ＳＷ１１，ＳＷ
１２とチャネル間制御手段としてのスイッチ回路ＳＷ１
３により構成したが、入力制御回路を入力制御手段のみ
から構成してもよい。
【００７７】○上記実施形態では、チャネル間制御手段
として設けたスイッチ回路ＳＷ１３をオン・オフ制御す
るようにしたが、ノードＮ１１，Ｎ１２間のノイズの伝
搬、即ち、ノードＮ１１，Ｎ１２間の干渉を低減するよ
うに制御すればよい。
として設けたスイッチ回路ＳＷ１３をオン・オフ制御す
るようにしたが、ノードＮ１１，Ｎ１２間のノイズの伝
搬、即ち、ノードＮ１１，Ｎ１２間の干渉を低減するよ
うに制御すればよい。
【００７８】例えば、スイッチ回路ＳＷ１３常時一定状
態（オン状態）に制御する、即ち、制御信号発生回路３
５は、高電位電源ＶDDレベル又は低電位電源ＧＮＤレベ
ルを持つ制御信号ＳＣを出力する。スイッチ回路ＳＷ１
３はＭＯＳトランジスタのオンによる抵抗値を持ち、こ
れによりノードＮ１１からノードＮ１２（又はノードＮ
１２からノードＮ１１）へ伝播するノイズを低減するこ
とが可能となる。
態（オン状態）に制御する、即ち、制御信号発生回路３
５は、高電位電源ＶDDレベル又は低電位電源ＧＮＤレベ
ルを持つ制御信号ＳＣを出力する。スイッチ回路ＳＷ１
３はＭＯＳトランジスタのオンによる抵抗値を持ち、こ
れによりノードＮ１１からノードＮ１２（又はノードＮ
１２からノードＮ１１）へ伝播するノイズを低減するこ
とが可能となる。
【００７９】別の例として、制御信号発生回路３５は、
Ｈレベル（高電位電源ＶDDレベル）とＬレベル（低電位
電源ＧＮＤレベル）の間の一定電圧を持つ制御信号ＳＣ
をスイッチ回路ＳＷ１３に供給する。スイッチ回路ＳＷ
１３を構成するＭＯＳトランジスタは、制御信号ＳＣに
応答して一定状態にて動作し、その一定状態における抵
抗値を持つＭＯＳトランジスタによって、ノードＮ１
１，Ｎ１２間の干渉が低減される。
Ｈレベル（高電位電源ＶDDレベル）とＬレベル（低電位
電源ＧＮＤレベル）の間の一定電圧を持つ制御信号ＳＣ
をスイッチ回路ＳＷ１３に供給する。スイッチ回路ＳＷ
１３を構成するＭＯＳトランジスタは、制御信号ＳＣに
応答して一定状態にて動作し、その一定状態における抵
抗値を持つＭＯＳトランジスタによって、ノードＮ１
１，Ｎ１２間の干渉が低減される。
【００８０】また別の例として、制御信号発生回路３５
は、Ａ／Ｄ変換器３０の動作タイミングによって、スイ
ッチ回路ＳＷ１３の状態を変更するように制御信号ＳＣ
のレベルを変更する。例えば、スイッチ回路ＳＷ１３の
抵抗値が、サンプリング時には低い値となり、スイッチ
ング動作等によるノイズが発生する時に高い値となるよ
うに、制御信号ＳＣのレベルを変更する。この様に、制
御信号発生回路３５は、少なくとも１つの状態において
高電位電源ＶDDと低電位電源ＧＮＤの間の何れかの電位
を持つ制御信号ＳＣを出力する。これにより、サンプリ
ング時にはスイッチ回路ＳＷ１３を低抵抗として作用さ
せてノードＮ１１，Ｎ１２のレベルを同一にし、ノード
Ｎ１１，Ｎ１２間の干渉を低減するときにスイッチ回路
ＳＷ１３を高抵抗として作用させることができる。
は、Ａ／Ｄ変換器３０の動作タイミングによって、スイ
ッチ回路ＳＷ１３の状態を変更するように制御信号ＳＣ
のレベルを変更する。例えば、スイッチ回路ＳＷ１３の
抵抗値が、サンプリング時には低い値となり、スイッチ
ング動作等によるノイズが発生する時に高い値となるよ
うに、制御信号ＳＣのレベルを変更する。この様に、制
御信号発生回路３５は、少なくとも１つの状態において
高電位電源ＶDDと低電位電源ＧＮＤの間の何れかの電位
を持つ制御信号ＳＣを出力する。これにより、サンプリ
ング時にはスイッチ回路ＳＷ１３を低抵抗として作用さ
せてノードＮ１１，Ｎ１２のレベルを同一にし、ノード
Ｎ１１，Ｎ１２間の干渉を低減するときにスイッチ回路
ＳＷ１３を高抵抗として作用させることができる。
【００８１】○上記実施形態では、入力制御手段として
スイッチ回路ＳＷ１１，ＳＷ１２を備えたが、各スイッ
チ回路ＳＷ１１，ＳＷ１２に適当な素子を並列に接続し
て実施してもよい。
スイッチ回路ＳＷ１１，ＳＷ１２を備えたが、各スイッ
チ回路ＳＷ１１，ＳＷ１２に適当な素子を並列に接続し
て実施してもよい。
【００８２】・図７（ａ）に示すように、スイッチ回路
ＳＷ１１，ＳＷ１２に抵抗Ｒ２，Ｒ３を並列に接続す
る。 ・図７（ｂ）に示すように、スイッチ回路ＳＷ１１，Ｓ
Ｗ１２にインダクタＬ２，Ｌ３を並列に接続する。
ＳＷ１１，ＳＷ１２に抵抗Ｒ２，Ｒ３を並列に接続す
る。 ・図７（ｂ）に示すように、スイッチ回路ＳＷ１１，Ｓ
Ｗ１２にインダクタＬ２，Ｌ３を並列に接続する。
【００８３】・図７（ｃ）に示すように、スイッチ回路
ＳＷ１１，ＳＷ１２にスイッチ回路ＳＷ２１，ＳＷ２２
を並列に接続し、制御信号発生回路３５は、スイッチ回
路ＳＷ２１，ＳＷ２２をスイッチ回路ＳＷ１１，ＳＷ１
２と逆相にて開閉制御する。即ち、スイッチ回路ＳＷ２
１，ＳＷ２２には制御信号発生回路３５から制御信号Ｓ
Ｏｘ（図４参照）が供給される。
ＳＷ１１，ＳＷ１２にスイッチ回路ＳＷ２１，ＳＷ２２
を並列に接続し、制御信号発生回路３５は、スイッチ回
路ＳＷ２１，ＳＷ２２をスイッチ回路ＳＷ１１，ＳＷ１
２と逆相にて開閉制御する。即ち、スイッチ回路ＳＷ２
１，ＳＷ２２には制御信号発生回路３５から制御信号Ｓ
Ｏｘ（図４参照）が供給される。
【００８４】この様に、スイッチ回路ＳＷ１１，ＳＷ１
２に並列に接続された素子は、スイッチ回路ＳＷ１１，
ＳＷ１２のオフ動作によるクロックフィードスルーの影
響を低減するように作用する。これにより、スイッチ回
路ＳＷ１１，ＳＷ１２のスイッチング動作によるノイズ
の影響を低減することができる。
２に並列に接続された素子は、スイッチ回路ＳＷ１１，
ＳＷ１２のオフ動作によるクロックフィードスルーの影
響を低減するように作用する。これにより、スイッチ回
路ＳＷ１１，ＳＷ１２のスイッチング動作によるノイズ
の影響を低減することができる。
【００８５】○上記実施形態では、入力制御回路３１の
第１〜第３スイッチ回路ＳＷ１１〜ＳＷ１３を一対のＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタにより構成
したが、各スイッチ回路ＳＷ１１〜ＳＷ１３をＰＭＯＳ
トランジスタのみ、ＮＭＯＳトランジスタのみにて構成
してもよい。
第１〜第３スイッチ回路ＳＷ１１〜ＳＷ１３を一対のＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタにより構成
したが、各スイッチ回路ＳＷ１１〜ＳＷ１３をＰＭＯＳ
トランジスタのみ、ＮＭＯＳトランジスタのみにて構成
してもよい。
【００８６】○上記実施形態において、チャネル間制御
手段としてのスイッチ回路ＳＷ１３を構成するトランジ
スタのうちの少なくとも１つにデプレッション型トラン
ジスタ(Depletion type Transistor)を用いてもよい。
このデプレッション型トランジスタは、ゲート電圧が０
でオンするため、スイッチ回路ＳＷ１３を常時オン状態
にする場合には制御が容易（不要）となり、更に低消費
電力化に適している。
手段としてのスイッチ回路ＳＷ１３を構成するトランジ
スタのうちの少なくとも１つにデプレッション型トラン
ジスタ(Depletion type Transistor)を用いてもよい。
このデプレッション型トランジスタは、ゲート電圧が０
でオンするため、スイッチ回路ＳＷ１３を常時オン状態
にする場合には制御が容易（不要）となり、更に低消費
電力化に適している。
【００８７】○上記実施形態では、チャネル間制御手段
としてスイッチ回路ＳＷ１３を独立したノードＮ１１，
Ｎ１２間に接続し、これを適宜制御する様にしたが、ス
イッチ回路ＳＷ１３を適当な素子に変更して実施しても
よい。
としてスイッチ回路ＳＷ１３を独立したノードＮ１１，
Ｎ１２間に接続し、これを適宜制御する様にしたが、ス
イッチ回路ＳＷ１３を適当な素子に変更して実施しても
よい。
【００８８】・図６（ａ），（ｂ）に示すように、ノー
ドＮ１１，Ｎ１２間に抵抗Ｒ１，インダクタＬ１，また
は低電流素子を接続する。これらの素子は、スイッチン
グノイズ等のような交流に対して抵抗体として機能す
る。従って、一方の上位比較回路１１（又は下位比較回
路１２）のスイッチ回路ＳＷ１のスイッチング動作によ
る他方の回路への影響を低減することができる。
ドＮ１１，Ｎ１２間に抵抗Ｒ１，インダクタＬ１，また
は低電流素子を接続する。これらの素子は、スイッチン
グノイズ等のような交流に対して抵抗体として機能す
る。従って、一方の上位比較回路１１（又は下位比較回
路１２）のスイッチ回路ＳＷ１のスイッチング動作によ
る他方の回路への影響を低減することができる。
【００８９】・また、上記の素子は、図６（ｃ）に示す
ように、Ａ／Ｄ変換器３０を形成した半導体チップの外
部に設けてもよい。即ち、Ａ／Ｄ変換器３０に上記の素
子を接続するための端子Ｐ１，Ｐ２（半導体チップにお
いてはパッド）を設け、それら端子Ｐ１，Ｐ２間に素子
を接続する。この様にすれば、ノードＮ１１，Ｎ１２間
の交流的に高抵抗として作用する素子の抵抗値を容易に
変更することが可能となる。更に、端子Ｐ１，Ｐ２間を
配線にて接続してもよく、その配線は抵抗素子又はイン
ダクタ素子として機能する。
ように、Ａ／Ｄ変換器３０を形成した半導体チップの外
部に設けてもよい。即ち、Ａ／Ｄ変換器３０に上記の素
子を接続するための端子Ｐ１，Ｐ２（半導体チップにお
いてはパッド）を設け、それら端子Ｐ１，Ｐ２間に素子
を接続する。この様にすれば、ノードＮ１１，Ｎ１２間
の交流的に高抵抗として作用する素子の抵抗値を容易に
変更することが可能となる。更に、端子Ｐ１，Ｐ２間を
配線にて接続してもよく、その配線は抵抗素子又はイン
ダクタ素子として機能する。
【００９０】○上記実施形態では、上位比較回路１１と
下位比較回路１２を設けたが、上位，中位，下位の３つ
の比較回路、また４つ以上の比較回路を設ける。そし
て、各比較回路毎に入力制御回路を設けて構成してもよ
い。また、パイプライン型のＡ／Ｄ変換器に応用しても
よい。
下位比較回路１２を設けたが、上位，中位，下位の３つ
の比較回路、また４つ以上の比較回路を設ける。そし
て、各比較回路毎に入力制御回路を設けて構成してもよ
い。また、パイプライン型のＡ／Ｄ変換器に応用しても
よい。
【００９１】○上記実施形態では、チョッパ型電圧比較
器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnを備えた直並列型の
Ａ／Ｄ変換器３０に具体化したが、アナログ入力信号を
処理する回路を複数備え、各回路に同一のアナログ入力
信号を供給する半導体装置に具体化して実施してもよ
い。
器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLnを備えた直並列型の
Ａ／Ｄ変換器３０に具体化したが、アナログ入力信号を
処理する回路を複数備え、各回路に同一のアナログ入力
信号を供給する半導体装置に具体化して実施してもよ
い。
【００９２】○上記実施形態では、下位比較回路１２は
冗長性を持つ構成としたが、冗長性を持たせない下位比
較回路を備えたＡ／Ｄ変換器に具体化してもよい。その
場合、図２のデジタル補正回路３４が不要となる。
冗長性を持つ構成としたが、冗長性を持たせない下位比
較回路を備えたＡ／Ｄ変換器に具体化してもよい。その
場合、図２のデジタル補正回路３４が不要となる。
【００９３】○上記実施形態では、サンプリング時に入
力制御回路３１の各スイッチ回路ＳＷ１１〜ＳＷ１３を
オンに制御したが、サンプリング時に入力制御手段の第
１，第２スイッチ回路ＳＷ１１，ＳＷ１２をオンし、チ
ャネル間制御手段の第３スイッチ回路ＳＷ１３をオフす
る。そして、第１，第２スイッチ回路ＳＷ１１，ＳＷ１
２をオフするときに第３スイッチ回路ＳＷ１３をオンす
る。即ち、制御信号発生回路３５は、制御信号ＳＯと制
御信号ＳＣを逆相に制御する。これにより、第１，第２
スイッチ回路ＳＷ１１，ＳＷ１２にて発生するクロック
フィードスルーの一部を、第３スイッチ回路ＳＷ１３に
て吸収することで、各比較回路１１，１２に供給する内
部アナログ信号Ｖin1 ，Ｖin2 にのるノイズを低減する
ことができる。
力制御回路３１の各スイッチ回路ＳＷ１１〜ＳＷ１３を
オンに制御したが、サンプリング時に入力制御手段の第
１，第２スイッチ回路ＳＷ１１，ＳＷ１２をオンし、チ
ャネル間制御手段の第３スイッチ回路ＳＷ１３をオフす
る。そして、第１，第２スイッチ回路ＳＷ１１，ＳＷ１
２をオフするときに第３スイッチ回路ＳＷ１３をオンす
る。即ち、制御信号発生回路３５は、制御信号ＳＯと制
御信号ＳＣを逆相に制御する。これにより、第１，第２
スイッチ回路ＳＷ１１，ＳＷ１２にて発生するクロック
フィードスルーの一部を、第３スイッチ回路ＳＷ１３に
て吸収することで、各比較回路１１，１２に供給する内
部アナログ信号Ｖin1 ，Ｖin2 にのるノイズを低減する
ことができる。
【００９４】○上記実施形態では、Ｓ／Ｈ機能を有する
チョッパ型電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLn
を用いたが、Ｓ／Ｈ機能を持たない差動型電圧比較器等
の電圧比較器を用いてＡ／Ｄ変換器を構成してもよい。
この場合、入力制御回路３１のスイッチ回路ＳＷ１１，
ＳＷ１２が上位比較回路１１，下位比較回路１２に対す
るＳ／Ｈ回路として機能する。
チョッパ型電圧比較器ＣＭU1〜ＣＭUm，ＣＭL1〜ＣＭLn
を用いたが、Ｓ／Ｈ機能を持たない差動型電圧比較器等
の電圧比較器を用いてＡ／Ｄ変換器を構成してもよい。
この場合、入力制御回路３１のスイッチ回路ＳＷ１１，
ＳＷ１２が上位比較回路１１，下位比較回路１２に対す
るＳ／Ｈ回路として機能する。
【００９５】この様に、スイッチ回路ＳＷ１１，ＳＷ１
２をＳ／Ｈ回路として機能させる場合、上位比較回路１
１と下位比較回路１２の電圧比較器の数によって、ノー
ドＮ１１，Ｎ１２に供給される内部アナログ信号Ｖin1
，Ｖin2 のレベルが過渡的に同一にならなくなる。こ
れは、デジタル出力信号Ｄout のリニアリティに影響す
る。これに対して、スイッチ回路ＳＷ１１，ＳＷ１２を
構成するＭＯＳトランジスタの素子サイズ等の固有値を
電圧比較器に対応して変更することで、ノードＮ１１，
Ｎ１２のレベルをバランスさせることで、リニアリティ
に対する影響を無くすことができる。
２をＳ／Ｈ回路として機能させる場合、上位比較回路１
１と下位比較回路１２の電圧比較器の数によって、ノー
ドＮ１１，Ｎ１２に供給される内部アナログ信号Ｖin1
，Ｖin2 のレベルが過渡的に同一にならなくなる。こ
れは、デジタル出力信号Ｄout のリニアリティに影響す
る。これに対して、スイッチ回路ＳＷ１１，ＳＷ１２を
構成するＭＯＳトランジスタの素子サイズ等の固有値を
電圧比較器に対応して変更することで、ノードＮ１１，
Ｎ１２のレベルをバランスさせることで、リニアリティ
に対する影響を無くすことができる。
【００９６】○上記実施形態では、入力制御手段として
のスイッチ回路ＳＷ１１，ＳＷ１２を共通の制御信号発
生回路３５にて制御するようにしたが、制御信号発生回
路をスイッチ回路ＳＷ１１，ＳＷ１２に対してそれぞれ
独立して設けてもよい。その場合、スイッチ回路ＳＷ１
１，ＳＷ１２を開閉制御する制御信号のタイミング誤差
は、補正回路３４にて補正可能な範囲であればよい。
のスイッチ回路ＳＷ１１，ＳＷ１２を共通の制御信号発
生回路３５にて制御するようにしたが、制御信号発生回
路をスイッチ回路ＳＷ１１，ＳＷ１２に対してそれぞれ
独立して設けてもよい。その場合、スイッチ回路ＳＷ１
１，ＳＷ１２を開閉制御する制御信号のタイミング誤差
は、補正回路３４にて補正可能な範囲であればよい。
【００９７】
【発明の効果】以上詳述したように、本発明によれば、
複数のアナログ処理回路にて扱うアナログ入力信号のレ
ベル誤差を低減することが可能な半導体集積回路を提供
することができる。
複数のアナログ処理回路にて扱うアナログ入力信号のレ
ベル誤差を低減することが可能な半導体集積回路を提供
することができる。
【００９８】また、請求項２１，２２に記載の発明によ
れば、半導体集積回路はＡ／Ｄ変換器であり、そのＡ／
Ｄ変換器におけるレベル誤差を低減することができる。
れば、半導体集積回路はＡ／Ｄ変換器であり、そのＡ／
Ｄ変換器におけるレベル誤差を低減することができる。
【図１】 本発明の原理説明図である。
【図２】 一実施形態の直並列型Ａ／Ｄ変換器のブロッ
ク回路図である。
ク回路図である。
【図３】 入力制御回路，上位及び下位比較回路を示す
回路図である。
回路図である。
【図４】 入力制御回路の詳細な回路図である。
【図５】 一実施形態の動作を示すタイミング波形図で
ある。
ある。
【図６】 別の形態を示す回路図である。
【図７】 別の形態を示す回路図である。
【図８】 チョッパ型電圧比較器を示す回路図である。
【図９】 チョッパ型電圧比較器の動作設定図である。
【図１０】 従来の直並列型Ａ／Ｄ変換器の一部回路図
である。
である。
【図１１】 Ａ／Ｄ変換器の動作を示すタイミング波形
図である。
図である。
【図１２】 従来の直並列型Ａ／Ｄ変換器の一部回路図
である。
である。
【図１３】 Ａ／Ｄ変換器の動作を示すタイミング波形
図である。
図である。
１，２ アナログ処理回路 ３，４ 入力制御手段 ５ チャネル間制御手段 Ｖin アナログ入力信号 Ｎ１１〜Ｎ１３ ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚本 三六 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5J022 AA14 BA04 CB01 CD03 CE01 CE08 CF01 CF07 CG01
Claims (23)
- 【請求項１】 アナログ入力信号を処理する複数のアナ
ログ処理回路を備えた半導体集積回路において、 前記アナログ入力信号が共通のノードを介して供給さ
れ、前記アナログ入力信号に基づく内部アナログ信号を
それぞれ独立したノード配線を介して前記各アナログ処
理回路に供給する複数の入力制御手段を備えた、ことを
特徴とする半導体集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路におい
て、 前記複数のアナログ処理回路のうちの少なくとも１つ
は、入力信号をサンプリングした電圧あるいは電荷を一
定時間保持する機能を有する、ことを特徴とする半導体
集積回路。 - 【請求項３】 請求項１又は２に記載の半導体集積回路
において、 前記複数の入力制御手段の状態を制御する状態制御手段
を備えた、ことを特徴とする半導体集積回路。 - 【請求項４】 請求項１又は２に記載の半導体集積回路
において、 前記複数の入力制御手段は、導通状態と非導通状態の２
状態を持ち、 前記アナログ処理回路の動作に基づいて前記入力制御手
段の状態を同相にて制御する状態制御手段を備えた、こ
とを特徴とする半導体集積回路。 - 【請求項５】 請求項４に記載の半導体集積回路におい
て、 前記状態制御手段は、前記複数の入力制御手段に対して
共通に設けられている、ことを特徴とする半導体集積回
路。 - 【請求項６】 請求項１乃至５のうちの何れか１項に記
載の半導体集積回路において、 前記複数の入力制御手段を構成する素子の固有値を、前
記複数のアナログ処理回路の構成に応じてそれぞれ設定
した、ことを特徴とする半導体集積回路。 - 【請求項７】 請求項１乃至６のうちの何れか１項に記
載の半導体集積回路において、 前記複数の入力制御手段に、抵抗素子又はインダクタ素
子をそれぞれ並列に接続した、ことを特徴とする半導体
集積回路。 - 【請求項８】 請求項３乃至５のうちの何れか１項に記
載の半導体集積回路において、 前記複数の入力制御手段に、スイッチ素子をそれぞれ並
列に接続した、ことを特徴とする半導体集積回路。 - 【請求項９】 請求項８に記載の半導体集積回路におい
て、 前記状態制御手段は、並列に接続された前記スイッチ素
子と前記入力制御手段を逆相にて制御する、ことを特徴
とする半導体集積回路。 - 【請求項１０】 請求項３に記載の半導体集積回路にお
いて、 前記各入力制御手段は、そのゲートに制御信号が供給さ
れるＭＯＳ型トランジスタにて構成されるスイッチ素子
であり、前記状態制御手段は、前記制御信号の電位を高
電位電源と低電位電源の間の一定電位に制御する、こと
を特徴とする半導体集積回路。 - 【請求項１１】 請求項４に記載の半導体集積回路にお
いて、 前記状態制御手段は、前記入力制御手段を前記複数のア
ナログ処理回路の何れもがサンプリング状態の時に非導
通状態に制御する、ことを特徴とする半導体集積回路。 - 【請求項１２】 請求項３乃至１１のうちの何れか１項
に記載の半導体集積回路において、 前記独立したノード配線間に、高抵抗値を有するチャネ
ル間制御手段を接続した、ことを特徴とする半導体集積
回路。 - 【請求項１３】 請求項１２に記載の半導体集積回路に
おいて、 前記チャネル間制御手段は、ＭＯＳ型トランジスタより
なるスイッチ回路であり、前記トランジスタのゲートに
は高電位電源又は低電位電源の制御信号が供給される、
ことを特徴とする半導体集積回路。 - 【請求項１４】 請求項１２に記載の半導体集積回路に
おいて、 前記チャネル間制御手段は、ＭＯＳ型トランジスタより
なるスイッチ回路であり、前記トランジスタのゲートに
は高電位電源と低電位電源の間の一定電圧の制御信号が
供給される、ことを特徴とする半導体集積回路。 - 【請求項１５】 請求項１２に記載の半導体集積回路に
おいて、 前記チャネル間制御手段は、ＭＯＳ型トランジスタより
なるスイッチ回路であり、前記トランジスタのゲートに
は前記アナログ処理回路のタイミングに応じた電圧の制
御信号が供給され、その制御信号は少なくとも１つの期
間に高電位電源と低電位電源の間の一定電圧に制御され
る、ことを特徴とする半導体集積回路。 - 【請求項１６】 請求項１３乃至１５のうちの何れか１
項に記載の半導体集積回路において、 前記チャネル間制御手段を構成するトランジスタのうち
の少なくとも１つはデプレッション型トランジスタであ
る、ことを特徴とする半導体集積回路。 - 【請求項１７】 請求項１２に記載の半導体集積回路に
おいて、前記ＭＯＳ型トランジスタのゲートに供給され
る制御信号は、前記入力制御手段を制御する状態制御手
段により生成される、ことを特徴とする半導体集積回
路。 - 【請求項１８】 請求項１２に記載の半導体集積回路に
おいて、前記チャネル間制御手段は抵抗素子である、こ
とを特徴とする半導体集積回路。 - 【請求項１９】 請求項１２に記載の半導体集積回路に
おいて、前記チャネル間制御手段はインダクタ素子であ
る、ことを特徴とする半導体集積回路。 - 【請求項２０】 請求項１２に記載の半導体集積回路に
おいて、 前記ノード配線は半導体チップ上に形成され、前記チャ
ネル間制御手段は前記半導体チップの外部に設けられて
いる、ことを特徴とする半導体集積回路。 - 【請求項２１】 請求項１２に記載の半導体集積回路に
おいて、 前記ノード配線は半導体チップ上に形成され、該半導体
チップには前記チャネル間制御手段を当該チップ外部に
接続するため端子が形成されている、ことを特徴とする
半導体集積回路。 - 【請求項２２】 請求項１乃至２１のうちの何れか１項
に記載の半導体集積回路において、 前記各アナログ処理回路は、前記内部アナログ信号と基
準電圧を比較し、その比較結果を出力する電圧比較回路
であり、 前記複数のアナログ処理回路の比較結果のうちの少なく
とも１つに基づいて基準電圧を生成する基準電圧発生回
路と、 前記各アナログ処理回路の比較結果を２進コード化する
複数のエンコーダと、を備え、 前記アナログ入力信号をデジタル出力信号に変換するこ
とを特徴とする半導体集積回路。 - 【請求項２３】 請求項２２に記載の半導体集積回路装
置において、 前記複数のアナログ処理回路のうちの少なくとも１つは
当該アナログ処理回路の入力レンジを拡大するための冗
長比較回路を有し、 前記複数のエンコーダの出力信号を補正したデジタル出
力信号を出力する補正回路を備えた、ことを特徴とする
半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01686499A JP4074023B2 (ja) | 1999-01-26 | 1999-01-26 | 半導体集積回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01686499A JP4074023B2 (ja) | 1999-01-26 | 1999-01-26 | 半導体集積回路 |
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|---|---|
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|---|---|---|---|
| JP01686499A Expired - Fee Related JP4074023B2 (ja) | 1999-01-26 | 1999-01-26 | 半導体集積回路 |
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| JP2008148026A (ja) * | 2006-12-11 | 2008-06-26 | Anritsu Corp | Ａ／ｄ変換装置 |
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| JP2013148459A (ja) * | 2012-01-19 | 2013-08-01 | Fujitsu Telecom Networks Ltd | 充放電試験装置用の校正機ユニット |
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-
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- 1999-10-15 US US09/419,067 patent/US6310572B1/en not_active Expired - Lifetime
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