JP2000216679A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2000216679A
JP2000216679A JP11016864A JP1686499A JP2000216679A JP 2000216679 A JP2000216679 A JP 2000216679A JP 11016864 A JP11016864 A JP 11016864A JP 1686499 A JP1686499 A JP 1686499A JP 2000216679 A JP2000216679 A JP 2000216679A
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
control means
circuit
circuit according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11016864A
Other languages
English (en)
Other versions
JP4074023B2 (ja
Inventor
Toshiro Endo
敏朗 遠藤
Sanroku Tsukamoto
三六 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP01686499A priority Critical patent/JP4074023B2/ja
Priority to US09/419,067 priority patent/US6310572B1/en
Publication of JP2000216679A publication Critical patent/JP2000216679A/ja
Application granted granted Critical
Publication of JP4074023B2 publication Critical patent/JP4074023B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/14Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 【課題】複数のアナログ処理回路にて扱うアナログ入力
信号のレベル誤差を低減することができる半導体集積回
路を提供すること。 【解決手段】半導体集積回路は、複数のアナログ処理回
路1,2、入力制御手段3,4を含む。各入力制御手段
3,4は、それぞれ独立したノード配線N11,N12
を介してアナログ処理回路1,2に接続される。入力制
御手段3,4には、アナログ入力信号Vinが共通のノー
ドN13を介して供給される。従って、アナログ処理回
路1,2にて発生するノイズは、ノード配線N11,N
12が独立な為、互いの干渉が低減する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は直並列型A/D変換
器等のようにアナログ入力信号を処理する回路を含む半
導体集積回路に関するものである。
【0002】近年、A/D変換器は種々の電子機器に使
用され、そのA/D変換速度の高速化が益々要請されて
いる。直並列型A/D変換器は、A/D変換を上位側ビ
ットを上位比較回路、下位側ビットを下位比較回路にて
行う。そのため、上位比較回路と下位比較回路に同一レ
ベルのアナログ入力信号を供給する必要がある。そし
て、A/D変換の精度を高めるために、上位比較回路と
下位比較回路に供給するアナログ入力信号のレベル誤差
とエラーレートを低減することが必要となっている。
【0003】従来、直並列型A/D変換器は、A/D変
換を上位ビット側を上位比較回路、下位ビット側を下位
比較回路にて行う。上位比較回路は、入力されるアナロ
グ入力信号をサンプリングし、そのサンプリングレベル
と上位基準電圧を比較した比較結果を出力する。下位比
較回路は、入力されるアナログ入力信号をサンプリング
し、そのサンプリングレベルと上位比較回路の比較結果
に基づく下位基準電圧を比較し、その比較結果を出力す
る。この様にして、A/D変換器は、両比較回路の比較
結果を合成したデジタル信号を出力する。そのために、
上位比較回路のサンプリングレベルと下位比較回路のそ
れが同一値であることが重要である。
【0004】サンプリングレベルを同一値にするために
は、上位比較回路と下位比較回路を全く同一タイミング
にてサンプリング動作させることが必要となる。しか
し、実際には、各比較回路に対するサンプル・ホールド
(S/H)制御信号の負荷条件の相対的な違い,配線長
差などの要因によってサンプリング時に上位比較回路と
下位比較回路間にタイミング誤差が発生する。そのた
め、A/D変換するべきアナログ入力信号が一定電圧状
態でない限り、上位比較回路と下位比較回路は異なるア
ナログ入力信号をサンプリングしてA/D変換を行うこ
とになり、上位比較回路と下位比較回路のつなぎ目付近
でリニアリティに影響を与える短所を持っている。
【0005】
【従来の技術】図10は、従来の直並列型A/D変換器
10の一部回路図を示す。A/D変換器10は、上位比
較回路11と下位比較回路12を含む。上位比較回路1
1は、デジタル信号の上位ビット数に対応するm個の電
圧比較器CMU1〜CMUmを含み、下位比較回路12は、
下位ビット数に対応するn個の電圧比較器CML1〜CM
Lnを含む。各電圧比較器CMU1〜CMUm,CML1〜CM
Lnは、チョッパ型電圧比較器であり、同じ回路構成を持
つ。各電圧比較器CMU1〜CMUm,CML1〜CMLnは、
アナログ入力信号Vinをサンプリングし、そのサンプリ
ングレベルと基準電圧VU1〜VUm,VL1〜VLnを比較し
た比較結果を出力する。
【0006】各電圧比較器CMU1〜CMUm,CML1〜C
MLnの構成を説明する。尚、各電圧比較器CMU1〜CM
Um,CML1〜CMLnの構成は同じであるため、電圧比較
器CMU1の構成を図8に従って説明し、その他の説明を
省略する。
【0007】電圧比較器CMU1は、スイッチ回路SW1
〜SW3,容量C1,インバータ回路13,フリップフ
ロップ(FF)14を含む。アナログ入力信号Vinと基
準電圧VU1が入力される入力端子は、それぞれスイッチ
回路SW1,SW2を介して容量C1の一方の入力端子
であるノードN1に接続される。スイッチ回路SW1,
SW2は、制御信号発生回路から出力される制御信号S
1u,S2uに基づいて開閉制御され、Hレベルの制御信号
S1u,S2uに応答して導通する。
【0008】容量C1の他方の端子であるノードN2
は、インバータ回路13の入力端子に接続され、インバ
ータ回路13の入出力端子はスイッチ回路SW3を介し
て接続される。スイッチ回路SW3は制御信号S1uに基
づいて開閉制御され、Hレベルの制御信号S1uに応答し
て導通する。
【0009】インバータ回路13の出力端子は、FF1
4の入力端子に接続される。FF14は、制御信号S2u
に応答して入力信号をラッチした信号Outを出力す
る。尚、制御信号S1u,S2uは、図示しない制御信号生
成回路にて生成され、供給される。
【0010】図9は、電圧比較器CMU1の動作設定図で
ある。先ず、制御信号S1uがHレベル,制御信号S2uが
Lレベルの期間ではスイッチ回路SW1,SW3がオ
ン、スイッチ回路SW2がオフする。この時、スイッチ
回路SW3がオンすることによってインバータ回路13
はその閾値電圧Vtでバイアスされ、容量C1には、ア
ナログ入力信号Vinが入力されることによってその容量
値をC0とするとC0×(Vin−Vt)の電荷が充電さ
れる。一般に、これはオートゼロと呼ばれ、この動作に
よって電圧比較器CMU1は閾値電圧にバイアスされると
同時にアナログ入力信号Vinを容量C1に記憶する。
【0011】次に、Lレベルの制御信号S1uに応答して
スイッチ回路SW1,SW3がオフし、Hレベルの制御
信号S2uに応答してスイッチ回路SW2がオンする。こ
の時、スイッチ回路SW3がオフとなることによってノ
ードN2は電気的にフローティングとなる。そのため、
容量C1に充電された電荷は電荷保存則によって変化し
ない。
【0012】そして、容量C1の入力側のノードN1に
は、アナログ入力信号Vinに換わって上位基準電圧VU1
が与えられる。容量C1に上位基準電圧VU1が与えら
れ、ノードN1の電位は電荷が保存されるために、基準
電圧VU1入力後のノードN2における電位V2はV2=
Vt+VU1−Vinとなり、閾値電圧Vtから(VU1−V
in)だけ変化する。この変化がインバータ回路13によ
ってFF14が充分論理値を判別できるレベルまで反転
増幅され、最もノードN3の電位が安定する(比較状態
の最後)時点でFF14にてストローブされ、(VU1−
Vin)の比較結果の論理値を持つ信号Outを出力す
る。
【0013】従って、図10のA/D変換器10は、以
下のように動作する(図11参照)。即ち、制御信号S
1u,S1vがHレベル、制御信号S2u,S2vがLレベルの
期間では、上位比較回路11と下位比較回路12の各電
圧比較器CMU1〜CMUm,CML1〜CMLnにはオートゼ
ロ動作が行われると同時にアナログ入力信号Vinが入力
される。この後、制御信号S1u,S2uがLレベルになる
と、上位比較回路11と下位比較回路12の各電圧比較
器CMU1〜CMUm,CML1〜CMLnは制御信号S1u,S
2uがHレベルからLレベルになる直前のアナログ入力信
号Vinの電圧を記憶する。
【0014】次に、上位比較回路は、Hレベルの制御信
号S2uに応答して、アナログ入力信号Vinと上位基準電
圧VU1〜VUmを比較することによって上位ビットのA/
D変換を行うと同時にその判定結果から下位比較回路1
2に与える下位基準電圧VL1〜VLnを指定する。
【0015】下位比較回路12は、上位比較回路11と
同時にオートゼロ動作を行った後、上位比較回路11に
よって下位基準電圧VL1〜VLnが決定されるまで(上位
ビットの判定が成されるまで)スイッチ回路SW1〜S
W3をオフとしてアナログ入力信号Vinを記憶したまま
で待機する。その後、下位比較回路12は、アナログ入
力信号Vinと下位基準電圧VL1〜VLnを比較し、下位ビ
ットのA/D変換を行う。
【0016】そして、A/D変換器10は、上位比較回
路11によって変換された上位ビットと下位比較回路1
2によって得られた下位ビットを合成して得た最終的な
A/D変換結果を出力する。
【0017】ところで、このA/D変換器では、上位比
較回路11と下位比較回路12は同時にサンプリング状
態からホールド状態へ遷移することによって同一レベル
のアナログ入力信号を取り込む設定が必要であるが、全
ての電圧比較器CMU1〜CMUm,CML1〜CMLnのスイ
ッチ回路SW1を全く同一のタイミングで制御すること
は不可能である。そのため、図4に示すように、このサ
ンプリング誤差電圧Veは、アナログ入力信号Vinの変
化率をS[V/ns]、上位比較回路11と下位比較回路12
のサンプリングホールドのタイミング誤差をte[ns]と
するとVe=S×teの関係にあり、変化率Sが大きく
なれば許容されるタイミング誤差teは小さくなる。そ
のため、前段にサンプル&ホールド回路(以下、S/H
回路)を配置することによって、上位,下位比較回路1
1,12の入力における変化率Sを0(ゼロ)に近づけ
る手法も一般的である。しかし、一般にS/H回路は、
アンプを含む回路によって構成されるために、アンプの
特性(速度)が支配的になる。
【0018】このアンプ回路の制約を排除するために、
図11に示すように、アンプを用いないA/D変換器2
0も提案されている(笠原真澄 他 「CMOS9ビット 2
5MHz100mW A-Dコンバータ」電子情報通信学会「ICD91-8
7, pp43-47)。
【0019】このA/D変換器20は、各電圧比較器C
MU1〜CMUm,CML1〜CMLnのスイッチ回路SW1と
アナログ入力信号Vinの間に挿入接続されたスイッチ回
路SWtを有している。上位比較回路11,下位比較回
路12には、スイッチ回路SWtとの間のノードN4の
電位を持つ内部アナログ信号Vin0 が入力される。これ
を図示しない制御信号発生回路から供給される制御信号
Stによりオン・オフさせることで、上位比較回路1
1,下位比較回路12のチョッパ型電圧比較器CMU1〜
CMUm,CML1〜CMLnには同一レベルの内部アナログ
信号Vin0 が記憶される。
【0020】即ち、図13に示すように、制御信号S1
u,S1vがHレベルの期間、上位比較回路11と下位比
較回路12は、内部アナログ信号Vin0 にてオートゼロ
動作を行う。この時、スイッチ回路SWtはオンしてい
るため、内部アナログ信号Vin0 はアナログ入力信号V
inと同じ電位となり、各電圧比較器CMU1〜CMUm,C
ML1〜CMLnは、アナログ入力信号Vinにてオートゼロ
動作を行う。
【0021】次に、スイッチ回路SWtがオフとなるこ
とによって、内部アナログ信号Vin0 は一定となる。そ
して、各電圧比較器CMU1〜CMUm,CML1〜CMLn
は、スイッチ回路SWtがオフする直前のアナログ入力
信号Vinの電位、即ちいって状態の内部アナログ信号V
in0 を記憶することになる。このため、制御信号S1u,
S1vの立ち下がりにタイミング誤差があっても両比較回
路11,12が記憶した電位は、同じとなる。
【0022】この様に、上位,下位比較回路11,12
の前段にスイッチ回路SWtを配置し、それを両比較回
路11,12のサンプリングからホールドへの遷移、即
ち電圧比較器CMU1〜CMUm,CML1〜CMLnのスイッ
チ回路SW1をオフさせる前にオフさせることによっ
て、アナログ入力信号Vinの変化率Sをほぼ0とするこ
とができる。
【0023】
【発明が解決しようとする課題】しかしながら、上位比
較回路11と下位比較回路12の配線が共通となったこ
の形態では、スイッチ回路がオフとなることによって、
ノードN4は電荷に対して閉じた系、即ちフローティン
グとなる。この状態で、上位比較回路11(又は下位比
較回路12)がスイッチング(サンプリング状態->ホー
ルド状態)を行うことによって発生するスイッチングノ
イズの影響を下位比較回路12(又は上位比較回路1
1)が受けることになる。そして、ノードN4の容量が
小さいため、同じスイッチングノイズによる電荷量で
も、後で比較回路11,12が受ける電圧変動は、スイ
ッチ回路SWtを設けていない回路のそれに比べて大き
くなる。これにより、A/D変換器20から出力される
データに誤差が含まれ、エラーレートが高くなる。
【0024】上記の問題に対する対策として下位比較回
路の変換範囲に予め冗長性を持たせることによってサン
プリング誤差を発生しても下位比較回路の結果を基にデ
ジタル的に補正を行うことが一般に行われている(N.Fuk
ushima et al.,"A CMOS 40MHz 8b 105mW two-step AD
C",in ISSCC Dig, Tech. Papers, Feb., 1989, pp. 14-
15.)。しかし、この従来技術では、ある一定レベルのサ
ンプリング誤差以内での補正は可能であるが、レベルの
大きなアナログ入力信号ではサンプリング誤差が設定し
た冗長性にて補正可能なレベルを越えるため、同様にリ
ニアリティに影響を与える。
【0025】本発明は上記問題点を解決するためになさ
れたものであって、その目的は複数のアナログ処理回路
にて扱うアナログ入力信号のレベル誤差を低減すること
ができる半導体集積回路を提供することにある。
【0026】
【課題を解決するための手段】図1は本発明の原理説明
図である。半導体集積回路は、複数のアナログ処理回路
1,2、入力制御手段3,4を含む。各入力制御手段
3,4は、それぞれ独立したノード配線N11,N12
を介してアナログ処理回路1,2に接続される。入力制
御手段3,4には、アナログ入力信号Vinが共通のノー
ドN13を介して供給される。従って、アナログ処理回
路1,2にて発生するノイズは、ノード配線N11,N
12が独立な為、互いの干渉が低減される。
【0027】複数のアナログ処理回路のうちの少なくと
も1つは、請求項2に記載の発明のように、入力信号を
サンプリングした電圧あるいは電荷を一定時間保持する
機能を有し、同じレベルの信号を記憶する。
【0028】状態制御手段は、請求項3に記載の発明の
ように、複数の入力制御手段の状態を制御し、これによ
り各入力制御手段は、ノイズに対して高抵抗として作用
する。
【0029】複数の入力制御手段は、請求項4に記載の
発明のように、導通状態と非導通状態の2状態を持ち、
状態制御手段は、アナログ処理回路の動作に基づいて入
力制御手段の状態を同相にて制御する。導通状態におい
てアナログ処理回路に同一レベルのアナログ信号が供給
される。非導通状態においてノード配線が電気的に切り
離され、互いの干渉が低減される。
【0030】状態制御手段は、請求項5に記載の発明の
ように、複数の入力制御手段に対応して独立して設けら
れている。複数の入力制御手段を構成する素子の固有値
を、請求項6に記載の発明のように、複数のアナログ処
理回路の構成に応じてそれぞれ設定した為、ノード配線
における電位のバランスがとられる。
【0031】複数の入力制御手段に、請求項7に記載の
発明のように、抵抗素子又はインダクタ素子をそれぞれ
並列に接続した。それら素子は、入力制御手段に発生す
るノイズの一部を吸収し、これによりノイズによる影響
が低減される。
【0032】複数の入力制御手段に、請求項8に記載の
発明のように、スイッチ素子をそれぞれ並列に接続し
た。状態制御手段は、請求項9に記載の発明のように、
並列に接続されたスイッチ素子と入力制御手段を逆相に
て制御する。並列に接続されたスイッチ素子は、入力制
御手段に発生するノイズの一部を吸収し、これによりノ
イズによる影響が低減される。
【0033】各入力制御手段は、請求項10に記載の発
明のように、そのゲートに制御信号が供給されるMOS
型トランジスタにて構成されるスイッチ素子であり、状
態制御手段は、制御信号の電位を高電位電源と低電位電
源の間の一定電位に制御する。
【0034】状態制御手段は、請求項11に記載の発明
のように、入力制御手段を複数のアナログ処理回路の何
れもがサンプリング状態の時に非導通状態に制御する。
これにより、ノード配線のレベルが同一になる。
【0035】請求項12に記載の発明によれば、図1に
示すように、半導体集積回路は、独立したノード配線N
11,N12間に接続されたチャネル間制御手段5を備
える。このチャネル間制御手段5は高抵抗値を有し、こ
れによりノード配線N11,N12間の干渉が低減され
る。
【0036】チャネル間制御手段は、請求項13に記載
の発明のように、MOS型トランジスタよりなるスイッ
チ回路であり、トランジスタのゲートには高電位電源又
は低電位電源の制御信号が供給される。これにより、ス
イッチ回路は高抵抗を有する。
【0037】チャネル間制御手段は、請求項14に記載
の発明のように、MOS型トランジスタよりなるスイッ
チ回路であり、トランジスタのゲートには高電位電源と
低電位電源の間の一定電圧の制御信号が供給される。
【0038】チャネル間制御手段は、請求項15に記載
の発明のように、MOS型トランジスタよりなるスイッ
チ回路であり、トランジスタのゲートにはアナログ処理
回路のタイミングに応じた電圧の制御信号が供給され、
その制御信号は少なくとも1つの期間に高電位電源と低
電位電源の間の一定電圧に制御される。
【0039】チャネル間制御手段を構成するトランジス
タのうちの少なくとも1つは、請求項16に記載の発明
のように、デプレッション型トランジスタであり、この
トランジスタはオン時にゲート電圧が不要であり、低消
費電力化に適している。
【0040】MOS型トランジスタのゲートに供給され
る制御信号は、請求項17に記載の発明のように、入力
制御手段を制御する状態制御手段により生成される。チ
ャネル間制御手段は、請求項18に記載の発明のよう
に、抵抗素子が用いられる。
【0041】チャネル間制御手段は、請求項19に記載
の発明のように、インダクタ素子が用いられる。ノード
配線は、請求項20に記載の発明のように、半導体チッ
プ上に形成され、チャネル間制御手段は半導体チップの
外部に設けられている。
【0042】ノード配線は、請求項21に記載の発明の
ように、半導体チップ上に形成され、該半導体チップに
はチャネル間制御手段を当該チップ外部に接続するため
端子が形成されている。
【0043】各アナログ処理回路は、請求項22に記載
の発明のように、内部アナログ信号と基準電圧を比較
し、その比較結果を出力する電圧比較回路であり、複数
のアナログ処理回路の比較結果のうちの少なくとも1つ
に基づいて基準電圧を生成する基準電圧発生回路と、各
アナログ処理回路の比較結果を2進コード化する複数の
エンコーダと、を備え、アナログ入力信号をデジタル出
力信号に変換する。従って、電圧比較回路におけるレベ
ル誤差が少なくなり、デジタル出力信号のエラー発生率
が低くなる。
【0044】複数のアナログ処理回路のうちの少なくと
も1つは、請求項23に記載の発明のように、当該アナ
ログ処理回路の入力レンジを拡大するための冗長比較回
路を有し、複数のエンコーダの出力信号を補正したデジ
タル出力信号を出力する補正回路を備えた。これによ
り、入力制御手段、チャネル間制御手段は、デジタル出
力信号が補正可能な範囲に帯域制限すればよくなる。
【0045】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図2〜図5に従って説明する。尚、説明の便宜
上、従来技術と同様の構成については同一の符号を付し
てその説明を一部省略する。
【0046】図2は、本実施形態のA/D変換器30の
ブロック回路図である。このA/D変換器30は直並列
型A/D変換器であり、アナログ入力信号Vinを所定ビ
ット数のデジタル出力信号Dout に変換する。
【0047】A/D変換器30は、上位比較回路11、
下位比較回路12、入力制御回路31、アナログ処理回
路としての上位エンコーダ32及び下位エンコーダ3
3、デジタル補正回路34、状態制御手段としての制御
信号発生回路35、基準電圧発生回路36を含む。制御
信号発生回路35は、他の各回路のための各種制御信号
を発生させる。
【0048】入力制御回路31にはアナログ入力信号V
inが入力され、独立した配線によるノードN11,N1
2を介して上位比較回路11,下位比較回路12に接続
される。入力制御回路31は、制御信号発生回路35か
ら入力される制御信号SO,SCに応答し、両比較回路
11,12のサンプリング動作時にアナログ入力信号V
inを、内部アナログ信号Vin1 ,Vin2 としてそれぞれ
ノードN11,N12を介して上位比較回路11,下位
比較回路12に供給する。更に、入力制御回路31は、
制御信号SO.SCに応答し、上位,下位比較回路1
1,12間の干渉を低減するように動作する。
【0049】基準電圧発生回路36は、デジタル出力信
号Dout の上位ビット数に対応する上位基準電圧VU1〜
VUmを生成し、上位比較回路11に出力する。また、基
準電圧発生回路36は、上位エンコーダ32の出力信号
に基づいて、デジタル出力信号Dout の下位ビット数に
対応する下位基準電圧VL1〜VLnを生成し、下位比較回
路12に出力する。
【0050】上位比較回路11は、デジタル出力信号D
out の上位ビット数に対応する数(m個)の電圧比較器
を持ち、各電圧比較器にて内部アナログ信号Vin1 と上
位基準電圧VU1〜VUmを比較し、その比較結果を出力す
る。
【0051】下位比較回路12は、デジタル出力信号D
out の下位ビット数に対応する数(n個)の電圧比較器
を持ち、各電圧比較器にて内部アナログ信号Vin2 と下
位基準電圧VL1〜VLnを比較し、その比較結果を出力す
る。
【0052】尚、本実施形態では、下位比較回路12が
持つ電圧比較器の数nは、冗長比較器の数を含んでい
る。冗長電圧比較器により下位ビットのA/D変換の入
力レンジを広げることで、上位ビットと下位ビットのつ
なぎ目で生じる誤差を補正するようにしている。
【0053】上位エンコーダ32は、上位比較回路11
の比較結果を2進コード化した信号D1を基準電圧発生
回路36とデジタル補正回路34に出力する。下位エン
コーダ33は、下位比較回路12の比較結果を2進コー
ド化した信号D2をデジタル補正回路34に出力する。
【0054】デジタル補正回路34は、両エンコーダ3
2,33から入力される信号D1,D2に基づいて、上
位ビットと下位ビットに生じる誤差を補正したデジタル
出力信号Dout を出力する。
【0055】図3は、入力制御回路31と上位及び下位
比較回路11,12の回路図である。入力制御回路31
は、入力制御手段としての第1,第2スイッチ回路SW
11,SW12、チャネル間制御手段としての第3スイ
ッチ回路SW13を含む。スイッチ回路SW11,SW
12の第1端子は互いに接続され、アナログ入力信号V
inが入力される。スイッチ回路SW11,SW12の第
2端子は、それぞれノードN11,N12を介して上位
比較回路11,下位比較回路12に接続される。スイッ
チ回路SW11,SW12は、制御信号発生回路35か
ら供給される制御信号SOに基づいて開閉制御される。
【0056】制御信号発生回路35は、電圧比較器CM
U1〜CMUm,CML1〜CMLnのスイッチ回路SW1を制
御する制御信号S1u,S1vの立ち下がりよりも早く制御
信号SOを立ち下げる。これにより、第1,第2スイッ
チ回路SW11,SW12は、各電圧比較器CMU1〜C
MUm,CML1〜CMLnのスイッチ回路SW1がオン、即
ち上位,下位比較回路11,12のサンプリング期間中
にオフする。
【0057】両スイッチ回路SW11,SW12は、高
電位電源VDDレベル(Hレベル)の制御信号SOに応答
して導通状態(オン)となり、低電位電源(本実施形態
ではグランドGND)レベル(Lレベル)の制御信号S
Oに応答して非導通状態(オフ)となる。両スイッチ回
路SW11,SW12がオフすると、アナログ入力信号
Vinが供給されるノードN13がノードN11,N12
と電気的に切り離される。即ち、ノードN11,N12
はフローティング状態となる。
【0058】第3スイッチ回路SW13は、ノードN1
1,N12の間に接続される。第3スイッチ回路SW1
3は、制御信号発生回路35から供給される制御信号S
Cに基づいて開閉制御され、Hレベルの制御信号SCに
応答して導通状態(オン)となり、Lレベルの制御信号
SCに応答して非導通状態(オフ)となる。そして、第
3スイッチ回路SW13がオフすると、ノードN11が
ノードN12と電気的に切り離される。
【0059】図4は、入力制御回路31の詳細な回路図
を示す。各スイッチ回路SW11〜SW13は、それぞ
れ一対のPチャネルMOSトランジスタとNチャネルM
OSトランジスタにて構成される。そして、制御信号発
生回路35は、制御信号SO,SCをそれぞれ反転した
制御信号SOx,SCxを出力する。
【0060】制御信号SOは第1,第2スイッチ回路S
W11,SW12のNMOSトランジスタのゲートに供
給され、制御信号SOxはPMOSトランジスタのゲー
トに供給される。制御信号SCは第3スイッチ回路SW
13のNMOSトランジスタのゲートに供給され、制御
信号SCxはPMOSトランジスタのゲートに供給され
る。
【0061】尚、スイッチ回路SW11,SW12を構
成するMOSトランジスタの素子サイズ等の固有値は、
上位比較回路11,下位比較回路12を構成する電圧比
較器CMU1〜CMUm,CML1〜CMLnの数に対応して設
定されている。これにより、ノードN11,N12のレ
ベルをバランスさせることで、リニアリティに対する影
響を無くすことができる。これは、スイッチ回路SW1
1,SW12の固有値が同一の場合、ノードN11,N
12に供給される内部アナログ信号Vin1 ,Vin2 のレ
ベルが過渡的に同一にならなくなるからであり、デジタ
ル出力信号Dout のリニアリティに影響するからであ
る。
【0062】上記のように構成されたA/D変換器30
の作用を図5に従って説明する。今、制御信号発生回路
35からHレベルの制御信号SO,SCが出力され、入
力制御回路31の各スイッチ回路SW11〜SW13が
オンしている。従って、ノードN11,N12の電位
は、アナログ入力信号Vinによって変化する。また、ノ
ードN11とノードN12の電位は同一となる。
【0063】制御信号S1u,S1vがHレベル、制御信号
S2u,S2vがLレベルの期間では、上位比較回路11と
下位比較回路12の各電圧比較器CMU1〜CMUm,CM
L1〜CMLnにはオートゼロ動作が行われると同時にアナ
ログ入力信号Vinが入力される。
【0064】次に、制御信号発生回路35は、Lレベル
の制御信号SOを出力し、この制御信号SOに応答して
スイッチ回路SW11,SW12がオフする。これによ
り、ノードN11,N12は、アナログ入力信号Vinが
供給されるノードN13と電気的に切り離され、両ノー
ドN11,N12の電位は、スイッチ回路SW11,S
W12がオフする直前の電位で保たれ、一定になる。
【0065】次に、制御信号発生回路35は、Lレベル
の制御信号SCを出力すると共に、内部アナログ信号V
in1 ,Vin2 をホールドするべくLレベルの制御信号S
1u,S1vを出力する。この時、配線長等の要因により、
制御信号S1vの立ち下がりが制御信号S1uのそれよりも
タイミング誤差teだけ遅れる。
【0066】従って、上位比較回路11のスイッチ回路
SW1がオフしたとき、下位比較回路12のスイッチ回
路SW1はまだオンしている。しかし、入力制御回路3
1の第3スイッチ回路SW13が上位比較回路11のス
イッチ回路SW1と同時にオフすることで、そのスイッ
チ回路SW1に発生するスイッチングノイズは、ノード
N12、即ち下位比較回路12に伝搬しない。
【0067】これにより、ノードN12の電位は、スイ
ッチングノイズの影響を受けない。従って、各比較回路
11,12の電圧比較器CMU1〜CMUm,CML1〜CM
Lnは、同一レベルの内部アナログ信号Vin1 ,Vin2 を
記憶する。
【0068】尚、制御信号S1vの立ち下がりが制御信号
S1uのそれよりも遅れる場合について説明したが、その
逆の場合でも同様の作用が得られる。以上記述したよう
に、本実施の形態によれば、以下の効果を奏する。
【0069】(1)入力制御回路31は、入力制御手段
としての第1,第2スイッチ回路SW11,SW12を
含む。スイッチ回路SW11,SW12の第1端子は互
いに接続され、アナログ入力信号Vinが入力される。ス
イッチ回路SW11,SW12の第2端子は、それぞれ
ノードN11,N12を介して上位比較回路11,下位
比較回路12に接続される。スイッチ回路SW11,S
W12は、制御信号発生回路35から入力される制御信
号SOに応答し、両比較回路11,12のサンプリング
動作時にスイッチ回路SW11,SW12が先にオフす
ることで、アナログ入力信号Vinを、内部アナログ信号
Vin1 ,Vin2 としてそれぞれノードN11,N12を
介して上位比較回路11,下位比較回路12に供給す
る。従って、両比較回路11、12は同一レベルの内部
アナログ信号Vin1 ,Vin2をサンプリングするため、
両比較回路11,12におけるレベル誤差を低減する事
ができる。
【0070】(2)ノードN11,N12間にチャネル
間制御手段としての第3スイッチ回路SW13を接続し
た。スイッチ回路SW13は、制御信号発生回路35か
ら供給される制御信号SCに基づいて開閉制御される。
従って、スイッチ回路SW13がオフすることでノード
N11,N12が電気的に切り離されるので、両比較回
路11,12間の干渉を低減することができる。
【0071】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態では、入力制御手段として設けたスイッ
チ回路SW11,SW12を、制御信号SO(,SO
x)により開閉制御する(オン状態、オフ状態を交互に
繰り返す)様にしたが、各スイッチ回路SW11,SW
12の状態を適宜変更して実施してもよい。
【0072】例えば、スイッチ回路SW11,SW12
を常時一定状態(オン状態)に制御する、制御信号発生
回路35は、高電位電源VDDレベル又は低電位電源GN
Dレベルを持つ制御信号SOを出力する。スイッチ回路
SW11,SW12はMOSトランジスタのオンによる
抵抗値を持つ。これにより、上位比較回路11(又は下
位比較回路12)にて発生するスイッチングノイズは、
スイッチ回路SW11,SW12を通ることで小さくな
る、即ちノードN11,N12間の干渉を低減すること
ができる。
【0073】別の例として、制御信号発生回路35は、
Hレベル(高電位電源VDDレベル)とLレベル(低電位
電源GNDレベル)の間の一定電圧を持つ制御信号SO
をスイッチ回路SW11,SW12に供給する。スイッ
チ回路SW11,SW12を構成するMOSトランジス
タは、制御信号SOに応答して一定状態にて動作し、そ
の一定状態における抵抗値を持つMOSトランジスタに
よって、上記と同様にノードN11,N12間の干渉が
低減される。
【0074】また別の例として、制御信号発生回路35
は、A/D変換器30の動作タイミングによって、スイ
ッチ回路SW11,SW12の状態を変更するように制
御信号SOのレベルを変更する。例えば、スイッチ回路
SW11,SW12の抵抗値が、サンプリング時には低
い値となり、スイッチング動作等によるノイズが発生す
る時に高い値となるように、制御信号SOのレベルを変
更する。この様に、制御信号発生回路35は、少なくと
も1つの状態において高電位電源VDDと低電位電源GN
Dの間の何れかの電位を持つ制御信号SOを出力する。
これにより、サンプリング時にはスイッチ回路SW1
1,SW12を低抵抗として作用させてノードN11,
N12のレベルを同一にし、ノードN11,N12間の
干渉を低減するときにスイッチ回路SW11,SW12
を高抵抗素子として作用させることができる。
【0075】尚、上記したように、スイッチ回路SW1
1,SW12を高抵抗素子として作用させた場合、上位
比較回路11が記憶する内部アナログ信号Vin1 のレベ
ルと下位比較回路12のそれが相違する場合があり得
る。しかし、上記実施形態のように下位比較回路12に
冗長性を持たせているため、上位比較回路11と下位比
較回路12間でサンプリング誤差が発生しても、その冗
長性によって正常にA/D変換が可能である。従って、
入力制御手段としてのスイッチ回路SW11,SW12
は、完全にオフしなくても、上位,下位比較回路11,
12のレベル誤差が補正回路34にて補正可能なレベル
以内に収まるように帯域制限するだけの機能であればよ
い。
【0076】○上記実施形態では、入力制御回路31
を、入力制御手段としてのスイッチ回路SW11,SW
12とチャネル間制御手段としてのスイッチ回路SW1
3により構成したが、入力制御回路を入力制御手段のみ
から構成してもよい。
【0077】○上記実施形態では、チャネル間制御手段
として設けたスイッチ回路SW13をオン・オフ制御す
るようにしたが、ノードN11,N12間のノイズの伝
搬、即ち、ノードN11,N12間の干渉を低減するよ
うに制御すればよい。
【0078】例えば、スイッチ回路SW13常時一定状
態(オン状態)に制御する、即ち、制御信号発生回路3
5は、高電位電源VDDレベル又は低電位電源GNDレベ
ルを持つ制御信号SCを出力する。スイッチ回路SW1
3はMOSトランジスタのオンによる抵抗値を持ち、こ
れによりノードN11からノードN12(又はノードN
12からノードN11)へ伝播するノイズを低減するこ
とが可能となる。
【0079】別の例として、制御信号発生回路35は、
Hレベル(高電位電源VDDレベル)とLレベル(低電位
電源GNDレベル)の間の一定電圧を持つ制御信号SC
をスイッチ回路SW13に供給する。スイッチ回路SW
13を構成するMOSトランジスタは、制御信号SCに
応答して一定状態にて動作し、その一定状態における抵
抗値を持つMOSトランジスタによって、ノードN1
1,N12間の干渉が低減される。
【0080】また別の例として、制御信号発生回路35
は、A/D変換器30の動作タイミングによって、スイ
ッチ回路SW13の状態を変更するように制御信号SC
のレベルを変更する。例えば、スイッチ回路SW13の
抵抗値が、サンプリング時には低い値となり、スイッチ
ング動作等によるノイズが発生する時に高い値となるよ
うに、制御信号SCのレベルを変更する。この様に、制
御信号発生回路35は、少なくとも1つの状態において
高電位電源VDDと低電位電源GNDの間の何れかの電位
を持つ制御信号SCを出力する。これにより、サンプリ
ング時にはスイッチ回路SW13を低抵抗として作用さ
せてノードN11,N12のレベルを同一にし、ノード
N11,N12間の干渉を低減するときにスイッチ回路
SW13を高抵抗として作用させることができる。
【0081】○上記実施形態では、入力制御手段として
スイッチ回路SW11,SW12を備えたが、各スイッ
チ回路SW11,SW12に適当な素子を並列に接続し
て実施してもよい。
【0082】・図7(a)に示すように、スイッチ回路
SW11,SW12に抵抗R2,R3を並列に接続す
る。 ・図7(b)に示すように、スイッチ回路SW11,S
W12にインダクタL2,L3を並列に接続する。
【0083】・図7(c)に示すように、スイッチ回路
SW11,SW12にスイッチ回路SW21,SW22
を並列に接続し、制御信号発生回路35は、スイッチ回
路SW21,SW22をスイッチ回路SW11,SW1
2と逆相にて開閉制御する。即ち、スイッチ回路SW2
1,SW22には制御信号発生回路35から制御信号S
Ox(図4参照)が供給される。
【0084】この様に、スイッチ回路SW11,SW1
2に並列に接続された素子は、スイッチ回路SW11,
SW12のオフ動作によるクロックフィードスルーの影
響を低減するように作用する。これにより、スイッチ回
路SW11,SW12のスイッチング動作によるノイズ
の影響を低減することができる。
【0085】○上記実施形態では、入力制御回路31の
第1〜第3スイッチ回路SW11〜SW13を一対のP
MOSトランジスタとNMOSトランジスタにより構成
したが、各スイッチ回路SW11〜SW13をPMOS
トランジスタのみ、NMOSトランジスタのみにて構成
してもよい。
【0086】○上記実施形態において、チャネル間制御
手段としてのスイッチ回路SW13を構成するトランジ
スタのうちの少なくとも1つにデプレッション型トラン
ジスタ(Depletion type Transistor)を用いてもよい。
このデプレッション型トランジスタは、ゲート電圧が0
でオンするため、スイッチ回路SW13を常時オン状態
にする場合には制御が容易(不要)となり、更に低消費
電力化に適している。
【0087】○上記実施形態では、チャネル間制御手段
としてスイッチ回路SW13を独立したノードN11,
N12間に接続し、これを適宜制御する様にしたが、ス
イッチ回路SW13を適当な素子に変更して実施しても
よい。
【0088】・図6(a),(b)に示すように、ノー
ドN11,N12間に抵抗R1,インダクタL1,また
は低電流素子を接続する。これらの素子は、スイッチン
グノイズ等のような交流に対して抵抗体として機能す
る。従って、一方の上位比較回路11(又は下位比較回
路12)のスイッチ回路SW1のスイッチング動作によ
る他方の回路への影響を低減することができる。
【0089】・また、上記の素子は、図6(c)に示す
ように、A/D変換器30を形成した半導体チップの外
部に設けてもよい。即ち、A/D変換器30に上記の素
子を接続するための端子P1,P2(半導体チップにお
いてはパッド)を設け、それら端子P1,P2間に素子
を接続する。この様にすれば、ノードN11,N12間
の交流的に高抵抗として作用する素子の抵抗値を容易に
変更することが可能となる。更に、端子P1,P2間を
配線にて接続してもよく、その配線は抵抗素子又はイン
ダクタ素子として機能する。
【0090】○上記実施形態では、上位比較回路11と
下位比較回路12を設けたが、上位,中位,下位の3つ
の比較回路、また4つ以上の比較回路を設ける。そし
て、各比較回路毎に入力制御回路を設けて構成してもよ
い。また、パイプライン型のA/D変換器に応用しても
よい。
【0091】○上記実施形態では、チョッパ型電圧比較
器CMU1〜CMUm,CML1〜CMLnを備えた直並列型の
A/D変換器30に具体化したが、アナログ入力信号を
処理する回路を複数備え、各回路に同一のアナログ入力
信号を供給する半導体装置に具体化して実施してもよ
い。
【0092】○上記実施形態では、下位比較回路12は
冗長性を持つ構成としたが、冗長性を持たせない下位比
較回路を備えたA/D変換器に具体化してもよい。その
場合、図2のデジタル補正回路34が不要となる。
【0093】○上記実施形態では、サンプリング時に入
力制御回路31の各スイッチ回路SW11〜SW13を
オンに制御したが、サンプリング時に入力制御手段の第
1,第2スイッチ回路SW11,SW12をオンし、チ
ャネル間制御手段の第3スイッチ回路SW13をオフす
る。そして、第1,第2スイッチ回路SW11,SW1
2をオフするときに第3スイッチ回路SW13をオンす
る。即ち、制御信号発生回路35は、制御信号SOと制
御信号SCを逆相に制御する。これにより、第1,第2
スイッチ回路SW11,SW12にて発生するクロック
フィードスルーの一部を、第3スイッチ回路SW13に
て吸収することで、各比較回路11,12に供給する内
部アナログ信号Vin1 ,Vin2 にのるノイズを低減する
ことができる。
【0094】○上記実施形態では、S/H機能を有する
チョッパ型電圧比較器CMU1〜CMUm,CML1〜CMLn
を用いたが、S/H機能を持たない差動型電圧比較器等
の電圧比較器を用いてA/D変換器を構成してもよい。
この場合、入力制御回路31のスイッチ回路SW11,
SW12が上位比較回路11,下位比較回路12に対す
るS/H回路として機能する。
【0095】この様に、スイッチ回路SW11,SW1
2をS/H回路として機能させる場合、上位比較回路1
1と下位比較回路12の電圧比較器の数によって、ノー
ドN11,N12に供給される内部アナログ信号Vin1
,Vin2 のレベルが過渡的に同一にならなくなる。こ
れは、デジタル出力信号Dout のリニアリティに影響す
る。これに対して、スイッチ回路SW11,SW12を
構成するMOSトランジスタの素子サイズ等の固有値を
電圧比較器に対応して変更することで、ノードN11,
N12のレベルをバランスさせることで、リニアリティ
に対する影響を無くすことができる。
【0096】○上記実施形態では、入力制御手段として
のスイッチ回路SW11,SW12を共通の制御信号発
生回路35にて制御するようにしたが、制御信号発生回
路をスイッチ回路SW11,SW12に対してそれぞれ
独立して設けてもよい。その場合、スイッチ回路SW1
1,SW12を開閉制御する制御信号のタイミング誤差
は、補正回路34にて補正可能な範囲であればよい。
【0097】
【発明の効果】以上詳述したように、本発明によれば、
複数のアナログ処理回路にて扱うアナログ入力信号のレ
ベル誤差を低減することが可能な半導体集積回路を提供
することができる。
【0098】また、請求項21,22に記載の発明によ
れば、半導体集積回路はA/D変換器であり、そのA/
D変換器におけるレベル誤差を低減することができる。
【図面の簡単な説明】
【図1】 本発明の原理説明図である。
【図2】 一実施形態の直並列型A/D変換器のブロッ
ク回路図である。
【図3】 入力制御回路,上位及び下位比較回路を示す
回路図である。
【図4】 入力制御回路の詳細な回路図である。
【図5】 一実施形態の動作を示すタイミング波形図で
ある。
【図6】 別の形態を示す回路図である。
【図7】 別の形態を示す回路図である。
【図8】 チョッパ型電圧比較器を示す回路図である。
【図9】 チョッパ型電圧比較器の動作設定図である。
【図10】 従来の直並列型A/D変換器の一部回路図
である。
【図11】 A/D変換器の動作を示すタイミング波形
図である。
【図12】 従来の直並列型A/D変換器の一部回路図
である。
【図13】 A/D変換器の動作を示すタイミング波形
図である。
【符号の説明】
1,2 アナログ処理回路 3,4 入力制御手段 5 チャネル間制御手段 Vin アナログ入力信号 N11〜N13 ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚本 三六 愛知県春日井市高蔵寺町二丁目1844番2 富士通ヴィエルエスアイ株式会社内 Fターム(参考) 5J022 AA14 BA04 CB01 CD03 CE01 CE08 CF01 CF07 CG01

Claims (23)

    【特許請求の範囲】
  1. 【請求項1】 アナログ入力信号を処理する複数のアナ
    ログ処理回路を備えた半導体集積回路において、 前記アナログ入力信号が共通のノードを介して供給さ
    れ、前記アナログ入力信号に基づく内部アナログ信号を
    それぞれ独立したノード配線を介して前記各アナログ処
    理回路に供給する複数の入力制御手段を備えた、ことを
    特徴とする半導体集積回路。
  2. 【請求項2】 請求項1に記載の半導体集積回路におい
    て、 前記複数のアナログ処理回路のうちの少なくとも1つ
    は、入力信号をサンプリングした電圧あるいは電荷を一
    定時間保持する機能を有する、ことを特徴とする半導体
    集積回路。
  3. 【請求項3】 請求項1又は2に記載の半導体集積回路
    において、 前記複数の入力制御手段の状態を制御する状態制御手段
    を備えた、ことを特徴とする半導体集積回路。
  4. 【請求項4】 請求項1又は2に記載の半導体集積回路
    において、 前記複数の入力制御手段は、導通状態と非導通状態の2
    状態を持ち、 前記アナログ処理回路の動作に基づいて前記入力制御手
    段の状態を同相にて制御する状態制御手段を備えた、こ
    とを特徴とする半導体集積回路。
  5. 【請求項5】 請求項4に記載の半導体集積回路におい
    て、 前記状態制御手段は、前記複数の入力制御手段に対して
    共通に設けられている、ことを特徴とする半導体集積回
    路。
  6. 【請求項6】 請求項1乃至5のうちの何れか1項に記
    載の半導体集積回路において、 前記複数の入力制御手段を構成する素子の固有値を、前
    記複数のアナログ処理回路の構成に応じてそれぞれ設定
    した、ことを特徴とする半導体集積回路。
  7. 【請求項7】 請求項1乃至6のうちの何れか1項に記
    載の半導体集積回路において、 前記複数の入力制御手段に、抵抗素子又はインダクタ素
    子をそれぞれ並列に接続した、ことを特徴とする半導体
    集積回路。
  8. 【請求項8】 請求項3乃至5のうちの何れか1項に記
    載の半導体集積回路において、 前記複数の入力制御手段に、スイッチ素子をそれぞれ並
    列に接続した、ことを特徴とする半導体集積回路。
  9. 【請求項9】 請求項8に記載の半導体集積回路におい
    て、 前記状態制御手段は、並列に接続された前記スイッチ素
    子と前記入力制御手段を逆相にて制御する、ことを特徴
    とする半導体集積回路。
  10. 【請求項10】 請求項3に記載の半導体集積回路にお
    いて、 前記各入力制御手段は、そのゲートに制御信号が供給さ
    れるMOS型トランジスタにて構成されるスイッチ素子
    であり、前記状態制御手段は、前記制御信号の電位を高
    電位電源と低電位電源の間の一定電位に制御する、こと
    を特徴とする半導体集積回路。
  11. 【請求項11】 請求項4に記載の半導体集積回路にお
    いて、 前記状態制御手段は、前記入力制御手段を前記複数のア
    ナログ処理回路の何れもがサンプリング状態の時に非導
    通状態に制御する、ことを特徴とする半導体集積回路。
  12. 【請求項12】 請求項3乃至11のうちの何れか1項
    に記載の半導体集積回路において、 前記独立したノード配線間に、高抵抗値を有するチャネ
    ル間制御手段を接続した、ことを特徴とする半導体集積
    回路。
  13. 【請求項13】 請求項12に記載の半導体集積回路に
    おいて、 前記チャネル間制御手段は、MOS型トランジスタより
    なるスイッチ回路であり、前記トランジスタのゲートに
    は高電位電源又は低電位電源の制御信号が供給される、
    ことを特徴とする半導体集積回路。
  14. 【請求項14】 請求項12に記載の半導体集積回路に
    おいて、 前記チャネル間制御手段は、MOS型トランジスタより
    なるスイッチ回路であり、前記トランジスタのゲートに
    は高電位電源と低電位電源の間の一定電圧の制御信号が
    供給される、ことを特徴とする半導体集積回路。
  15. 【請求項15】 請求項12に記載の半導体集積回路に
    おいて、 前記チャネル間制御手段は、MOS型トランジスタより
    なるスイッチ回路であり、前記トランジスタのゲートに
    は前記アナログ処理回路のタイミングに応じた電圧の制
    御信号が供給され、その制御信号は少なくとも1つの期
    間に高電位電源と低電位電源の間の一定電圧に制御され
    る、ことを特徴とする半導体集積回路。
  16. 【請求項16】 請求項13乃至15のうちの何れか1
    項に記載の半導体集積回路において、 前記チャネル間制御手段を構成するトランジスタのうち
    の少なくとも1つはデプレッション型トランジスタであ
    る、ことを特徴とする半導体集積回路。
  17. 【請求項17】 請求項12に記載の半導体集積回路に
    おいて、前記MOS型トランジスタのゲートに供給され
    る制御信号は、前記入力制御手段を制御する状態制御手
    段により生成される、ことを特徴とする半導体集積回
    路。
  18. 【請求項18】 請求項12に記載の半導体集積回路に
    おいて、前記チャネル間制御手段は抵抗素子である、こ
    とを特徴とする半導体集積回路。
  19. 【請求項19】 請求項12に記載の半導体集積回路に
    おいて、前記チャネル間制御手段はインダクタ素子であ
    る、ことを特徴とする半導体集積回路。
  20. 【請求項20】 請求項12に記載の半導体集積回路に
    おいて、 前記ノード配線は半導体チップ上に形成され、前記チャ
    ネル間制御手段は前記半導体チップの外部に設けられて
    いる、ことを特徴とする半導体集積回路。
  21. 【請求項21】 請求項12に記載の半導体集積回路に
    おいて、 前記ノード配線は半導体チップ上に形成され、該半導体
    チップには前記チャネル間制御手段を当該チップ外部に
    接続するため端子が形成されている、ことを特徴とする
    半導体集積回路。
  22. 【請求項22】 請求項1乃至21のうちの何れか1項
    に記載の半導体集積回路において、 前記各アナログ処理回路は、前記内部アナログ信号と基
    準電圧を比較し、その比較結果を出力する電圧比較回路
    であり、 前記複数のアナログ処理回路の比較結果のうちの少なく
    とも1つに基づいて基準電圧を生成する基準電圧発生回
    路と、 前記各アナログ処理回路の比較結果を2進コード化する
    複数のエンコーダと、を備え、 前記アナログ入力信号をデジタル出力信号に変換するこ
    とを特徴とする半導体集積回路。
  23. 【請求項23】 請求項22に記載の半導体集積回路装
    置において、 前記複数のアナログ処理回路のうちの少なくとも1つは
    当該アナログ処理回路の入力レンジを拡大するための冗
    長比較回路を有し、 前記複数のエンコーダの出力信号を補正したデジタル出
    力信号を出力する補正回路を備えた、ことを特徴とする
    半導体集積回路。
JP01686499A 1999-01-26 1999-01-26 半導体集積回路 Expired - Fee Related JP4074023B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP01686499A JP4074023B2 (ja) 1999-01-26 1999-01-26 半導体集積回路
US09/419,067 US6310572B1 (en) 1999-01-26 1999-10-15 Semiconductor integrated circuit having plural input control circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP01686499A JP4074023B2 (ja) 1999-01-26 1999-01-26 半導体集積回路

Publications (2)

Publication Number Publication Date
JP2000216679A true JP2000216679A (ja) 2000-08-04
JP4074023B2 JP4074023B2 (ja) 2008-04-09

Family

ID=11928092

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01686499A Expired - Fee Related JP4074023B2 (ja) 1999-01-26 1999-01-26 半導体集積回路

Country Status (2)

Country Link
US (1) US6310572B1 (ja)
JP (1) JP4074023B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008148026A (ja) * 2006-12-11 2008-06-26 Anritsu Corp A/d変換装置
KR100995314B1 (ko) 2007-02-26 2010-11-19 내셔널 세미콘덕터 코포레이션 전류 입력 adc내의 전하 밸런싱 방법
JP2013148459A (ja) * 2012-01-19 2013-08-01 Fujitsu Telecom Networks Ltd 充放電試験装置用の校正機ユニット

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001155574A (ja) * 1999-11-24 2001-06-08 Alps Electric Co Ltd スイッチ入力処理モジュール
JP3618689B2 (ja) * 2001-05-31 2005-02-09 イノテック株式会社 チョッパ型電圧比較器及びそれを用いたアナログデジタル変換器
US6919831B1 (en) * 2004-04-28 2005-07-19 Madhavi V. Tagare Circuit, apparatus, and method for converting analog signals into digital signals

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01106526A (ja) * 1987-10-19 1989-04-24 Mitsubishi Electric Corp Ad変換器
JPH03179920A (ja) * 1989-12-08 1991-08-05 Mitsubishi Electric Corp サンプルホールド回路装置
JP2952786B2 (ja) 1990-09-20 1999-09-27 株式会社日立製作所 Ad変換器
JPH09186594A (ja) * 1995-12-28 1997-07-15 Fujitsu Ltd コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法
JPH10285037A (ja) * 1997-04-10 1998-10-23 Mitsubishi Electric Corp アナログ−デジタル変換回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008148026A (ja) * 2006-12-11 2008-06-26 Anritsu Corp A/d変換装置
JP4566977B2 (ja) * 2006-12-11 2010-10-20 アンリツ株式会社 A/d変換装置
KR100995314B1 (ko) 2007-02-26 2010-11-19 내셔널 세미콘덕터 코포레이션 전류 입력 adc내의 전하 밸런싱 방법
JP2013148459A (ja) * 2012-01-19 2013-08-01 Fujitsu Telecom Networks Ltd 充放電試験装置用の校正機ユニット

Also Published As

Publication number Publication date
JP4074023B2 (ja) 2008-04-09
US6310572B1 (en) 2001-10-30

Similar Documents

Publication Publication Date Title
US11316505B2 (en) Delay based comparator
EP0935345B1 (en) Differential switching circuitry
US6433724B1 (en) Analog-digital converter with single-ended input
US20050057379A1 (en) A/D converter calibration
KR0173858B1 (ko) 아날로그-디지털 변환방법 및 장치
US7154423B2 (en) Successive approximation A/D converter comparing analog input voltage to reference voltages and a comparator for use therein
JP3621358B2 (ja) コンパレータ及びアナログディジタルコンバータ
JP2000216679A (ja) 半導体集積回路
US5467089A (en) Capacitor array digital/analog converter with compensation array for stray capacitance
CN111034051A (zh) 使用自举开关的开关电容dac
KR20110008959A (ko) 부트스트랩트 클럭 발생기를 갖는 트랙-앤-홀드 회로
US10354741B2 (en) Low distortion sample and hold (S/H) circuits and associated methods for use with analog-to-digital converters (ADCs)
US6104330A (en) Digital to analogue and analogue to digital converters
KR20110008955A (ko) 트랙-앤-홀드 회로, 및 이를 구비한 폴딩 아날로그-디지탈 변환기
US20070247342A1 (en) Methods and apparatus to balance reference settling in switched-capacitor pipelined digital to analog converter
US6686863B1 (en) A/D signal conversion based on a comparison of voltage-divided signals
US10763875B2 (en) Switched capacitor circuit and analog-to-digital converter device
KR102169714B1 (ko) 초 저전력 및 와이드 레인지 입력 방식의 아날로그-디지털 변환기
JP2002325040A (ja) D/a変換回路
US6646584B2 (en) Circuit design technique for increasing the bandwidth of sample-and-hold circuits in flash ADCs
CN112583406A (zh) 模拟数字转换器装置与模拟数字转换器电路系统
JP2004260263A (ja) Ad変換器
KR100284289B1 (ko) 아나로그/디지털 컨버터
JPH1155087A (ja) コンパレータ及びad変換回路
GB2619581A (en) Protection circuitry

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050830

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070109

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070110

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070312

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070821

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070920

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20071030

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080124

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110201

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110201

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110201

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110201

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120201

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130201

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140201

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees