KR20110008959A

KR20110008959A - 부트스트랩트 클럭 발생기를 갖는 트랙-앤-홀드 회로

Info

Publication number: KR20110008959A
Application number: KR1020090066526A
Authority: KR
Inventors: 이정호; 이흥배
Original assignee: 삼성전자주식회사
Priority date: 2009-07-21
Filing date: 2009-07-21
Publication date: 2011-01-27
Also published as: US8294512B2; US20110018589A1

Abstract

부트스트랩트 클럭 발생기를 갖는 트랙-앤-홀드 회로가 개시된다. 트랙-앤-홀드 회로는 부트스트랩트(bootstrapped) 클럭 발생기 및 트랙-앤-홀드 부를 포함한다. 부트스트랩트 클럭 발생기는 부스트 노드의 초기 전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 전원전압보다 낮거나 같은 레벨을 갖는 샘플링 제어신호를 발생한다. 트랙-앤-홀드 회로는 샘플링 제어신호에 응답하여 입력전압 신호를 샘플하고 홀드한다. 따라서, 트랙-앤-홀드 회로는 낮은 부스트 전압 레벨을 가지므로 회로 구성이 간단하고 내구성이 양호하다.

Description

부트스트랩트 클럭 발생기를 갖는 트랙-앤-홀드 회로{TRACK-AND-HOLD CIRCUIT HAVING A BOOTSTRAPPED CLOCK GENERATOR}

본 발명은 트랙-앤-홀드 회로에 관한 것으로, 특히 부트스트랩트 클럭 발생기를 갖는 트랙-앤-홀드 회로에 관한 것이다.

아날로그-디지털 변환기의 입력단 등에는 아날로그 신호를 샘플링하기 위한 샘플-앤-홀드(sample-and-hold) 회로 또는 트랙-앤-홀드(track-and-hold) 회로가 사용되고 있다.

최근에는, 고해상도의 입력신호의 샘플링을 위해 부트스트랩트 구조를 갖는 부트스트랩트 트랙-앤-홀드 회로가 사용되고 있다.

종래의 부트스트랩트 트랙-앤-홀드 회로는 부스트 노드의 전압이 전원전압보다 훨씬 높아서 보호회로가 필요하고 부스팅을 위한 회로 구조가 복잡했다.

본 발명의 목적은 부스트 노드의 전압 레벨이 낮고 회로 구조가 간단하고 내구성을 양호한 트랙-앤-홀드 회로를 제공하는 것이다.

본 발명의 다른 목적은 부스트 노드의 전압 레벨이 낮고 회로 구조가 간단한 부트스트랩트 클럭 발생기를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 트랙-앤-홀드 회로는 부트스트랩트(bootstrapped) 클럭 발생기 및 트랙-앤-홀드 부를 포함한다.

부트스트랩트 클럭 발생기는 부스트 노드의 초기 전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 상기 전원전압보다 낮거나 같은 레벨을 갖는 샘플링 제어신호를 발생한다. 트랙-앤-홀드 회로는 상기 샘플링 제어신호에 응답하여 입력전압 신호를 샘플하고 홀드한다.

본 발명의 하나의 실시예에 의하면, 상기 입력전압 신호가 인가될 때, 상기 부스트 노드의 전압은 상기 전원전압보다 낮거나 같은 레벨을 가질 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 부트스트랩트 클럭 발생기는 부스트 커패시터, 제 1 PMOS 트랜지스터, 제 1 스위치, 제 2 스위치, 제 2 PMOS 트랜지스터 및 제 3 스위치를 포함할 수 있다.

부스트 커패시터는 상기 부스트 노드와 제 1 노드 사이에 결합될 수 있다. 제 1 PMOS 트랜지스터는 상기 전원전압이 인가되는 소스, 상기 부스트 노드에 연결된 드레인 및 제 1 클럭신호가 인가되는 게이트를 갖는다. 제 1 스위치는 상기 제 1 클럭신호 및 상기 클럭신호와 위상이 반대인 제 2 클럭신호에 응답하여 상기 입력전압 신호를 상기 제 1 노드에 전달한다. 제 2 스위치는 상기 제 2 클럭신호에 응답하여 상기 입력전압 신호의 최대값보다 낮은 레벨을 갖는 제 1 기준전압을 상기 제 1 노드에 전달한다. 제 2 PMOS 트랜지스터는 상기 제 2 클럭신호에 응답하여 상기 부스트 노드의 전압신호를 제 2 노드에 전달하고 상기 샘플링 제어신호를 발생한다. 제 3 스위치는 상기 제 2 클럭신호에 응답하여 상기 제 2 노드를 리셋시킨다.

본 발명의 하나의 실시예에 의하면, 상기 제 3 스위치는 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터를 포함할 수 있다.

제 1 MOS 트랜지스터는 상기 제 2 노드에 연결된 드레인 및 상기 전원전압이 인가되는 게이트를 갖다. 제 2 MOS 트랜지스터는 상기 제 1 MOS 트랜지스터의 소스에 연결된 드레인, 상기 제 2 클럭신호가 인가되는 게이트 및 접지에 연결된 소스를 갖는다.

본 발명의 하나의 실시예에 의하면, 상기 부트스트랩트 클럭 발생기는 제 1 입력 버퍼 및 제 2 입력 버퍼를 더 포함할 수 있다.

제 1 입력 버퍼는 상기 입력전압 신호를 버퍼링하여 상기 제 1 스위치에 제공하고, 제 2 입력 버퍼는 상기 제 1 기준전압을 버퍼링하여 상기 제 2 스위치에 제공한다.

본 발명의 하나의 실시예에 의하면, 상기 트랙-앤-홀드 부는 상기 샘플링 제어신호에 응답하여 상기 입력전압 신호를 제 3 노드에 전달하는 MOS 트랜지스터, 및 상기 제 3 노드에 결합된 커패시터를 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 트랙-앤-홀드 부는 상기 입력전압 신호를 버퍼링하여 상기 MOS 트랜지스터에 제공하는 입력 버퍼, 및 상기 제 3 노드의 전압신호를 버퍼링하는 출력 버퍼를 더 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 트랙-앤-홀드 부는 제 1 MOS 트랜지스터, 제 2 MOS 트랜지스터 및 커패시터를 포함할 수 있다.

제 1 MOS 트랜지스터는 상기 샘플링 제어신호에 응답하여 상기 입력전압 신호를 제 3 노드에 전달한다. 제 2 MOS 트랜지스터는 상기 제 3 노드와 제 4 노드 사이에 결합되어 있고, 소스와 드레인이 서로 전기적으로 연결되어 있고, 상기 클럭신호가 인가되는 게이트를 갖는다. 커패시터는 상기 제 4 노드에 결합된다.

본 발명의 하나의 실시예에 의하면, 상기 트랙-앤-홀드 부는 상기 입력전압 신호를 버퍼링하여 상기 제 1 MOS 트랜지스터에 제공하는 입력 버퍼, 및 상기 제 4 노드의 전압신호를 버퍼링하는 출력 버퍼를 더 포함할 수 있다.

본 발명의 하나의 실시형태에 따른 부트스트랩트 클럭 발생기는 부스트 커패시터, 제 1 PMOS 트랜지스터, 제 1 스위치, 제 2 스위치, 제 2 PMOS 트랜지스터 및 제 3 스위치를 포함한다.

부스트 커패시터는 부스트 노드와 제 1 노드 사이에 결합될 수 있다. 제 1 PMOS 트랜지스터는 전원전압이 인가되는 소스, 상기 부스트 노드에 연결된 드레인 및 제 1 클럭신호가 인가되는 게이트를 갖는다. 제 1 스위치는 상기 제 1 클럭신호 및 상기 클럭신호와 위상이 반대인 제 2 클럭신호에 응답하여 상기 입력전압 신호를 상기 제 1 노드에 전달한다. 제 2 스위치는 상기 제 2 클럭신호에 응답하여 상기 입력전압 신호의 최대값보다 낮은 레벨을 갖는 제 1 기준전압을 상기 제 1 노드 에 전달한다. 제 2 PMOS 트랜지스터는 상기 제 2 클럭신호에 응답하여 상기 부스트 노드의 전압신호를 제 2 노드에 전달하고 상기 샘플링 제어신호를 발생한다. 제 3 스위치는 상기 제 2 클럭신호에 응답하여 상기 제 2 노드를 리셋시킨다.

본 발명에 따른 부트스트랩트 클럭 발생기를 갖는 트랙-앤-홀드 회로는 낮은 부스트 전압 레벨을 가지므로 회로 구성이 간단하고 내구성이 양호하다. 본 발명에 따른 트랙-앤-홀드 회로는 트랙-앤-홀드 부에 사용된 입력 버퍼와 동일한 구조를 갖는 리플리카(replica) 입력 버퍼를 부트스트랩트 클럭 발생기에 포함시킴으로써, 입력 신호의 경로와 부스트 신호의 경로가 완전히 분리되어 신호 경로에서 글리치(glitch) 노이즈가 제거되고 샘플링 신호의 정착(settling) 특성이 향상된다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

본 발명의 상세한 설명에서, 트랙-앤-홀드(track-and-hold) 회로는 샘플-앤-홀드(sample-and-hold)와 같은 의미로 사용된다.

도 1은 본 발명의 하나의 실시예에 따른 트랙-앤-홀드 회로를 나타내는 블록도이다.

도 1을 참조하면, 트랙-앤-홀드 회로(100)는 부트스트랩트(bootstrapped) 클럭 발생기(110) 및 트랙-앤-홀드(track-and-hold) 부(120)를 포함한다.

부트스트랩트 클럭 발생기(110)는 부스트 노드의 초기 전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 상기 전원전압보다 낮거나 같은 레벨을 갖는 샘플링 제어신호(VCON_TRA)를 발생한다. 부트스트랩트 클럭 발생 기(110)는 제 1 클럭신호(CLK), 제 1 클럭신호(CLK)와 위상이 반대인 제 2 클럭신호(CLKB), 제 1 기준전압(VINCOM) 및 입력전압 신호(VIN)에 기초하여 샘플링 제어신호(VCON_TRA)를 발생한다. 트랙-앤-홀드 부(120)는 샘플링 제어신호(VCON_TRA)에 응답하여 입력전압 신호(VIN)를 샘플하고 홀드하며, 샘플링 신호(sampled signal)(VIS)를 출력한다.

트랙-앤-홀드 회로(100)는 낮은 부스트 전압 레벨을 가지므로 회로 구성이 간단하고 내구성이 양호하다. 트랙-앤-홀드 회로(100)는 트랙-앤-홀드 부(120)에 사용된 입력 버퍼와 동일한 구조를 갖는 리플리카(replica) 입력 버퍼를 부트스트랩트 클럭 발생기(110)에 포함시킴으로써, 트랙-앤-홀드 부(120)를 통한 입력 신호의 경로와 부트스트랩트 클럭 발생기(110)를 통한 부스트 신호의 경로가 완전히 분리되어 신호 경로에서 글리치(glitch) 노이즈가 제거되고 샘플링 신호의 정착(settling) 특성이 향상된다.

도 2는 도 1의 트랙-앤-홀드 회로(100)에 포함된 부트스트랩트 클럭 발생기(110)의 하나의 예를 나타내는 회로도이다.

도 2를 참조하면, 부트스트랩트 클럭 발생기(110a)는 부스트 커패시터(CBOOST), 제 1 PMOS 트랜지스터(MP1), CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터(MC1), 제 2 PMOS 트랜지스터(MP2), 제 1 NMOS 트랜지스터(MN1), 제 2 NMOS 트랜지스터(MN2) 및 제 3 NMOS 트랜지스터(MN3)를 포함한다.

부스트 커패시터(CBOOST)는 부스트 노드(NCT)와 제 1 노드(NCB) 사이에 결합된다. 제 1 PMOS 트랜지스터(MP1)는 전원전압(VDD)이 인가되는 소스, 부스트 노 드(CBOOST)에 연결된 드레인 및 제 1 클럭신호(CLK)가 인가되는 게이트를 갖는다. CMOS 트랜지스터(MC1)는 제 1 클럭신호(CLK) 및 클럭신호(CLK)와 위상이 반대인 제 2 클럭신호(CLKB)에 응답하여 입력전압 신호(VIN)를 제 1 노드(NCB)에 전달한다. 제 3 NMOS 트랜지스터(MN3)는 제 2 클럭신호(CLKB)에 응답하여 입력전압 신호(VIN)의 최대값보다 낮은 레벨을 갖는 제 1 기준전압(VINCOM)을 제 1 노드(NCB)에 전달한다. 제 2 PMOS 트랜지스터(MP2)는 제 2 클럭신호(CLKB)에 응답하여 부스트 노드(NCT)의 전압신호를 제 2 노드(N1)에 전달하고 샘플링 제어신호(VCON_TRA)를 발생한다. 제 1 NMOS 트랜지스터(MN1)는 제 2 노드(N1)에 연결된 드레인 및 전원전압(VDD)이 인가되는 게이트를 갖는다. 제 2 NMOS 트랜지스터(MN2)는 제 1 MOS 트랜지스터(MN1)의 소스에 연결된 드레인, 제 2 클럭신호(CLKB)가 인가되는 게이트 및 접지에 연결된 소스를 갖는다. 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)는 제 2 클럭신호(CLKB)에 응답하여 제 2 노드(N1)를 리셋시키는 스위치의 기능을 한다.

이하, 도 2의 부트스트랩트 클럭 발생기(110a)의 동작을 설명한다.

제 1 클럭신호(CLK)가 로직 "로우" 상태일 때, 제 1 PMOS 트랜지스터(MP1)는 턴온되고, 부스트 노드(NCT)에 충전 전류가 공급된다. 제 2 클럭신호(CLKB)가 로직 "하이" 상태이므로 제 3 NMOS 트랜지스터(MN3)는 턴온되고, 제 1 노드(NCB)에 제 1 기준전압(VINCOM)이 전달된다. 상기한 바와 같이, 제 1 기준전압(VINCOM)은 입력전압 신호(VIN)의 최대값보다 낮은 레벨을 갖는다. 따라서, 부스트 커패시터(CBOOST)의 양단에는 VDD-VINCOM의 전압이 충전된다. 종래에는 부스트 커패시터(CBOOST)의 양단에 전원전압(VDD)이 초기 전압으로서 충전되었다.

제 1 클럭신호(CLK)가 로직 "하이" 상태로 바뀌면, 제 1 PMOS 트랜지스터(MP1)는 턴오프된다. 제 2 클럭신호(CLKB)가 로직 "로우" 상태이므로 제 3 NMOS 트랜지스터(MN3)는 턴오프되고, CMOS 트랜지스터(MC1)는 턴온되어 제 1 노드(NCB)에 입력전압 신호(VIN)가 전달된다.

따라서, 부스트 노드(NCT)의 전압은 VDD-VINCOM+VIN이 된다. 예를 들어, VDD가 1.2V, VINCOM이 0.3V, VIN의 최대값이 0.5V일 때, 부스트 노드(NCT)의 전압의 최대값은 1.4V가 된다. 제 1 클럭신호(CLK)가 로직 "하이" 상태일 때, 제 2 PMOS 트랜지스터(MP2)는 턴온되고, 제 1 NMOS 트랜지스터(MN1)를 통해 제 2 노드(N1)에 연결된 제 2 NMOS 트랜지스터(MN2)는 턴오프된다. 따라서, 부스트 노드(NCT)의 전압 신호는 제 2 PMOS 트랜지스터(MP2)를 통해 제 2 노드(N1)에 전달된다. 제 1 클럭신호(CLK)가 로직 "하이" 상태일 때, 부스트 노드(NCT)의 전압 신호는 제 2 PMOS 트랜지스터(MP2)를 통해 제 2 노드(N1)에 연결된 라인들과 전하공유를 하므로, 실제로 부스트 노드(NCT)의 전압의 최대값은 전원전압(VDD)인 1.2V 또는 그 이하의 값을 갖게 된다.

따라서, 부트스트랩트 클럭 발생기(110a)에 포함된 MOS 트랜지스터들과 트랙-앤-홀드 부(120)에 포함된 MOS 트랜지스터들은 고전압용 MOS 트랜지스터가 아닌, 일반(regular) MOS 트랜지스터를 사용할 수 있다.

종래에는 부스트 노드(NCT)의 전압 레벨과 샘플링 제어신호(VCON_TRA)의 전압 레벨이 전원전압(VDD)보다 훨씬 큰 값을 가졌으므로, 회로를 구성하는 트랜지스 터들을 보호하기 위한 보호회로가 필요하고 회로 구성이 복잡했다. 또한, 종래에는 부스트 노드(NCT)의 전압 레벨이 전원전압(VDD)보다 훨씬 큰 값을 가졌으므로, 제 1 PMOS 트랜지스터(MP1)를 온 상태에서 오프 상태로의 스위칭이 불안하여 제 1 PMOS 트랜지스터(MP1)의 게이트에 인가하는 전압을 위해 추가적인 부스팅 회로가 필요했다.

본 발명의 부트스트랩트 클럭 발생기(110a)는 부스트 노드(NCT)의 전압의 최대값이 전원전압(VDD) 이하의 크기를 갖기 때문에, 트랜지스터들을 보호하기 위한 보호회로가 필요없고 회로 구성이 간단하며, 추가적인 부스팅 회로가 필요하지 않다.

도 3은 도 1의 트랙-앤-홀드 회로(100)에 포함된 부트스트랩트 클럭 발생기(110)의 다른 하나의 예를 나타내는 회로도이다.

도 3을 참조하면, 부트스트랩트 클럭 발생기(110b)는 부스트 커패시터(CBOOST), 제 1 PMOS 트랜지스터(MP1), CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터(MC1), 제 2 PMOS 트랜지스터(MP2), 제 1 NMOS 트랜지스터(MN1), 제 2 NMOS 트랜지스터(MN2), 제 3 NMOS 트랜지스터(MN3), 제 1 입력 버퍼(115) 및 제 2 입력 버퍼(116)를 포함한다.

제 1 입력 버퍼(115)는 입력전압 신호(VIN)를 버퍼링하고, 제 2 입력 버퍼(116)는 입력전압 신호(VIN)의 최대값보다 낮은 레벨을 갖는 제 1 기준전압(VINCOM)을 버퍼링한다. 부스트 커패시터(CBOOST)는 부스트 노드(NCT)와 제 1 노드(NCB) 사이에 결합된다. 제 1 PMOS 트랜지스터(MP1)는 전원전압(VDD)이 인가되는 소스, 부스트 노드(CBOOST)에 연결된 드레인 및 제 1 클럭신호(CLK)가 인가되는 게이트를 갖는다. CMOS 트랜지스터(MC1)는 제 1 클럭신호(CLK) 및 클럭신호(CLK)와 위상이 반대인 제 2 클럭신호(CLKB)에 응답하여 제 1 입력 버퍼(115)의 출력신호를 제 1 노드(NCB)에 전달한다. 제 3 NMOS 트랜지스터(MN3)는 제 2 클럭신호(CLKB)에 응답하여 제 2 입력 버퍼(116)의 출력신호를 제 1 노드(NCB)에 전달한다. 제 2 PMOS 트랜지스터(MP2)는 제 2 클럭신호(CLKB)에 응답하여 부스트 노드(NCT)의 전압신호를 제 2 노드(N1)에 전달하고 샘플링 제어신호(VCON_TRA)를 발생한다. 제 1 NMOS 트랜지스터(MN1)는 제 2 노드(N1)에 연결된 드레인 및 전원전압(VDD)이 인가되는 게이트를 갖는다. 제 2 NMOS 트랜지스터(MN2)는 제 1 MOS 트랜지스터(MN1)의 소스에 연결된 드레인, 제 2 클럭신호(CLKB)가 인가되는 게이트 및 접지에 연결된 소스를 갖는다. 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)는 제 2 클럭신호(CLKB)에 응답하여 제 2 노드(N1)를 리셋시키는 스위치의 기능을 한다.

제 1 입력 버퍼(115)는 제 4 NMOS 트랜지스터(MN4) 및 제 5 NMOS 트랜지스터(MN5)를 포함한다. 제 4 NMOS 트랜지스터(MN4)는 전원전압(VDD)이 인가되는 드레인, 입력전압 신호(VIN)가 인가되는 게이트, 및 CMOS 트랜지스터(MC1)의 입력단자에 연결된 소스를 갖는다. 제 5 NMOS 트랜지스터(MN5)는 제 4 NMOS 트랜지스터(MN4)의 소스에 연결된 드레인, 제 1 바이어스 전압(VB1)이 인가되는 게이트, 및 접지에 연결된 소스를 갖는다.

제 2 입력 버퍼(116)는 제 6 NMOS 트랜지스터(MN6) 및 제 7 NMOS 트랜지스터(MN7)를 포함한다. 제 6 NMOS 트랜지스터(MN6)는 전원전압(VDD)이 인가되는 드레 인, 제 1 기준전압(VINCOM)이 인가되는 게이트, 및 제 3 NMOS 트랜지스터(MN3)의 입력단자에 연결된 소스를 갖는다. 제 7 NMOS 트랜지스터(MN7)는 제 6 NMOS 트랜지스터(MN6)의 소스에 연결된 드레인, 제 1 바이어스 전압(VB1)이 인가되는 게이트, 및 접지에 연결된 소스를 갖는다.

이하, 도 3의 부트스트랩트 클럭 발생기(110b)의 동작을 설명한다.

도 3의 부트스트랩트 클럭 발생기(110b)는 도 2의 부트스트랩트 클럭 발생기(110b)에 제 1 입력 버퍼(115) 및 제 2 입력 버퍼(116)가 더 포함되어 있다.

도 3의 부트스트랩트 클럭 발생기(110b)는 제 1 입력 버퍼(115) 및 제 2 입력 버퍼(116)를 통해, 입력전압 신호(VIN)와 제 1 기준전압(VINCOM)을 버퍼링한 후 제 1 노드(NCB)에 전달하기 때문에 트랙-앤-홀드 부(120)를 통한 입력 신호의 경로와 부트스트랩트 클럭 발생기(110)를 통한 부스트 신호의 경로가 완전히 분리되어 신호 경로에서 글리치(glitch) 노이즈가 제거되고 샘플링 신호의 정착(settling) 특성이 향상된다. 트랙-앤-홀드 회로(100)는 트랙-앤-홀드 부(120)에 사용된 입력 버퍼와 동일한 구조를 갖는 리플리카(replica) 입력 버퍼가 부트스트랩트 클럭 발생기(110b)에 포함되어 있다.

도 4는 도 1의 트랙-앤-홀드 회로(100)에 포함된 트랙-앤-홀드 부(120)의 하나의 예를 나타내는 회로도이다.

도 4를 참조하면, 트랙-앤-홀드 부(120a)는 제 8 NMOS 트랜지스터(MN8) 및 커패시터(CHOLD)를 포함한다.

제 8 NMOS 트랜지스터(MN8)는 샘플링 제어신호(VCON_TRA)에 응답하여 입력 전압 신호(VIN)를 제 3 노드(N2)에 전달한다. 커패시터(CHOLD)는 제 3 노드(N2)와 접지 사이에 결합된다. 제 3 노드(N2)에서 샘플링 신호(VIS)가 출력된다.

샘플링 제어신호(VCON_TRA)가 로직"하이" 상태이면, 제 8 NMOS 트랜지스터(MN8)가 턴온되어 아날로그 신호인 입력전압 신호(VIN)가 제 3 노드(N2)에 전달된다. 커패시터(CHOLD)는 제 3 노드(N2)의 전압을 유지하는 기능을 한다. 샘플링 제어신호(VCON_TRA)가 로직"로우" 상태이면, 제 8 NMOS 트랜지스터(MN8)가 턴오프되어 아날로그 신호인 입력전압 신호(VIN)가 제 3 노드(N2)에 전달되지 않는다.

도 5는 도 1의 트랙-앤-홀드 회로(100)에 포함된 트랙-앤-홀드 부(120)의 다른 하나의 예를 나타내는 회로도이다.

도 5를 참조하면, 트랙-앤-홀드 부(120b)는 제 8 NMOS 트랜지스터(MN8), 제 9 NMOS 트랜지스터(MN9) 및 커패시터(CHOLD)를 포함한다.

제 8 NMOS 트랜지스터(MN8)는 샘플링 제어신호(VCON_TRA)에 응답하여 입력전압 신호(VIN)를 출력한다. 제 9 NMOS 트랜지스터(MN9)는 제 8 NMOS 트랜지스터(MN8)의 출력단자와 제 3 노드(N2) 사이에 결합되어 있고, 소스와 드레인이 서로 전기적으로 연결되어 있다. 제 9 NMOS 트랜지스터(MN9)의 게이트에는 제 2 클럭신호(CLKB)가 인가된다. 커패시터(CHOLD)는 제 3 노드(N2)와 접지 사이에 결합된다. 제 3 노드(N2)에서 샘플링 신호(VIS)가 출력된다.

이하, 도 5의 트랙-앤-홀드 부(120b)의 동작을 설명한다.

샘플링 제어신호(VCON_TRA)가 로직"하이" 상태이면, 제 8 NMOS 트랜지스터(MN8)가 턴온되어 아날로그 신호인 입력전압 신호(VIN)가 제 9 NMOS 트랜지스 터(MN9)를 통해 제 3 노드(N2)에 전달된다. 커패시터(CHOLD)는 제 3 노드(N2)의 전압을 유지하는 기능을 한다. 제 2 클럭신호(CLKB)가 로직"로우"일 때, 샘플링 제어신호(VCON_TRA)가 인에이블되므로, 샘플링 제어신호(VCON_TRA)가 로직"하이"상태이면, 입력전압 신호(VIN)는 제 9 NMOS 트랜지스터(MN9)의 소스-드레인의 연결라인을 통해 제 3 노드(N2)에 전달된다.

도 5의 트랙-앤-홀드 부(120b)에 포함된 제 9 NMOS 트랜지스터(MN9)는 소스와 드레인이 도선으로 연결된 구조를 갖는 더미(dummy) 스위치이다. 이와 같이, 더미 스위치를 트랙-앤-홀드 부(120b)에 포함시키면, 샘플링 제어신호(VCON_TRA)에 응답하여 제 8 NMOS 트랜지스터(MN8)가 입력전압 신호(VIN)를 출력하는 과정에서, 전하 주입(charge injection)으로 인한 신호의 요동(fluctuation)을 줄일 수 있다.

더미 스위치로 사용되는 제 9 NMOS 트랜지스터(MN9)는 전하 주입으로 인한 신호의 요동(fluctuation)을 상쇄시킬 수 있도록 사이즈를 정할 필요가 있다. 예를 들면, 제 9 NMOS 트랜지스터(MN9)의 사이즈는 제 8 NMOS 트랜지스터(MN8)의 사이즈의 1/2인 사이즈를 가질 수 있다.

도 6은 도 1의 트랙-앤-홀드 회로(100)에 포함된 트랙-앤-홀드 부(120)의 또 다른 하나의 예를 나타내는 회로도이다.

도 6을 참조하면, 트랙-앤-홀드 부(120c)는 제 3 입력 버퍼(121), 제 8 NMOS 트랜지스터(MN8), 커패시터(CHOLD) 및 제 1 출력 버퍼(122)를 포함한다.

제 3 입력 버퍼(121)는 입력전압 신호(VIN)를 버퍼링한다. 제 8 NMOS 트랜지스터(MN8)는 샘플링 제어신호(VCON_TRA)에 응답하여 제 3 입력 버퍼(121)의 출력신 호를 제 3 노드(N2)에 전달한다. 커패시터(CHOLD)는 제 3 노드(N2)와 접지 사이에 결합된다. 제 1 출력 버퍼(122)는 제 3 노드(N2)의 전압신호를 버퍼링하고, 샘플링 신호(VIS)를 출력한다.

제 3 입력 버퍼(121)는 제 10 NMOS 트랜지스터(MN10) 및 제 11 NMOS 트랜지스터(MN11)를 포함한다. 제 10 NMOS 트랜지스터(MN10)는 전원전압(VDD)이 인가되는 드레인, 입력전압 신호(VIN)가 인가되는 게이트, 및 제 8 NMOS 트랜지스터(MN8)의 드레인에 연결된 소스를 갖는다. 제 11 NMOS 트랜지스터(MN11)는 제 10 NMOS 트랜지스터(MN10)의 소스에 연결된 드레인, 제 1 바이어스 전압(VB1)이 인가되는 게이트, 및 접지에 연결된 소스를 갖는다.

제 1 출력 버퍼(122)는 제 3 PMOS 트랜지스터(MP3) 및 제 4 PMOS 트랜지스터(MP4)를 포함한다. 제 3 PMOS 트랜지스터(MP3)는 전원전압(VDD)이 인가되는 소스, 제 1 바이어스 전압(VB1)이 인가되는 게이트 및 샘플링 신호(VIS)가 출력되는 드레인을 갖는다. 제 4 PMOS 트랜지스터(MP4)는 제 3 노드(N2)에 연결된 게이트, 제 3 PMOS 트랜지스터(MP3)의 드레인에 연결된 소스 및 접지에 연결된 소스를 갖는다.

이하, 도 6의 트랙-앤-홀드 부(120c)의 동작을 설명한다.

도 6의 트랙-앤-홀드 부(120c)는 입력 임피던스와 출력 임피던스를 일정하게 유지하기 위해 제 3 입력 버퍼(121) 및 제 1 출력 버퍼(122)를 포함한다.

제 3 입력 버퍼(121)는 NMOS 트랜지스터들(MN10, MN11)로 구성되고, 도 3의 부트스트랩트 클럭 발생기(110b)에 도시된 제 1 입력 버퍼(115)와 동일한 소스 폴 로워(source follower)의 구성을 가진다. 제 1 출력 버퍼(122)는 PMOS 트랜지스터들(MP3, MN4)로 구성되고 소스 폴로워의 구성을 가진다.

도 7은 도 1의 트랙-앤-홀드 회로(100)에 포함된 트랙-앤-홀드 부(120)의 또 다른 하나의 예를 나타내는 회로도이다.

도 7을 참조하면, 트랙-앤-홀드 부(120d)는 제 3 입력 버퍼(121), 제 8 NMOS 트랜지스터(MN8), 제 9 NMOS 트랜지스터(MN9), 커패시터(CHOLD) 및 제 1 출력 버퍼(122)를 포함한다.

제 3 입력 버퍼(121)는 입력전압 신호(VIN)를 버퍼링한다. 제 8 NMOS 트랜지스터(MN8)는 샘플링 제어신호(VCON_TRA)에 응답하여 제 3 입력 버퍼(121)의 출력신호를 출력한다. 제 9 NMOS 트랜지스터(MN9)는 제 8 NMOS 트랜지스터(MN8)의 출력단자와 제 3 노드(N2) 사이에 결합되어 있고, 소스와 드레인이 서로 전기적으로 연결되어 있다. 제 9 NMOS 트랜지스터(MN9)의 게이트에는 제 2 클럭신호(CLKB)가 인가된다. 커패시터(CHOLD)는 제 3 노드(N2)와 접지 사이에 결합된다. 제 1 출력 버퍼(122)는 제 3 노드(N2)의 전압신호를 버퍼링하고, 샘플링 신호(VIS)를 출력한다.

도 7의 트랙-앤-홀드 부(120d)는 도 6의 트랙-앤-홀드 부(120c)에 더미 스위치로서 제 9 NMOS 트랜지스터(MN9)가 포함된 구조를 갖는다. 상기한 바와 같이, 더미 스위치를 트랙-앤-홀드 부(120b)에 포함시키면, 샘플링 제어신호(VCON_TRA)에 응답하여 제 8 NMOS 트랜지스터(MN8)가 입력전압 신호(VIN)를 출력하는 과정에서, 전하 주입(charge injection)으로 인한 신호의 요동(fluctuation)을 줄일 수 있다.

상기한 바와 같이, 본 발명에 따른 트랙-앤-홀드 회로는 낮은 부스트 전압 레벨을 가지므로 회로 구성이 간단하고 내구성이 양호하다. 또한, 트랙-앤-홀드 회로(100)는 트랙-앤-홀드 부에 사용된 입력 버퍼와 동일한 구조를 갖는 리플리카(replica) 입력 버퍼를 부트스트랩트 클럭 발생기에 포함시킴으로써, 트랙-앤-홀드 부를 통한 입력 신호의 경로와 부트스트랩트 클럭 발생기를 통한 부스트 신호의 경로가 완전히 분리되어 신호 경로에서 글리치(glitch) 노이즈가 제거되고 샘플링 신호의 정착(settling) 특성이 향상된다. 또한, 본 발명에 따른 트랙-앤-홀드 회로는 부스트 노드의 전압의 최대값이 전원전압 이하의 크기를 갖기 때문에, 트랜지스터들을 보호하기 위한 보호회로가 필요없고 회로 구성이 간단하며, 추가적인 부스팅 회로가 필요하지 않다.

본 발명은 송신기와 수신기로 구성된 통신 시스템에 적용이 가능하며, 특히 클럭신호를 사용하여 데이터를 샘플링하는 메모리 시스템에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 2는 도 1의 트랙-앤-홀드 회로에 포함된 부트스트랩트 클럭 발생기의 하나의 예를 나타내는 회로도이다.

도 3은 도 1의 트랙-앤-홀드 회로에 포함된 부트스트랩트 클럭 발생기의 다른 하나의 예를 나타내는 회로도이다.

도 4는 도 1의 트랙-앤-홀드 회로에 포함된 트랙-앤-홀드 부의 하나의 예를 나타내는 회로도이다.

도 5는 도 1의 트랙-앤-홀드 회로에 포함된 트랙-앤-홀드 부의 다른 하나의 예를 나타내는 회로도이다.

도 6은 도 1의 트랙-앤-홀드 회로에 포함된 트랙-앤-홀드 부의 또 다른 하나의 예를 나타내는 회로도이다.

도 7은 도 1의 트랙-앤-홀드 회로에 포함된 트랙-앤-홀드 부의 또 다른 하나의 예를 나타내는 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 트랙-앤-홀드 회로

110, 110a, 110b : 부트스트랩트 클럭 발생기

120, 120a, 120b, 120c, 120d : 트랙-앤-홀드 부

Claims

부스트 노드의 초기 전압을 전원전압보다 낮게 유지하여, 클럭신호의 로직 상태에 응답하여 상기 전원전압보다 낮거나 같은 레벨을 갖는 샘플링 제어신호를 발생하는 부트스트랩트(bootstrapped) 클럭 발생기; 및

상기 샘플링 제어신호에 응답하여 입력전압 신호를 샘플하고 홀드하는 트랙-앤-홀드 부를 포함하는 트랙-앤-홀드 회로.
제 1 항에 있어서,

상기 입력전압 신호가 인가될 때, 상기 부스트 노드의 전압은 상기 전원전압보다 낮거나 같은 레벨을 갖는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 1 항에 있어서, 상기 부트스트랩트 클럭 발생기는

상기 부스트 노드와 제 1 노드 사이에 결합된 부스트 커패시터;

상기 전원전압이 인가되는 소스, 상기 부스트 노드에 연결된 드레인 및 제 1 클럭신호가 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터;

상기 제 1 클럭신호 및 상기 클럭신호와 위상이 반대인 제 2 클럭신호에 응답하여 상기 입력전압 신호를 상기 제 1 노드에 전달하는 제 1 스위치;

상기 제 2 클럭신호에 응답하여 상기 입력전압 신호의 최대값보다 낮은 레벨을 갖는 제 1 기준전압을 상기 제 1 노드에 전달하는 제 2 스위치;

상기 제 2 클럭신호에 응답하여 상기 부스트 노드의 전압신호를 제 2 노드에 전달하고 상기 샘플링 제어신호를 발생하는 제 2 PMOS 트랜지스터; 및

상기 제 2 클럭신호에 응답하여 상기 제 2 노드를 리셋시키는 제 3 스위치를 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 3 항에 있어서, 상기 제 3 스위치는

상기 제 2 노드에 연결된 드레인 및 상기 전원전압이 인가되는 게이트를 갖는 제 1 MOS 트랜지스터, 및

상기 제 1 MOS 트랜지스터의 소스에 연결된 드레인, 상기 제 2 클럭신호가 인가되는 게이트 및 접지에 연결된 소스를 갖는 제 2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 3 항에 있어서, 상기 부트스트랩트 클럭 발생기는

상기 입력전압 신호를 버퍼링하여 상기 제 1 스위치에 제공하는 제 1 입력 버퍼; 및

상기 제 1 기준전압을 버퍼링하여 상기 제 2 스위치에 제공하는 제 2 입력 버퍼를 더 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 1 항에 있어서, 상기 트랙-앤-홀드 부는

상기 샘플링 제어신호에 응답하여 상기 입력전압 신호를 제 3 노드에 전달하 는 MOS 트랜지스터; 및

상기 제 3 노드에 결합된 커패시터를 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 6 항에 있어서, 상기 트랙-앤-홀드 부는

상기 입력전압 신호를 버퍼링하여 상기 MOS 트랜지스터에 제공하는 입력 버퍼; 및

상기 제 3 노드의 전압신호를 버퍼링하는 출력 버퍼를 더 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 1 항에 있어서, 상기 트랙-앤-홀드 부는

상기 샘플링 제어신호에 응답하여 상기 입력전압 신호를 제 3 노드에 전달하는 제 1 MOS 트랜지스터;

상기 제 3 노드와 제 4 노드 사이에 결합되어 있고, 소스와 드레인이 서로 전기적으로 연결되어 있고, 상기 클럭신호가 인가되는 게이트를 갖는 제 2 MOS 트랜지스터; 및

상기 제 4 노드에 결합된 커패시터를 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
제 8 항에 있어서, 상기 트랙-앤-홀드 부는

상기 입력전압 신호를 버퍼링하여 상기 제 1 MOS 트랜지스터에 제공하는 입력 버퍼; 및

상기 제 4 노드의 전압신호를 버퍼링하는 출력 버퍼를 더 포함하는 것을 특징으로 하는 트랙-앤-홀드 회로.
부스트 노드와 제 1 노드 사이에 결합된 부스트 커패시터;

전원전압이 인가되는 소스, 상기 부스트 노드에 연결된 드레인 및 제 1 클럭신호가 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터;

상기 제 1 클럭신호 및 상기 클럭신호와 위상이 반대인 제 2 클럭신호에 응답하여 입력전압 신호를 상기 제 1 노드에 전달하는 제 1 스위치;

상기 제 2 클럭신호에 응답하여 상기 입력전압 신호의 최대값보다 낮은 레벨을 갖는 제 1 기준전압을 상기 제 1 노드에 전달하는 제 2 스위치;

상기 제 2 클럭신호에 응답하여 상기 부스트 노드의 전압신호를 제 2 노드에 전달하고 상기 샘플링 제어신호를 발생하는 제 2 PMOS 트랜지스터; 및

상기 제 2 클럭신호에 응답하여 상기 제 2 노드를 리셋시키는 제 3 스위치를 포함하는 것을 특징으로 하는 부트스트랩트 클럭 발생기.