KR100838402B1 - 부트스트래핑 기법을 이용하는 샘플-앤-홀드 증폭기 및이를 구비하는 ｃｍｏｓ ａ／ｄ 변환기 - Google Patents

부트스트래핑 기법을 이용하는 샘플-앤-홀드 증폭기 및이를 구비하는 ｃｍｏｓ ａ／ｄ 변환기 Download PDF

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Abstract

부트스트래핑 기법을 이용하여 고속동작이 가능하고 높은 주파수의 입력 신호를 샘플링 할 수 있는 샘플-앤-홀드 증폭기 및 이를 구비하는 CMOS A/D 변환기가 개시된다. 상기 CMOS A/D 변환기는 샘플-앤-홀드 증폭기를 구비하며 특히 상기 샘플-앤 -홀드 증폭기는 아날로그 입력신호가 입력되는 입력단에 연결되는 스위치 트랜지스터의 온 저항값을 작고 일정하게 유지하기 위해, 상기 입력단과 상기 스위치 트랜지스터의 게이트에 연결되는 게이트 부트스트래핑 회로를 포함하는 것을 특징으로 한다. 상기 A/D 변환기는 입력단의 샘플-앤-홀드 증폭기에 부트스트래핑 기법을 적용함으로써 500 MHz 수준의 입력 신호에 대해서도 8 비트의 해상도를 유지할 수 있다. 또한 MDAC(Multiplying Digital-to-Analog Converter)에 MCS(Merged-capacitor switching) 기법을 적용하여 면적 및 전력 소모를 최소화할 수 있고 200 MHz의 샘플링 클럭에서 동작가능하다. 따라서 본 발명에 따른 A/D 변환기는 샘플링 속도가 100MHz 이상이고 동시에 그보다 훨씬 높은 수백 MHz 수준의 입력 신호를 8 비트의 해상도로 처리해야 하는 평판 디스플레이 응용 시스템의 코어 셀로 적절히 사용될 수 있는 장점이 있다.

Description

부트스트래핑 기법을 이용하는 샘플-앤-홀드 증폭기 및 이를 구비하는 ＣＭＯＳ Ａ／Ｄ 변환기{Sample-and-Hold Amplifier using bootstrapping technique and CMOS A/D converter including the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 CMOS A/D 변환기의 블록도를 나타낸다.
도 2는 도 1에 도시된 샘플-앤-홀드 증폭기의 회로도를 나타낸다.
도 3은 도 2에 도시된 게이트 부트스트래핑 회로의 일예를 나타낸다.
도 4는 도 2에 도시된 게이트 부트스트래핑 회로의 다른 일예를 나타낸다.
도 5는 도 2에 도시된 샘플-앤-홀드 증폭기에 대한 FFT(Fast Fourier Transform) 분석결과를 나타내는 도면이다.
도 6은 0.18 um n-well single-poly quad-metal CMOS 공정을 사용하여 설계된 본 발명에 따른 A/D 변환기의 레이아웃을 나타내는 도면이다.
도 7은 1.7 볼트 전원 전압 및 200 MHz 시스템 클럭(CLK)에서 본 발명에 따른 A/D 변환기의 동작에 대한 모의실험 결과를 나타내는 도면이다.
본 발명은 A/D 변환기(Analog to digital converter)에 관한 것으로, 특히 부트스트래핑(Bootstrapping) 기법을 이용하는 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier:SHA) 및 이를 구비하는 CMOS A/D 변환기에 관한 것이다.
최근 고밀도 VLSI 공정기술과 디지털 신호처리 기술의 발전으로 인하여 고화질 비디오 시스템, 차세대 개인 휴대용 통신기기, 고속 디지털 통신망 및 의료용 장비등에 사용되는 고성능 A/D 변환기의 요구가 점차 증가하고 있다. 또한 휴대용 장비에 대한 수요가 증가함에 따라 저전력 시스템 구현을 위하여 1.8볼트 수준의 저 전압원을 사용하는 다른 CMOS 디지털 VLSI 회로와 함께 하나의 단일 칩에 구현 가능한 저전력, 저전압의 A/D 변환기가 절실한 상황이다. 특히 평판 디스플레이 입력부 및 LCD 모니터 구동회로와 같은 영상 디스플레이 응용의 경우에는 샘플링 속도가 100MHz 이상이고 동시에 그보다 훨씬 높은 수백 MHz 수준의 입력 신호를 8 비트의 해상도로 처리해야 하므로, 고속으로 동작하면서 높은 주파수의 입력 신호를 샘플링 할 수 있는 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier:SHA)를 입력단에 적용한 A/D 변환기가 필수적이다.
현재 8 비트 수준의 해상도와 100 MHz 이상의 샘플링 속도에서 동작하는 기존의 A/D 변환기는 바이폴라 혹은 BiCMOS 공정으로 제작되며 이로 인하여 전력 소모가 크고 또한 CMOS 공정으로 제작된 디지털 신호처리 회로들과 단일 칩으로 제작되지 못하여 전체 시스템 제작 비용이 증가하는 단점이 있다. 한편, CMOS 공정을 사용하는 A/D 변환기의 경우에는 최근 활발히 연구 개발되고 있으나, 100 MHz 이상 으로 동작하고 수백 MHz 수준의 입력 대역폭을 가지면서 고성능 시스템에 집적하기 위해 제공되는 A/D 변환기 코어 셀(core cell)은 현재 시장에서 구하기 어려운 실정이다.
따라서 본 발명이 이루고자하는 기술적 과제는, 입력단의 샘플-앤-홀드 증폭기에 부트스트래핑(Bootstrapping) 기법을 적용하여 500 MHz 수준의 높은 입력 신호에 대해서도 8 비트의 해상도를 보장하는 고속 저전압 CMOS A/D 변환기를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 부트스트래핑 기법을 이용하여 고속동작이 가능하고 높은 주파수의 입력 신호를 샘플링 할 수 있는 샘플-앤-홀드 증폭기를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 CMOS A/D 변환기는, 아날로그 입력신호가 입력되는 입력단에 연결되는 스위치 트랜지스터의 온 저항값을 작고 일정하게 유지하기 위해, 상기 입력단과 상기 스위치 트랜지스터의 게이트에 연결되는 게이트 부트스트래핑 회로를 포함하는 샘플-앤-홀드 증폭기(SHA)를 구비하는 것을 특징으로 한다.
상기 샘플-앤-홀드 증폭기(SHA)는 상기 아날로그 입력신호를 샘플링한다. 제1A/D 변환기는 상기 샘플-앤-홀드 증폭기에 의해 샘플링된 신호를 수신하고 이를 복수 비트의 제1디지털 출력 코드로 변환한다. MDAC(Multiplying Digital-to- Analog Converter)는 상기 샘플-앤-홀드 증폭기에 의해 샘플링된 신호를 수신하여 저장하고 저장된 신호와 상기 제1디지털 출력 코드에 상응하는 아날로그 신호 간의 차이를 증폭하여 출력한다. 제2A/D 변환기는 상기 MDAC의 출력신호를 수신하고 이를 복수 비트의 제2디지털 출력 코드로 변환한다. 디지털 교정회로(Digital Correction Logic:DCL)는 상기 제1디지털 출력 코드 및 상기 제2디지털 출력 코드를 수신하고 상기 제1디지털 출력 코드의 한 비트와 상기 제2디지털 출력 코드의 한 비트를 중첩시키고 중첩되는 한 비트를 제외한 나머지 비트들을 최종 디지털 출력 코드로서 출력한다.
바람직하기에는 상기 MDAC(Multiplying Digital-to-Analog Converter)는 병합 커패시터 스위칭(Merged-capacitor switching:MCS) 기법을 이용한다. 바람직하기에는 상기 제1A/D 변환기와 상기 제2A/D 변환기는 플래쉬(Flash) A/D 변환기로 구성된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 샘플-앤-홀드 증폭기(SHA)는, 포지티브 입력단에 연결되는 제1엔모스 스위치 트랜지스터, 네거티브 입력단에 연결되는 제2엔모스 스위치 트랜지스터, 상기 포지티브 입력단을 통해 입력되는 신호의 전압변화에 무관하게 상기 제1엔모스 스위치 트랜지스터의 온 저항값을 작고 일정하게 유지하기 위해, 상기 포지티브 입력단과 상기 제1엔모스 스위치 트랜지스터의 게이트에 연결되는 제1게이트 부트스트래핑 회로, 및 상기 네거티브 입력단을 통해 입력되는 신호의 전압변화에 무관하게 상기 제2엔모스 스위치 트랜지스터의 온 저항값을 작고 일정하게 유지하기 위해, 상기 네거티브 입력단과 상 기 제2엔모스 스위치 트랜지스터의 게이트에 연결되는 제2게이트 부트스트래핑 회로를 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 샘플-앤-홀드 증폭기(SHA)는 상기 본 발명에 따른 A/D 변환기의 샘플-앤-홀드 증폭기로 사용된다. 상기 본 발명에 따른 샘플-앤-홀드 증폭기(SHA)는, 제1피모스 스위치 트랜지스터, 제2피모스 스위치 트랜지스터, 제1커패시터, 제2커패시터, 증폭기, 제1전송게이트, 제2전송게이트, 및 엔모스 트랜지스터를 더 구비한다.
상기 제1피모스 스위치 트랜지스터는 상기 포지티브 입력단과 제1노드 사이에 상기 제1엔모스 스위치 트랜지스터와 병렬로 연결되고 샘플링 클럭에 응답한다. 상기 제2피모스 스위치 트랜지스터는 상기 네거티브 입력단과 제2노드 사이에 상기 제2엔모스 스위치 트랜지스터와 병렬로 연결되고 상기 샘플링 클럭에 응답한다. 상기 제1커패시터는 상기 제1노드에 일단이 연결되고 상기 제2커패시터는 상기 제2노드에 일단이 연결된다. 상기 증폭기는 상기 제1커패시터를 통해 전달된 신호와 상기 제2커패시터를 통해 전달된 신호를 차동증폭하여 포지티브 출력단과 네거티브 출력단으로 출력한다. 상기 제1전송게이트는 상기 제1노드와 상기 포지티브 출력단 사이에 연결되고 홀딩 클럭에 응답한다. 상기 제2전송게이트는 상기 제2노드와 상기 네거티브 출력단 사이에 연결되고 상기 홀딩 클럭에 응답한다. 상기 엔모스 트랜지스터는 상기 포지티브 출력단과 상기 네거티브 출력단 사이에 연결되고 상기 홀딩 클럭에 응답한다.
상기 제1엔모스 스위치 트랜지스터와 상기 제2엔모스 스위치 트랜지스터에는 전원전압보다 높은 전압이 인가되는 것이 바람직하다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 CMOS A/D 변환기의 블록도를 나타낸다.
도 1을 참조하면, 본 발명에 따른 A/D 변환기는 두 개의 단(Stage)으로부터 각각 4 비트, 5 비트를 얻는 파이프라인 구조를 가지며, 샘플-앤-홀드 증폭기(SHA)(11), 4 비트 MDAC(Multiplying Digital-to-Analog Converter)(12), 2 개의 플래쉬(Flash) A/D 변환기(13,14), 디지털 교정회로(Digital Correction Logic:DCL)(15), 자체 바이어스 발생기(self bias generator)(16) 및 클럭 발생기(clock generator)(17)을 구비한다.
본 발명에 따른 A/D 변환기는 아날로그 입력 신호(AIN)를 디지털 출력 코드(DOUT)로 변환하기 위하여 두 개의 중첩되지 않는 클럭들(non-overlapping clock)(Q1,Q2)를 사용한다.
샘플-앤-홀드 증폭기(SHA)(11)는 부트스트래핑 기법을 이용하며 샘플링 클럭(Q2)에 응답하여 아날로그 입력신호(AIN)를 샘플링하고 샘플링된 신호를 홀딩 클럭(Q1)에 응답하여 MDAC(12) 내부의 캐패시터열(capacitor array)로 전달한다. 제1플래쉬 A/D 변환기(13)는 샘플-앤-홀드 증폭기(11)에 의해 샘플링된 신호를 수신하고 이를 4 비트의 제1디지털 출력 코드(DOUT1)로 변환한다. 입력된 신호가 전체 기준 전압의 어느 부분에 해당되는지는 4 비트의 제1디지털 출력 코드(DOUT1)에 의해 결정된다. 이 제1디지털 출력 코드(DOUT1)는 제2플래쉬 A/D 변환기(14)로부터 출력되는 제2디지털 출력 코드(DOUT2)와 연계하여 처리하기 위해 디지털 교정회로(DCL)(15)로 보내진다.
MDAC(12)은 샘플-앤-홀드 증폭기(11)에 의해 샘플링된 신호를 수신하여 내부의 캐패시터열(capacitor array)에 저장한다. 샘플링 클럭(Q2)의 다음 싸이클에서 MDAC(12)은 내부의 캐패시터열에 저장된 아날로그 신호와 제1디지털 출력 코드(DOUT1)에 상응하는 아날로그 신호 간의 차이인 잔류 전압(residue voltage)을 8 배만큼 증폭하여 제2플래쉬 A/D 변환기(14)로 출력한다. 제2플래쉬 A/D 변환기(14)는 MDAC(12)의 출력신호를 수신하고 이를 5 비트의 제2디지털 출력 코드(DOUT2)로 변환한다.
디지털 교정회로(DCL)(15)는 4비트의 제1디지털 출력 코드(DOUT1) 및 5비트의 제2디지털 출력 코드(DOUT2)를 수신하고 제1디지털 출력 코드의 한 비트와 제2디지털 출력 코드의 한 비트를 중첩시키고 중첩되는 한 비트를 제외한 나머지 8비트들을 최종 디지털 출력 코드(DOUT)로서 출력한다. 즉 디지털 교정회로(DCL)(15)는 두 개의 플래쉬 A/D 변환기(13,14), 샘플-앤-홀드 증폭기(11), 및 MDAC(12) 사이에서 발생되는 피드스루(feedthrough) 및 오프셋(offsets)등 비선형 오차 값을 교정하기 위해 제1디지털 출력 코드(DOUT1)의 한 비트와 제2디지털 출력 코드(DOUT2)의 한 비트를 중첩시키는 디지털 교정 방식을 사용한다. 그 결과 중첩되는 1 비트를 제외한 최종 8 비트가 디지털 교정회로(DCL)(15)로부터 얻어진다.
전력 소모 및 면적을 최소화하고 고속으로 동작하는 A/D 변환기를 구현하기 위하여 MDAC(12)은 병합 커패시터 스위칭(Merged-capacitor switching:MCS) 기법을 이용한다. 이러한 MCS 기법을 사용함으로써 MDAC(12) 내의 단위 캐패시터를 2 개씩 병합하여 필요한 캐패시터의 수를 50 % 정도로 줄일 수 있다. 이에 따라 MDAC(12)의 면적이 크게 감소되며 또한 MDAC(12)의 부하의 크기가 대략 반으로 감소되므로 200 MHz의 동작이 가능해 진다. 또한 제2플래쉬 A/D 변환기(14)에는 기존의 인터폴레이션 (interpolation) 기법이 적용되며 이에 따라 MDAC의 부하가 더 감소될 수 있다.
A/D 변환기가 요구되는 고속 고해상도의 성능 및 샘플링 속도보다 훨씬 높은 입력 대역폭을 얻기 위해서는 아날로그 입력신호(AIN)를 샘플링하는 샘플-앤-홀드 증폭기(SHA)(11)의 성능이 대단히 중요하다. 따라서 본 발명에서 샘플-앤-홀드 증폭기(SHA)(11)는 부트스트래핑 기법을 이용하며 상세한 구성 및 동작은 도 2를 참조하여 설명된다.
도 2는 도 1에 도시된 샘플-앤-홀드 증폭기(SHA)(11)의 회로도를 나타낸다.
도 2를 참조하면, 샘플-앤-홀드 증폭기(SHA)(11)는 제1엔모스 스위치 트랜지스터(MN1), 제2엔모스 스위치 트랜지스터(MN2), 제1피모스 스위치 트랜지스터(MP1), 제2피모스 스위치 트랜지스터(MP2), 제1게이트 부트스트래핑 회로(21), 제2게이트 부트스트래핑 회로(23), 제1커패시터(C1), 제2커패시터(C2), 증 폭기(25), 제1전송게이트(TM1), 제2전송게이트(TM2), 및 엔모스 트랜지스터(MN5)를 구비한다.
제1엔모스 스위치 트랜지스터(MN1)는 포지티브 입력단(INT)에 연결되고 제2엔모스 스위치 트랜지스터(MN2)는 네거티브 입력단(INC)에 연결된다. 제1게이트 부트스트래핑 회로(21)는 포지티브 입력단(INT)을 통해 입력되는 신호의 전압변화에 무관하게 제1엔모스 스위치 트랜지스터(MN1)의 온 저항값을 작고 일정하게 유지하기 위해, 포지티브 입력단(INT)과 제1엔모스 스위치 트랜지스터(MN1)의 게이트에 연결된다. 제2게이트 부트스트래핑 회로(23)는 네거티브 입력단(INC)을 통해 입력되는 신호의 전압변화에 무관하게 제2엔모스 스위치 트랜지스터(MN2)의 온 저항값을 작고 일정하게 유지하기 위해, 네거티브 입력단(INC)과 제2엔모스 스위치 트랜지스터(MN2)의 게이트에 연결된다.
제1피모스 스위치 트랜지스터(MP1)는 포지티브 입력단(INT)과 제1노드(AT) 사이에 제1엔모스 스위치 트랜지스터(MN1)와 병렬로 연결되고 샘플링 클럭(Q2)의 반전신호(Q2B)에 응답한다. 제2피모스 스위치 트랜지스터(MP2)는 네거티브 입력단(INC)과 제2노드(AC) 사이에 제2엔모스 스위치 트랜지스터(MN2)와 병렬로 연결되고 샘플링 클럭의 반전신호(Q2B)에 응답한다. 제1커패시터(C1)는 제1노드(AT)에 일단이 연결되고 제2커패시터(C2)는 제2노드(AC)에 일단이 연결된다. 증폭기(25)는 제1커패시터(C1)를 통해 전달된 신호와 제2커패시터(C2)를 통해 전달된 신호를 차동증폭하여 포지티브 출력단(OUTT)과 네거티브 출력단(OUTC)으로 출력한다.
제1전송게이트(TM1)는 제1노드(AT)와 포지티브 출력단(OUTT) 사이에 연결되고 홀딩 클럭(Q1)과 이의 반전신호(Q1B)에 응답한다. 제2전송게이트(TM2)는 제2노드(AC)와 네거티브 출력단(OUTC) 사이에 연결되고 홀딩 클럭(Q1)과 이의 반전신호(Q1B)에 응답한다. 엔모스 트랜지스터(MN5)는 포지티브 출력단(OUTT)과 네거티브 출력단(OUTC) 사이에 연결되고 홀딩 클럭의 반전신호(Q1B)에 응답한다. 특히 제1엔모스 스위치 트랜지스터(MN1)와 제2엔모스 스위치 트랜지스터(MN2)에는 전원전압보다 높은 전압이 인가된다.
상술한 샘플-앤-홀드 증폭기(SHA)(11)는 8 비트의 해상도 수준에서 두 개의 캐패시터(C1,C2)만을 사용하여 빠른 동작 속도에서도 필요로 하는 면적과 전력 소모를 최소화할 수 있는 구조이다. 샘플링 및 홀딩 동작은 도 1에 도시된 A/D 변환기 전체 회로에서 사용되는 두 개의 중첩되지 않는 클럭(Q1,Q2)에 의해 행해지며, Q2가 논리"하이"일 때 캐패시터 C1 및 C2의 bottom plate(AT,AC)에 아날로그 입력 신호가 샘플링 된다. 또한 샘플링 모드에서 홀딩 모드로 전환할 때, Q2P 클럭에 의해 C1 및 C2의 top plate(ACC,ACT)에 연결된 스위치(MG1,MG2)를 입력 샘플링 스위치들(MN1,MN2,MP1,MP2)보다 빨리 꺼줌으로써 입력 신호에 의존하는 피드스루 오차를 최소화한다. Q1이 논리"하이"일 때는 캐패시터의 bottom plate(AT,AC)가 출력단(OUTT,OUTC)에 연결됨으로써, 샘플링된 아날로그 입력 신호를 그대로 출력하는 홀딩 모드로 동작한다.
그러나 엔모스 스위치 트랜지스터(MN1,MN2)의 온 저항(on-resistance) Ron을 나타내는 아래의 식 (1)에서 볼 수 있듯이 사용되는 전원 전압(VDD)이 감소함에 따라 스위치 구동 전압(Vgs-Vth)이 감소하게 되어 스위치의 온 저항 값이 커지면서 입력 신호에 따른 온 저항의 변화도 동시에 커지게 된다. 이러한 현상은 피모스 스위치 트랜지스터에서도 동일하게 발생한다.
Figure 112002005224829-pat00001
따라서 1.8볼트 이하의 낮은 전원 전압에서도 500 MHz 수준의 높은 주파수의 입력 신호를 8 비트의 해상도로 샘플링이 가능하기 위해서는, 상대적으로 CMOS 스위치, 즉 엔모스 스위치(MN1,MN2) 및 피모스 스위치(MP1,MP2)의 W/L(W는 폭, L은 길이)의 비율을 크게 만들어 온 저항의 크기를 작게 해주어야 한다. 그러나 이러한 경우에는 스위치 크기에 따른 기생 캐패시턴스 성분이 동시에 커지게 되어 200 MHz의 샘플링 속도로 동작시키기가 쉽지 않으며, 온 저항의 크기가 작아지더라도 입력 신호에 따라 변하는 온 저항 값에 따른 신호 왜곡에 기인하여 8 비트의 해상도를 얻기란 거의 불가능하다. 이러한 문제점들을 해결하기 위하여 상술한 바와 같이 본 발명에서는 스위치의 온 저항을 작고 일정하게 유지하는 부트스트래핑(bootstrapping) 기법을 사용한다.
도 3은 도 2에 도시된 게이트 부트스트래핑 회로의 일예를 나타낸다.
도 3을 참조하면, 부트스트래핑 회로(21,23)는 제1 내지 제3커패시터들(C3,C4,C5), 제1 내지 제8엔모스 트랜지스터들(M1-M4,M6,M9-M11), 제1 내지 제3피모스 트랜지스터들(M5,M7,M8)을 포함한다.
제1커패시터(C3)는 일단에 샘플링 클럭(Q2)의 반전신호(Q2B)가 연결되고 제2커패시터(C4)는 일단에 샘플링 클럭(Q2)이 연결된다. 제1엔모스 트랜지스터(M1)는 드레인에 전원전압(VDD)이 인가되고 소오스에 제1커패시터(C3)의 타단이 연결되고 게이트에 제2커패시터(C4)의 타단이 연결된다. 제2엔모스 트랜지스터(M2)는 드레인에 전원전압(VDD)이 인가되고 소오스에 제2커패시터(C4)의 타단이 연결되고 게이트에 제1엔모스 트랜지스터(M1)의 소오스가 연결된다. 제3엔모스 트랜지스터(M3)는 드레인에 전원전압이 인가되고 게이트에 제2엔모스 트랜지스터(M2)의 게이트가 연결된다. 제3커패시터(C5)는 일단에 제3엔모스 트랜지스터(M3)의 소오스가 연결된다. 제4엔모스 트랜지스터(M4)는 드레인에 제3커패시터(C5)의 타단이 연결되고 게이트에 샘플링 클럭의 반전신호(Q2B)가 인가되며 소오스에 접지전압(VSS)이 인가된다.
제1피모스 트랜지스터(M5)는 소오스에 전원전압(VDD)이 인가되고 게이트에 샘플링 클럭(Q2)이 인가된다. 제5엔모스 트랜지스터(M6)는 드레인에 제1피모스 트랜지스터(M5)의 드레인이 연결되고 게이트에 샘플링 클럭(Q2)이 인가되며 소오스에 제3커패시터(C5)의 타단이 연결된다. 제2피모스 트랜지스터(M7)는 소오스에 제1피모스 트랜지스터(M5)의 드레인이 연결되고 드레인에 제3커패시터(C5)의 타단이 연결된다. 제3피모스 트랜지스터(M8)는 소오스에 제3엔모스 트랜지스터(M3)의 소오스 가 연결되고 게이트에 제2피모스 트랜지스터(M7)의 소오스가 연결되고 드레인에 게이트 부트스트래핑 회로의 출력단(OUT)이 연결된다.
제6엔모스 트랜지스터(M9)는 소오스에 제3커패시터(C5)의 타단이 연결되고 게이트에 게이트 부트스트래핑 회로의 출력단(OUT)이 연결되고 드레인에 게이트 부트스트래핑 회로의 입력단(IN)이 연결된다. 제7엔모스 트랜지스터(M10)는 드레인에 게이트 부트스트래핑 회로의 출력단(OUT)이 연결되고 게이트에 전원전압(VDD)이 인가되고, 제8엔모스 트랜지스터(M11)는 드레인에 제7엔모스 트랜지스터(M10)의 소오스가 연결되고 게이트에 샘플링 클럭의 반전신호(Q2B)가 인가되며 소오스에 접지전압(VSS)이 인가된다.
도 3에 도시된 부트스트래핑 회로에서는 캐패시터 C5가 배터리처럼 동작하여 도 2에 도시된 SHA내의 엔모스 샘플링 스위치(MN1,MN2)의 게이트-소스(gate-source) 전압을 입력 전압의 변화에 관계없이 항상 VDD로 일정하게 유지시킨다. 즉, Q2가 "로우"일 때 캐패시터 C5는 VDD로 충전되며, Q2가 "하이"가 되면 C5 양단의 전압이 그대로 엔모스 샘플링 스위치(MN1 ,MN2)를 구동하게 되어 스위치의 게이트-소스 전압을 입력 신호의 크기와 관계없이 항상 VDD로 유지하게 된다.
그러나 n-well 공정을 사용할 경우 도 3에 도시된 회로에서는 일부 노드(node)가 전원 전압의 크기를 초과함에 따라 소오스와 바디(body) 혹은 드레인(drain)과 바디 사이에 인가되는 역방향 바이어스에 의해서 역방향 항복(breakdown) 현상이 발생할 수 있다. 따라서 게이트에 인가되는 전압에 따른 전계의 크기가 커지면서 게이트 유전체(gate oxide)가 파괴되는 등 소자의 안정성 문제가 발생할 수 있다. 따라서, 이러한 회로는 공정에서 허용되는 전원 전압을 초과하지 않는 범위 내에서 사용하는 것이 안전하며, 1.8 볼트의 낮은 전압을 사용하는 0.18 um 공정과 같은 최근의 deep sub-micron 공정에서는 이러한 회로를 그대로 사용하기 어렵다.
도 4는 도 2에 도시된 게이트 부트스트래핑 회로의 다른 일예를 나타내며 이는 도 3에 도시된 회로를 개선한 것이다.
도 4를 참조하면, 게이트 부트스트래핑 회로(21',23')는 도 3에 도시된 회로와 마찬가지로 제1 내지 제3커패시터들(C3,C4,C5), 제1 내지 제8엔모스 트랜지스터들(M1-M4,M6,M9-M11), 제1 내지 제3피모스 트랜지스터들(M5,M7,M8)을 포함한다. 특히 부트스트래핑 회로(21',23')는 제4피모스 트랜지스터(M12) 및 제5피모스 트랜지스터(M13)를 더 구비한다.
제4피모스 트랜지스터(M12)는 소오스에 제3커패시터(C5)의 타단이 연결되고 게이트에 샘플링 클럭의 반전신호(Q2B)가 인가되고 드레인에 게이트 부트스트래핑 회로의 입력단(IN)이 연결된다. 제5피모스 트랜지스터(M13)는 소오스에 전원전압(VDD)이 인가되고 게이트에 샘플링 클럭의 반전신호(Q2B)가 인가되며 드레인에 제8엔모스 트랜지스터(M11)의 드레인이 연결된다.
도 4에 도시된 게이트 부트스트래핑 회로는, 도 2에 도시된 SHA의 엔모스 샘플링 스위치(MN1,MN2)의 게이트-소스 전압을 입력 신호에 관계없이 항상 VDD로 일정하게 해주면서, 도 4에 도시된 바와 같이
Figure 112002005224829-pat00002
로 표시된 부분에서는 전원 전압 이상의 높은 전압이 인가되는 소자, 즉 3.3 볼트용 소자를 사용함으로써 0.18 um 공정에서도 소자의 안정적인 동작이 가능하다. 또한 도 4에 도시된 게이트 부트스트래핑 회로는, 고속 디스플레이 응용 회로 사양에 충분한 성능을 얻기 위해 M12 및 M13의 피모스 스위치를 추가로 사용함으로써 출력단(OUT)의 기생 소자 성분을 최소화하고 온 저항 성분을 조절하여, SHA내의 엔모스 샘플링 스위치(MN1,MN2)의 게이트-소스 전압을 입력 신호에 관계없이 항상 VDD의 일정한 값으로 유지할 수 있다. 한편 도 2에 도시된 샘플-앤-홀드 증폭기(SHA)(11)의 입력단에는 CMOS 샘플링 스위치들, 즉 엔모스 샘플링 스위치들(MN1,MN2)과 피모스 샘플링 스위치들(MN1,MN2,MP1,MP2)을 함께 사용함으로써 500 MHz 수준의 고속의 입력 신호에서도 높은 SNDR(Signal-to-Noise-and-Distortion Ratio)값을 얻을 수 있다.
이하 도 4에 도시된 게이트 부트스트래핑 회로가 구체적으로 설명된다. 도 4의 회로에서 SHA(11)의 엔모스 샘플링 스위치들(MN1,MN2)을 구동하는 노드 OUT의 전압인 VOUT은 다음의 수학식 (2)에서 계산되듯이 C5와 기생 캐패시턴스 Cp의 비율에 의해서 결정된다. 여기서 Cp는 C5의 top plate에 연결된 모든 기생 캐패시턴스이다.
Figure 112002005224829-pat00003
따라서 Cp의 크기는 최소화해야 하며, 이를 위해 도 4의 피모스 스위치 M13을 추가로 사용하여 샘플링 시에 M10을 동시에 꺼줌으로써 M10과 관련하여 발생하 는 기생 캐패시턴스를 최소화한다. 또한 회로의 레이아웃(layout)에서는 출력단(OUT)과 엔모스 샘플링 스위치들(MN1,MN2) 사이의 라우팅 (routing) 거리를 최소로 하여 발생할 수 있는 기생 캐패시턴스를 최소화한다. 한편, C5의 bottom plate에 게이트 부트스트래핑 회로의 입력 전압을 인가해 주는 역할을 하는 스위치 M9의 온 저항은 VOUT의 값이 VDD+VIN으로 충전되는 시간에 영향을 준다. 따라서 VIN에 500 MHz 수준의 높은 주파수의 입력이 인가될 경우 M9의 온 저항의 크기에 따라 VOUT의 값이 VDD+VIN까지 충분히 충전되지 못할 수 있으므로 M9의 온 저항의 크기를 작게 해주어야 한다. 그러나 온 저항의 크기를 줄이기 위하여 M9의 W/L을 증가시킬 경우에는 C5의 top plate에 연결된 기생 캐패시턴스 CP의 크기를 함께 증가시킨다. 도 4에 도시된 게이트 부트스트래핑 회로에서는 이를 해결하기 위해서 Q2B에 의해서 구동되는 피모스 스위치 M12를 추가하여 M9와 CMOS 형태로 구성함으로써 VIN과 C5의 bottom plate 사이의 온 저항을 최소화함과 동시에 M9에 의해서 발생하는 기생 캐패시턴스를 작게 하여 VOUT 전압의 추가적인 감소를 최소화한다. 또한 피모스 스위치 M8의 소스에는 VDD 전압 이상이 인가되므로 소스와 바디를 함께 묶어서 래치업(latch-up) 현상이 일어나지 않도록 하였다.
게이트 부트스트래핑 회로 구현 시에 높은 전압이 인가되는 회로 부분(
Figure 112002005224829-pat00004
로 표시된 부분)은 3.3 볼트 소자를 사용함으로써 회로의 안정적인 동작이 이루어질 수 있으나, 회로에 공급되는 1.8 V의 낮은 전원 전압에 비하여 엔모스 소자에서 발 생하는 몸체 효과(body effect)에 의해서 1.3 V 정도의 비교적 높은 문턱 전압이 형성된다. 따라서 3.3V 소자로 구현된 엔모스 샘플링 스위치들(MN1,MN2)의 온 저항이 증가하게 되며, 이로 인하여 나이퀴스트(Nyquist) 주파수 이상의 입력 신호가 인가 될 경우 샘플링 스위치들에서 8 비트 수준의 해상도를 유지하지 못하는 문제점이 있다. 이러한 문제점을 해결하기 위해서 도 2에 도시된 본 발명에 따른 SHA 회로에서는 bootstrapped 엔모스 샘플링 스위치들(MN1,MN2)에 게이트 부트스트래핑 회로를 사용하지 않고 구동되는 피모스 샘플링 스위치들(MP1, MP2)을 추가하여 CMOS 형태로 샘플링 스위치를 구성함으로써 입력 신호에 관계없이 온 저항 크기와 동시에 온 저항의 변화를 최소화한다.
도 5는 도 2에 도시된 샘플-앤-홀드 증폭기(SHA)(11)에 대한 FFT(Fast Fourier Transform) 분석결과를 나타내는 도면이다. FFT 분석을 위한 조건은 1.7 V 전원 전압, 200 MHz 샘플링 클럭에서 1 Vp-p 정현파를 단일(single-ended) 입력의 형태로 인가하여 그 출력을 128 point FFT로 분석하였다. 부트스트래핑 기법을 사용하지 않는 종래의 샘플-앤-홀드 증폭기(SHA)에서는 나이퀴스트 주파수 이상의 입력 신호에 대하여 SNDR이 급격히 감소된다. 반면에 부트스트래핑 기법을 사용하는 도 2에 도시된 본 발명에 따른 샘플-앤-홀드 증폭기(SHA)는 500 MHz의 입력 신호에 대해서도 45.1 dB의 SNDR 값을 나타낸다. 이는 7.2 비트의 유효 비트 수(effective number of bits)에 해당하는 값으로 500 MHz의 입력 신호에 대해서도 8 비트 수준의 해상도를 가지고 동작함을 알 수 있다.
도 6은 0.18 um n-well single-poly quad-metal CMOS 공정을 사용하여 설계 된 본 발명에 따른 A/D 변환기의 레이아웃 도면을 나타낸다. 도 7은 1.7 볼트 전원 전압 및 200 MHz 시스템 클럭(CLK)에서 본 발명에 따른 A/D 변환기의 동작에 대한 모의실험 결과로서 1 Vp-p의 기준 전압 범위에 대하여 5 가지의 주요한 아날로그 입력 신호(AIN)에 대한 8 비트의 디지털 출력 결과(D0-D7)를 나타낸다. 도 7에 도시된 모의 실험 결과에서와 같이 입력 신호가 기준 전압보다 크거나 작은 신호를 나타내는 overflow(OVF), underflow(UDF), 및 8 비트의 디지털 출력(D0-D7)이 예상과 정확히 일치하여 전체 시스템이 아무런 문제없이 동작함을 확인할 수 있다. 참고로 0.18 um n-well single-poly quad-metal CMOS 공정을 사용하여 설계된 경우, 본 발명에 따른 A/D 변환기는 1.7 V 전원 전압, 200 MHz 샘플링 클럭에서 73 mW 정도의 전력을 소모하며 레이아웃된 A/D 변환기의 면적은 0.7 mm × 1.2 mm이다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 A/D 변환기는 입력단의 샘플-앤-홀드 증폭기(SHA)에 부트스트래핑 기법을 적용하여 500 MHz 수준의 입력 신호에 대해서도 8 비트의 해상도를 유지할 수 있다. 또한 MDAC(Multiplying Digital-to-Analog Converter)에 MCS(Merged-capacitor switching) 기법을 적용하여 면적 및 전력 소모를 최소화할 수 있고 200 MHz의 샘플링 클럭에서 동작가능하다. 따라서 본 발명에 따른 A/D 변환기는 샘플링 속도가 100MHz 이상이고 동시에 그보다 훨씬 높은 수백 MHz 수준의 입력 신호를 8 비트의 해상도로 처리해야 하는 평판 디스플레이 응용 시스템의 코어 셀로 적절히 사용될 수 있는 장점이 있다.

Claims (15)

  1. 아날로그 입력신호를 샘플링하는 샘플-앤-홀드 증폭기(SHA);
    상기 샘플-앤-홀드 증폭기에 의해 샘플링된 신호를 수신하고 이를 복수 비트의 제1디지털 출력 코드로 변환하는 제1A/D 변환기;
    상기 샘플-앤-홀드 증폭기에 의해 샘플링된 신호를 수신하여 저장하고 저장된 신호와 상기 제1디지털 출력 코드에 상응하는 아날로그 신호 간의 차이를 증폭하여 출력하는 MDAC(Multiplying Digital-to-Analog Converter);
    상기 MDAC의 출력신호를 수신하고 이를 복수 비트의 제2디지털 출력 코드로 변환하는 제2A/D 변환기; 및
    상기 제1디지털 출력 코드 및 상기 제2디지털 출력 코드를 수신하고 상기 제1디지털 출력 코드의 한 비트와 상기 제2디지털 출력 코드의 한 비트를 중첩시키고 중첩되는 한 비트를 제외한 나머지 비트들을 최종 디지털 출력 코드로서 출력하는 디지털 교정회로(Digital Correction Logic:DCL)를 구비하는 것을 특징으로 하 는 A/D 변환기.
  2. 제1항에 있어서, 상기 샘플-앤-홀드 증폭기는,
    상기 아날로그 입력신호가 입력되는 입력단에 연결되는 스위치 트랜지스터의 온 저항값을 작고 일정하게 유지하기 위해, 상기 입력단과 상기 스위치 트랜지스터의 게이트에 연결되는 게이트 부트스트래핑 회로를 구비하는 것을 특징으로 하는 A/D 변환기.
  3. 제1항에 있어서, 상기 샘플-앤-홀드 증폭기는,
    포지티브 입력단에 연결되는 제1엔모스 스위치 트랜지스터;
    네거티브 입력단에 연결되는 제2엔모스 스위치 트랜지스터;
    상기 포지티브 입력단을 통해 입력되는 신호의 전압변화에 무관하게 상기 제1엔모스 스위치 트랜지스터의 온 저항값을 작고 일정하게 유지하기 위해, 상기 포지티브 입력단과 상기 제1엔모스 스위치 트랜지스터의 게이트에 연결되는 제1게이트 부트스트래핑 회로; 및
    상기 네거티브 입력단을 통해 입력되는 신호의 전압변화에 무관하게 상기 제2엔모스 스위치 트랜지스터의 온 저항값을 작고 일정하게 유지하기 위해, 상기 네거티브 입력단과 상기 제2엔모스 스위치 트랜지스터의 게이트에 연결되는 제2게이트 부트스트래핑 회로를 구비하는 것을 특징으로 하는 A/D 변환기.
  4. 제3항에 있어서, 상기 샘플-앤-홀드 증폭기는,
    상기 포지티브 입력단과 제1노드 사이에 상기 제1엔모스 스위치 트랜지스터와 병렬로 연결되고 샘플링 클럭에 응답하는 제1피모스 스위치 트랜지스터;
    상기 네거티브 입력단과 제2노드 사이에 상기 제2엔모스 스위치 트랜지스터와 병렬로 연결되고 상기 샘플링 클럭에 응답하는 제2피모스 스위치 트랜지스터;
    상기 제1노드에 일단이 연결되는 제1커패시터;
    상기 제2노드에 일단이 연결되는 제2커패시터;
    상기 제1커패시터를 통해 전달된 신호와 상기 제2커패시터를 통해 전달된 신호를 차동증폭하여 포지티브 출력단과 네거티브 출력단으로 출력하는 증폭기;
    상기 제1노드와 상기 포지티브 출력단 사이에 연결되고 홀딩 클럭에 응답하는 제1전송게이트;
    상기 제2노드와 상기 네거티브 출력단 사이에 연결되고 상기 홀딩 클럭에 응답하는 제2전송게이트; 및
    상기 포지티브 출력단과 상기 네거티브 출력단 사이에 연결되고 상기 홀딩 클럭에 응답하는 엔모스 트랜지스터를 더 구비하는 것을 특징으로 하는 A/D 변환기.
  5. 제4항에 있어서, 상기 제1엔모스 스위치 트랜지스터와 상기 제2엔모스 스위치 트랜지스터에는 전원전압보다 높은 전압이 인가되는 것을 특징으로 하는 A/D 변환기.
  6. 제3항에 있어서, 상기 제1 및 제2게이트 부트스트래핑 회로는 각각,
    일단에 샘플링 클럭의 반전신호가 연결되는 제1커패시터;
    일단에 상기 샘플링 클럭이 연결되는 제2커패시터;
    드레인에 전원전압이 인가되고 소오스에 상기 제1커패시터의 타단이 연결되고 게이트에 상기 제2커패시터의 타단이 연결되는 제1엔모스 트랜지스터;
    드레인에 전원전압이 인가되고 소오스에 상기 제2커패시터의 타단이 연결되고 게이트에 상기 제1엔모스 트랜지스터의 소오스가 연결되는 제2엔모스 트랜지스터;
    드레인에 전원전압이 인가되고 게이트에 상기 제2엔모스 트랜지스터의 게이트가 연결되는 제3엔모스 트랜지스터;
    일단에 상기 제3엔모스 트랜지스터의 소오스가 연결되는 제3커패시터;
    드레인에 상기 제3커패시터의 타단이 연결되고 게이트에 상기 샘플링 클럭의 반전신호가 인가되며 소오스에 접지전압이 인가되는 제4엔모스 트랜지스터;
    소오스에 전원전압이 인가되고 게이트에 상기 샘플링 클럭이 인가되는 제1피모스 트랜지스터;
    드레인에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 샘플링 클럭이 인가되며 소오스에 상기 제3커패시터의 타단이 연결되는 제5엔모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 드레인에 상기 제3커패시터의 타단이 연결되는 제2피모스 트랜지스터;
    소오스에 상기 제3엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제2피모스 트랜지스터의 소오스가 연결되고 드레인에 상기 게이트 부트스트래핑 회로의 출력단이 연결되는 제3피모스 트랜지스터;
    소오스에 상기 제3커패시터의 타단이 연결되고 게이트에 상기 게이트 부트스트래핑 회로의 출력단이 연결되고 드레인에 상기 게이트 부트스트래핑 회로의 입력단이 연결되는 제6엔모스 트랜지스터;
    드레인에 상기 게이트 부트스트래핑 회로의 출력단이 연결되고 게이트에 전원전압이 인가되는 제7엔모스 트랜지스터; 및
    드레인에 상기 제7엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 샘플링 클럭의 반전신호가 인가되며 소오스에 접지전압이 인가되는 제8엔모스 트랜지스터를 구비하는 것을 특징으로 하는 A/D 변환기.
  7. 제6항에 있어서, 상기 제1 및 제2게이트 부트스트래핑 회로는 각각,
    소오스에 상기 제3커패시터의 타단이 연결되고 게이트에 상기 샘플링 클럭의 반전신호가 인가되고 드레인에 상기 게이트 부트스트래핑 회로의 입력단이 연결되는 제4피모스 트랜지스터; 및
    소오스에 전원전압이 인가되고 게이트에 상기 샘플링 클럭의 반전신호가 인가되며 드레인에 상기 제8엔모스 트랜지스터의 드레인이 연결되는 제5피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 A/D 변환기.
  8. 제7항에 있어서, 상기 제1 내지 제3엔모스 트랜지스터, 제6 내지 제8엔모스 트랜지스터, 제3 및 제5피모스 트랜지스터에는 전원전압보다 높은 전압이 인가되는 것을 특징으로 하는 A/D 변환기.
  9. 제1항에 있어서, 상기 MDAC(Multiplying Digital-to-Analog Converter)는 병합 커패시터 스위칭(Merged-capacitor switching:MCS) 기법을 이용하는 것을 특징으로 하는 A/D 변환기.
  10. 제1항에 있어서, 상기 제1A/D 변환기와 상기 제2A/D 변환기는 플래쉬(Flash) A/D 변환기인 것을 특징으로 하는 A/D 변환기.
  11. 포지티브 입력단에 연결되는 제1엔모스 스위치 트랜지스터;
    네거티브 입력단에 연결되는 제2엔모스 스위치 트랜지스터;
    상기 포지티브 입력단을 통해 입력되는 신호의 전압변화에 무관하게 상기 제1엔모스 스위치 트랜지스터의 온 저항값을 작고 일정하게 유지하기 위해, 상기 포지티브 입력단과 상기 제1엔모스 스위치 트랜지스터의 게이트에 연결되는 제1게이트 부트스트래핑 회로;
    상기 네거티브 입력단을 통해 입력되는 신호의 전압변화에 무관하게 상기 제2엔모스 스위치 트랜지스터의 온 저항값을 작고 일정하게 유지하기 위해, 상기 네거티브 입력단과 상기 제2엔모스 스위치 트랜지스터의 게이트에 연결되는 제2게이트 부트스트래핑 회로;
    상기 포지티브 입력단과 제1노드 사이에 상기 제1엔모스 스위치 트랜지스터와 병렬로 연결되고 샘플링 클럭에 응답하는 제1피모스 스위치 트랜지스터;
    상기 네거티브 입력단과 제2노드 사이에 상기 제2엔모스 스위치 트랜지스터와 병렬로 연결되고 상기 샘플링 클럭에 응답하는 제2피모스 스위치 트랜지스터;
    상기 제1노드에 일단이 연결되는 제1커패시터;
    상기 제2노드에 일단이 연결되는 제2커패시터;
    상기 제1커패시터를 통해 전달된 신호와 상기 제2커패시터를 통해 전달된 신호를 차동증폭하여 포지티브 출력단과 네거티브 출력단으로 출력하는 증폭기;
    상기 제1노드와 상기 포지티브 출력단 사이에 연결되고 홀딩 클럭에 응답하는 제1전송게이트;
    상기 제2노드와 상기 네거티브 출력단 사이에 연결되고 상기 홀딩 클럭에 응답하는 제2전송게이트; 및
    상기 포지티브 출력단과 상기 네거티브 출력단 사이에 연결되고 상기 홀딩 클럭에 응답하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 샘플-앤-홀드 증폭기.
  12. 제11항에 있어서, 상기 제1엔모스 스위치 트랜지스터와 상기 제2엔모스 스위치 트랜지스터에는 전원전압보다 높은 전압이 인가되는 것을 특징으로 하는 샘플- 앤-홀드 증폭기.
  13. 제11항에 있어서, 상기 제1 및 제2게이트 부트스트래핑 회로는 각각,
    일단에 샘플링 클럭의 반전신호가 연결되는 제1커패시터;
    일단에 상기 샘플링 클럭이 연결되는 제2커패시터;
    드레인에 전원전압이 인가되고 소오스에 상기 제1커패시터의 타단이 연결되고 게이트에 상기 제2커패시터의 타단이 연결되는 제1엔모스 트랜지스터;
    드레인에 전원전압이 인가되고 소오스에 상기 제2커패시터의 타단이 연결되고 게이트에 상기 제1엔모스 트랜지스터의 소오스가 연결되는 제2엔모스 트랜지스터;
    드레인에 전원전압이 인가되고 게이트에 상기 제2엔모스 트랜지스터의 게이트가 연결되는 제3엔모스 트랜지스터;
    일단에 상기 제3엔모스 트랜지스터의 소오스가 연결되는 제3커패시터;
    드레인에 상기 제3커패시터의 타단이 연결되고 게이트에 상기 샘플링 클럭의 반전신호가 인가되며 소오스에 접지전압이 인가되는 제4엔모스 트랜지스터;
    소오스에 전원전압이 인가되고 게이트에 상기 샘플링 클럭이 인가되는 제1피모스 트랜지스터;
    드레인에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 샘플링 클럭이 인가되며 소오스에 상기 제3커패시터의 타단이 연결되는 제5엔모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 드레인에 상기 제3커패시터의 타단이 연결되는 제2피모스 트랜지스터;
    소오스에 상기 제3엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제2피모스 트랜지스터의 소오스가 연결되고 드레인에 상기 게이트 부트스트래핑 회로의 출력단이 연결되는 제3피모스 트랜지스터;
    소오스에 상기 제3커패시터의 타단이 연결되고 게이트에 상기 게이트 부트스트래핑 회로의 출력단이 연결되고 드레인에 상기 게이트 부트스트래핑 회로의 입력단이 연결되는 제6엔모스 트랜지스터;
    드레인에 상기 게이트 부트스트래핑 회로의 출력단이 연결되고 게이트에 전원전압이 인가되는 제7엔모스 트랜지스터; 및
    드레인에 상기 제7엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 샘플링 클럭의 반전신호가 인가되며 소오스에 접지전압이 인가되는 제8엔모스 트랜지스터를 구비하는 것을 특징으로 하는 샘플-앤-홀드 증폭기.
  14. 제13항에 있어서, 상기 제1 및 제2게이트 부트스트래핑 회로는 각각,
    소오스에 상기 제3커패시터의 타단이 연결되고 게이트에 상기 샘플링 클럭의 반전신호가 인가되고 드레인에 상기 게이트 부트스트래핑 회로의 입력단이 연결되는 제4피모스 트랜지스터; 및
    소오스에 전원전압이 인가되고 게이트에 상기 샘플링 클럭의 반전신호가 인가되며 드레인에 상기 제8엔모스 트랜지스터의 드레인이 연결되는 제5피모스 트랜 지스터를 더 구비하는 것을 특징으로 하는 샘플-앤-홀드 증폭기.
  15. 제14항에 있어서, 상기 제1 내지 제3엔모스 트랜지스터, 제6 내지 제8엔모스 트랜지스터, 제3 및 제5피모스 트랜지스터에는 전원전압보다 높은 전압이 인가되는 것을 특징으로 하는 샘플-앤-홀드 증폭기.
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