JP3557483B2 - 半導体回路 - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明は、半導体回路に係り、特にアナログのデータを量子化し、多値のデータに変換してそれを静的に保持することができ、さらにその量子化のレベル数を外部信号により任意に設定することができる高機能半導体集積回路を提供するものである。
【0002】
【従来の技術】
ビデオカメラなどの画像信号処理は従来イメージセンサで取り入れた莫大なアナログデータをそのつどディジタルに変換してディジタルコンピュータにより処理していた。
この手法では画素数の増大にともない、処理するべきデータ数が増加し、信号処理を実時間で行うことが不可能となる。
【0003】
そこで入力データをアナログもしくは多値のままハードウエアレベルで完全並列に信号処理を行う必要があるが、そのためにはセンサから取り込んだアナログもしくは多値のデータや演算途中のデータを一時的に保管する回路が必要であった。
【0004】
しかし、従来このような回路を実現するためには数多くの素子を必要とし、また多値の加算を電流加算で行っているために消費電力が多く、全ての画素センサの中に組み込んでハードウエアレベルの完全並列信号処理をすることは困難であった。
【0005】
【発明が解決しようとする課題】
そこで本発明の目的は、簡単な回路を用いてアナログや多値のデータを取り入れて保存することのできる半導体回路を提供するものである。さらに、量子化のレベル数を外部信号により自由に変化できる多値のメモリを提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明の半導体回路は、第1の信号を量子化された複数の信号からなる信号群に変換する第1の回路と、前記信号群を多値の第2の信号に変換する第2の回路と、前記第2の信号を前記第1の信号として前記第1の回路に帰還せしめる手段とから構成される半導体回路であって、前記信号群の少なくとも1つの信号を前記第2の回路の入力から電気的に隔絶する手段、及び、前記第2の信号を前記第2の回路の入力から電気的に隔絶された前記信号群の少なくとも1つの信号にかわり前記第2の回路の入力として帰還せしめる手段を有することを特徴とする。
【0007】
また、前記第1の回路が入力信号を重みづけされた複数のバイナリ・デイジタルの信号に変換するA/Dコンバータにより構成され、前記第2の回路が重みづけされた複数のバイナリ・デイジタルの信号を多値の信号に変換するD/Aコンバータによって構成されていることを特徴とする。
【0008】
前記第1の回路または/および前記第2の回路は、基板上に一導電型の半導体領域を有し、この領域内に設けられた反対導電型のソース及びドレイン領域と、前記ソース及びドレイン領域を隔てる領域に絶縁膜を介して設けられた電位的にフローティング状態にあるフローティングゲート電極と、前記フローティングゲート電極と絶縁膜を介して容量結合する複数の入力ゲート電極とを有するニューロンMOSトランジスタを少なくとも1個用いて、構成されるのが好ましい。
【0009】
前記第2の回路がフローティングゲートを共有したN型ニューロンMOSトランジスタとP型ニューロンMOSトランジスタにより構成され、前記N型ニューロンMOSトランジスタのソースと前記P型ニューロンMOSトランジスタのソースが電気的に接続されており、前記信号群が該フローティングゲートと容量結合により電気的に結合しているのが好ましい。
【0010】
【作用】
入力された第1の信号を量子化された複数の信号からなる信号群に変換する第1の回路と、この信号群を多値の第2の信号に変換する第2の回路とから構成し、第2の信号を第1の回路の入力部に帰還させることにより、アナログまたは多値で入力された第1の信号を所定の多値信号(第2の信号)に変換してラッチすることができる。
【0011】
さらに、信号群の少なくとも1つの信号を第2の回路の入力から電気的に隔絶し、代わりに第2の信号を第2の回路の入力として帰還することにより、多値信号の量子化のレベルを変えることが可能となる。
また、第1の回路及び第2の回路は、ニューロンMOSで構成することにより、素子数及び消費電力を大幅に削減することが可能となる。
【0012】
【実施例】
以下に実施例を上げ本発明を詳細に説明するが、本発明がこれら実施例に限定されるものではないことはいうまでもない。
【0013】
(実施例1)
本発明の第1の実施例を、図1(a)の回路を用いて説明する。これは入力端子から取り込んだ信号VINを量子化された多値信号として出力する回路であるが、この量子化のレベル数を外部信号Φ1,Φ2で任意に変化することができる回路である。
【0014】
この回路の動作を説明するために、D/Aコンバータの出力をD/Aコンバータの入力に帰還したときの動作について先に述べる。
図1(b)は3ビットD/Aコンバータを示している。バイナリ・ディジタルの3つの入力X,Y,Zが入力され、多値の信号が出力される。この出力VOUTは、
VOUT=(4X+2Y+Z)/7 (1)
と表わされる。
【0015】
この回路において、図1(c)の様にZが入力している端子にD/Aコンバータの出力を帰還すると、式(1)において、Z=VOUTとなり、
VOUT=(4X+2Y+VOUT)/7 (2)
が成り立つ。これより、出力VOUTは、
VOUT=(4X+2Y)/6 (3)
となることがわかる。この(3)式は、2ビットのD/A変換器の入出力特性であることから、出力を入力に帰還することにより、出力が帰還されているその入力端子があたかも存在しないかのような入出力特性を実現することができる。
【0016】
図1(d)はYとZが入力する2つの端子に対して帰還をかけた図である。この場合は式(1)においてY=VOUT,Z=VOUTとなり、
VOUT=(4X+2VOUT+VOUT)/7 (4)
が成り立つので、結局
VOUT=4X/4=X (5)
となる。これは、Xが1であれば1,0であれば0を出力する回路となる。
以上が、D/Aコンバータの出力をD/Aコンバータの入力に帰還したときの回路動作の説明である。
【0017】
次に、図1(a)において、D/Aコンバータの出力をA/Dコンバータの入力としてフィードバックをかける効果について説明する。図1(e)はフィードバックがかかっていない場合の図である。この回路の入出力特性は、図1(f)に示すように階段状の特性となる。このような入出力特性を持つ回路でフィードバックを形成すると、VIN=VOUTの関係も同時に満たすことになり図中に示したような安定動作点が生じる。この場合8つの安定動作点が生じることになる。この回路は静的にこれらの8つの値を保持する機能があり、いわゆる多値のスタティックメモリとして用いることができる。
【0018】
図1(a)の説明に戻るが、Φ1及びΦ2が両方ともオフのとき、つまりA/Dコンバータの出力が全てD/Aコンバータに入力されているときには、回路の動作は図1(f)に示したように8レベルのスタティックメモリとして機能することになる。
【0019】
Φ1がオンになりD/Aコンバータの最下位ビットの入力が実効的になくなると、3ビットA/Dコンバータは2ビットA/Dコンバータとして、また3ビットD/Aコンバータは2ビットD/Aコンバータとして機能するため、安定動作点は図1(g)に示すようになる。図1(g)において、階段状の特性は2ビットA/Dコンバータと2ビットD/Aコンバータを用いて多値のメモリを構成した時のフィードバックをかけない場合の入出力特性である。フィードバックをかけることで、VIN=VOUTの関係も同時に満たすことになり図中に示したような4つの安定動作点が生じる。
【0020】
Φ2もオンになりD/Aコンバータの2つの下位ビットの入力が実効的になくなると、3ビットA/Dコンバータは1ビットA/Dコンバータとして、また3ビットD/Aコンバータは1ビットD/Aコンバータとして機能するため、安定動作点は図1(h)に示すようになる。つまりこの回路は1ビットのスタティックメモリとして機能する。
【0021】
Φ2だけがオンになりD/Aコンバータの真ん中のビットの入力だけが実効的になくなると、3ビットA/Dコンバータは2ビットA/Dコンバータとして、また3ビットD/Aコンバータは2ビットD/Aコンバータとして機能するが、これらは通常の2ビットA/Dコンバータ、D/Aコンバータではなく、安定動作点は図1(i)に示すようになる。つまりこの回路は入力信号が小さい領域と大きい領域に精度を持った変則的な4値のスタティックメモリとなる。
【0022】
このように、外部から与える入力信号Φ1,Φ2により量子化のレベル数を自由に変えることができる多値のメモリが実現できる。
ここでは3ビットの回路について述べたが、これは任意のビット数でよいことは言うまでもない。
【0023】
(実施例2)
本発明の第2の実施例を、図2の回路を用いて説明する。図2は図1(a)をニューロンMOSトランジスタを用いて構成したものである。3ビットνMOSA/Dコンバータと3ビットνMOSD/Aコンバータから構成されている。
【0024】
ここで図2の回路動作を説明するために、まず最初にνMOSの構造と動作原理について説明する。図8(a)は4入力のNチャネルνMOSトランジスタ(N−νMOS)の断面構造の1例を示したものであり、401は例えばP型のシリコン基板、402、403はN+拡散層で形成されたソース及びドレイン、404はソース・ドレイン間のチャネル領域405上に設けられたゲート絶縁膜(例えばSiO2膜)、406は電気的に絶縁され電位的にフローティングの状態にあるフローティングゲート電極、407は例えばSiO2等の絶縁膜、408a、408b、408c、408dは入力ゲートで電極である。
【0025】
図8(b)はνMOS動作を解析するために さらに簡略化した図面である。各入力ゲート電極とフローティングゲート間の容量結合係数を図のようにC1、C2、C3、C4、フローティングゲートとシリコン基板間の容量結合係数をC0とすると、フローティングゲートの電位ΦFは次式で与えられる。
ΦF=(1/CTOT)(C1V1+C2V2+C3V3+C4V4)
但し、CTOT=C0+C1+C2+C3+C4
V1、V2、V3、V4はそれぞれ入力ゲート408a、408b、408c、408dに印加されている電圧であり、シリコン基板の電位は0V、すなわちアースされているとした。
【0026】
今、ソース402の電位を0Vとする。即ちすべての電極の電位をソース基準として測定した値とする。そうすれば、フローティングゲート406を通常のゲート電極とみなせば通常のNチャネルMOSトランジスタと同じであり、そのゲート電位ΦFがしきい値(VTH *)より大となるとソース402、ドレイン403間の領域405に電子のチャネル(Nチャネル)が形成され、ソース・ドレイン間が電気的に接続される。即ち、
(1/CTOT)(C1V1+C2V2+C3V3+C4V4)>VTH *
の条件が満たされたときνMOSは導通(オン)するのである。
【0027】
以上はNチャネルνMOSトランジスタについての説明であるが、図8(a)においてソース402、ドレイン403及び基板401をすべて反対導電型にしたデバイスも存在する。即ち、基板はN型であり、ソース・ドレインがP+拡散層で形成されたνMOSであり、これをPチャネルMOSトランジスタ(P−νMOS)と呼ぶ。
【0028】
νMOS3ビットA/Dコンバータ中のインバータ201,202,203の閾値はそれぞれ3VDD/14,VDD/2,11VDD/14としており、これはイオン注入プロセスで実現できるが、νMOS構成にして入力端子の一部をVDDあるいはグランドに接続することでも実現できる。そのほかのインバータの出力はVDD/2に設計している。
【0029】
また、νMOSインバータ205において、C1:C2:C3:C4は2:2:2:7に設計している。またνMOSインバータ204においてC1:C2は4:7に設計している。
【0030】
A/Dコンバータの最上位ビット206の出力はインバータ202の閾値がVDD/2なので入力が0〜VDD/2の時0、VDD/2〜VDDの時は1となる。νMOSインバータ205の入力電圧(VIN)に対するフローティングゲートの電位ΦFの変化を図3(a)、νMOSインバータ204の入力電圧に対するフローティングゲートの電圧の変化を図3(b)に示す。なお、図において、γは、
γ=(CTOT−C0)/CTOT
で定義される値である。
【0031】
図3(a)、(b)より、入力電圧が0〜VDD/14の時は206,207,208の出力が(0,0,0)、VDD/14〜3VDD/14の時は(0,0,1)、3VDD/14〜5VDD/14の時は(0,1,0)、5VDD/14〜7VDD/14の時は(0,1,1)、7VDD/14〜9VDD/14の時は(1,0,0)、9VDD/14〜11VDD/14の時は(1,0,1)、11VDD/14〜13VDD/14の時は(1,1,0)、13VDD/14〜VDDの時は(1,1,1)となる。
【0032】
3ビットνMOSD/Aコンバータ209はNMOS及びPMOSのソースフォロワー構成になっており、NMOS及びPMOSのフローティングゲートから見た閾値を0にすると出力にはフローティングゲートの電圧がそのまま現われる。3ビットνMOSD/Aコンバータ209の入力端子の容量結合比(C1:C2:C3)は4:2:1となっており、A/Dコンバータの3つの出力がすべて入力されているときには、フローティングゲートにはA/Dコンバータの3つの出力がゲート上で自動的にD/A変換される。よって、3ビットνMOSD/Aコンバータ209の出力にはA/Dコンバータの3つの出力がD/A変換されたものが現われる。
【0033】
これにより、この回路の動作点は図1(f)に示すようになり、Φ1,Φ2がともにオフで8レベルの多値スタティックメモリとして機能する。またこれは、実施例1で示したようにΦ1及びΦ2の値で量子化のレベル数を任意に変化することができる。
ここではインバータの閾値を指定していたが、これらは適宜変化してもよい。
【0034】
(実施例3)
本発明の第3の実施例を、図4の回路を用いて説明する。図4は図1(a)をニューロンMOSトランジスタを用いて構成したものであり、3ビットνMOSA/Dコンバータと3ビットνMOSD/Aコンバータから構成されている。実施例2で示した回路との違いは、A/Dコンバータ中のνMOSインバータ308,309にはアナログ入力信号は直接入力されていないことである。インバータ301〜307は入力端子から見た見かけの閾値がそれぞれ、VDD/14,3VDD/14,5VDD/14,VDD/2,9VDD/14,11VDD/14,13VDD/14と設計している。νMOSインバータ308及び309の各入力間での結合容量比は全て同じである。
【0035】
図5(a)にνMOSインバータ309の、また図5(b)にνMOSインバータ308の入力電圧に対するフローティングゲートの電圧の変化を示す。
νMOSインバータ309の7つの入力端子には常に3:4もしくは4:3の割合でVDDとグランド電位が入力されるために、入力電圧に対するフローティングゲートの電圧の変化は3γVDD/7と4γVDD/7の間を交互に遷移する。またこの遷移は前段のインバータの反転により全て行われるために、フローティングゲート電圧は急峻に変化する。
【0036】
νMOSインバータ308の3つの入力端子には常に1:2もしくは2:1の割合でVDDとグランド電位が入力されるために、入力電圧に対するフローティングゲートの電圧の変化はγVDD/3と2γVDD/3の間を交互に遷移する。またこの遷移も前段のインバータの反転により全て行われるために、フローティングゲート電圧は急峻に変化する。
【0037】
この様に設計することで、νMOSインバータの閾値がばらついたときでも、νMOSインバータ308,309が反転する入力電圧は変動せず、閾値のばらつきによるA/Dコンバータ出力のビット落ちを防ぐことができ、図2の回路に比べて高精度のA/D変換が可能となる。
【0038】
図6は、図4の回路について回路シミュレーションをした結果である。入力信号は正弦波312で、出力信号は313で示されている。出力は書き込みを制御する書き込み信号(図7)がオンのときには入力信号に一致しているが、書き込み信号がオフになると、最寄りの安定点に収束している。この結果から、Φ1,Φ2のオン、オフにより実時間で量子化の精度を変化できることがわかる。
【0039】
以上において述べた回路中のニューロンMOSトランジスタすべてにおいて、フローティングゲートにスイッチをつけてフローティングゲートの電位を任意の電位に適宜初期化してもよい。また電源電圧、トランジスタの閾値、容量の比率や値は例としてあげられている値以外に適宜設計に応じて任意の値を用いて良く、A/Dコンバータ、D/Aコンバータのビット数も用途に応じて任意で良いことは言うまでもない。
【0040】
【発明の効果】
本発明により、量子化のレベル数を外部信号により自由に変化できる多値のメモリを簡単に実現することが可能となった。
しかも、ニューロンMOSトランジスタを用いることで極めて少数の素子で実現できるため、LSI化が容易である。従って、高速・実時間処理の要求される画像処理の分野を始めとし、多値を用いた新しい回路アーキテクチャなど、広範な応用分野を開拓することが可能となる。
【図面の簡単な説明】
【図1】本発明の基本構成を説明する回路図及び特性図である。
【図2】本発明の第1の実施例を示す概念図である。
【図3】実施例1のνMOSインバータの入力電圧とフローティングゲートの電位の関係を示すグラフである。
【図4】本発明の第3の実施例を示す概念図である。
【図5】実施例3のνMOSインバータの入力電圧とフローティングゲートの電位の関係を示すグラフである。
【図6】実施例3の回路シミュレーション結果を示すグラフである。
【図7】実施例3の書き込み信号を示すグラフである。
【図8】νMOSトランジスタの構造及び基本原理を説明する概念図である。
【符号の説明】
201,202,203 インバータ、
204,205 νMOSインバータ、
206〜208 A/Dコンバータの出力、
209 3ビットνMOSD/Aコンバータ、
301〜307 インバータ、
308,309 νMOSインバータ、
310 3ビットνMOSD/Aコンバータ、
312 入力信号、
313 出力信号、
401 P型のシリコン基板、
402,403 N+拡散層ソース及びドレイン、
404 ゲート絶縁膜(例えばSiO2膜)、
406 フローティングゲート電極、
407 絶縁膜、
408a,408b,408c,408d 入力ゲート。
【産業上の利用分野】
本発明は、半導体回路に係り、特にアナログのデータを量子化し、多値のデータに変換してそれを静的に保持することができ、さらにその量子化のレベル数を外部信号により任意に設定することができる高機能半導体集積回路を提供するものである。
【0002】
【従来の技術】
ビデオカメラなどの画像信号処理は従来イメージセンサで取り入れた莫大なアナログデータをそのつどディジタルに変換してディジタルコンピュータにより処理していた。
この手法では画素数の増大にともない、処理するべきデータ数が増加し、信号処理を実時間で行うことが不可能となる。
【0003】
そこで入力データをアナログもしくは多値のままハードウエアレベルで完全並列に信号処理を行う必要があるが、そのためにはセンサから取り込んだアナログもしくは多値のデータや演算途中のデータを一時的に保管する回路が必要であった。
【0004】
しかし、従来このような回路を実現するためには数多くの素子を必要とし、また多値の加算を電流加算で行っているために消費電力が多く、全ての画素センサの中に組み込んでハードウエアレベルの完全並列信号処理をすることは困難であった。
【0005】
【発明が解決しようとする課題】
そこで本発明の目的は、簡単な回路を用いてアナログや多値のデータを取り入れて保存することのできる半導体回路を提供するものである。さらに、量子化のレベル数を外部信号により自由に変化できる多値のメモリを提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明の半導体回路は、第1の信号を量子化された複数の信号からなる信号群に変換する第1の回路と、前記信号群を多値の第2の信号に変換する第2の回路と、前記第2の信号を前記第1の信号として前記第1の回路に帰還せしめる手段とから構成される半導体回路であって、前記信号群の少なくとも1つの信号を前記第2の回路の入力から電気的に隔絶する手段、及び、前記第2の信号を前記第2の回路の入力から電気的に隔絶された前記信号群の少なくとも1つの信号にかわり前記第2の回路の入力として帰還せしめる手段を有することを特徴とする。
【0007】
また、前記第1の回路が入力信号を重みづけされた複数のバイナリ・デイジタルの信号に変換するA/Dコンバータにより構成され、前記第2の回路が重みづけされた複数のバイナリ・デイジタルの信号を多値の信号に変換するD/Aコンバータによって構成されていることを特徴とする。
【0008】
前記第1の回路または/および前記第2の回路は、基板上に一導電型の半導体領域を有し、この領域内に設けられた反対導電型のソース及びドレイン領域と、前記ソース及びドレイン領域を隔てる領域に絶縁膜を介して設けられた電位的にフローティング状態にあるフローティングゲート電極と、前記フローティングゲート電極と絶縁膜を介して容量結合する複数の入力ゲート電極とを有するニューロンMOSトランジスタを少なくとも1個用いて、構成されるのが好ましい。
【0009】
前記第2の回路がフローティングゲートを共有したN型ニューロンMOSトランジスタとP型ニューロンMOSトランジスタにより構成され、前記N型ニューロンMOSトランジスタのソースと前記P型ニューロンMOSトランジスタのソースが電気的に接続されており、前記信号群が該フローティングゲートと容量結合により電気的に結合しているのが好ましい。
【0010】
【作用】
入力された第1の信号を量子化された複数の信号からなる信号群に変換する第1の回路と、この信号群を多値の第2の信号に変換する第2の回路とから構成し、第2の信号を第1の回路の入力部に帰還させることにより、アナログまたは多値で入力された第1の信号を所定の多値信号(第2の信号)に変換してラッチすることができる。
【0011】
さらに、信号群の少なくとも1つの信号を第2の回路の入力から電気的に隔絶し、代わりに第2の信号を第2の回路の入力として帰還することにより、多値信号の量子化のレベルを変えることが可能となる。
また、第1の回路及び第2の回路は、ニューロンMOSで構成することにより、素子数及び消費電力を大幅に削減することが可能となる。
【0012】
【実施例】
以下に実施例を上げ本発明を詳細に説明するが、本発明がこれら実施例に限定されるものではないことはいうまでもない。
【0013】
(実施例1)
本発明の第1の実施例を、図1(a)の回路を用いて説明する。これは入力端子から取り込んだ信号VINを量子化された多値信号として出力する回路であるが、この量子化のレベル数を外部信号Φ1,Φ2で任意に変化することができる回路である。
【0014】
この回路の動作を説明するために、D/Aコンバータの出力をD/Aコンバータの入力に帰還したときの動作について先に述べる。
図1(b)は3ビットD/Aコンバータを示している。バイナリ・ディジタルの3つの入力X,Y,Zが入力され、多値の信号が出力される。この出力VOUTは、
VOUT=(4X+2Y+Z)/7 (1)
と表わされる。
【0015】
この回路において、図1(c)の様にZが入力している端子にD/Aコンバータの出力を帰還すると、式(1)において、Z=VOUTとなり、
VOUT=(4X+2Y+VOUT)/7 (2)
が成り立つ。これより、出力VOUTは、
VOUT=(4X+2Y)/6 (3)
となることがわかる。この(3)式は、2ビットのD/A変換器の入出力特性であることから、出力を入力に帰還することにより、出力が帰還されているその入力端子があたかも存在しないかのような入出力特性を実現することができる。
【0016】
図1(d)はYとZが入力する2つの端子に対して帰還をかけた図である。この場合は式(1)においてY=VOUT,Z=VOUTとなり、
VOUT=(4X+2VOUT+VOUT)/7 (4)
が成り立つので、結局
VOUT=4X/4=X (5)
となる。これは、Xが1であれば1,0であれば0を出力する回路となる。
以上が、D/Aコンバータの出力をD/Aコンバータの入力に帰還したときの回路動作の説明である。
【0017】
次に、図1(a)において、D/Aコンバータの出力をA/Dコンバータの入力としてフィードバックをかける効果について説明する。図1(e)はフィードバックがかかっていない場合の図である。この回路の入出力特性は、図1(f)に示すように階段状の特性となる。このような入出力特性を持つ回路でフィードバックを形成すると、VIN=VOUTの関係も同時に満たすことになり図中に示したような安定動作点が生じる。この場合8つの安定動作点が生じることになる。この回路は静的にこれらの8つの値を保持する機能があり、いわゆる多値のスタティックメモリとして用いることができる。
【0018】
図1(a)の説明に戻るが、Φ1及びΦ2が両方ともオフのとき、つまりA/Dコンバータの出力が全てD/Aコンバータに入力されているときには、回路の動作は図1(f)に示したように8レベルのスタティックメモリとして機能することになる。
【0019】
Φ1がオンになりD/Aコンバータの最下位ビットの入力が実効的になくなると、3ビットA/Dコンバータは2ビットA/Dコンバータとして、また3ビットD/Aコンバータは2ビットD/Aコンバータとして機能するため、安定動作点は図1(g)に示すようになる。図1(g)において、階段状の特性は2ビットA/Dコンバータと2ビットD/Aコンバータを用いて多値のメモリを構成した時のフィードバックをかけない場合の入出力特性である。フィードバックをかけることで、VIN=VOUTの関係も同時に満たすことになり図中に示したような4つの安定動作点が生じる。
【0020】
Φ2もオンになりD/Aコンバータの2つの下位ビットの入力が実効的になくなると、3ビットA/Dコンバータは1ビットA/Dコンバータとして、また3ビットD/Aコンバータは1ビットD/Aコンバータとして機能するため、安定動作点は図1(h)に示すようになる。つまりこの回路は1ビットのスタティックメモリとして機能する。
【0021】
Φ2だけがオンになりD/Aコンバータの真ん中のビットの入力だけが実効的になくなると、3ビットA/Dコンバータは2ビットA/Dコンバータとして、また3ビットD/Aコンバータは2ビットD/Aコンバータとして機能するが、これらは通常の2ビットA/Dコンバータ、D/Aコンバータではなく、安定動作点は図1(i)に示すようになる。つまりこの回路は入力信号が小さい領域と大きい領域に精度を持った変則的な4値のスタティックメモリとなる。
【0022】
このように、外部から与える入力信号Φ1,Φ2により量子化のレベル数を自由に変えることができる多値のメモリが実現できる。
ここでは3ビットの回路について述べたが、これは任意のビット数でよいことは言うまでもない。
【0023】
(実施例2)
本発明の第2の実施例を、図2の回路を用いて説明する。図2は図1(a)をニューロンMOSトランジスタを用いて構成したものである。3ビットνMOSA/Dコンバータと3ビットνMOSD/Aコンバータから構成されている。
【0024】
ここで図2の回路動作を説明するために、まず最初にνMOSの構造と動作原理について説明する。図8(a)は4入力のNチャネルνMOSトランジスタ(N−νMOS)の断面構造の1例を示したものであり、401は例えばP型のシリコン基板、402、403はN+拡散層で形成されたソース及びドレイン、404はソース・ドレイン間のチャネル領域405上に設けられたゲート絶縁膜(例えばSiO2膜)、406は電気的に絶縁され電位的にフローティングの状態にあるフローティングゲート電極、407は例えばSiO2等の絶縁膜、408a、408b、408c、408dは入力ゲートで電極である。
【0025】
図8(b)はνMOS動作を解析するために さらに簡略化した図面である。各入力ゲート電極とフローティングゲート間の容量結合係数を図のようにC1、C2、C3、C4、フローティングゲートとシリコン基板間の容量結合係数をC0とすると、フローティングゲートの電位ΦFは次式で与えられる。
ΦF=(1/CTOT)(C1V1+C2V2+C3V3+C4V4)
但し、CTOT=C0+C1+C2+C3+C4
V1、V2、V3、V4はそれぞれ入力ゲート408a、408b、408c、408dに印加されている電圧であり、シリコン基板の電位は0V、すなわちアースされているとした。
【0026】
今、ソース402の電位を0Vとする。即ちすべての電極の電位をソース基準として測定した値とする。そうすれば、フローティングゲート406を通常のゲート電極とみなせば通常のNチャネルMOSトランジスタと同じであり、そのゲート電位ΦFがしきい値(VTH *)より大となるとソース402、ドレイン403間の領域405に電子のチャネル(Nチャネル)が形成され、ソース・ドレイン間が電気的に接続される。即ち、
(1/CTOT)(C1V1+C2V2+C3V3+C4V4)>VTH *
の条件が満たされたときνMOSは導通(オン)するのである。
【0027】
以上はNチャネルνMOSトランジスタについての説明であるが、図8(a)においてソース402、ドレイン403及び基板401をすべて反対導電型にしたデバイスも存在する。即ち、基板はN型であり、ソース・ドレインがP+拡散層で形成されたνMOSであり、これをPチャネルMOSトランジスタ(P−νMOS)と呼ぶ。
【0028】
νMOS3ビットA/Dコンバータ中のインバータ201,202,203の閾値はそれぞれ3VDD/14,VDD/2,11VDD/14としており、これはイオン注入プロセスで実現できるが、νMOS構成にして入力端子の一部をVDDあるいはグランドに接続することでも実現できる。そのほかのインバータの出力はVDD/2に設計している。
【0029】
また、νMOSインバータ205において、C1:C2:C3:C4は2:2:2:7に設計している。またνMOSインバータ204においてC1:C2は4:7に設計している。
【0030】
A/Dコンバータの最上位ビット206の出力はインバータ202の閾値がVDD/2なので入力が0〜VDD/2の時0、VDD/2〜VDDの時は1となる。νMOSインバータ205の入力電圧(VIN)に対するフローティングゲートの電位ΦFの変化を図3(a)、νMOSインバータ204の入力電圧に対するフローティングゲートの電圧の変化を図3(b)に示す。なお、図において、γは、
γ=(CTOT−C0)/CTOT
で定義される値である。
【0031】
図3(a)、(b)より、入力電圧が0〜VDD/14の時は206,207,208の出力が(0,0,0)、VDD/14〜3VDD/14の時は(0,0,1)、3VDD/14〜5VDD/14の時は(0,1,0)、5VDD/14〜7VDD/14の時は(0,1,1)、7VDD/14〜9VDD/14の時は(1,0,0)、9VDD/14〜11VDD/14の時は(1,0,1)、11VDD/14〜13VDD/14の時は(1,1,0)、13VDD/14〜VDDの時は(1,1,1)となる。
【0032】
3ビットνMOSD/Aコンバータ209はNMOS及びPMOSのソースフォロワー構成になっており、NMOS及びPMOSのフローティングゲートから見た閾値を0にすると出力にはフローティングゲートの電圧がそのまま現われる。3ビットνMOSD/Aコンバータ209の入力端子の容量結合比(C1:C2:C3)は4:2:1となっており、A/Dコンバータの3つの出力がすべて入力されているときには、フローティングゲートにはA/Dコンバータの3つの出力がゲート上で自動的にD/A変換される。よって、3ビットνMOSD/Aコンバータ209の出力にはA/Dコンバータの3つの出力がD/A変換されたものが現われる。
【0033】
これにより、この回路の動作点は図1(f)に示すようになり、Φ1,Φ2がともにオフで8レベルの多値スタティックメモリとして機能する。またこれは、実施例1で示したようにΦ1及びΦ2の値で量子化のレベル数を任意に変化することができる。
ここではインバータの閾値を指定していたが、これらは適宜変化してもよい。
【0034】
(実施例3)
本発明の第3の実施例を、図4の回路を用いて説明する。図4は図1(a)をニューロンMOSトランジスタを用いて構成したものであり、3ビットνMOSA/Dコンバータと3ビットνMOSD/Aコンバータから構成されている。実施例2で示した回路との違いは、A/Dコンバータ中のνMOSインバータ308,309にはアナログ入力信号は直接入力されていないことである。インバータ301〜307は入力端子から見た見かけの閾値がそれぞれ、VDD/14,3VDD/14,5VDD/14,VDD/2,9VDD/14,11VDD/14,13VDD/14と設計している。νMOSインバータ308及び309の各入力間での結合容量比は全て同じである。
【0035】
図5(a)にνMOSインバータ309の、また図5(b)にνMOSインバータ308の入力電圧に対するフローティングゲートの電圧の変化を示す。
νMOSインバータ309の7つの入力端子には常に3:4もしくは4:3の割合でVDDとグランド電位が入力されるために、入力電圧に対するフローティングゲートの電圧の変化は3γVDD/7と4γVDD/7の間を交互に遷移する。またこの遷移は前段のインバータの反転により全て行われるために、フローティングゲート電圧は急峻に変化する。
【0036】
νMOSインバータ308の3つの入力端子には常に1:2もしくは2:1の割合でVDDとグランド電位が入力されるために、入力電圧に対するフローティングゲートの電圧の変化はγVDD/3と2γVDD/3の間を交互に遷移する。またこの遷移も前段のインバータの反転により全て行われるために、フローティングゲート電圧は急峻に変化する。
【0037】
この様に設計することで、νMOSインバータの閾値がばらついたときでも、νMOSインバータ308,309が反転する入力電圧は変動せず、閾値のばらつきによるA/Dコンバータ出力のビット落ちを防ぐことができ、図2の回路に比べて高精度のA/D変換が可能となる。
【0038】
図6は、図4の回路について回路シミュレーションをした結果である。入力信号は正弦波312で、出力信号は313で示されている。出力は書き込みを制御する書き込み信号(図7)がオンのときには入力信号に一致しているが、書き込み信号がオフになると、最寄りの安定点に収束している。この結果から、Φ1,Φ2のオン、オフにより実時間で量子化の精度を変化できることがわかる。
【0039】
以上において述べた回路中のニューロンMOSトランジスタすべてにおいて、フローティングゲートにスイッチをつけてフローティングゲートの電位を任意の電位に適宜初期化してもよい。また電源電圧、トランジスタの閾値、容量の比率や値は例としてあげられている値以外に適宜設計に応じて任意の値を用いて良く、A/Dコンバータ、D/Aコンバータのビット数も用途に応じて任意で良いことは言うまでもない。
【0040】
【発明の効果】
本発明により、量子化のレベル数を外部信号により自由に変化できる多値のメモリを簡単に実現することが可能となった。
しかも、ニューロンMOSトランジスタを用いることで極めて少数の素子で実現できるため、LSI化が容易である。従って、高速・実時間処理の要求される画像処理の分野を始めとし、多値を用いた新しい回路アーキテクチャなど、広範な応用分野を開拓することが可能となる。
【図面の簡単な説明】
【図1】本発明の基本構成を説明する回路図及び特性図である。
【図2】本発明の第1の実施例を示す概念図である。
【図3】実施例1のνMOSインバータの入力電圧とフローティングゲートの電位の関係を示すグラフである。
【図4】本発明の第3の実施例を示す概念図である。
【図5】実施例3のνMOSインバータの入力電圧とフローティングゲートの電位の関係を示すグラフである。
【図6】実施例3の回路シミュレーション結果を示すグラフである。
【図7】実施例3の書き込み信号を示すグラフである。
【図8】νMOSトランジスタの構造及び基本原理を説明する概念図である。
【符号の説明】
201,202,203 インバータ、
204,205 νMOSインバータ、
206〜208 A/Dコンバータの出力、
209 3ビットνMOSD/Aコンバータ、
301〜307 インバータ、
308,309 νMOSインバータ、
310 3ビットνMOSD/Aコンバータ、
312 入力信号、
313 出力信号、
401 P型のシリコン基板、
402,403 N+拡散層ソース及びドレイン、
404 ゲート絶縁膜(例えばSiO2膜)、
406 フローティングゲート電極、
407 絶縁膜、
408a,408b,408c,408d 入力ゲート。
Claims (4)
- 第1の信号を量子化された複数の信号からなる信号群に変換する第1の回路と、前記信号群を多値の第2の信号に変換する第2の回路と、前記第2の信号を前記第1の信号として前記第1の回路に帰還せしめる手段とから構成される半導体回路であって、前記信号群の少なくとも1つの信号を前記第2の回路の入力から電気的に隔絶する手段、及び、前記第2の信号を前記第2の回路の入力から電気的に隔絶された前記信号群の少なくとも1つの信号にかわり前記第2の回路の入力として帰還せしめる手段を有することを特徴とする半導体回路。
- 前記第1の回路が入力信号を重みづけされた複数のバイナリ・デイジタルの信号に変換するA/Dコンバータにより構成され、前記第2の回路が重みづけされた複数のバイナリ・デイジタルの信号を多値の信号に変換するD/Aコンバータによって構成されていることを特徴とする請求項1に記載の半導体回路。
- 前記第1の回路または/および前記第2の回路は、基板上に一導電型の半導体領域を有し、この領域内に設けられた反対導電型のソース及びドレイン領域と、前記ソース及びドレイン領域を隔てる領域に絶縁膜を介して設けられた電位的にフローティング状態にあるフローティングゲート電極と、前記フローティングゲート電極と絶縁膜を介して容量結合する複数の入力ゲート電極とを有するニューロンMOSトランジスタを少なくとも1個用いて、構成されていることを特徴とする請求項1または2に記載の半導体回路。
- 前記第2の回路がフローティングゲートを共有したN型ニューロンMOSトランジスタとP型ニューロンMOSトランジスタにより構成され、前記N型ニューロンMOSトランジスタのソースと前記P型ニューロンMOSトランジスタのソースが電気的に接続されており、前記信号群が該フローティングゲートと容量結合により電気的に結合していることを特徴とする請求項3に記載の半導体回路。
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