JPH10260817A - 半導体演算回路及びデ−タ処理装置 - Google Patents
半導体演算回路及びデ−タ処理装置Info
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- JPH10260817A JPH10260817A JP9081877A JP8187797A JPH10260817A JP H10260817 A JPH10260817 A JP H10260817A JP 9081877 A JP9081877 A JP 9081877A JP 8187797 A JP8187797 A JP 8187797A JP H10260817 A JPH10260817 A JP H10260817A
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- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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Abstract
(57)【要約】
【課題】 本発明は、簡単な回路を用いて高速に複数の
データの大小比較の演算をリアルタイムに行うことので
きる半導体装置を提供することを目的とする。 【解決手段】 ニューロンＭＯＳトランジスタにより構
成されたインバータ回路を複数個含むインバータ回路群
を有し、インバータ回路の第一の入力ゲートに外部より
所定の信号電圧を加え、インバータ回路群に含まれるす
べてのインバータの出力信号が、第１の論理演算回路と
第２の論理演算回路に入力され、第１の論理演算回路の
出力信号が、第２の論理演算回路の出力信号により制御
された第３の論理演算回路に入力され、第３の論理演算
回路の出力がインバータ回路群に含まれるインバータ回
路の各々の第２の入力ゲートにフィードバックされてお
り、インバータ回路群の出力信号によってインバータ回
路群に入力される信号電圧のうち、最大電圧のある位置
を特定することを特徴とする。
データの大小比較の演算をリアルタイムに行うことので
きる半導体装置を提供することを目的とする。 【解決手段】 ニューロンＭＯＳトランジスタにより構
成されたインバータ回路を複数個含むインバータ回路群
を有し、インバータ回路の第一の入力ゲートに外部より
所定の信号電圧を加え、インバータ回路群に含まれるす
べてのインバータの出力信号が、第１の論理演算回路と
第２の論理演算回路に入力され、第１の論理演算回路の
出力信号が、第２の論理演算回路の出力信号により制御
された第３の論理演算回路に入力され、第３の論理演算
回路の出力がインバータ回路群に含まれるインバータ回
路の各々の第２の入力ゲートにフィードバックされてお
り、インバータ回路群の出力信号によってインバータ回
路群に入力される信号電圧のうち、最大電圧のある位置
を特定することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体演算回路及
びデータ処理装置に係わり、特に多数の入力データの大
小比較をハードウェアを用いて高速にかつ時間連続的に
行うことのできる高機能半導体集積回路とデータ処理装
置に関する。
びデータ処理装置に係わり、特に多数の入力データの大
小比較をハードウェアを用いて高速にかつ時間連続的に
行うことのできる高機能半導体集積回路とデータ処理装
置に関する。
【０００２】
【従来の技術】情報処理や自動制御の分野では、数値で
表現されたデータを比較して、その大小を判別すること
が非常に重要な役割を果たしている。
表現されたデータを比較して、その大小を判別すること
が非常に重要な役割を果たしている。
【０００３】例えば、２つの数のうち大きな方を見つけ
ることや、複数の入力データの中から最大の値を持った
データを選び出すこと、あるいは複数のデータをその数
値の大きな順番に並びかえるいわゆるソーティング等々
である。
ることや、複数の入力データの中から最大の値を持った
データを選び出すこと、あるいは複数のデータをその数
値の大きな順番に並びかえるいわゆるソーティング等々
である。
【０００４】このような操作は、通常計算機を用いて行
うことができるが、数多くの演算を必要とするため、時
間がかかり実時間制御に用いることは非常に困難であっ
た。特にロボットなどの制御に用いる場合には、ロボッ
トに取り付けて計算する必要があるため、小さなＬＳＩ
チップで実現することが要求される。
うことができるが、数多くの演算を必要とするため、時
間がかかり実時間制御に用いることは非常に困難であっ
た。特にロボットなどの制御に用いる場合には、ロボッ
トに取り付けて計算する必要があるため、小さなＬＳＩ
チップで実現することが要求される。
【０００５】ところが、マイクロプロセッサを用いて、
そのプログラミングで行おうとすると膨大な時間がかか
ってしまい実用化はほとんど不可能である。そのため、
ハードウェアで直接大小比較を行う回路を作ろうと研究
・開発が行われているが、回路実現のためには数多くの
素子を必要とし、且つ何段もの回路を通して演算を行う
ため、小型で高速演算可能なＬＳＩはまだ実現されてい
ない。
そのプログラミングで行おうとすると膨大な時間がかか
ってしまい実用化はほとんど不可能である。そのため、
ハードウェアで直接大小比較を行う回路を作ろうと研究
・開発が行われているが、回路実現のためには数多くの
素子を必要とし、且つ何段もの回路を通して演算を行う
ため、小型で高速演算可能なＬＳＩはまだ実現されてい
ない。
【０００６】
【発明が解決しようとする課題】そこで本発明の目的
は、簡単な回路を用いて高速に複数のデータの大小比較
の演算をリアルタイムに行うことのできる半導体装置を
提供することを目的としている。
は、簡単な回路を用いて高速に複数のデータの大小比較
の演算をリアルタイムに行うことのできる半導体装置を
提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明の半導体演算回路
は、基板上に一導電型の半導体領域を有し、この領域内
に設けられた反対導電型のソース及びドレイン領域を有
し、前記ソース及びドレイン領域を隔てる領域に絶縁膜
を介して設けられた電気的にフローティング状態にある
フローティングゲート電極を有し、前記フローティング
ゲート電極と絶縁膜を介して容量結合する複数の入力ゲ
ート電極を有するニューロンＭＯＳトランジスタを一個
以上用いて構成された半導体演算回路であって、ニュー
ロンＭＯＳトランジスタにより構成されたインバータ回
路を複数個含むインバータ回路群を有し、前記インバー
タ回路の少なくとも１個の第一の入力ゲートに外部より
所定の信号電圧を加え、前記インバータ回路群に含まれ
るすべてのインバータの出力信号もしくはその出力信号
を所定の段数のインバータ回路を通して得られた出力信
号が、第１の論理演算回路と第２の論理演算回路に入力
され、前記第１の論理演算回路の出力信号もしくはそれ
を所定の段数のインバータ回路を通して得られた出力信
号が、前記第２の論理演算回路の出力信号により制御さ
れた第３の論理演算回路に入力され、前記第３の論理演
算回路の出力が前記インバータ回路群に含まれる前記イ
ンバータ回路の各々の第２の入力ゲートにフィードバッ
クされており、前記インバータ回路群の出力信号によっ
て前記インバータ回路群に入力される信号電圧のうち、
最大電圧のある位置を特定することを特徴とする。
は、基板上に一導電型の半導体領域を有し、この領域内
に設けられた反対導電型のソース及びドレイン領域を有
し、前記ソース及びドレイン領域を隔てる領域に絶縁膜
を介して設けられた電気的にフローティング状態にある
フローティングゲート電極を有し、前記フローティング
ゲート電極と絶縁膜を介して容量結合する複数の入力ゲ
ート電極を有するニューロンＭＯＳトランジスタを一個
以上用いて構成された半導体演算回路であって、ニュー
ロンＭＯＳトランジスタにより構成されたインバータ回
路を複数個含むインバータ回路群を有し、前記インバー
タ回路の少なくとも１個の第一の入力ゲートに外部より
所定の信号電圧を加え、前記インバータ回路群に含まれ
るすべてのインバータの出力信号もしくはその出力信号
を所定の段数のインバータ回路を通して得られた出力信
号が、第１の論理演算回路と第２の論理演算回路に入力
され、前記第１の論理演算回路の出力信号もしくはそれ
を所定の段数のインバータ回路を通して得られた出力信
号が、前記第２の論理演算回路の出力信号により制御さ
れた第３の論理演算回路に入力され、前記第３の論理演
算回路の出力が前記インバータ回路群に含まれる前記イ
ンバータ回路の各々の第２の入力ゲートにフィードバッ
クされており、前記インバータ回路群の出力信号によっ
て前記インバータ回路群に入力される信号電圧のうち、
最大電圧のある位置を特定することを特徴とする。
【０００８】前記第１の論理演算回路は、複数のバイナ
リ信号入力に対し、「１」もしくは「０」の数が、所定
の数を越えたときに、その出力端子に所定の論理信号を
出力する機能を有していることを特徴とする。
リ信号入力に対し、「１」もしくは「０」の数が、所定
の数を越えたときに、その出力端子に所定の論理信号を
出力する機能を有していることを特徴とする。
【０００９】また、前記第１の論理演算回路が、前記ニ
ューロンＭＯＳトランジスタを一個以上用いて構成され
たインバータ回路を含むことを特徴とする。
ューロンＭＯＳトランジスタを一個以上用いて構成され
たインバータ回路を含むことを特徴とする。
【００１０】前記第１の論理演算回路は、複数のバイナ
リ信号入力に対し、「１」の数が１以上の時に「０」を
出力することを特徴とする。
リ信号入力に対し、「１」の数が１以上の時に「０」を
出力することを特徴とする。
【００１１】前記第２の論理演算回路は、複数のバイナ
リ入力に対し、「１」もしくは「０」の数が所定の数を
越えたときに、その出力信号を所定の規則に従い変化さ
せることを特徴とする。また、前記第２の論理演算回路
は、複数のバイナリ信号入力に対し、「１」の数を特定
する機能を有し、前記「１」の数に応じて所定の規則に
従い、出力信号を変化させることを特徴とする。
リ入力に対し、「１」もしくは「０」の数が所定の数を
越えたときに、その出力信号を所定の規則に従い変化さ
せることを特徴とする。また、前記第２の論理演算回路
は、複数のバイナリ信号入力に対し、「１」の数を特定
する機能を有し、前記「１」の数に応じて所定の規則に
従い、出力信号を変化させることを特徴とする。
【００１２】前記第３の論理演算回路が、少なくとも１
つの制御信号により入力信号を所定の割合で減衰もしく
は増幅して出力することを特徴とする。あるいは、所定
の信号電圧もしくは入力信号を出力信号とすることを特
徴とする。または、前記第３の論理回路の出力が２つ以
上の出力を有し、前記第３の論理演算回路の出力がこれ
と同数の前記第２の入力ゲートにそれぞれ入力されるこ
とを特徴とする。
つの制御信号により入力信号を所定の割合で減衰もしく
は増幅して出力することを特徴とする。あるいは、所定
の信号電圧もしくは入力信号を出力信号とすることを特
徴とする。または、前記第３の論理回路の出力が２つ以
上の出力を有し、前記第３の論理演算回路の出力がこれ
と同数の前記第２の入力ゲートにそれぞれ入力されるこ
とを特徴とする。
【００１３】本発明のデータ処理装置は、複数個の数値
を外部より取り込み、それを保持する手段を有し、前記
複数個の数値が請求項１〜１０のいずれか１項に記載の
半導体演算回路に入力され、該半導体演算回路の出力信
号が、第４の論理演算回路に入力され、前記第４の論理
演算回路の出力信号により、前記複数個の数値から少な
くとも一つの数値を選択し、出力する半導体演算システ
ムを多段に接続したことを特徴とする。
を外部より取り込み、それを保持する手段を有し、前記
複数個の数値が請求項１〜１０のいずれか１項に記載の
半導体演算回路に入力され、該半導体演算回路の出力信
号が、第４の論理演算回路に入力され、前記第４の論理
演算回路の出力信号により、前記複数個の数値から少な
くとも一つの数値を選択し、出力する半導体演算システ
ムを多段に接続したことを特徴とする。
【００１４】前記多段に接続された半導体システムおの
おのが、与えられた前記複数個の数値に応じて最適の処
理をそれぞれ独立に選択し実行することを特徴とする。
おのが、与えられた前記複数個の数値に応じて最適の処
理をそれぞれ独立に選択し実行することを特徴とする。
【００１５】さらに、前記選択された数値の送信側半導
体システムと受信側半導体システムの両方より所定の信
号を受け取り、これらの信号が所定の条件を満たした時
に、両者に所定の信号を出力する第５の論理演算回路を
有することを特徴とする。
体システムと受信側半導体システムの両方より所定の信
号を受け取り、これらの信号が所定の条件を満たした時
に、両者に所定の信号を出力する第５の論理演算回路を
有することを特徴とする。
【００１６】
【実施例】以下に実施例をあげ本発明を詳細に説明する
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。
【００１７】（実施例１）本発明の第１の実施例を、図
１の回路図を用いて説明する。
１の回路図を用いて説明する。
【００１８】図１の回路はＶ1、Ｖ2、Ｖ3、Ｖ4の４個の
入力信号に対し、それぞれ出力Ｖ01、Ｖ02、Ｖ03、Ｖ04
が対応しており、最大入力に対応する出力のみ「１」と
なり、その他はすべて「０」となる回路である。勝者の
みが「１」となり、その他はすべて「０」となるのでこ
の回路はWinner-Take-All回路と呼ばれる回路の一種で
ある。これは、ニューラルネットワークを初めとし、様
々な画像処理で極めて重要な働きをする回路である。こ
の図１では、Ｖ1とＶ01の部分しかかかれていないが、
同様にＶ2とＶ02、Ｖ3とＶ03、Ｖ4とＶ04の前段部分の
回路があり、フィードバック部分はすべて同じように接
続されている。この実施例では説明のため４入力に限っ
ているが、入力数はいくつであってもよいことはいうま
でもない。
入力信号に対し、それぞれ出力Ｖ01、Ｖ02、Ｖ03、Ｖ04
が対応しており、最大入力に対応する出力のみ「１」と
なり、その他はすべて「０」となる回路である。勝者の
みが「１」となり、その他はすべて「０」となるのでこ
の回路はWinner-Take-All回路と呼ばれる回路の一種で
ある。これは、ニューラルネットワークを初めとし、様
々な画像処理で極めて重要な働きをする回路である。こ
の図１では、Ｖ1とＶ01の部分しかかかれていないが、
同様にＶ2とＶ02、Ｖ3とＶ03、Ｖ4とＶ04の前段部分の
回路があり、フィードバック部分はすべて同じように接
続されている。この実施例では説明のため４入力に限っ
ているが、入力数はいくつであってもよいことはいうま
でもない。
【００１９】図１の回路の動作説明をするために、先ず
図２の時間連続追従型Winner-Take-All回路の動作説明
する。
図２の時間連続追従型Winner-Take-All回路の動作説明
する。
【００２０】図２において２０１〜２０５はＰチャネル
ニューロンＭＯＳトランジスタ、２０６〜２１０はＮチ
ャネルニューロンＭＯＳトランジスタである。ニューロ
ンＭＯＳトランジスタは、脳を構成する細胞であるニュ
ーロンと同様の働きをするトランジスタであり、ニュー
ロンコンピュータを実現するために発明された全く新し
い概念のＭＯＳトランジスタである(発明者:柴田直、大
見忠広、特開平3-6679号公報)。以下、このトランジス
タをνＭＯＳと略称する。
ニューロンＭＯＳトランジスタ、２０６〜２１０はＮチ
ャネルニューロンＭＯＳトランジスタである。ニューロ
ンＭＯＳトランジスタは、脳を構成する細胞であるニュ
ーロンと同様の働きをするトランジスタであり、ニュー
ロンコンピュータを実現するために発明された全く新し
い概念のＭＯＳトランジスタである(発明者:柴田直、大
見忠広、特開平3-6679号公報)。以下、このトランジス
タをνＭＯＳと略称する。
【００２１】このνＭＯＳは、非常に強力な機能を有す
るトランジスタであり、本発明は、このνＭＯＳを基本
素子として用いたところに大きな特徴がある。νＭＯＳ
の構造、及び機能については、別途図３を用いて説明す
る。
るトランジスタであり、本発明は、このνＭＯＳを基本
素子として用いたところに大きな特徴がある。νＭＯＳ
の構造、及び機能については、別途図３を用いて説明す
る。
【００２２】ＰチャネルνＭＯＳ（Ｐ−νＭＯＳと略）
及びＮチャネルνＭＯＳ（Ｎ−νＭＯＳと略）は各々、
ドレインが互いに接続されており、ニューロンＭＯＳを
用いたＣＭＯＳ構成のインバータ回路となっている。こ
れをComplimentary νＭＯＳインバータ、または略して
Ｃ−νＭＯＳインバータと呼ぶ。
及びＮチャネルνＭＯＳ（Ｎ−νＭＯＳと略）は各々、
ドレインが互いに接続されており、ニューロンＭＯＳを
用いたＣＭＯＳ構成のインバータ回路となっている。こ
れをComplimentary νＭＯＳインバータ、または略して
Ｃ−νＭＯＳインバータと呼ぶ。
【００２３】２１１〜２１６は通常のインバータ回路で
ある。
ある。
【００２４】図２の回路の動作を説明するために、まず
最初にνＭＯＳの構造と動作原理について説明する。図
３は４入力のＮチャネルνＭＯＳトランジスタ（Ｎーν
ＭＯＳ）の断面構造の一例を示したものであり、３０１
は例えばＰ型のシリコン基板、３０２、３０３はＮ+拡
散層で形成されたソース及びドレイン、３０４はソース
・ドレイン間のチャネル領域３０５上に設けられたゲー
ト絶縁膜（例えばＳｉＯ2膜）３０６は電気的に絶縁さ
れ電位的にフローティングの状態にあるフローティング
ゲート電極、３０７は例えばＳｉＯ2などの絶縁膜、３
０８ａ、３０８ｂ、３０８ｃ、３０８ｄは入力ゲート電
極である。図３（ｂ）はνＭＯＳ動作を解析するために
さらに簡略化した図面である。各入力ゲート電極とフロ
ーティングゲート間の容量結合係数を図のようにＣ1、
Ｃ2、Ｃ3、Ｃ4、フローティングゲートとシリコン基板
間の容量結合をＣ0とすると、フローティングゲートの
電位φFは次式で与えられる。 φF＝（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）／ＣTOT 但し、ＣTOT＝Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4 Ｖ1、Ｖ2、Ｖ3、Ｖ4はそれぞれ入力ゲート３０８ａ、３
０８ｂ、３０８ｃ、３０８ｄに印加されている電圧であ
り、シリコン基板の電位は０Ｖ、すなわちアースされて
いるとした。
最初にνＭＯＳの構造と動作原理について説明する。図
３は４入力のＮチャネルνＭＯＳトランジスタ（Ｎーν
ＭＯＳ）の断面構造の一例を示したものであり、３０１
は例えばＰ型のシリコン基板、３０２、３０３はＮ+拡
散層で形成されたソース及びドレイン、３０４はソース
・ドレイン間のチャネル領域３０５上に設けられたゲー
ト絶縁膜（例えばＳｉＯ2膜）３０６は電気的に絶縁さ
れ電位的にフローティングの状態にあるフローティング
ゲート電極、３０７は例えばＳｉＯ2などの絶縁膜、３
０８ａ、３０８ｂ、３０８ｃ、３０８ｄは入力ゲート電
極である。図３（ｂ）はνＭＯＳ動作を解析するために
さらに簡略化した図面である。各入力ゲート電極とフロ
ーティングゲート間の容量結合係数を図のようにＣ1、
Ｃ2、Ｃ3、Ｃ4、フローティングゲートとシリコン基板
間の容量結合をＣ0とすると、フローティングゲートの
電位φFは次式で与えられる。 φF＝（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）／ＣTOT 但し、ＣTOT＝Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4 Ｖ1、Ｖ2、Ｖ3、Ｖ4はそれぞれ入力ゲート３０８ａ、３
０８ｂ、３０８ｃ、３０８ｄに印加されている電圧であ
り、シリコン基板の電位は０Ｖ、すなわちアースされて
いるとした。
【００２５】今、ソース３０２の電位を０Ｖとする。す
なわちすべての電極の電位をソース基準として測定した
値とする。そうすれば、図３に示したνＭＯＳは、フロ
ーティングゲート３０６を通常のゲート電極とみなせば
通常のＮチャネルＭＯＳトランジスタと同じであり、そ
のゲート電位φFがしきい値（Ｖ* TH）より大となるとソ
ース３０２、ドレイン３０３間の領域３０５に電子のチ
ャネル（Ｎチャネル）が形成され、ソース・ドレイン間
が電気的に接続される。すなわち、 φF＝（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）／ＣTOT＞Ｖ
TH の条件が持たされたときνＭＯＳは導通（ＯＮ）するの
である。
なわちすべての電極の電位をソース基準として測定した
値とする。そうすれば、図３に示したνＭＯＳは、フロ
ーティングゲート３０６を通常のゲート電極とみなせば
通常のＮチャネルＭＯＳトランジスタと同じであり、そ
のゲート電位φFがしきい値（Ｖ* TH）より大となるとソ
ース３０２、ドレイン３０３間の領域３０５に電子のチ
ャネル（Ｎチャネル）が形成され、ソース・ドレイン間
が電気的に接続される。すなわち、 φF＝（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）／ＣTOT＞Ｖ
TH の条件が持たされたときνＭＯＳは導通（ＯＮ）するの
である。
【００２６】以上はＮチャネルνＭＯＳトランジスタに
ついての説明であるが、図３（ａ）においてソース３０
２、ドレイン３０３及び基板３０１をすべて反対導電型
にしたデバイスも存在する。すなわち、基板はＮ型であ
り、ソース・ドレインがＰ+拡散層で形成されたνＭＯ
Ｓであり、これをＰチャネルＭＯＳトランジスタ（Ｐ−
νＭＯＳ）と呼ぶ。
ついての説明であるが、図３（ａ）においてソース３０
２、ドレイン３０３及び基板３０１をすべて反対導電型
にしたデバイスも存在する。すなわち、基板はＮ型であ
り、ソース・ドレインがＰ+拡散層で形成されたνＭＯ
Ｓであり、これをＰチャネルＭＯＳトランジスタ（Ｐ−
νＭＯＳ）と呼ぶ。
【００２７】図４は図２の回路の動作説明をするために
前段部分２１７を抜き出したものである。
前段部分２１７を抜き出したものである。
【００２８】図４において、４０１はフローティングゲ
ートであり、二つのνＭＯＳ（４０２、４０３）に共通
のゲートとなっている。４０４、４０５、４０６はそれ
ぞれ入力ゲートであり、Ｃ1、Ｃ2、Ｃ3は各ゲートとフ
ローティングゲート間の容量結合係数である。
ートであり、二つのνＭＯＳ（４０２、４０３）に共通
のゲートとなっている。４０４、４０５、４０６はそれ
ぞれ入力ゲートであり、Ｃ1、Ｃ2、Ｃ3は各ゲートとフ
ローティングゲート間の容量結合係数である。
【００２９】この回路には、Ｖ1、Ｖ2、Ｖ3の３つの信
号電圧が入力されており、Ｖ1、Ｖ2は共に任意に時間変
化する信号電圧である。Ｖ3は回路の動作を調整する信
号電圧であり通常接地しておく。４０７は通常のインバ
ータ回路である。４０８の回路は、Ｖ1から見ると、Ｖ2
によって閾値が変化する可変閾値インバータ回路であ
る。図４の回路をνＭＯＳセルＡと呼ぶ。
号電圧が入力されており、Ｖ1、Ｖ2は共に任意に時間変
化する信号電圧である。Ｖ3は回路の動作を調整する信
号電圧であり通常接地しておく。４０７は通常のインバ
ータ回路である。４０８の回路は、Ｖ1から見ると、Ｖ2
によって閾値が変化する可変閾値インバータ回路であ
る。図４の回路をνＭＯＳセルＡと呼ぶ。
【００３０】各入力に対する容量結合比を例えば次のよ
うにする。即ち、νＭＯＳセルＡにおける結合容量の比
を Ｃ1／Ｃ3＝Ｃ2／Ｃ3＝（ＶTH−Ｖδ）／（ＶDD−２（Ｖ
TH−Ｖδ）） とすれば、ＶOUTとφFA(フローティングゲート４０１の
電位)の関係は図５のようになる。
うにする。即ち、νＭＯＳセルＡにおける結合容量の比
を Ｃ1／Ｃ3＝Ｃ2／Ｃ3＝（ＶTH−Ｖδ）／（ＶDD−２（Ｖ
TH−Ｖδ）） とすれば、ＶOUTとφFA(フローティングゲート４０１の
電位)の関係は図５のようになる。
【００３１】このように設計されたνＭＯＳセルＡの動
作について説明する。
作について説明する。
【００３２】フローティングゲート４０１の電位をφFA
とすると、 φFA＝（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3）／ＣTOT となり、φFAがフローティングゲートからみたインバー
タの反転電圧Ｖ* 1より大きくなったとき、すなわち （Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3）／ＣTOT＞ＶTH が満たされたとき、インバータ４０８はオンして、その
出力が反転する。今、説明を簡単にするため Ｃ0＜＜Ｃ1＋Ｃ2＋Ｃ3 の条件が満たされており、Ｃ0が無視できると仮定す
る。すなわち、 ＣTOT＝Ｃ1＋Ｃ2＋Ｃ3 と仮定する。Ｃ0がＣ1＋Ｃ2＋Ｃ3と同程度の値をとって
も以下の説明は全く同様に成り立つことは言うまでもな
い。
とすると、 φFA＝（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3）／ＣTOT となり、φFAがフローティングゲートからみたインバー
タの反転電圧Ｖ* 1より大きくなったとき、すなわち （Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3）／ＣTOT＞ＶTH が満たされたとき、インバータ４０８はオンして、その
出力が反転する。今、説明を簡単にするため Ｃ0＜＜Ｃ1＋Ｃ2＋Ｃ3 の条件が満たされており、Ｃ0が無視できると仮定す
る。すなわち、 ＣTOT＝Ｃ1＋Ｃ2＋Ｃ3 と仮定する。Ｃ0がＣ1＋Ｃ2＋Ｃ3と同程度の値をとって
も以下の説明は全く同様に成り立つことは言うまでもな
い。
【００３３】図４の回路においてフローティングゲート
から見たインバータの反転閾値を、ＶTH＝ＶDD／２と
し、且つＣ1＝Ｃ2と設計されている。また、Ｖ3＝０Ｖ
である。これらの値は、必要に応じて、その他の設計値
に変更してもよいことは言うまでもない。
から見たインバータの反転閾値を、ＶTH＝ＶDD／２と
し、且つＣ1＝Ｃ2と設計されている。また、Ｖ3＝０Ｖ
である。これらの値は、必要に応じて、その他の設計値
に変更してもよいことは言うまでもない。
【００３４】以上の条件下では、Ｃ−νＭＯＳインバー
タ４０８がオンする条件は、 （（ＶTH−Ｖδ）／ＶDD）・（Ｖ1＋Ｖ2）＞ＶTH となる。
タ４０８がオンする条件は、 （（ＶTH−Ｖδ）／ＶDD）・（Ｖ1＋Ｖ2）＞ＶTH となる。
【００３５】ＶTH＝ＶDD／２を代入して上式を書き換え
ると、Ｖδ＜＜ＶDDと設定するので、 Ｖ1＋Ｖ2＞ＶDD／（１−２Ｖδ／ＶDD）≒ＶDD（１＋２
Ｖδ／ＶDD）＞ＶDD となる。つまり、Ｖ1＋Ｖ2がＶDD＋２Ｖδより大となっ
た時に図４のインバータは反転する。しかし、Ｖ1＋Ｖ2
＝ＶDDでは反転しない。
ると、Ｖδ＜＜ＶDDと設定するので、 Ｖ1＋Ｖ2＞ＶDD／（１−２Ｖδ／ＶDD）≒ＶDD（１＋２
Ｖδ／ＶDD）＞ＶDD となる。つまり、Ｖ1＋Ｖ2がＶDD＋２Ｖδより大となっ
た時に図４のインバータは反転する。しかし、Ｖ1＋Ｖ2
＝ＶDDでは反転しない。
【００３６】図６の回路は図２の回路の動作説明するた
めに後段部分２２１を抜き出したものである。
めに後段部分２２１を抜き出したものである。
【００３７】６０１はフローティングゲートであり、二
つのνＭＯＳ（６０２、６０３）に共通のゲートとなっ
ている。６０４〜６０８はそれぞれ入力ゲートであり、
Ｃq、Ｃ1、Ｃ2、Ｃ3、Ｃ4は各ゲートとフローティング
ゲート間の容量結合係数である。
つのνＭＯＳ（６０２、６０３）に共通のゲートとなっ
ている。６０４〜６０８はそれぞれ入力ゲートであり、
Ｃq、Ｃ1、Ｃ2、Ｃ3、Ｃ4は各ゲートとフローティング
ゲート間の容量結合係数である。
【００３８】この回路には、Ｖq、Ｖ1、Ｖ2、Ｖ3、Ｖ4
の５つの信号電圧が入力されており、Ｖ1、Ｖ2、Ｖ3、
Ｖ4は共に任意に時間変化する信号電圧であり、前述の
νＭＯＳセルＡからの入力電圧である。Ｖqは回路の動
作を調整する信号電圧であり、通常電源電圧ＶDDにして
おく。６０９、６１０は通常のインバータ回路である。
この回路は、インプット中に「１」が少なくとも１つ存
在するかあるいはそれ以上の数であることを判定する回
路である。図６の回路をνＭＯＳセルＢと呼ぶ。
の５つの信号電圧が入力されており、Ｖ1、Ｖ2、Ｖ3、
Ｖ4は共に任意に時間変化する信号電圧であり、前述の
νＭＯＳセルＡからの入力電圧である。Ｖqは回路の動
作を調整する信号電圧であり、通常電源電圧ＶDDにして
おく。６０９、６１０は通常のインバータ回路である。
この回路は、インプット中に「１」が少なくとも１つ存
在するかあるいはそれ以上の数であることを判定する回
路である。図６の回路をνＭＯＳセルＢと呼ぶ。
【００３９】各入力にたいする容量結合比は例えば次の
ように決定する。即ち、Ｃ1＝Ｃ2＝Ｃ3＝Ｃ4とし、 Ｃq／Ｃ1＝（１／２）・（２ｎＶTH−ＶDD）／（ＶDD−
ＶTH） とする。ここで、ｎは入力数を表しており、この場合ｎ
＝４である。ＶTH＝ＶDD／２とすると、 Ｃq／Ｃ1＝ｎ−１ となる。一般に、 Ｃq／（Ｃ1＋Ｃ2＋・・・＋Ｃn）＝（ｎ−１）／ｎ となる。
ように決定する。即ち、Ｃ1＝Ｃ2＝Ｃ3＝Ｃ4とし、 Ｃq／Ｃ1＝（１／２）・（２ｎＶTH−ＶDD）／（ＶDD−
ＶTH） とする。ここで、ｎは入力数を表しており、この場合ｎ
＝４である。ＶTH＝ＶDD／２とすると、 Ｃq／Ｃ1＝ｎ−１ となる。一般に、 Ｃq／（Ｃ1＋Ｃ2＋・・・＋Ｃn）＝（ｎ−１）／ｎ となる。
【００４０】このように設計されたνＭＯＳセルＢの動
作について説明する。
作について説明する。
【００４１】フローティングゲート６０１の電位をφFB
とすると、 φFB＝（ＣqＶq＋Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）／
ＣTOT となり、φFBがフローティングゲートからみたインバー
タの反転電圧Ｖ* 1より大きくなったとき、すなわち （ＣqＶq＋Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）／ＣTOT
＞ＶTH が満たされたとき、Ｃ−νＭＯＳインバータ６１１はオ
ンして、その出力が反転する。今、説明を簡単にするた
め Ｃ0＜＜Ｃq＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4 の条件が満たされており、Ｃ0が無視できると仮定す
る。すなわち、 ＣTOT＝Ｃq＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4 と仮定する。Ｃ0がＣq＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4と同程度の
値をとっても以下の説明は全く同様に成り立つことは言
うまでもない。
とすると、 φFB＝（ＣqＶq＋Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）／
ＣTOT となり、φFBがフローティングゲートからみたインバー
タの反転電圧Ｖ* 1より大きくなったとき、すなわち （ＣqＶq＋Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）／ＣTOT
＞ＶTH が満たされたとき、Ｃ−νＭＯＳインバータ６１１はオ
ンして、その出力が反転する。今、説明を簡単にするた
め Ｃ0＜＜Ｃq＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4 の条件が満たされており、Ｃ0が無視できると仮定す
る。すなわち、 ＣTOT＝Ｃq＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4 と仮定する。Ｃ0がＣq＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4と同程度の
値をとっても以下の説明は全く同様に成り立つことは言
うまでもない。
【００４２】図６の回路では、Ｃ1＝Ｃ2＝Ｃ3＝Ｃ4と設
計されている。また、通常Ｖq＝ＶD Dである。これらの
値は、必要に応じて、その他の設計値に変更してもよい
ことは言うまでもない。
計されている。また、通常Ｖq＝ＶD Dである。これらの
値は、必要に応じて、その他の設計値に変更してもよい
ことは言うまでもない。
【００４３】以上の条件下では、Ｃ−νＭＯＳインバー
タ６１１がオンする条件は、 （３ＶDD＋Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4）／７＞ＶDD／２ となる。この式から明らかなように、Ｖ1＝Ｖ2＝Ｖ3＝
Ｖ4＝０のときは上の不等式は成立せず、インバータは
反転しない。しかし、Ｖ1、Ｖ2、Ｖ3、Ｖ4のいづれかひ
とつ、もしくはそれ以上がＶDDになると上式が成立し、
Ｃ−νＭＯＳインバータ６１１は反転する。
タ６１１がオンする条件は、 （３ＶDD＋Ｖ1＋Ｖ2＋Ｖ3＋Ｖ4）／７＞ＶDD／２ となる。この式から明らかなように、Ｖ1＝Ｖ2＝Ｖ3＝
Ｖ4＝０のときは上の不等式は成立せず、インバータは
反転しない。しかし、Ｖ1、Ｖ2、Ｖ3、Ｖ4のいづれかひ
とつ、もしくはそれ以上がＶDDになると上式が成立し、
Ｃ−νＭＯＳインバータ６１１は反転する。
【００４４】図７はこの値で設計したνＭＯＳセルＢの
Ｖ1を横軸にとり、縦軸にフローティングゲートの電位
φFBと出力ＶOUTをとったものである。Ｖ2〜3はグラン
ドに落とした場合を示している。Ｖ1によってフローテ
イングゲートの電位は閾値電圧ＶD D／２を横切り、νＭ
ＯＳインバータ６１１の出力を反転させている。
Ｖ1を横軸にとり、縦軸にフローティングゲートの電位
φFBと出力ＶOUTをとったものである。Ｖ2〜3はグラン
ドに落とした場合を示している。Ｖ1によってフローテ
イングゲートの電位は閾値電圧ＶD D／２を横切り、νＭ
ＯＳインバータ６１１の出力を反転させている。
【００４５】図２で示されるようにνＭＯＳセルＢ２２
１の出力を各νＭＯＳセルＡ（２１７〜２２０）にフィ
ードバックをかけると、これはインバータ奇数段からな
るリング発振器になる。
１の出力を各νＭＯＳセルＡ（２１７〜２２０）にフィ
ードバックをかけると、これはインバータ奇数段からな
るリング発振器になる。
【００４６】次に図２の回路全体の動作原理について述
べる。
べる。
【００４７】まず、入力がすべて０である時、すべての
νＭＯＳセルＡの出力は「０」であるからνＭＯＳセル
Ｂの出力は「１」となる。この出力はνＭＯＳセルＡに
フィードバックするが、入力はすべて０なのでνＭＯＳ
セルＡは図８に示すように常に「０」を出力し安定であ
る。
νＭＯＳセルＡの出力は「０」であるからνＭＯＳセル
Ｂの出力は「１」となる。この出力はνＭＯＳセルＡに
フィードバックするが、入力はすべて０なのでνＭＯＳ
セルＡは図８に示すように常に「０」を出力し安定であ
る。
【００４８】次に各νＭＯＳセルＡの入力端子に信号電
圧を加える。例えば２１７に３．５Ｖ、２１８に４．５
Ｖ、２１９に２Ｖ、２２０に３．０Ｖを入力したとする
と、入力電圧の分だけφFAが図９のように持ち上がるの
で各νＭＯＳセルＡ（２１７〜２２０）は全て反転し
「１」を出力する。νＭＯＳセルＢ２２１はそれに反応
してＶRを０に落とそうとする。ＶRが下がってくると、
まず 入力電圧の一番小さいνＭＯＳセルＡ２１９の出
力が「０」に落ちる。次に入力電圧の小さいνＭＯＳセ
ルＡ２２０の出力が「０」に落ち、次にνＭＯＳセルＡ
２１７の出力が「０」に落ちる。しかし、νＭＯＳセル
Ｂ２２１はＶ1〜Ｖ4のうち、ひとつでも「１」が入力さ
れていると反転状態を維持するので、最後のνＭＯＳセ
ルＡ２１８の出力が１から０に変わるまではＶRが減少
し続ける。ついに最後のνＭＯＳセルＡ２１８の出力が
「０」となると、νＭＯＳセルＢ２２１は状態を反転
し、今度はＶRが「１」に向かって増加しはじめる。そ
うすると、入力電圧の一番大きいνＭＯＳセルＡ２１８
の出力が「１」に変化し、νＭＯＳセルＢ２２１は再び
状態を反転し、今度はＶRが「０」に向かって減少しは
じめる。
圧を加える。例えば２１７に３．５Ｖ、２１８に４．５
Ｖ、２１９に２Ｖ、２２０に３．０Ｖを入力したとする
と、入力電圧の分だけφFAが図９のように持ち上がるの
で各νＭＯＳセルＡ（２１７〜２２０）は全て反転し
「１」を出力する。νＭＯＳセルＢ２２１はそれに反応
してＶRを０に落とそうとする。ＶRが下がってくると、
まず 入力電圧の一番小さいνＭＯＳセルＡ２１９の出
力が「０」に落ちる。次に入力電圧の小さいνＭＯＳセ
ルＡ２２０の出力が「０」に落ち、次にνＭＯＳセルＡ
２１７の出力が「０」に落ちる。しかし、νＭＯＳセル
Ｂ２２１はＶ1〜Ｖ4のうち、ひとつでも「１」が入力さ
れていると反転状態を維持するので、最後のνＭＯＳセ
ルＡ２１８の出力が１から０に変わるまではＶRが減少
し続ける。ついに最後のνＭＯＳセルＡ２１８の出力が
「０」となると、νＭＯＳセルＢ２２１は状態を反転
し、今度はＶRが「１」に向かって増加しはじめる。そ
うすると、入力電圧の一番大きいνＭＯＳセルＡ２１８
の出力が「１」に変化し、νＭＯＳセルＢ２２１は再び
状態を反転し、今度はＶRが「０」に向かって減少しは
じめる。
【００４９】このようにしてＶRは最大入力のνＭＯＳ
セルＡ２１８が閾値付近で発振するように定まるので、
この回路の発振のループは常に最大入力のνＭＯＳセル
Ａ２１８を含むように形成される（図１０）。このよう
にして時間連続的に最も大きな入力電圧の位置が特定で
きる。
セルＡ２１８が閾値付近で発振するように定まるので、
この回路の発振のループは常に最大入力のνＭＯＳセル
Ａ２１８を含むように形成される（図１０）。このよう
にして時間連続的に最も大きな入力電圧の位置が特定で
きる。
【００５０】次に本発明の図１の回路の説明をする。
【００５１】前述の発振型ニューロンＭＯＳ Winner-Ta
ke-All回路を基に、以下の点を改良してある。
ke-All回路を基に、以下の点を改良してある。
【００５２】（１）各入力段のニューロンＭＯＳインバ
ータのフローティングゲートへのカップリング容量をの
ように分割し、その容量比を１０１，１０２，１０３，
１０４のように１：２：４：８とした。
ータのフローティングゲートへのカップリング容量をの
ように分割し、その容量比を１０１，１０２，１０３，
１０４のように１：２：４：８とした。
【００５３】（２）フィードバック電圧ＶRを分割し、
ニューロンＭＯＳインバータセルＡのそれぞれのフロー
ティングゲートにカップリングする容量を、ＶRにする
かグラウンドに落とすかを選択するためのスイッチング
ブロック（１０５）を付加した。
ニューロンＭＯＳインバータセルＡのそれぞれのフロー
ティングゲートにカップリングする容量を、ＶRにする
かグラウンドに落とすかを選択するためのスイッチング
ブロック（１０５）を付加した。
【００５４】（３）スイッチングブロック（１０５）を
制御するために、Winner-Take-All回路の出力を入力と
する論理回路（１０６）を付加した。
制御するために、Winner-Take-All回路の出力を入力と
する論理回路（１０６）を付加した。
【００５５】（１）のカップリング容量の分割と（２）
のスイッチによって、フィードバック電圧ＶRのフィー
ドバックゲインを任意に変化させることが出来る。
のスイッチによって、フィードバック電圧ＶRのフィー
ドバックゲインを任意に変化させることが出来る。
【００５６】図１１は１０６の部分の論理回路のブロッ
ク図とチップ写真である。上の４本のライン１１０１が
WInner-Take-All回路の出力端子であり、この論理回路
はその出力端子の信号を入力としている。この出力端子
からの入力はWinner-Take-All回路が動作している時は
発振しており、入力のすべてのＯＲ（１１０２）をとっ
てカウンタ(Decrimenter)（１１０３）のクロック端子
に接続している。回路がWinnerを特定して、一つの出力
端子のみが発振している時は、Ｍｏｒｅ ｔｈａｎ ｔ
ｗｏ回路（１１０４）がそれを検知してカウンタへのク
ロック信号をＡＮＤ回路（１１０５）によってマスクし
ている。カウンタ(Decrimenter)（１１０３）の出力は
フィードバックゲインの切替のためのスイッチングブロ
ック（１０５）に接続する。また、Winnerが特定できた
時に、外部にそれを知らせる信号を作るためのクロック
ジェネレータ（１１０６）も同時に付加した。
ク図とチップ写真である。上の４本のライン１１０１が
WInner-Take-All回路の出力端子であり、この論理回路
はその出力端子の信号を入力としている。この出力端子
からの入力はWinner-Take-All回路が動作している時は
発振しており、入力のすべてのＯＲ（１１０２）をとっ
てカウンタ(Decrimenter)（１１０３）のクロック端子
に接続している。回路がWinnerを特定して、一つの出力
端子のみが発振している時は、Ｍｏｒｅ ｔｈａｎ ｔ
ｗｏ回路（１１０４）がそれを検知してカウンタへのク
ロック信号をＡＮＤ回路（１１０５）によってマスクし
ている。カウンタ(Decrimenter)（１１０３）の出力は
フィードバックゲインの切替のためのスイッチングブロ
ック（１０５）に接続する。また、Winnerが特定できた
時に、外部にそれを知らせる信号を作るためのクロック
ジェネレータ（１１０６）も同時に付加した。
【００５７】図１２はクロック ジェネレータ（１１０
６）の回路図である。これはWinnerが特定したことを示
す信号を発生させる回路である。
６）の回路図である。これはWinnerが特定したことを示
す信号を発生させる回路である。
【００５８】Winner-Take-All回路がWinnerを特定する
と出力信号がクロック ジェネレータを通り、クロック
ジェネレータが発振波形を出力する。この発振波形が
Winnerが特定した後のデータを処理する回路を駆動する
クロックとして使われる。
と出力信号がクロック ジェネレータを通り、クロック
ジェネレータが発振波形を出力する。この発振波形が
Winnerが特定した後のデータを処理する回路を駆動する
クロックとして使われる。
【００５９】この回路は基本的にＴフリップフロップと
ＸＯＲで構成されている。回路が一つだけ発振している
時には、ＡＬＬ ＯＲ（１２０１）だけが発振している
ので、Ｔフリップフロップ（１２０２）はＡＬＬ ＯＲ
（１２０１）のライジングエッジで状態を反転させる。
一方Ｍｏｒｅ ｔｈａｎ ２（１２０３）側のＴフリッ
プフロップ（１２０４）は状態を反転させずにそのまま
であるから、ＸＯＲ（１２０５）の出力が１(High)とな
る。そのＸＯＲ（１２０５）の出力はＡＬＬ ＯＲ側の
Ｔフリップフロップ（１２０２）に入り、ラッチがかか
る。そのため、出力のＡＮＤ（１２０６）はＡＬＬ Ｏ
Ｒのダウンエッジで出力を１(High)になるような形で、
ＡＬＬ ＯＲにあわせて発振する。二つ以上発振が発振
している状態では、Ｍｏｒｅ ｔｈａｎ ２側のＴフリ
ップフロップ（１２０４）も状態を反転させるので、Ａ
ＬＬ ＯＲ側のＴフリップフロップ（１２０２）と状態
が一致するたびにＸＯＲ（１２０５）の出力が０(Low)
に落ちる。
ＸＯＲで構成されている。回路が一つだけ発振している
時には、ＡＬＬ ＯＲ（１２０１）だけが発振している
ので、Ｔフリップフロップ（１２０２）はＡＬＬ ＯＲ
（１２０１）のライジングエッジで状態を反転させる。
一方Ｍｏｒｅ ｔｈａｎ ２（１２０３）側のＴフリッ
プフロップ（１２０４）は状態を反転させずにそのまま
であるから、ＸＯＲ（１２０５）の出力が１(High)とな
る。そのＸＯＲ（１２０５）の出力はＡＬＬ ＯＲ側の
Ｔフリップフロップ（１２０２）に入り、ラッチがかか
る。そのため、出力のＡＮＤ（１２０６）はＡＬＬ Ｏ
Ｒのダウンエッジで出力を１(High)になるような形で、
ＡＬＬ ＯＲにあわせて発振する。二つ以上発振が発振
している状態では、Ｍｏｒｅ ｔｈａｎ ２側のＴフリ
ップフロップ（１２０４）も状態を反転させるので、Ａ
ＬＬ ＯＲ側のＴフリップフロップ（１２０２）と状態
が一致するたびにＸＯＲ（１２０５）の出力が０(Low)
に落ちる。
【００６０】そのため、出力のＡＮＤ（１２０６）によ
りＡＬＬ ＯＲの出力がマスクされ、発振波形が出力さ
れず、０のままとなる。
りＡＬＬ ＯＲの出力がマスクされ、発振波形が出力さ
れず、０のままとなる。
【００６１】このデジタル制御ニューロンＭＯＳ Winne
r-Take-All回路の動作検証のために、ＨＳＰＩＣＥを用
いたシミュレーション結果を図１３に示す。上の4つの
波形が回路の出力である。下の4つが論理回路の出力で
あり、順に大きなカップリング容量をつなぐスイッチン
グブロックをＯＮ−ＯＦＦする信号である。先ず回路を
リセットし、Winnerを検索させる。出力ノードに１(Hig
h)が２つ以上立ったら論理回路がカップリング容量を１
つずつ小さくして行く。出力Ｎｏｄｅが１つだけ発振す
るようになると論理回路はその動作をやめ、ここでWinn
erが特定されたことになる。
r-Take-All回路の動作検証のために、ＨＳＰＩＣＥを用
いたシミュレーション結果を図１３に示す。上の4つの
波形が回路の出力である。下の4つが論理回路の出力で
あり、順に大きなカップリング容量をつなぐスイッチン
グブロックをＯＮ−ＯＦＦする信号である。先ず回路を
リセットし、Winnerを検索させる。出力ノードに１(Hig
h)が２つ以上立ったら論理回路がカップリング容量を１
つずつ小さくして行く。出力Ｎｏｄｅが１つだけ発振す
るようになると論理回路はその動作をやめ、ここでWinn
erが特定されたことになる。
【００６２】図１４は、デジタル制御ニューロンＭＯＳ
Winner-Take-All回路のWinner切り分け精度をプロット
したものである。
Winner-Take-All回路のWinner切り分け精度をプロット
したものである。
【００６３】横軸はWinnerの電圧をとり、縦軸にWinner
切り分け精度をとった。上のグラフは論理回路が無い場
合の回路のWinner切り分け精度である。下のグラフは論
理回路を動作させた場合の回路のWinner切り分け精度で
ある。
切り分け精度をとった。上のグラフは論理回路が無い場
合の回路のWinner切り分け精度である。下のグラフは論
理回路を動作させた場合の回路のWinner切り分け精度で
ある。
【００６４】このように、論理回路を付加することによ
って回路の精度が向上することが確認された。
って回路の精度が向上することが確認された。
【００６５】このデジタル制御ニューロンＭＯＳ Winne
r-Take-All回路の動作検証のために、実際に半導体集積
回路として作成した。図１５にそのチップ写真を示す。
写真の回路は、１６入力のデジタル制御ニューロンＭＯ
Ｓ Winner-Take-All回路である。Ｃ−ＭＯＳで構成して
いる。
r-Take-All回路の動作検証のために、実際に半導体集積
回路として作成した。図１５にそのチップ写真を示す。
写真の回路は、１６入力のデジタル制御ニューロンＭＯ
Ｓ Winner-Take-All回路である。Ｃ−ＭＯＳで構成して
いる。
【００６６】チップ面積は２０５０×２９５０μｍ2、
０．８μｍルールで２層Ｐｏｌｙ２層Ｍｅｔａｌのプロ
セスを用いた。
０．８μｍルールで２層Ｐｏｌｙ２層Ｍｅｔａｌのプロ
セスを用いた。
【００６７】図１６は、図１５のチップの測定波形であ
る。上から順に、Winnerの出力、Second Winnerの出
力、その他の出力、リセット信号、ＡＬＬ ＯＲ、Ｍｏ
ｒｅｔｈａｎ ｔｗｏ、Clock out、Decrimenterの２0
出力、２1出力、２2出力、２3出力である。
る。上から順に、Winnerの出力、Second Winnerの出
力、その他の出力、リセット信号、ＡＬＬ ＯＲ、Ｍｏ
ｒｅｔｈａｎ ｔｗｏ、Clock out、Decrimenterの２0
出力、２1出力、２2出力、２3出力である。
【００６８】従来のソフトウェアによる方法では、全て
の数の比較を行うため、データ数が増加すると非常に動
作が遅くなったが、本発明により高速で精度の高い最大
値検索が可能となった。
の数の比較を行うため、データ数が増加すると非常に動
作が遅くなったが、本発明により高速で精度の高い最大
値検索が可能となった。
【００６９】（実施例２）本発明の第２の実施例を、図
１７の回路図を用いて説明する。
１７の回路図を用いて説明する。
【００７０】図１７の回路は実施例1と同様にＶ1、
Ｖ2、Ｖ3、Ｖ4の４個の入力信号に対し、それぞれ出力
Ｖ01、Ｖ02、Ｖ03、Ｖ04が対応しており、最大入力に対
応する出力のみ「１」となり、その他はすべて「０」と
なる回路である。この実施例では説明のため４入力に限
っているが、入力数はいくつであってもよいことはいう
までもない。
Ｖ2、Ｖ3、Ｖ4の４個の入力信号に対し、それぞれ出力
Ｖ01、Ｖ02、Ｖ03、Ｖ04が対応しており、最大入力に対
応する出力のみ「１」となり、その他はすべて「０」と
なる回路である。この実施例では説明のため４入力に限
っているが、入力数はいくつであってもよいことはいう
までもない。
【００７１】図１の回路との違いは、スイッチングブロ
ック（１０５）をアナログ乗算器（１７０２）に変えた
ことである。この乗算器は、論理回路（１７０２）から
の制御電圧αによって、ニューロンＭＯＳインバータセ
ルＢからアナログ乗算器に入力された電圧ＶRを減衰さ
せてＶR×αとして出力し、ニューロンＭＯＳインバー
タセルＡにフィードバックさせている。
ック（１０５）をアナログ乗算器（１７０２）に変えた
ことである。この乗算器は、論理回路（１７０２）から
の制御電圧αによって、ニューロンＭＯＳインバータセ
ルＢからアナログ乗算器に入力された電圧ＶRを減衰さ
せてＶR×αとして出力し、ニューロンＭＯＳインバー
タセルＡにフィードバックさせている。
【００７２】論理回路（１７０２）を図１の回路と同様
に、２つ以上発振している時には制御電圧(α)を少しず
つ小さくしていくように制御電圧を小さくしていくと、
Winnerの位置が特定できるまでαが減衰し続け、最終的
にWinnerの位置が特定できる。
に、２つ以上発振している時には制御電圧(α)を少しず
つ小さくしていくように制御電圧を小さくしていくと、
Winnerの位置が特定できるまでαが減衰し続け、最終的
にWinnerの位置が特定できる。
【００７３】（実施例３）本発明の第３の実施例を、図
１８の回路図を用いて説明する。
１８の回路図を用いて説明する。
【００７４】図１８の回路は複数個のデータを入力し、
それぞれのデータに付加されている優先度の最も高いデ
ータを出力する回路で、この回路はPriority Queue回路
と呼ばれる回路の一種である。
それぞれのデータに付加されている優先度の最も高いデ
ータを出力する回路で、この回路はPriority Queue回路
と呼ばれる回路の一種である。
【００７５】本発明ではデータフロー・アーキテクチャ
を用いたPriority Queue回路を実現した。
を用いたPriority Queue回路を実現した。
【００７６】この回路はWinnerを検索しデータを送りだ
すWinner-Take-Allセル（１８０１，１０８２）と、デ
ータの送受信の際にタイミングをとるＣ回路（１８０
３，１８０４）から構成されている。
すWinner-Take-Allセル（１８０１，１０８２）と、デ
ータの送受信の際にタイミングをとるＣ回路（１８０
３，１８０４）から構成されている。
【００７７】例えば５１３入力のPriority Queueを構成
するために１６入力のWinner-Take-Allセルを３３個用
意し、一列に並べ、それぞれの回路が隣の回路とのデー
タのやりとりをする事で最終的に全体で最も優先度の高
いデータを見つけ出すのである。もちろん、入力数に応
じてWinner-Take−Allセルがいくつあってもよいことは
言うまでもない。
するために１６入力のWinner-Take-Allセルを３３個用
意し、一列に並べ、それぞれの回路が隣の回路とのデー
タのやりとりをする事で最終的に全体で最も優先度の高
いデータを見つけ出すのである。もちろん、入力数に応
じてWinner-Take−Allセルがいくつあってもよいことは
言うまでもない。
【００７８】図１９は回路の動作説明をするためにWinn
er-Take-Allセルの内部のブロック図である。破線内部
がWinner-Take-Allセル（１９０１）である。
er-Take-Allセルの内部のブロック図である。破線内部
がWinner-Take-Allセル（１９０１）である。
【００７９】このWinner-Take-Allセル（１９０１）は
次の７つの状態を持つ。
次の７つの状態を持つ。
【００８０】・ 入力データと優先度(Priority)の入力
と記憶。
と記憶。
【００８１】・ Winnerの検索。
【００８２】・ Winnerデータ(優先度の最も大きな入
力データと優先度の組)を定められた方向に送信する。
力データと優先度の組)を定められた方向に送信する。
【００８３】・ Winnerでない(Loser)データを定めら
れた方向に送信する。
れた方向に送信する。
【００８４】・ Winnerデータを定められた方向から受
信する。
信する。
【００８５】・ Loserデータを定められた方向から受
信する。
信する。
【００８６】・ 待機状態である。
【００８７】このWinner-Take-Allセル（１９０１）を
構成するために、前述のデジタル制御ニューロンMOS Wi
nner-Take-All回路（１９０６）に、データ格納用にＳ
ＲＡＭ（１９０２）、WinnerとLoserデータ送受信用の
レジスタ（１９０３、１９０４）、全体を制御するコン
トローラ（１９０５）を付加した。
構成するために、前述のデジタル制御ニューロンMOS Wi
nner-Take-All回路（１９０６）に、データ格納用にＳ
ＲＡＭ（１９０２）、WinnerとLoserデータ送受信用の
レジスタ（１９０３、１９０４）、全体を制御するコン
トローラ（１９０５）を付加した。
【００８８】図２０にこの回路のWinner-Take-All部の
詳細なブロック図を示す。この回路は優先度(Priority)
が４bit、４入力を想定しているが、優先度は何ビット
であっても良く、また入力数がいくつであってもよいこ
とは言うまでもない。
詳細なブロック図を示す。この回路は優先度(Priority)
が４bit、４入力を想定しているが、優先度は何ビット
であっても良く、また入力数がいくつであってもよいこ
とは言うまでもない。
【００８９】まず、入力部のＳＲＡＭ（２００１）にデ
ータと優先度が入力される。この優先度をニューロンＭ
ＯＳインバータセルＡ（２００２、２００３、２００
４、２００５）に入力する。
ータと優先度が入力される。この優先度をニューロンＭ
ＯＳインバータセルＡ（２００２、２００３、２００
４、２００５）に入力する。
【００９０】このＤ／Ａ変換部分は、図２１に示すよう
にニューロンＭＯＳインバータのフローティングゲート
にカップリングする容量の比を１：２：４：８に分割
し、これに各ビットを入力することで実現している。こ
こでは優先度のビット数が４ビットの場合を想定してい
るが、優先度のビット数に応じて容量の分割数や分割比
を変更してもよいことは言うまでもない。
にニューロンＭＯＳインバータのフローティングゲート
にカップリングする容量の比を１：２：４：８に分割
し、これに各ビットを入力することで実現している。こ
こでは優先度のビット数が４ビットの場合を想定してい
るが、優先度のビット数に応じて容量の分割数や分割比
を変更してもよいことは言うまでもない。
【００９１】２００６はフィードバックゲインを変える
スイッチングブロックであり、これがフィードバックコ
ントローラからの信号でフィードバック ノードをフィ
ードバック電圧にしたりグラウンドに落としたりする。
各スイッチの大きさはニューロンＭＯＳインバータのカ
ップリング容量の大きさにあわせて大きさを変えてい
る。
スイッチングブロックであり、これがフィードバックコ
ントローラからの信号でフィードバック ノードをフィ
ードバック電圧にしたりグラウンドに落としたりする。
各スイッチの大きさはニューロンＭＯＳインバータのカ
ップリング容量の大きさにあわせて大きさを変えてい
る。
【００９２】WTA コントローラ（２００７）は外部から
の命令をデコードし、Winner-Take-All回路全体の制御
をし、回路を正しく動作させる。また、この回路はνＭ
ＯＳコントローラ（２００８）に信号を送り、ニューロ
ンＭＯＳのフローティングリセット信号を正しいタイミ
ングで発生させる。
の命令をデコードし、Winner-Take-All回路全体の制御
をし、回路を正しく動作させる。また、この回路はνＭ
ＯＳコントローラ（２００８）に信号を送り、ニューロ
ンＭＯＳのフローティングリセット信号を正しいタイミ
ングで発生させる。
【００９３】つぎにニューロンＭＯＳインバータセルＡ
とセルＢの出力部についているゲインコントローラ（２
００９、２０１０、２０１１、２０１２、２０１３）
は、図２２のようにインバータ段数を切り替えることが
出来るようになっている。
とセルＢの出力部についているゲインコントローラ（２
００９、２０１０、２０１１、２０１２、２０１３）
は、図２２のようにインバータ段数を切り替えることが
出来るようになっている。
【００９４】ここでは変化させるインバータ段数を図２
２のように用意したが、必要に応じてその他の段数に変
更してもよいことは言うまでもない。
２のように用意したが、必要に応じてその他の段数に変
更してもよいことは言うまでもない。
【００９５】フィードバックコントローラ（２０１４）
は前述のフィードバックゲインを変化させるための論理
回路のことである。この回路の回路図を図２３に示す。
は前述のフィードバックゲインを変化させるための論理
回路のことである。この回路の回路図を図２３に示す。
【００９６】ＡＬＬ ＯＲ(2301)によって回路の出力の
すべてのＯＲがとられ、これで回路が発振していること
を検知する。
すべてのＯＲがとられ、これで回路が発振していること
を検知する。
【００９７】Ｍｏｒｅ ｔｈａｎ ２回路（２３０２）
によってＷｉｎｎｅｒが検索できたがどうかを判断す
る。
によってＷｉｎｎｅｒが検索できたがどうかを判断す
る。
【００９８】Decrimenter（２３０３）によってフィー
ドバックゲインを変えるスイッチングブロックに信号を
送る。
ドバックゲインを変えるスイッチングブロックに信号を
送る。
【００９９】回路のリセット時には、このDecrimenter
（２３０３）の出力はすべて１であり、スイッチはフィ
ードバック電圧をすべてのフローティングゲートとカッ
プリングするようにしている。
（２３０３）の出力はすべて１であり、スイッチはフィ
ードバック電圧をすべてのフローティングゲートとカッ
プリングするようにしている。
【０１００】ＡＬＬ ＯＲ（２３０１）からの信号はDe
crimenter（２３０３）Clock入力に入力されており、回
路が発振するとＡＬＬ ＯＲ（２３０１）がDecrimente
r(2303)に対してスイッチングブロックを切り替えるた
めの信号を送る。Ｍｏｒｅｔｈａｎ ２回路（２３０
２）はこのＡＬＬ ＯＲ（２３０１）からの信号にマス
クをかけて、回路の出力が２つ以上発振したときにのみ
ＡＬＬ ＯＲ（２３０１）からの信号をDecrimenter
（２３０３）に伝えるようにして、フィードバックゲイ
ンを一段ずつ小さくするのである。
crimenter（２３０３）Clock入力に入力されており、回
路が発振するとＡＬＬ ＯＲ（２３０１）がDecrimente
r(2303)に対してスイッチングブロックを切り替えるた
めの信号を送る。Ｍｏｒｅｔｈａｎ ２回路（２３０
２）はこのＡＬＬ ＯＲ（２３０１）からの信号にマス
クをかけて、回路の出力が２つ以上発振したときにのみ
ＡＬＬ ＯＲ（２３０１）からの信号をDecrimenter
（２３０３）に伝えるようにして、フィードバックゲイ
ンを一段ずつ小さくするのである。
【０１０１】ここではDecrimenterを用いてフィードバ
ックゲインを一つずつ小さくしていったが、逆にIncrim
enterを用いて一つずつ大きくしていくことも考えられ
る。また、３つ以上発振していたら一つずつではなくて
２つ以上小さくして、２つ発振していたら１つずつ小さ
くしていくような論理回路も考えられることは言うまで
もない。
ックゲインを一つずつ小さくしていったが、逆にIncrim
enterを用いて一つずつ大きくしていくことも考えられ
る。また、３つ以上発振していたら一つずつではなくて
２つ以上小さくして、２つ発振していたら１つずつ小さ
くしていくような論理回路も考えられることは言うまで
もない。
【０１０２】また、回路の出力が一定期間発振しない場
合、フィードバックゲインを落としすぎたと判断してDe
crimenterをリセットするＷａｔｃｈ ｄｏｇ回路２３０
４も内蔵した。
合、フィードバックゲインを落としすぎたと判断してDe
crimenterをリセットするＷａｔｃｈ ｄｏｇ回路２３０
４も内蔵した。
【０１０３】図２４はWinner-Take-Allセルを実際に半
導体集積回路にしたチップ写真である。写真の回路は、
４bit−４入力のWinner-Take-Allセル回路である。Ｃ−
ＭＯＳで構成し、チップ面積はコア部分が１２０９×１
８１０μｍ2、ダイサイズが２０５０×２９５０μｍ2で
ある。０．８μｍルールで２層Ｐｏｌｙ２層Ｍｅｔａｌ
のプロセスを用いた。
導体集積回路にしたチップ写真である。写真の回路は、
４bit−４入力のWinner-Take-Allセル回路である。Ｃ−
ＭＯＳで構成し、チップ面積はコア部分が１２０９×１
８１０μｍ2、ダイサイズが２０５０×２９５０μｍ2で
ある。０．８μｍルールで２層Ｐｏｌｙ２層Ｍｅｔａｌ
のプロセスを用いた。
【０１０４】図２５は測定波形である。ハッチのかかっ
ている期間がセルの動作の１単位である。
ている期間がセルの動作の１単位である。
【０１０５】波形は、上から順にＳＲＡＭへのWrite信
号、Clock out、Winnerを格納するレジスタへの転送信
号、Winnerデータが送信可能になったことをＣ回路に伝
えるSend out信号であり、それぞれシーケンシャルに信
号が出力されていることが分かる。
号、Clock out、Winnerを格納するレジスタへの転送信
号、Winnerデータが送信可能になったことをＣ回路に伝
えるSend out信号であり、それぞれシーケンシャルに信
号が出力されていることが分かる。
【０１０６】回路図１８において、各々のWinner-Take-
Allセルがデータをやり取りするときに、データを送り
出す方と受け取る方でのタイミングを取って行わなけれ
ばならない。このため、Ｃ回路と呼ばれる回路でそのタ
イミングを制御している。
Allセルがデータをやり取りするときに、データを送り
出す方と受け取る方でのタイミングを取って行わなけれ
ばならない。このため、Ｃ回路と呼ばれる回路でそのタ
イミングを制御している。
【０１０７】図２６はＣ回路の回路図である。真ん中に
示したように、送り側と受け側の準備ができて、send i
nとack inの信号が１(High)となると、この回路は状態
を反転させて、データをやり取りするように両方のWinn
er-Take-Allセルにsend out、ackoutから信号を送る。
左側の回路が従来のバイナリロジックで構成したＣ回路
である。ＮＡＮＤゲート４つとインバータが１つで構成
されている。右側の回路はニューロンＭＯＳトランジス
タを用いて構成したＣ回路である。ニューロンＭＯＳイ
ンバータ１つと通常のインバータ２つで構成でき、面積
的に有利である。
示したように、送り側と受け側の準備ができて、send i
nとack inの信号が１(High)となると、この回路は状態
を反転させて、データをやり取りするように両方のWinn
er-Take-Allセルにsend out、ackoutから信号を送る。
左側の回路が従来のバイナリロジックで構成したＣ回路
である。ＮＡＮＤゲート４つとインバータが１つで構成
されている。右側の回路はニューロンＭＯＳトランジス
タを用いて構成したＣ回路である。ニューロンＭＯＳイ
ンバータ１つと通常のインバータ２つで構成でき、面積
的に有利である。
【０１０８】図２７はこのＣ回路を実際に半導体集積回
路にしたチップ写真である。
路にしたチップ写真である。
【０１０９】左側がバイナリロジックのみで構成したも
のである。右側がニューロンＭＯＳを用いて構成したも
のの写真である。プロセスは０．８μｍルールで２層Ｐ
ｏｌｙ２層Ｍｅｔａｌのプロセスを用いた。
のである。右側がニューロンＭＯＳを用いて構成したも
のの写真である。プロセスは０．８μｍルールで２層Ｐ
ｏｌｙ２層Ｍｅｔａｌのプロセスを用いた。
【０１１０】図２８はこのＣ回路の測定波形である。左
側がバイナリロジックのみで構成した回路の波形であ
る。右側がニューロンＭＯＳを用いて構成した回路の波
形である。
側がバイナリロジックのみで構成した回路の波形であ
る。右側がニューロンＭＯＳを用いて構成した回路の波
形である。
【０１１１】このようにバイナリロジックもニューロン
ＭＯＳを用いた回路でも、同様な波形が得られているこ
とがわかる。
ＭＯＳを用いた回路でも、同様な波形が得られているこ
とがわかる。
【０１１２】次に本発明である図１８のPriority Queue
回路の動作説明をする。先ずそれぞれのWinner-Take-Al
lセル（１８０１、１８０２）に入力データとそれに付
加する優先度を入力する。すると、各々のWinner-Take-
Allセル（１８０１、１８０２）は自己同期に、それぞ
れに入力されたデータのうち最も優先度の高いもの(Win
nerデータ)を選びだす。同時に最も優先度の高いデータ
以外のデータ(Loserデータ)を一つ選びだす。
回路の動作説明をする。先ずそれぞれのWinner-Take-Al
lセル（１８０１、１８０２）に入力データとそれに付
加する優先度を入力する。すると、各々のWinner-Take-
Allセル（１８０１、１８０２）は自己同期に、それぞ
れに入力されたデータのうち最も優先度の高いもの(Win
nerデータ)を選びだす。同時に最も優先度の高いデータ
以外のデータ(Loserデータ)を一つ選びだす。
【０１１３】WinnerとLoserのデータが選びだされる
と、各Ｃ回路(1804、1803)に対して受信と送信の準備が
出来たことを示す信号をだす。この場合、Winnerデータ
は右方向へ、Loserデータは左方向へ送りだすことを想
定してある。
と、各Ｃ回路(1804、1803)に対して受信と送信の準備が
出来たことを示す信号をだす。この場合、Winnerデータ
は右方向へ、Loserデータは左方向へ送りだすことを想
定してある。
【０１１４】説明を簡単にするために、Winnerデータだ
けを見てみる。Winnerデータが選びだされ、右方向に送
りだすためのＣ回路に送信準備が整ったこと示す信号を
出力する。Ｃ回路は、左右両方のWinner-Take-Allセル
の送受信準備が整うと、右側のセルにWinnerデータ交換
の信号を出力し右側のセルはこの信号を基にしてＳＲＡ
ＭのLoserデータのあった部分ににWinnerデータを書き
込む。この時、Loserデータも左右のセルで交換される
が、ＳＲＡＭへの書き込みは左側のセルのWinnerデータ
があった場所に書き込まれることになる。
けを見てみる。Winnerデータが選びだされ、右方向に送
りだすためのＣ回路に送信準備が整ったこと示す信号を
出力する。Ｃ回路は、左右両方のWinner-Take-Allセル
の送受信準備が整うと、右側のセルにWinnerデータ交換
の信号を出力し右側のセルはこの信号を基にしてＳＲＡ
ＭのLoserデータのあった部分ににWinnerデータを書き
込む。この時、Loserデータも左右のセルで交換される
が、ＳＲＡＭへの書き込みは左側のセルのWinnerデータ
があった場所に書き込まれることになる。
【０１１５】このようにして、各々のWinner-TAke-All
セル同士が非同期でデータを交換していくことで、最終
的にはWinnerデータが、この場合右終端から取り出せる
ことになる。
セル同士が非同期でデータを交換していくことで、最終
的にはWinnerデータが、この場合右終端から取り出せる
ことになる。
【０１１６】本実施例ではWinner-Take-Allセルを直列
に接続して全体のWinnerを見つけ出しているが、Winner
-Take-Allセルをツリー上に接続してWinnerデータを検
索してもよいことは言うまでもない。
に接続して全体のWinnerを見つけ出しているが、Winner
-Take-Allセルをツリー上に接続してWinnerデータを検
索してもよいことは言うまでもない。
【図面の簡単な説明】
【図１】本発明のWinner-take-all回路の一例を示す回
路図である。
路図である。
【図２】時間連続追従型Winner-Take-All回路を示す回
路図である。
路図である。
【図３】４入力のＮチャネルνＭＯＳトランジスタ（Ｎ
ーνＭＯＳ）の断面構造及び模式図である。
ーνＭＯＳ）の断面構造及び模式図である。
【図４】図２の回路の前段部分２１７を示す模式図であ
る。
る。
【図５】ＶOUTとフローティングゲートの電位φFAの関
係を示すグラフである。
係を示すグラフである。
【図６】図２の回路の後段部分２２１を示す模式図であ
る。
る。
【図７】νＭＯＳセルＢのＶ1とフローティングゲート
の電位φFB及び出力ＶOUTの関係を示すグラフである。
の電位φFB及び出力ＶOUTの関係を示すグラフである。
【図８】〜
【図１０】図２の回路動作を説明するためのグラフであ
る。
る。
【図１１】論理回路１０６のブロック図及びチップの写
真である。
真である。
【図１２】クロック ジェネレータの回路図である。
【図１３】図１の回路の出力及び論理回路１０６出力の
波形を示すグラフである。
波形を示すグラフである。
【図１４】デジタル制御ニューロンＭＯＳ Winner-Take
-All回路のWinner切り分け精度をプロットしたグラフで
ある。
-All回路のWinner切り分け精度をプロットしたグラフで
ある。
【図１５】作製した本実施例の半導体集積回路のチップ
写真である。
写真である。
【図１６】図１５の半導体集積回路の測定波形を示すグ
ラフである。
ラフである。
【図１７】本発明の第２の実施例を示す回路図である。
【図１８】本発明の第３の実施例を示す回路図である。
【図１９】Winner-Take-Allセルの内部のブロック図で
ある。
ある。
【図２０】Winner-Take-All部の詳細を示すブロック図
である。
である。
【図２１】Ｄ／Ａ変換部を示す回路図である。
【図２２】ゲインコントローラの一例を示す回路図であ
る。
る。
【図２３】フィードバックゲインを変化させるための論
理回路を示す回路図である。
理回路を示す回路図である。
【図２４】Winner-Take-Allセルの半導体集積回路のチ
ップ写真である。
ップ写真である。
【図２５】図２４の半導体集積回路のは測定波形を示す
グラフである。
グラフである。
【図２６】Ｃ回路を示す回路図である。
【図２７】Ｃ回路の半導体集積回路のチップ写真であ
る。
る。
【図２８】図２７の半導体集積回路のは測定波形を示す
グラフである。
グラフである。
【符号の説明】 １０１〜１０４ 入力ゲート、 １０５ スイッチングブロック、 １０６ 論理回路、 ２０１〜２０５ ＰチャネルニューロンＭＯＳトランジ
スタ、 ２０６〜２１０ ＮチャネルニューロンＭＯＳトランジ
スタ、 ２１１〜２１６ インバータ回路、 ２１７〜２２０ νＭＯＳセルＡ ２２１ νＭＯＳセルＢ、 ３０１ シリコン基板、 ３０２、３０３ ソース及びドレイン、 ３０４ ゲート絶縁膜、 ３０５ チャネル領域、 ３０６ フローティングゲート電極、 ３０７ 絶縁膜、 ３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ 入力ゲート
電極、 ４０１ フローティングゲート、 ４０２、４０３ νＭＯＳ、 ４０４、４０５、４０６ 入力ゲート、 ４０７ 通常のインバータ回路、 ４０８ 可変閾値インバータ回路、 ６０１ フローティングゲート、 ６０２、６０３ νＭＯＳ、 ６０４〜６０８ 入力ゲート、 ６０９、６１０ 通常のインバータ回路、 １１０１ WInner-Take-All回路の出力端子 １１０２ ＯＲ回路、 １１０３ カウンタ、 １１０４ Ｍｏｒｅ ｔｈａｎ ｔｗｏ回路、 １１０５ ＡＮＤ回路、 １１０６ クロックジェネレータ、 １２０１ ＡＬＬ ＯＲ、 １２０２ Ｔフリップフロップ、 １２０３ Ｍｏｒｅ ｔｈａｎ ｔｗｏ回路、 １２０４ Ｔフリップフロップ、 １２０５ ＸＯＲ、 １２０６ ＡＮＤ、 １７０１ アナログ乗算器、 １７０２ 論理回路、 １８０１，１０８２ データを送りだすWinner-Take-Al
lセル、 １８０３，１８０４ データの送受信の際にタイミング
をとるＣ回路、 １９０１ Winner-Take-Allセル、 １９０２ データ格納用ＳＲＡＭ、 １９０３、１９０４ WinnerとLoserデータ送受信用の
レジスタ、 １９０５ コントローラ、 １９０６ デジタル制御ニューロンMOS Winner-Take-Al
l回路、 ２００１ 入力部のＳＲＡＭ、 ２００２、２００３、２００４、２００５ ニューロン
ＭＯＳインバータセル、 ２００６ スイッチングブロック、 ２００７ WTA コントローラ、 ２００８ νＭＯＳコントローラ、 ２００９、２０１０、２０１１、２０１２、２０１３
ゲイン コントローラ、 ２０１４ フィードバックコントローラ、 ２３０１ ＡＬＬ ＯＲ、 ２３０２ Ｍｏｒｅ ｔｈａｎ ２回路、 ２３０３ Decrimenter回路、 ２３０４ Watch dog回路
スタ、 ２０６〜２１０ ＮチャネルニューロンＭＯＳトランジ
スタ、 ２１１〜２１６ インバータ回路、 ２１７〜２２０ νＭＯＳセルＡ ２２１ νＭＯＳセルＢ、 ３０１ シリコン基板、 ３０２、３０３ ソース及びドレイン、 ３０４ ゲート絶縁膜、 ３０５ チャネル領域、 ３０６ フローティングゲート電極、 ３０７ 絶縁膜、 ３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ 入力ゲート
電極、 ４０１ フローティングゲート、 ４０２、４０３ νＭＯＳ、 ４０４、４０５、４０６ 入力ゲート、 ４０７ 通常のインバータ回路、 ４０８ 可変閾値インバータ回路、 ６０１ フローティングゲート、 ６０２、６０３ νＭＯＳ、 ６０４〜６０８ 入力ゲート、 ６０９、６１０ 通常のインバータ回路、 １１０１ WInner-Take-All回路の出力端子 １１０２ ＯＲ回路、 １１０３ カウンタ、 １１０４ Ｍｏｒｅ ｔｈａｎ ｔｗｏ回路、 １１０５ ＡＮＤ回路、 １１０６ クロックジェネレータ、 １２０１ ＡＬＬ ＯＲ、 １２０２ Ｔフリップフロップ、 １２０３ Ｍｏｒｅ ｔｈａｎ ｔｗｏ回路、 １２０４ Ｔフリップフロップ、 １２０５ ＸＯＲ、 １２０６ ＡＮＤ、 １７０１ アナログ乗算器、 １７０２ 論理回路、 １８０１，１０８２ データを送りだすWinner-Take-Al
lセル、 １８０３，１８０４ データの送受信の際にタイミング
をとるＣ回路、 １９０１ Winner-Take-Allセル、 １９０２ データ格納用ＳＲＡＭ、 １９０３、１９０４ WinnerとLoserデータ送受信用の
レジスタ、 １９０５ コントローラ、 １９０６ デジタル制御ニューロンMOS Winner-Take-Al
l回路、 ２００１ 入力部のＳＲＡＭ、 ２００２、２００３、２００４、２００５ ニューロン
ＭＯＳインバータセル、 ２００６ スイッチングブロック、 ２００７ WTA コントローラ、 ２００８ νＭＯＳコントローラ、 ２００９、２０１０、２０１１、２０１２、２０１３
ゲイン コントローラ、 ２０１４ フィードバックコントローラ、 ２３０１ ＡＬＬ ＯＲ、 ２３０２ Ｍｏｒｅ ｔｈａｎ ２回路、 ２３０３ Decrimenter回路、 ２３０４ Watch dog回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 Ｈ０３Ｋ 19/20 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２の１の17の 301
Claims (14)
- 【請求項１】 基板上に一導電型の半導体領域を有し、
この領域内に設けられた反対導電型のソース及びドレイ
ン領域を有し、前記ソース及びドレイン領域を隔てる領
域に絶縁膜を介して設けられた電気的にフローティング
状態にあるフローティングゲート電極を有し、前記フロ
ーティングゲート電極と絶縁膜を介して容量結合する複
数の入力ゲート電極を有するニューロンＭＯＳトランジ
スタを一個以上用いて構成された半導体演算回路であっ
て、ニューロンＭＯＳトランジスタにより構成されたイ
ンバータ回路を複数個含むインバータ回路群を有し、前
記インバータ回路の少なくとも１個の第一の入力ゲート
に外部より所定の信号電圧を加え、前記インバータ回路
群に含まれるすべてのインバータの出力信号もしくはそ
の出力信号を所定の段数のインバータ回路を通して得ら
れた出力信号が、第１の論理演算回路と第２の論理演算
回路に入力され、前記第１の論理演算回路の出力信号も
しくはそれを所定の段数のインバータ回路を通して得ら
れた出力信号が、前記第２の論理演算回路の出力信号に
より制御された第３の論理演算回路に入力され、前記第
３の論理演算回路の出力が前記インバータ回路群に含ま
れる前記インバータ回路の各々の第２の入力ゲートにフ
ィードバックされており、前記インバータ回路群の出力
信号によって前記インバータ回路群に入力される信号電
圧のうち、最大電圧のある位置を特定することを特徴と
する半導体演算回路。 - 【請求項２】 前記第１の論理演算回路は、複数のバイ
ナリ信号入力に対し、「１」もしくは「０」の数が、所
定の数を越えたときに、その出力端子に所定の論理信号
を出力する機能を有していることを特徴とする請求項１
に項記載の半導体演算回路。 - 【請求項３】 前記第１の論理演算回路は、前記ニュー
ロンＭＯＳトランジスタを一個以上用いて構成されたイ
ンバータ回路を含むことを特徴とする請求項２に記載の
半導体演算回路。 - 【請求項４】 前記第１の論理演算回路は、複数のバイ
ナリ信号入力に対し、「１」の数が１以上の時に「０」
を出力することを特徴とする請求項第２又は３に記載の
半導体演算回路。 - 【請求項５】 前記ニューロンＭＯＳトランジスタのフ
ローティングゲート電極がＭＯＳ型トランジスタのソー
スまたはドレインに接続され、前記ＭＯＳ型トランジス
タをオフすることにより、前記フローティングゲートが
電気的にフローティング状態となるようにしたことを特
徴とする請求項１〜４のいずれか１項に記載の半導体演
算回路。 - 【請求項６】 前記第２の論理演算回路は、複数のバイ
ナリ入力に対し、「１」もしくは「０」の数が所定の数
を越えたときに、その出力信号を所定の規則に従い変化
させることを特徴とする前記特許請求項１〜５のいずれ
か１項に記載の半導体演算回路。 - 【請求項７】 前記第２の論理演算回路は、複数のバイ
ナリ信号入力に対し、「１」の数を特定する機能を有
し、前記「１」の数に応じて所定の規則に従い、出力信
号を変化させることを特徴とする請求項６に記載の半導
体演算回路。 - 【請求項８】 前記第３の論理演算回路が、少なくとも
１つの制御信号により入力信号を所定の割合で減衰もし
くは増幅して出力することを特徴とする請求項１〜７の
いずれか１項に記載の半導体演算回路。 - 【請求項９】 前記第３の論理演算回路が、所定の信号
電圧もしくは入力信号を出力信号とすることを特徴とす
る請求項８に記載の半導体演算回路。 - 【請求項１０】 前記第３の論理演算回路の出力が２つ
以上の出力を有し、前記第３の論理演算回路の出力がこ
れと同数の前記第２の入力ゲートにそれぞれ入力される
ことを特徴とする請求項９に記載の半導体演算回路。 - 【請求項１１】 複数個の数値を外部より取り込み、そ
れを保持する手段を有し、前記複数個の数値が請求項１
〜１０のいずれか１項に記載の半導体演算回路に入力さ
れ、該半導体演算回路の出力信号が、第４の論理演算回
路に入力され、前記第４の論理演算回路の出力信号によ
り、前記複数個の数値から少なくとも一つの数値を選択
し、出力する半導体演算システムを多段に接続したこと
を特徴とするデータ処理装置。 - 【請求項１２】 前記多段に接続された半導体システム
おのおのが、与えられた前記複数個の数値に応じて最適
の処理をそれぞれ独立に選択し実行することを特徴とす
る請求項１１に記載のデータ処理装置。 - 【請求項１３】 前記選択された数値の送信側半導体シ
ステムと受信側半導体システムの両方より所定の信号を
受け取り、これらの信号が所定の条件を満たした時に、
両者に所定の信号を出力する第５の論理演算回路を有す
ることを特徴とする請求項１１又は１２に記載のデータ
処理装置。 - 【請求項１４】 前記第５の論理回路が、ニューロンＭ
ＯＳトランジスタを一個以上用いて構成されたインバー
タ回路を含むことを特徴とする請求項１３に記載のデー
タ処理装置。
Priority Applications (2)
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|---|---|---|---|
| JP9081877A JPH10260817A (ja) | 1997-03-15 | 1997-03-15 | 半導体演算回路及びデ−タ処理装置 |
| US09/041,531 US6334120B1 (en) | 1997-03-15 | 1998-03-13 | Semiconductor arithmetic circuit and data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081877A JPH10260817A (ja) | 1997-03-15 | 1997-03-15 | 半導体演算回路及びデ−タ処理装置 |
Publications (1)
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| JP9081877A Ceased JPH10260817A (ja) | 1997-03-15 | 1997-03-15 | 半導体演算回路及びデ−タ処理装置 |
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