KR20220150895A - 시간-공유 컴퓨트-인-메모리 비트셀 - Google Patents
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Abstract
컴퓨트-인-메모리 비트셀들의 세트와 판독 비트 라인 사이에 연결된 공유 커패시터를 시간 공유하는 컴퓨트-인-메모리 비트셀들의 세트를 포함하는 컴퓨트-인-메모리 어레이가 제공된다.
Description
35 U.S.C.§119 하의 우선권 주장
본 특허출원은 "TIME-SHARED COMPUTE-IN-MEMORY BITCELL" 의 명칭으로 2020년 3월 6일자로 출원된 정규출원 제16/811,480호를 우선권 주장하며, 이 출원은 본원의 양수인에게 양도되고 명백히 본 명세서에 참조에 의해 통합된다.
기술분야
본 출원은 컴퓨트-인-메모리(compute-in-memory)들에 관한 것으로서, 더 구체적으로, 시간-공유 컴퓨트-인-메모리 비트셀에 관한 것이다.
데이터의 컴퓨터 프로세싱은 통상적으로, 데이터가 산술 및 논리 유닛에서 프로세싱되도록 메모리로부터 취출되는 폰 노이만 (Von Neumann) 아키텍처를 사용한다. 머신 러닝과 같은 계산 집약적 어플리케이션들에서, 메모리로부터 및 메모리로의 데이터 플로우는 프로세싱 속도에 대한 병목이 된다. 이러한 데이터 이동 병목을 해결하기 위해, 데이터 프로세싱 하드웨어가 비트셀들에 걸쳐 분산되는 컴퓨트-인-메모리 아키텍처들이 개발되었다.
본 개시의 제 1 양태에 따르면, 컴퓨트-인-메모리 비트셀 어레이가 제공되며, 그 컴퓨트-인-메모리 비트셀 어레이는, 판독 비트 라인; 판독 비트 라인에 연결된 제 1 플레이트를 갖는 공유 커패시터; 제 1 저장된 비트에 대한 제 1 출력 노드를 갖는 크로스-커플링된 인버터들의 제 1 쌍을 포함하고 제 1 출력 노드와 공유 커패시터의 제 2 플레이트 사이에 연결된 제 1 송신 게이트를 포함하는 제 1 컴퓨트-인-메모리 비트셀로서, 제 1 송신 게이트는 제 1 입력 비트가 참인 것에 응답하여 폐쇄되고 제 1 입력 비트가 거짓인 것에 응답하여 개방되도록 구성되는, 상기 제 1 컴퓨트-인-메모리 비트셀; 및 제 2 저장된 비트에 대한 제 2 출력 노드를 갖는 크로스-커플링된 인버터들의 제 2 쌍을 포함하고 제 2 출력 노드와 공유 커패시터의 제 2 플레이트 사이에 연결된 제 2 송신 게이트를 포함하는 제 2 컴퓨트-인-메모리 비트셀로서, 제 2 송신 게이트는 제 2 입력 비트가 참인 것에 응답하여 폐쇄되고 제 2 입력 비트가 거짓인 것에 응답하여 개방되도록 구성되는, 상기 제 2 컴퓨트-인-메모리 비트셀을 포함한다.
본 개시의 제 2 양태에 따르면, 컴퓨트-인-메모리 방법이 제공되며, 그 컴퓨트-인-메모리 방법은, 제 1 비트셀에서, 제 1 저장된 비트와 제 1 입력 비트의 제 1 승산에 응답하여 제 1 승산 신호로 공유 커패시터의 제 2 플레이트를 구동하기 위해 송신 게이트들의 제 1 쌍을 제어하는 단계로서, 공유 커패시터는 판독 비트 라인에 연결된 제 1 플레이트를 갖는, 상기 송신 게이트들의 제 1 쌍을 제어하는 단계; 판독 비트 라인의 제 1 샘플링된 전하를 제공하기 위해 제 1 승산 이후 공유 커패시터의 제 2 플레이트를 접지하면서 판독 비트 라인의 제 1 전하를 샘플링하는 단계; 제 2 비트셀에서, 제 2 저장된 비트와 제 2 입력 비트의 제 2 승산에 응답하여 제 2 승산 신호로 공유 커패시터의 제 2 플레이트를 구동하기 위해 송신 게이트들의 제 2 쌍을 제어하는 단계; 및 판독 비트 라인의 제 2 샘플링된 전하를 제공하기 위해 제 2 승산 이후 공유 커패시터의 제 2 플레이트를 접지하면서 판독 비트 라인의 제 2 전하를 샘플링하는 단계를 포함한다.
본 개시의 제 3 양태에 따르면, 컴퓨트-인-메모리 회로가 제공되며, 그 컴퓨트-인-메모리 회로는, 판독 비트 라인; 판독 비트 라인에 연결된 제 1 플레이트를 갖는 제 1 공유 커패시터; 판독 비트 라인에 연결된 제 1 플레이트를 갖는 제 2 공유 커패시터; 컴퓨트-인-메모리 비트셀들의 제 1 세트로서, 제 1 세트에서의 각각의 컴퓨트-인-메모리 비트셀은 제 1 공유 커패시터의 제 2 플레이트에 연결된 제 1 출력 노드를 갖는, 상기 컴퓨트-인-메모리 비트셀들의 제 1 세트; 및 컴퓨트-인-메모리 비트셀들의 제 2 세트로서, 제 2 세트에서의 각각의 컴퓨트-인-메모리 비트셀은 제 2 공유 커패시터의 제 2 플레이트에 연결된 제 2 출력 노드를 갖는, 상기 컴퓨트-인-메모리 비트셀들의 제 2 세트를 포함한다.
이들 및 다른 유리한 특징들은 다음의 상세한 설명을 통해 더 잘 인식될 수도 있다.
도 1a 는 본 개시의 일 양태에 따른, 공유 커패시터를 시간 공유하는 컴퓨트-인-메모리 비트셀들의 제1 쌍을 예시한다.
도 1b 는 본 개시의 일 양태에 따른, 도 1a 의 컴퓨트-인-메모리 비트셀들 중 어느 하나에서 크로스-커플링된 인버터들의 쌍에 대한 회로 다이어그램이다.
도 1c 는 본 개시의 일 양태에 따른, 도 1a 의 컴퓨트-인-메모리 비트셀들의 제 1 쌍에 대한 반도체 레이아웃을 예시한다.
도 2a 는 본 개시의 일 양태에 따른, 공유 커패시터를 시간 공유하는 4-비트셀 어레이에서의 컴퓨트-인-메모리 비트셀들의 제 1 쌍을 예시한다.
도 2b 는 본 개시의 일 양태에 따른, 도 2a 의 4-비트셀 어레이에서의 제 2 컴퓨트-인-메모리 비트셀을 예시한다.
도 2c 는 본 개시의 일 양태에 따른, 도 2a 의 컴퓨트-인-메모리 비트셀들의 제 1 쌍에 대한 그리고 도 2b 의 컴퓨트-인-메모리 비트셀들의 제 2 쌍에 대한 반도체 레이아웃을 예시한다.
도 3 은 본 개시의 일 양태에 따른, 시간-공유 컴퓨트-인-메모리 비트셀들의 열 및 대응하는 아날로그-디지털 변환기를 예시한다.
도 4 는 본 개시의 일 양태에 따른 예시적인 컴퓨트-인-메모리 방법에 대한 플로우차트이다.
도 5 는 본 개시의 일 양태에 따른, 컴퓨트-인-메모리 비트셀들의 어레이를 각각 통합한 일부 예시적인 전자 시스템들을 예시한다.
본 개시의 실시형태들 및 그 이점들은 뒤이어지는 상세한 설명을 참조함으로써 가장 잘 이해된다. 동일한 참조부호들은 도면들 중 하나 이상에서 예시된 동일한 엘리먼트들을 식별하기 위해 사용됨이 인식되어야 한다.
도 1b 는 본 개시의 일 양태에 따른, 도 1a 의 컴퓨트-인-메모리 비트셀들 중 어느 하나에서 크로스-커플링된 인버터들의 쌍에 대한 회로 다이어그램이다.
도 1c 는 본 개시의 일 양태에 따른, 도 1a 의 컴퓨트-인-메모리 비트셀들의 제 1 쌍에 대한 반도체 레이아웃을 예시한다.
도 2a 는 본 개시의 일 양태에 따른, 공유 커패시터를 시간 공유하는 4-비트셀 어레이에서의 컴퓨트-인-메모리 비트셀들의 제 1 쌍을 예시한다.
도 2b 는 본 개시의 일 양태에 따른, 도 2a 의 4-비트셀 어레이에서의 제 2 컴퓨트-인-메모리 비트셀을 예시한다.
도 2c 는 본 개시의 일 양태에 따른, 도 2a 의 컴퓨트-인-메모리 비트셀들의 제 1 쌍에 대한 그리고 도 2b 의 컴퓨트-인-메모리 비트셀들의 제 2 쌍에 대한 반도체 레이아웃을 예시한다.
도 3 은 본 개시의 일 양태에 따른, 시간-공유 컴퓨트-인-메모리 비트셀들의 열 및 대응하는 아날로그-디지털 변환기를 예시한다.
도 4 는 본 개시의 일 양태에 따른 예시적인 컴퓨트-인-메모리 방법에 대한 플로우차트이다.
도 5 는 본 개시의 일 양태에 따른, 컴퓨트-인-메모리 비트셀들의 어레이를 각각 통합한 일부 예시적인 전자 시스템들을 예시한다.
본 개시의 실시형태들 및 그 이점들은 뒤이어지는 상세한 설명을 참조함으로써 가장 잘 이해된다. 동일한 참조부호들은 도면들 중 하나 이상에서 예시된 동일한 엘리먼트들을 식별하기 위해 사용됨이 인식되어야 한다.
2개의 크로스-커플링된 인버터들을 사용하여 비트를 저장하는 SRAM 셀을 포함하는 컴퓨트-인-메모리 비트셀과 같은 컴퓨트-인-메모리 저장 셀이 제공된다. 크로스-커플링된 인버터들 중 하나는 저장된 비트로 참 (Q) 출력 노드를 구동하는 반면, 나머지 크로스-커플링된 인버터는 저장된 비트의 보수로 보수 (QB) 출력 노드를 구동한다. 컴퓨트-인-메모리 비트셀은 또한, 판독 비트 라인 (RBL) 에 연결된 제 1 플레이트를 갖는 공유 커패시터를 포함한다. 본 명세서에서 사용된 바와 같이, "연결됨" 은 직접 전기적 연결을 지칭하지만, 그러한 직접 연결은 저항기, 커패시터, 또는 인덕터와 같은 개재하는 엘리먼트를 통해 달성될 수도 있다. Q 출력 노드는 제 1 송신 게이트를 통해 공유 커패시터의 제 2 플레이트에 커플링된다. 유사하게, QB 출력 노드는 제 2 송신 게이트를 통해 공유 커패시터의 제 2 플레이트에 커플링된다. Q 출력 노드는 또한, 제 1 출력 노드로서 본 명세서에서 표기된다. 유사하게, QB 출력 노드는 또한, 제 2 출력 노드로서 본 명세서에서 표기된다. 입력 벡터 비트 (통상적으로, 생물학적 뉴런과 유사하게 머신 러닝 기술들에서 활성화 비트로서 표기됨) 는 제 1 및 제 2 송신 게이트들이 개방 및 폐쇄되는지 여부를 제어한다. 활성화 비트에 의한 이러한 제어는 상보적이어서, 활성화 비트가 참이면, 송신 게이트들 중 하나는 개방되지만 송신 게이트들 중 나머지 하나는 폐쇄된다. 활성화 비트가 거짓이면, 송신 게이트들에 대한 개방 및 폐쇄 상태들은 참 활성화 비트 상태 구성으로부터 반전된다.
공유 커패시터에 대한 제 2 플레이트는, 판독 워드 라인 (RWL) 에 의해 제어되는 게이트를 갖는 n 타입 금속 산화물 반도체 (NMOS) 리셋 트랜지스터와 같은 리셋 트랜지스터를 통해 접지에 커플링된다. 컴퓨트-인-메모리 비트셀에 대한 리셋 페이즈 동안, 판독 비트 라인은 전력 공급부 전압 (VDD) 으로 하이로 충전되는 한편 판독 워드 라인은 전력 공급부 전압 (VDD) 으로 어서트(assert)되어, 공유 커패시터를 충전하는 한편 제 1 송신 게이트 및 제 2 송신 게이트는 양자 모두 개방된다. 리셋 페이즈에 후속하는 계산 페이즈 동안, 판독 워드 라인은 리셋 트랜지스터를 스위치 오프하기 위해 방전되는 한편, 판독 비트 라인은 전력 공급부 전압 (VDD) 으로 충전된 채로 남겨진다. 활성화 비트 및 저장된 비트가 양자 모두 참이면, 제 1 송신 게이트는 공유 커패시터의 제 2 플레이트를 전력 공급부 전압 (VDD) 으로 충전하도록 스위치 온된다. 유사하게, 활성화 비트 및 저장된 비트가 양자 모두 거짓이면, 제 2 송신 게이트는 공유 커패시터의 제 2 플레이트를 충전하도록 스위치 온된다. 공유 커패시터의 제 1 플레이트가 계산 페이즈 동안 전력 공급부 전압 (VDD) 에 대한 전력 공급부 노드에 연결된 채로 남겨지기 때문에, 전력 공급부 전압 (VDD) 으로의 제 2 플레이트의 충전은 공유 커패시터를 방전시킨다. 한편, 입력 벡터 비트 및 저장된 비트가 상보적인 값들을 가지면, 공유 커패시터의 제 2 플레이트는 방전된 채로 남겨져서, 커패시터는 전력 공급부 전압 (VDD) 으로 충전된 채로 남겨진다.
활성화 비트가 액티브-로우 신호이면, 컴퓨트-인-메모리 비트셀은, 활성화 비트 및 저장된 비트 양자 모두가 동일한 바이너리 값을 갖는 경우 논리 참 출력 (커패시터가 충전된 채로 남겨짐) 이 획득되는 반면 활성화 비트 및 저장된 비트가 동일한 바이너리 값을 갖지 않는 경우 논리 거짓 출력 (커패시터가 방전됨) 이 획득된다는 점에 있어서 계산 페이즈 동안 활성화 비트 및 저장된 비트의 배타적 부정 논리합 (XNOR) 연산을 구현하고 있다. 활성화 비트가 대신 액티브-하이 신호였다면, 컴퓨트-인-메모리 비트셀은 저장된 비트 및 입력 벡터 비트의 배타적 논리합 (XOR) 연산을 구현할 것이다.
공유 커패시터의 결과적인 충전이 풀-레일 (full-rail) 이기 때문에 (즉, 전력 공급부 전압 (VDD) 으로 충전되거나 또는 접지로 방전되기 때문에) 결과적인 컴퓨트-인-메모리 비트셀은 매우 유리하다. 더욱이, 리셋 트랜지스터를 스위치 온하기 위한 판독 워드 라인 어서션은 결과적인 레일-투-레일 출력을 위해 전력 공급부 전압 (VDD) 초과로 부스팅될 필요는 없다. 마지막으로, 리셋 트랜지스터뿐 아니라 컴퓨트-인-메모리 비트셀에서의 나머지 트랜지스터들은 누설을 제한하기 위해 모두 고전압 (두꺼운 산화물) 트랜지스터들일 수도 있다. 일부 예시적인 컴퓨트-인-메모리 비트셀들이 이제 더 상세히 논의될 것이다. 그러한 컴퓨트-인-메모리 SRAM 비트셀 아키텍처가 유리하지만, 그것은 종래의 6-트랜지스터 SRAM 비트셀만큼 조밀하지 않다. 특히, 종래의 6-트랜지스터 SRAM 비트셀은 4 폴리실리콘 (폴리) 라인 피치를 사용하여 반도체 다이 상에 레이아웃될 수 있음을 유의한다. 즉, 종래의 6-트랜지스터 SRAM 비트셀은 4개의 연속적인 폴리실리콘 라인들 (폴리 라인들) 에 걸쳐 있는 다이 공간 (반도체 기판 부분) 을 점유한다. 하지만, 종래의 컴퓨트-인-메모리 SRAM 비트셀은 반도체 다이 상에서의 그 구현을 위해 5개의 폴리 라인들을 요구한다. 부가적으로, 그러한 종래의 컴퓨트-인-메모리 SRAM 비트셀을 위한 커패시터는, 제 1 플레이트가 반도체 다이에 인접한 하나의 금속층에 형성되도록 하는 금속층 커패시터이다. 유사하게, 커패시터에 대한 제 2 플레이트는 다른 금속층에 형성된다. 비트셀에서의 트랜지스터들이 현대 프로세스 노드들로서 사이즈가 감소하지만, 감소될 수 없는 대응하는 양의 다이 공간을 커패시터가 요구하도록 커패시터가 만족시킬 필요가 있는 특정 양의 커패시턴스 (예컨대, 펨토-패럿의 1/3) 가 존재한다.
컴퓨트-인-메모리 SRAM 비트셀 아키텍처에 대한 폴리-피치 및 커패시터 다이-공간 제약들을 해결하기 위해, 시간-공유 접근법이 도입된다. 용어 "시간-공유" 에 의해 암시되는 바와 같이, 이 접근법은 다중의 비트셀들에 걸쳐 공유 커패시터를 시간 공유한다. 이러한 공유는 단지 2개의 비트셀들 사이에 있을 수도 있거나 또는 2개 초과의 비트셀들에 걸쳐 있을 수도 있다. 공유 커패시터를 공유하는 비트셀들의 수가 증가됨에 따라, 계산 페이즈에 대한 레이턴시도 또한 증가한다. 이러한 병렬 아키텍처에 관하여, 딥 러닝 어플리케이션들에서, "필터" 로서 통상 표기되는 컨볼루션 연산에서 다양한 활성화 비트들 및 대응하는 저장된 가중치 비트들을 승산하는 것이 통상적임을 유의한다. 따라서, 필터는 대응하는 활성화들 (입력 비트들) 과 저장된 가중치 비트들의 승산들을 위한 복수의 컴퓨트-인-메모리 비트셀들을 포함할 것이다. 본 명세서에서 개시된 시간-공유 비트셀 아키텍처는, 병렬로 프로세싱되는 다중의 필터들 (예컨대, 128개의 필터들) 로 용이하게 조직된다. 따라서, 다중의 컴퓨트-인-메모리 비트셀들에 의한 단일의 공유 커패시터의 시간-공유 사용의 증가된 레이턴시는, 통상적인 머신 러닝 어플리케이션들의 대량의 병렬 아키텍처에 의해 오프셋된다.
이제 도면들로 돌아가면, 컴퓨트-인-메모리 SRAM 비트셀들의 예시적인 쌍 (100) 이 도 1a 에 도시된다. 공유 커패시터 (C) 는 컴퓨트-인-메모리 SRAM 비트셀 (105) 및 컴퓨트-인-메모리 SRAM 비트셀 (110) 에 의해 시간 공유된다. 각각의 비트셀 (105 및 110) 은, 가중치 비트를 저장하는 크로스-커플링된 인버터들 (120 및 125) 의 쌍을 포함한다. 비트셀 (105) 은 제 0 가중치 비트 (wt0) 및 그의 보수 (wt0b) 를 저장하는 반면, 비트셀 (110) 은 제 1 가중치 비트 (wt1) 및 그의 보수 (wt1b) 를 저장한다. 각각의 비트셀에서, 가중치 비트는 제 1 송신 게이트 (T1) 를 통해 공유 커패시터 (C) 의 제 2 플레이트에 커플링된다. 공유 커패시터 (C) 의 제 1 플레이트는 판독 비트 라인 (RBL) 에 연결된다. n 타입 금속 산화물 반도체 (NMOS) 트랜지스터 (N3) 와 병렬인 P 타입 금속 산화물 반도체 (PMOS) 트랜지스터 (P3) 가 각각의 제 1 송신 게이트 (T1) 를 형성한다. 유사하게, 각각의 비트셀에서의 보수 가중치 비트는 제 2 송신 게이트 (T2) 를 통해 공유 커패시터의 제 2 플레이트에 커플링된다. NMOS 트랜지스터 (N4) 와 병렬인 PMOS 트랜지스터 (P4) 가 각각의 제 2 송신 게이트 (T2) 를 형성한다.
각각의 비트셀 (105 및 110) 에서, NMOS 리셋 트랜지스터 (N5) 는 접지에 연결된 소스 및 공유 커패시터 (C) 의 제 2 플레이트에 연결된 드레인을 갖는다. 판독 워드 라인 (RWL) 이 각각의 리셋 트랜지스터 (N5) 의 게이트에 연결된다. 계산 페이즈 이전에, 공유 커패시터 (C) 는 비트셀들 (105 및 110) 에 대한 리셋 페이즈에서 리셋된다. 리셋 페이즈 동안, 리셋 라인 상에서 반송되는 리셋 신호는 판독 비트 라인과 전력 공급부 전압 (VDD) 에 대한 노드 사이에 연결된 리셋 스위치 (S1) 를 폐쇄하도록 어서트된다. 따라서, 판독 비트 라인은 리셋 페이즈 동안 전력 공급부 전압 (VDD) 으로 충전된다. 리셋 신호가 어서트되는 동안, 판독 워드 라인이 또한 전력 공급부 전압 (VDD) 으로 어서트되어, 각각의 리셋 트랜지스터 (N5) 가 공유 커패시터 (C) 의 제 2 플레이트를 접지하도록 스위치 온한다. 따라서, 공유 커패시터 (C) 는 리셋 페이즈 동안 전력 공급부 전압 (VDD) 으로 충전된다. 이러한 리셋 페이즈 동안, 모든 송신 게이트들 (T1 및 T2) 은 개방된다.
각각의 비트셀 (105 및 110) 은 리셋 페이즈에 후속하는 그 자신의 계산 페이즈를 갖는다. 각각의 계산 페이즈에 있어서, 계산 페이즈에서 액티브인 비트셀에 대한 활성화 비트가 비트셀의 송신 게이트들을 제어한다. 예를 들어, 제 0 활성화 비트는 비트셀 (105) 에서의 송신 게이트들 (T1 및 T2) 을 제어한다. 제 0 활성화 비트는, 비트셀 (105) 의 제 1 송신 게이트 (T1) 에서 트랜지스터 (P3) 의 게이트를 구동하는 제 0 프리차지 (pre-charge) 워드 라인 (PCWLA<0>) 을 제어한다. 제 0 활성화 비트의 보수는, 그 동일한 제 1 송신 게이트 (T1) 에서 트랜지스터 (N3) 의 게이트를 구동하는 제 0 프리차지 보수 워드 라인 (PCWLAB<0>) 을 제어한다. 판독 워드 라인은 계산 페이즈 동안 디-어서트되어, 공유 커패시터 (C) 의 제 2 플레이트가 접지에 대해 플로팅한다. 그 계산 페이즈 동안 비트셀들 (105 및 110) 에서 어느 송신 게이트가 개방 또는 폐쇄되는지는, 대응하는 활성화 비트들이 액티브-로우인지 또는 액티브-하이인지에 의존한다. 액티브-로우 실시형태에서, 제 0 활성화 비트가 참이면, 제 0 프리차지 워드 라인 (PCWLA<0>) 은 방전된다. 그 다음, 동시에, 제 0 프리차지 보수 워드 라인 (PCWLAB<0>) 은 전력 공급부 전압 (VDD) 으로 하이로 충전된다. 따라서, 비트셀 (105) 에서의 제 1 송신 게이트 (T1) 에서의 트랜지스터들 (P3 및 N3) 양자 모두가 스위치 온될 것이어서, 이 제 1 송신 게이트 (T1) 는 제 0 가중치 비트 (wt0) 에 대한 노드를 공유 커패시터 (C) 의 제 2 플레이트에 연결하도록 폐쇄된다. 제 0 가중치 (wt0) 가 참이면, 공유 커패시터 (C) 의 제 2 플레이트는, 따라서, 공유 커패시터 (C) 를 방전시키기 위해 전력 공급부 전압 (VDD) 으로 충전될 것이다.
비트셀 (105) 에서의 제 2 송신 게이트 (T2) 의 제어는, 제 0 활성화 비트가 또한 트랜지스터 (N4) 의 게이트를 구동하는 제 0 프리차지 워드 라인 (PCLWB<0>) 의 상태를 제어하기 때문에, 상보적이다. 유사하게, 제 0 활성화 비트의 보수는, 트랜지스터 (P4) 의 게이트를 구동하는 제 0 프리차지 보수 워드 라인 (PCWLBB<0>) 의 상태를 제어한다. 제 0 가중치 (wt0) 가 거짓이면서 액티브-로우 제 0 활성화 비트가 또한 거짓이면, 제 0 보수 가중치 비트 (wtb0) 에 대한 충전된 상태는 공유 커패시터 (C) 의 제 2 플레이트를 충전시키도록 비트셀 (105) 에서의 폐쇄된 송신 게이트 (T2) 를 통해 흘러, 공유 커패시터 (C) 를 방전시킨다. 따라서, 제 0 가중치 비트 (wt0) 와 제 0 활성화 비트의 결과적인 승산은 XNOR 연산인데, 왜냐하면 공유 커패시터 (C) 의 제 2 플레이트는 이들 비트들 양자 모두가 동일한 바이너리 값을 갖는 경우에 충전될 것이기 때문이다. 이들 비트들이 서로의 보수들이면, 공유 커패시터 (C) 의 제 2 플레이트는 계산 페이즈 동안 방전된 채로 남겨진다. 한편, 승산은, 제 0 활성화 비트가 액티브-하이 신호이면 비트셀 (105) 에서 XOR 일 것이다.
리셋 페이즈 및 계산 페이즈 이전에, 제 0 가중치 비트 (wt0) 는 기입 페이즈에서 비트셀 (105) 에 기입된다. 기입 페이즈 동안, 판독 워드 라인은 공유 커패시터의 제 2 플레이트를 접지하도록 어서트된다. 제 0 가중치 비트 (wt0) 의 값에 의존하여, 송신 게이트들 (T1 및 T2) 중 하나는 스위치 온 (폐쇄) 되는 한편, 송신 게이트들 중 다른 하나는 스위치 오프 (개방) 된다. 예를 들어, 제 0 가중치 비트 (wt0) 가 바이너리 1 이면, 스위치 온되는 것은 송신 게이트 (T2) 이다. 그 다음, 리셋 트랜지스터 (N5) 를 통한 접지는 송신 게이트 (T2) 를 통해 흘러 인버터 (120) 에 대한 입력을 구동하며, 이는, 그 다음, 그 출력 노드를 VDD 로 어서트하여 제 0 가중치 비트 (wt0) 에 대한 바이너리-하이 상태를 래치한다. 역으로, 바이너리 가중치 비트 (wt0) 가 바이너리 0 이면, 스위치 온되는 것은 송신 게이트 (T1) 이다. 그 다음, 리셋 트랜지스터 (N5) 를 통한 접지는 송신 게이트 (T1) 를 통해 흘러 인버터 (125) 에 대한 입력 노드를 구동한다. 따라서, 보수 제 0 가중치 비트 (wt0b) 는 전력 공급부 전압 (VDD) 으로 하이로 구동되어, 바이너리 0 을 비트셀 (105) 에 래치한다. 따라서, 송신 게이트들 (T1 및 T2) 은 기입 페이즈 및 계산 페이즈 양자 모두 동안 상보적인 방식으로 제어된다. 하지만, 이들 송신 게이트들 양자 모두는 리셋 페이즈 동안 스위치 오프되어, 공유 커패시터 (C) 가 충전되는 동안 제 2 커패시터 플레이트의 접지는 저장된 가중치 비트에 대한 저장된 상태를 방해하지 않는다.
비트셀 (110) 에서, 제 1 활성화 비트는 그 송신 게이트 (T1) 를 제어하기 위해 유사한 방식으로 제 1 프리차지 워드 라인 (PCWLA<1>) 및 제 1 프리차지 보수 워드 라인 (PCWLAB<1>) 을 제어한다. 유사하게, 제 1 활성화 비트는 비트셀 (110) 에서의 송신 게이트 (T2) 를 제어하기 위해 제 1 프리차지 워드 라인 (PCWLB<1>) 및 제 1 프리차지 보수 워드 라인 (PCWLBB<1>) 을 제어한다. 하지만, 비트셀 (105) 및 비트셀 (110) 에서의 계산 페이즈는 스태거링되거나 시간 멀티플렉싱되어, 비트셀들 중 제 1 비트셀이 그의 계산 페이즈를 수행하고, 그 다음, 다른 비트셀이 그의 계산 페이즈를 수행한다. 이들 계산 페이즈들의 각각에는 그 자신의 누산 페이즈가 뒤따른다. 각각의 누산 페이즈에서, 판독 워드 라인은 리셋 신호가 디-어서트되는 동안 어서트된다. 따라서, 판독 비트 라인은, 리셋 신호의 디-어서션 (de-assertion) 에 의해 전력 공급부 노드로부터 격리되었기 때문에, 누산 페이즈 동안 전력 공급부 노드로부터 격리된다. 트랜지스터들 (N5) 이 전력 공급부 전압 (VDD) 으로의 판독 워드 라인의 어서션으로 인해 스위치 온됨에 따라, 공유 커패시터 (C) 의 제 2 플레이트는 누산 페이즈 동안 접지된다. 따라서, 비트셀들 (105 및 110) 에 대한 리셋 페이즈에는 비트셀들 중 하나에 대한 계산/누산 페이즈가 뒤따르고, 이어서, 비트셀들 중 나머지 하나에 대한 계산/누산 페이즈가 뒤따를 수도 있다.
비트셀들 (105 및 110) 에 대한 크로스-커플링된 인버터들 (120 및 125) 이 도 1b 에서 더 상세히 도시된다. 각각의 인버터는, n 타입 금속 산화물 반도체 (NMOS) 트랜지스터와 직렬인 p 타입 금속 산화물 반도체 (PMOS) 트랜지스터에 의해 형성된다. 예를 들어, 인버터 (120) 는 NMOS 트랜지스터 (N1) 와 직렬인 PMOS 트랜지스터 (P1) 에 의해 형성된다. 트랜지스터 (N1) 의 소스는 접지에 연결되는 반면, 트랜지스터 (N1) 의 드레인은 트랜지스터 (P1) 의 드레인에 연결된다. 트랜지스터 (P1) 의 소스는 전력 공급부 노드에 연결된다. 트랜지스터 (P1 및 N1) 의 드레인들은, 인버터 (120) 가 가중치 비트 (wt) 를 구동하는 인버터 (120) 에 대한 출력 노드를 형성한다. 도 1b 에서의 인버터 (120) 는 비트셀들 (105 또는 110) 중 어느 하나에 포괄적이기 때문에, 가중치 비트 (wt) 에는 도 1b 에서 제 0 또는 제 1 인덱스가 주어지지 않는다. 인버터 (125) 는, NMOS 트랜지스터 (N2) 와 직렬인 PMOS 트랜지스터 (P2) 에 의해 형성된다는 점에 있어서 유사하다. 트랜지스터 (N2) 의 소스는 접지에 연결되는 반면, 트랜지스터 (N2) 의 드레인은 트랜지스터 (P2) 의 드레인에 연결된다. 트랜지스터 (P2) 의 소스는 전력 공급부 노드에 연결된다. 트랜지스터 (P2 및 N2) 의 드레인들은, 인버터 (125) 가 보수 가중치 비트 (wtb) 를 구동하는 인버터 (125) 에 대한 출력 노드를 형성한다. 크로스-커플링을 완료하기 위해, 인버터 (120) 의 출력 노드는 트랜지스터들 (N2 및 P2) 에 대한 게이트들에 연결되는 반면, 인버터 (125) 의 출력 노드는 트랜지스터들 (N1 및 P1) 에 대한 게이트에 연결된다.
따라서, 각각의 비트셀 (105 및 110) 은 그 자신의 트랜지스터들 (N1, P1, N2, P2, N3, P3, N4, P4 및 N5) 을 포함한다. 이들 트랜지스터들은 도 1c 에 도시된 바와 같이 5-폴리 피치 내의 반도체 기판 상에서 레이아웃될 수도 있다. 비트셀 (105) 에 대한 폴리 라인들은 1 내지 5 로 넘버링된다. 유사하게, 비트셀 (110) 에 대한 폴리 라인들은 6 내지 10 으로 넘버링된다. PMOS 트랜지스터들은 PMOS 확산 영역 상에서 형성되는 반면, NMOS 트랜지스터들은 NMOS 확산 영역 상에서 형성된다. NMOS 또는 PMOS 확산 영역들과 폴리 라인의 교차는 대응하는 NMOS 또는 PMOS 트랜지스터에 대한 게이트를 형성한다. 도 1b 를 다시 참조하면, 인버터 (120) 에서의 트랜지스터 (P1) 에 대한 게이트는 폴리 게이트 영역 (LP1) 에 대응하는 것으로서 라벨링될 수도 있다. 유사하게, 인버터 (120) 에서의 트랜지스터 (N1) 에 대한 게이트는 폴리 게이트 영역 (LN1) 에 대응하는 것으로서 라벨링된다. 이러한 동일한 명명법이 도 1c 에서 사용된다. 따라서, 비트셀 (105) 에서의 트랜지스터 (P1) 에 대한 게이트는 폴리 라인 (3) 에서의 폴리 게이트 영역 (LP1) 에 의해 형성된다. 폴리 게이트 영역 (LP1) 에 인접한 PMOS 확산 영역에서의 VDD 노드는 트랜지스터 (P2) 에 대한 소스를 형성하는 반면, 폴리 게이트 영역 (LP1) 에 인접한 PMOS 확산 영역에서의 가중치 비트 노드는 드레인을 형성한다. 비트셀 (105) 에서, 이러한 가중치 비트 노드는 제 0 가중치 비트 노드 (wt0) 인 반면, 비트셀 (110) 에서는 제 1 가중치 비트 노드 (wt1) 이다. 인버터 (120) 에 대한 트랜지스터 (N1) 는, 그 게이트가 폴리 라인 (3) 에서의 폴리 게이트 영역 (LN1) 에 의해 형성된다는 점에 있어서 유사하다 (도시되지 않은 폴리 컷이 폴리 라인 (3) 에서의 폴리 게이트 영역들 (LP1 및 LN1) 을 분리함을 유의한다).
도 1b 를 다시 참조하면, 인버터 (125) 에서의 트랜지스터 (P2) 에 대한 게이트는 폴리 게이트 영역 (LP2) 에 대응하는 것으로서 라벨링될 수도 있다. 유사하게, 인버터 (120) 에서의 트랜지스터 (N1) 에 대한 게이트는 폴리 게이트 영역 (LN2) 에 대응하는 것으로서 라벨링된다. 이러한 동일한 명명법이 도 1c 에서 다시 사용된다. 따라서, 트랜지스터 (P2) 에 대한 게이트는 비트셀 (105) 에 대한 폴리 라인 (4) 에서의 폴리 게이트 영역 (LP2) 에 의해 형성된다. 이 폴리 게이트 영역 (LP2) 에 인접한 PMOS 확산 영역에서의 VDD 노드는 이 트랜지스터 (P2) 에 대한 소스를 형성하는 반면, 폴리 게이트 영역 (LP2) 에 인접한 PMOS 확산 영역에서의 보수 가중치 비트 노드는 드레인을 형성한다. 비트셀 (105) 에서, 이러한 보수 가중치 비트 노드는 제 0 보수 가중치 비트 노드 (wt0b) 인 반면, 비트셀 (110) 에서는 제 1 보수 가중치 비트 노드 (wt1b) 이다. 인버터 (125) 에 대한 트랜지스터 (N2) 는, 그 게이트가 폴리 라인 (4) 에서의 폴리 게이트 영역 (LN2) 에 의해 형성된다는 점에 있어서 유사하다.
도 1a 를 다시 참조하면, 각각의 제 1 송신 게이트 (T1) 에서의 트랜지스터 (P3) 에 대한 게이트 노드는 TP1 로서 표기될 수도 있다. 유사하게, 각각의 제 1 송신 게이트 (T1) 에서의 트랜지스터 (N3) 에 대한 게이트 노드는 TN1 로서 표기될 수도 있다. 따라서, 도 1c 에서의 비트셀 (105) 에 대한 폴리 라인 (2) 은 트랜지스터 (P3) 에 대한 대응하는 폴리 게이트 영역 (TP1) 을 형성하고, 트랜지스터 (P3) 에 대한 대응하는 폴리 게이트 영역 (TN1) 을 형성한다. 도 1a 에서 알 수 있는 바와 같이, 각각의 제 2 송신 게이트 (T2) 에서의 트랜지스터 (P4) 에 대한 게이트 노드는 TP2 로서 표기될 수도 있는 반면, 각각의 제 2 송신 게이트 (T2) 에서의 각각의 트랜지스터 (N4) 에 대한 게이트 노드는 TN2 로서 표기될 수도 있다. 따라서, 도 1c 에서의 비트셀 (105) 에 대한 폴리 라인 (4) 은 트랜지스터 (P4) 에 대한 대응하는 폴리 게이트 영역 (TP2) 을 형성하고, 트랜지스터 (N4) 에 대한 대응하는 폴리 게이트 영역 (TN2) 을 형성한다.
비트셀 (110) 이 비트셀 (105) 의 미러 이미지임을 도 1c 로부터 알 수도 있다. 따라서, 비트셀 (110) 에서의 폴리 라인 (6) 은 비트셀 (105) 에서의 폴리 라인 (5) 과 유사하고, 비트셀 (110) 에서의 폴리 라인 (7) 은 비트셀 (105) 에서의 폴리 라인 (4) 과 유사하는 등등이다. 따라서, 비트셀 (105) 에서의 폴리 라인들 (2 내지 5) 은 그 트랜지스터들 (P1, N1, P2, N2, P3, N3, P4, 및 N4) 에 대한 게이트들을 형성한다. 유사하게, 비트셀 (110) 에서의 폴리 라인들 (6 내지 9) 은 그 트랜지스터들 (P1, N1, P2, N2, P3, N3, P4, 및 N4) 에 대한 게이트들을 형성한다. 유사한 4-폴리 피치가 종래의 6-트랜지스터 SRAM 비트셀을 구성하는데 사용될 수 있음을 유의한다. 따라서, 비트셀들 (105 및 110) 에서, 리셋 트랜지스터 (N5) 는, 폴리 라인들 (2 내지 9) 중 임의의 것에 피팅될 수 없기 때문에, 이러한 4-폴리 피치에 대해 "오펀 (orphan)" 으로서 간주될 수도 있다. 비트셀 (105) 에서, 대응하는 리셋 트랜지스터 (N5) 에 대한 게이트를 형성하는 것은 폴리 라인 (1) 이다. 도 1a 에서 알 수 있는 바와 같이, 각각의 리셋 트랜지스터 (N5) 에 대한 게이트 노드는 MRN 으로서 표기될 수도 있다. 따라서, 비트셀 (105) 에서의 리셋 트랜지스터 (N5) 에 대한 도 1c 의 폴리 라인 (1) 에서 폴리 게이트 영역 (MRN) 이 존재한다. 비트셀 (110) 에서의 미러 이미지 폴리 라인 (10) 은 그 리셋 트랜지스터 (N5) 에 대한 대응하는 폴리 게이트 영역 (MRN) 을 형성한다.
각각의 리셋 트랜지스터 (N5) 가 그 자신의 대응하는 폴리 라인을 요구하기 때문에, 그 동일한 폴리 라인은 또한 PMOS 확산 영역과도 교차할 것이다. 따라서, 도 1a 를 다시 참조하면, 공유 커패시터 (C) 의 제 2 플레이트에 연결된 드레인과 전력 공급부 노드에 연결된 소스를 갖는 PMOS 트랜지스터 (P5) 는, 어떠한 추가적인 폴리 라인을 요구하지 않지만, 대신, 대응하는 리셋 트랜지스터 (N5) 에 대한 폴리 라인을 공유할 수도 있다는 점에 있어서, "프리" 하다. 트랜지스터 (P5) 는 비트셀들 (105 및 110) 에 대한 다른 모드들에서 유용하다. 예를 들어, 트랜지스터 (P5) 는 리셋 하이 동작 모드로서, 또는 연속 근사 아날로그-디지털 변환기 내의 용량성 디지털-아날로그 변환기의 부분으로서 사용될 수도 있다. 트랜지스터 (P5) 에 대한 게이트 노드는 MRP 로서 표기될 수도 있다. 트랜지스터 (P5) 에 대한 대응하는 MRP 게이트 폴리 영역이, 도 1c 에서, 비트셀 (105) 에 대해 폴리 라인 (1) 에 그리고 비트셀 (110) 에서 폴리 라인 (10) 에 도시된다.
공유 커패시터 (C) 가 사용되기 때문에, 그 금속 플레이트들은 비트셀 (105) 및 비트셀 (110) 양자 모두에 의해 점유되는 다이 공간의 전부 (또는 일부분) 를 점유할 수도 있다. 이는, 공유 커패시터 (C) 의 금속 플레이트들 (제 1 및 제 2 플레이트들) 에 대한 충분한 다이 공간이 존재하지만 점점더 많은 진보된 프로세스 노드들이 사용됨에 따라, 각각의 비트셀에 대한 폴리 피치 (및 그에 따른 다이 공간) 가 계속 축소될 수도 있다는 점에 있어서, 유리하다.
공유 커패시터 (C) 의 시간 공유는 더 큰 복수의 비트셀들에 의해 실시될 수도 있다. 이는 각각의 비트셀이 그 자신의 계산 페이즈 및 누산 페이즈를 갖기 때문에 레이턴시를 증가시키지만, 2개 초과의 비트셀들의 포함은 밀도를 증가시켜 종래의 6T SRAM 비트셀에 대한 이상적인 4-폴리 피치에 접근한다. 예를 들어, 도 2a 에 도시된 바와 같이 제 1 비트셀 (205) 및 제 2 비트셀 (210) 을 포함하고 그리고 도 2b 에 도시된 바와 같이 제 3 비트셀 (215) 및 제 4 비트셀 (220) 을 포함하는 4 비트셀 조합이 형성될 수도 있다. 제 0 활성화 비트는 제 1 비트셀 (205) 에 대한 프리차지 워드 라인들의 세트를 제어한다. 유사하게, 제 1 활성화 비트, 제 2 활성화 비트 및 제 3 활성화 비트는, 각각, 제 2 비트셀 (210), 제 3 비트셀 (215), 및 제 4 비트셀 (220) 에 대한 프리차지 워드 라인들을 제어한다. 제 1 비트셀 (205) 은 비트셀 (105) 에 대해 논의된 바와 같이 배열된다. 유사하게, 제 4 비트셀 (220) 은 비트셀 (110) 에 대해 논의된 바와 같이 배열된다. 따라서, 제 1 비트셀 (205) 및 제 4 비트셀 (220) 은 각각, 도 2c 의 레이아웃 뷰에 도시된 바와 같이 5개의 폴리 라인들을 포함한다. 하지만, 제 2 비트셀 (210) 및 제 3 비트셀 (215) 은 리셋 트랜지스터 (N5) 를 포함하지도 않고, 대응하는 트랜지스터 (P5) 를 포함하지도 않는다. 따라서, 제 2 비트셀 (210) 및 제 3 비트셀 (215) 각각이 도 1c 에 관하여 유사하게 논의된 바와 같이 대응하는 트랜지스터들 (P1, N1, P2, N2, P3, N3, P4, 및 N4) 의 구현을 위한 단지 4개의 폴리 라인들을 포함하도록, 이들 비트셀들 중 어느 하나에서 제 5 폴리 라인은 필요하지 않다. 따라서, 그러한 4 비트셀 조합에 대한 비트셀 당 폴리 라인들의 평균 비율은 18 을 4 로 나눈 4.5 와 같다. 그러한 4 비트셀 조합으로부터 일반화하기 위해, 제 1 비트셀로부터 마지막 비트셀까지의 개재하는 비트셀들은 각각 오직 4개의 폴리 라인들을 포함할 것임을 유의한다. 따라서, 8-비트셀 조합 (예시되지 않음) 에서, 비트셀 당 폴리 라인들의 수의 평균 비율은 34/8 이고, 이는 4.25 이다. 따라서, 조합에서의 비트셀들의 수가 증가됨에 따라, 밀도는 6-트랜지스터 종래의 SRAM 비트셀 (비트셀 당 4개의 폴리 라인들) 의 밀도와 점점 더 유사해짐을 알 수도 있다. 예를 들어, 16-비트셀 조합은 비트셀 당 4.125개의 폴리 라인들의 평균 비율을 제공한다. 공유 커패시터 (C) 를 시간 공유하는 비트셀들의 수 (N) 와 무관하게, 비트셀들에 걸친 계산들로부터 발생하는 판독 비트 라인 전압은, 모든 비트셀들이 공유 커패시터 (C) 의 커패시턴스의 1/N 인 커패시턴스를 갖는 그들 자신의 커패시터를 가졌으면 달성될 것과 동일하다는 것이 도시될 수 있다.
행들 및 열들로 조직되는 본 명세서에서 개시된 바와 같은 비트셀들의 어레이에서, 비트셀들의 각각의 열은 판독 비트 라인을 공유할 수도 있다. 따라서, 복수의 N개의 컬럼들이 존재하면, 각각의 컬럼에 대해 하나씩 복수의 N개의 판독 비트 라인들이 존재할 것이다. 활성화 비트들은 그러한 어레이의 행들에 의해 배열된다. 어레이에 대한 비트셀들의 예시적인 열 (300) 이 도 3 에 도시된다 (열 (300) 은 예시의 명료화를 위해 행 방향으로 배열되도록 도시됨을 유의한다). 열 (300) 에서, 비트셀들은 도 1a 에 관하여 논의된 바와 같이 공유 커패시터 (C) 를 각각 공유하는 쌍들 (100) 로 배열된다. 제 1 계산 페이즈에서, 각각의 쌍 (100) 의 비트셀들 (105) 은 그들의 비트 승산을 수행한다. 판독 비트 라인 상의 결과적인 전하는 스위치 (S1) 를 통해 제 1 용량성 디지털-아날로그 변환기 (CDAC1) 에 의해 샘플링된다. 제 2 계산 페이즈에서, 각각의 쌍 (100) 의 비트셀들 (110) 은 그들의 비트 승산을 수행한다. 그 다음, 판독 비트 라인 상의 결과적인 전하는 스위치 (S2) 를 통해 제 2 CDAC (CDAC2) 에 의해 샘플링된다. 그 다음, CDAC1 과 CDAC2 사이의 평균화 스위치 (AVG) 는 샘플링된 전하들을 평균화하기 위해 폐쇄될 수도 있다. CDAC1 및 CDAC2 는, 그 다음, 평균화된 전하를, 대응하는 저장된 가중치 비트들과 열 (300) 에 대한 활성화 비트들과의 승산의 합을 나타내는 디지털 값으로 변환하는 연속-근사-레지스터 아날로그-디지털 변환기 (305) 의 부분이다.
예시적인 컴퓨트-인-메모리 방법에 대한 플로우차트가 도 4 에 도시된다. 그 방법은, 제 1 비트셀에서, 제 1 저장된 비트와 제 1 입력 비트의 제 1 승산에 응답하여 제 1 승산 신호로 공유 커패시터의 제 2 플레이트를 구동하기 위해 송신 게이트들의 제 1 쌍을 제어하는 동작 (400) 을 포함하고, 공유 커패시터는 판독 비트 라인에 연결된 제 1 플레이트를 갖는다. 승산 신호가 공유 커패시터 (C) 의 제 2 플레이트를 구동할 수 있도록 하는 제 0 활성화 비트에 의한 비트셀 (105) 에서의 송신 게이트들 (T1 및 T2) 의 제어는 동작 (400) 의 일 예이다.
그 방법은 또한, 판독 비트 라인의 제 1 샘플링된 전하를 제공하기 위해 제 1 승산 이후 공유 커패시터의 제 2 플레이트를 접지하면서 판독 비트 라인의 제 1 전하를 샘플링하는 동작 (405) 을 포함한다. CDAC1 에 의한 판독 비트 라인 전하의 샘플링은 동작 (405) 의 일 예이다.
부가적으로, 그 방법은, 제 2 비트셀에서, 제 2 저장된 비트와 제 2 입력 비트의 제 2 승산에 응답하여 제 2 승산 신호로 공유 커패시터의 제 2 플레이트를 구동하기 위해 송신 게이트들의 제 2 쌍을 제어하는 동작 (410) 을 포함한다. 다른 승산 신호가 공유 커패시터 (C) 의 제 2 플레이트를 구동할 수 있도록 하는 제 1 활성화 비트에 의한 비트셀 (110) 에서의 송신 게이트들 (T1 및 T2) 의 제어는 동작 (410) 의 일 예이다.
마지막으로, 그 방법은, 판독 비트 라인의 제 2 샘플링된 전하를 제공하기 위해 제 2 저장된 비트와의 제 2 승산 이후 공유 커패시터의 제 2 플레이트를 접지하면서 판독 비트 라인의 제 2 전하를 샘플링하는 동작 (415) 을 포함한다. CDAC2 에 의한 판독 비트 라인 전하의 샘플링은 동작 (415) 의 일 예이다.
본 명세서에서 개시된 바와 같은 공유 커패시터를 갖는 컴퓨트-인-메모리 비트셀은 임의의 적합한 모바일 디바이스 또는 전자 시스템에 유리하게 통합될 수도 있다. 예를 들어, 도 5 에 도시된 바와 같이, 셀룰러 전화기 (500), 랩탑 컴퓨터 (505), 및 태블릿 PC (510) 는 모두, 본 개시에 따른 머신 러닝 어플리케이션들을 위한 것과 같은 컴퓨트-인-메모리 비트셀들을 갖는 컴퓨트-인-메모리를 포함할 수도 있다. 뮤직 플레이어, 비디오 플레이어, 통신 디바이스, 및 개인용 컴퓨터와 같은 다른 예시적인 전자 시스템들이 또한, 본 개시에 따라 구성된 컴퓨팅-인-메모리들로 구성될 수도 있다.
본 개시의 범위로부터 일탈함없이 본 개시의 자료들, 장치, 구성들 및 디바이스들의 사용 방법들에서 다수의 수정들, 치환들 및 변동들이 행해질 수 있음이 인식될 것이다. 이러한 관점에서, 본 개시의 범위는 본 명세서에서 예시 및 설명된 특정 실시형태들의 범위로 한정되지 않아야 하는데, 왜냐하면 이 실시형태들은 단지 그 일부 예들로서일 뿐이지만, 오히려, 이하 첨부된 청구항들 및 그 기능적 균등물들의 범위와 완전히 균등해야 하기 때문이다.
Claims (24)
- 컴퓨트-인-메모리 비트셀 어레이로서,
판독 비트 라인;
상기 판독 비트 라인에 연결된 제 1 플레이트를 갖는 공유 커패시터;
제 1 저장된 비트에 대한 제 1 출력 노드를 갖는 크로스-커플링된 인버터들의 제 1 쌍을 포함하고 상기 제 1 출력 노드와 상기 공유 커패시터의 제 2 플레이트 사이에 연결된 제 1 송신 게이트를 포함하는 제 1 컴퓨트-인-메모리 비트셀로서, 상기 제 1 송신 게이트는 제 1 입력 비트가 참인 것에 응답하여 폐쇄되고 상기 제 1 입력 비트가 거짓인 것에 응답하여 개방되도록 구성되는, 상기 제 1 컴퓨트-인-메모리 비트셀; 및
제 2 저장된 비트에 대한 제 2 출력 노드를 갖는 크로스-커플링된 인버터들의 제 2 쌍을 포함하고 상기 제 2 출력 노드와 상기 공유 커패시터의 상기 제 2 플레이트 사이에 연결된 제 2 송신 게이트를 포함하는 제 2 컴퓨트-인-메모리 비트셀로서, 상기 제 2 송신 게이트는 제 2 입력 비트가 참인 것에 응답하여 폐쇄되고 상기 제 2 입력 비트가 거짓인 것에 응답하여 개방되도록 구성되는, 상기 제 2 컴퓨트-인-메모리 비트셀을 포함하는, 컴퓨트-인-메모리 비트셀 어레이. - 제 1 항에 있어서,
상기 크로스-커플링된 인버터들의 제 1 쌍은 상기 제 1 저장된 비트의 보수에 대한 제 3 출력 노드를 포함하고, 상기 제 1 컴퓨트-인-메모리 비트셀은 상기 제 3 출력 노드와 상기 공유 커패시터의 상기 제 2 플레이트 사이에 연결된 제 3 송신 게이트를 더 포함하고, 상기 제 3 송신 게이트는 상기 제 1 입력 비트가 참인 것에 응답하여 개방되고 상기 제 1 입력 비트가 거짓인 것에 응답하여 폐쇄되도록 구성되는, 컴퓨트-인-메모리 비트셀 어레이. - 제 2 항에 있어서,
상기 크로스-커플링된 인버터들의 제 2 쌍은 상기 제 2 저장된 비트의 보수에 대한 제 4 출력 노드를 포함하고, 상기 제 2 컴퓨트-인-메모리 비트셀은 상기 제 4 출력 노드와 상기 공유 커패시터의 상기 제 2 플레이트 사이에 연결된 제 4 송신 게이트를 더 포함하고, 상기 제 4 송신 게이트는 상기 제 2 입력 비트가 참인 것에 응답하여 개방되고 상기 제 2 입력 비트가 거짓인 것에 응답하여 폐쇄되도록 구성되는, 컴퓨트-인-메모리 비트셀 어레이. - 제 1 항에 있어서,
상기 제 1 컴퓨트-인-메모리 비트셀은,
접지와 상기 공유 커패시터의 상기 제 2 플레이트 사이에 연결된 제 1 리셋 n 타입 금속 산화물 반도체 (NMOS) 트랜지스터; 및
상기 공유 커패시터의 상기 제 2 플레이트와 전력 공급부 전압에 대한 전력 공급부 노드 사이에 연결된 제 1 p 타입 금속 산화물 반도체 (PMOS) 트랜지스터를 더 포함하는, 컴퓨트-인-메모리 비트셀 어레이. - 제 4 항에 있어서,
상기 제 2 컴퓨트-인-메모리 비트셀은,
접지와 상기 공유 커패시터의 상기 제 2 플레이트 사이에 연결된 제 2 리셋 NMOS 트랜지스터; 및
상기 공유 커패시터의 상기 제 2 플레이트와 상기 전력 공급부 노드 사이에 연결된 제 2 PMOS 트랜지스터를 더 포함하는, 컴퓨트-인-메모리 비트셀 어레이. - 제 5 항에 있어서,
상기 컴퓨트-인-메모리 비트셀 어레이는 반도체 기판 상에 통합되고, 상기 제 1 컴퓨트-인-메모리 비트셀은 5개의 폴리실리콘 라인들의 제 1 세트에 걸쳐 있는 상기 반도체 기판의 제 1 부분 상에 통합되고, 상기 제 2 컴퓨트-인-메모리 비트셀은 5개의 폴리실리콘 라인들의 제 2 세트에 걸쳐 있는 상기 반도체 기판의 제 2 부분 상에 통합되는, 컴퓨트-인-메모리 비트셀 어레이. - 제 6 항에 있어서,
제 3 저장된 비트에 대한 제 3 출력 노드를 갖는 크로스-커플링된 인버터들의 제 3 쌍을 포함하고 상기 제 3 출력 노드와 상기 공유 커패시터의 상기 제 2 플레이트 사이에 연결된 제 3 송신 게이트를 포함하는 제 3 컴퓨트-인-메모리 비트셀로서, 상기 제 3 송신 게이트는 제 3 입력 비트가 참인 것에 응답하여 폐쇄되고 상기 제 3 입력 비트가 거짓인 것에 응답하여 개방되도록 구성되는, 상기 제 3 컴퓨트-인-메모리 비트셀을 더 포함하는, 컴퓨트-인-메모리 비트셀 어레이. - 제 7 항에 있어서,
제 4 저장된 비트에 대한 제 4 출력 노드를 갖는 크로스-커플링된 인버터들의 제 4 쌍을 포함하고 상기 제 4 출력 노드와 상기 공유 커패시터의 상기 제 2 플레이트 사이에 연결된 제 4 송신 게이트를 포함하는 제 4 컴퓨트-인-메모리 비트셀로서, 상기 제 4 송신 게이트는 제 4 입력 비트가 참인 것에 응답하여 폐쇄되고 상기 제 4 입력 비트가 거짓인 것에 응답하여 개방되도록 구성되는, 상기 제 4 컴퓨트-인-메모리 비트셀을 더 포함하는, 컴퓨트-인-메모리 비트셀 어레이. - 제 8 항에 있어서,
상기 제 3 컴퓨트-인-메모리 비트셀은 4개의 폴리실리콘 라인들의 제 1 세트에 걸쳐 있는 상기 반도체 기판의 제 3 부분 상에 통합되고, 상기 제 2 컴퓨트-인-메모리 비트셀은 4개의 폴리실리콘 라인들의 제 2 세트에 걸쳐 있는 상기 반도체 기판의 제 4 부분 상에 통합되는, 컴퓨트-인-메모리 비트셀 어레이. - 제 1 항에 있어서,
상기 컴퓨트-인-메모리 비트셀 어레이는 머신 러닝 어플리케이션에 통합되는, 컴퓨트-인-메모리 비트셀 어레이. - 제 10 항에 있어서,
상기 머신 러닝 어플리케이션은 셀룰러 전화기 내에 통합되는, 컴퓨트-인-메모리 비트셀 어레이. - 제 1 항에 있어서,
상기 판독 비트 라인과 전력 공급부 전압에 대한 전력 공급부 노드 사이에 연결된 리셋 스위치를 더 포함하는, 컴퓨트-인-메모리 비트셀 어레이. - 제 12 항에 있어서,
상기 제 1 컴퓨트-인-메모리 비트셀 및 상기 제 2 컴퓨트-인-메모리 비트셀은 상기 컴퓨트-인-메모리 비트셀 어레이의 열로 배열되고, 상기 판독 비트 라인은 상기 열에 걸쳐 연장되는, 컴퓨트-인-메모리 비트셀 어레이. - 제 1 항에 있어서,
상기 판독 비트 라인의 전압을, 상기 제 1 저장된 비트와 상기 제 1 입력 비트의 제 1 승산과 상기 제 2 저장된 비트와 상기 제 2 입력 비트의 제 2 승산과의 합을 나타내는 디지털 워드로 변환하도록 구성된 아날로그-디지털 변환기를 더 포함하는, 컴퓨트-인-메모리 비트셀 어레이. - 제 14 항에 있어서,
상기 아날로그-디지털 변환기는 연속-근사-레지스터 아날로그-디지털 변환기인, 컴퓨트-인-메모리 비트셀 어레이. - 컴퓨트-인-메모리 방법으로서,
제 1 비트셀에서, 제 1 저장된 비트와 제 1 입력 비트의 제 1 승산에 응답하여 제 1 승산 신호로 공유 커패시터의 제 2 플레이트를 구동하기 위해 송신 게이트들의 제 1 쌍을 제어하는 단계로서, 상기 공유 커패시터는 판독 비트 라인에 연결된 제 1 플레이트를 갖는, 상기 송신 게이트들의 제 1 쌍을 제어하는 단계;
상기 판독 비트 라인의 제 1 샘플링된 전하를 제공하기 위해 상기 제 1 승산 이후 상기 공유 커패시터의 상기 제 2 플레이트를 접지하면서 상기 판독 비트 라인의 제 1 전하를 샘플링하는 단계;
제 2 비트셀에서, 제 2 저장된 비트와 제 2 입력 비트의 제 2 승산에 응답하여 제 2 승산 신호로 상기 공유 커패시터의 상기 제 2 플레이트를 구동하기 위해 송신 게이트들의 제 2 쌍을 제어하는 단계; 및
상기 판독 비트 라인의 제 2 샘플링된 전하를 제공하기 위해 상기 제 2 승산 이후 상기 공유 커패시터의 상기 제 2 플레이트를 접지하면서 상기 판독 비트 라인의 제 2 전하를 샘플링하는 단계를 포함하는, 컴퓨트-인-메모리 방법. - 제 16 항에 있어서,
상기 판독 비트 라인의 평균화된 전하를 제공하기 위해 상기 판독 비트 라인의 상기 제 1 샘플링된 전하를 상기 판독 비트 라인의 상기 제 2 샘플링된 전하와 평균화하는 단계를 더 포함하는, 컴퓨트-인-메모리 방법. - 제 17 항에 있어서,
상기 판독 비트 라인의 상기 평균화된 전하를, 상기 제 1 승산의 상기 제 2 승산과의 합을 나타내는 디지털 워드로 변환하는 단계를 더 포함하는, 컴퓨트-인-메모리 방법. - 제 16 항에 있어서,
제 3 비트셀에서, 제 3 저장된 비트와 제 3 입력 비트의 제 3 승산에 응답하여 제 3 승산 신호로 공유 커패시터의 상기 제 2 플레이트를 구동하기 위해 송신 게이트들의 제 3 쌍을 제어하는 단계; 및
상기 판독 비트 라인의 제 3 샘플링된 전하를 제공하기 위해 상기 제 3 승산 이후 상기 공유 커패시터의 상기 제 2 플레이트를 접지하면서 상기 판독 비트 라인의 제 3 전하를 샘플링하는 단계를 더 포함하는, 컴퓨트-인-메모리 방법. - 제 19 항에 있어서,
제 4 비트셀에서, 제 4 저장된 비트와 제 4 입력 비트의 제 4 승산에 응답하여 제 4 승산 신호로 공유 커패시터의 상기 제 2 플레이트를 구동하기 위해 송신 게이트들의 제 4 쌍을 제어하는 단계; 및
상기 판독 비트 라인의 제 4 샘플링된 전하를 제공하기 위해 상기 제 4 승산 이후 상기 공유 커패시터의 상기 제 2 플레이트를 접지하면서 상기 판독 비트 라인의 제 4 전하를 샘플링하는 단계를 더 포함하는, 컴퓨트-인-메모리 방법. - 제 16 항에 있어서,
상기 제 1 비트셀에서 배타적 부정 논리합 (XNOR) 논리 연산을 사용하여 상기 제 1 승산을 수행하는 단계를 더 포함하는, 컴퓨트-인-메모리 방법. - 제 16 항에 있어서,
상기 제 1 비트셀에서 배타적 논리합 (XOR) 논리 연산을 사용하여 상기 제 1 승산을 수행하는 단계를 더 포함하는, 컴퓨트-인-메모리 방법. - 컴퓨트-인-메모리 어레이로서,
판독 비트 라인;
상기 판독 비트 라인에 연결된 제 1 플레이트를 갖는 제 1 공유 커패시터;
상기 판독 비트 라인에 연결된 제 1 플레이트를 갖는 제 2 공유 커패시터;
컴퓨트-인-메모리 비트셀들의 제 1 세트로서, 상기 컴퓨트-인-메모리 비트셀들의 제 1 세트에서의 각각의 컴퓨트-인-메모리 비트셀은 상기 제 1 공유 커패시터의 제 2 플레이트에 연결된 제 1 커패시터 노드를 갖는, 상기 컴퓨트-인-메모리 비트셀들의 제 1 세트; 및
컴퓨트-인-메모리 비트셀들의 제 2 세트로서, 상기 컴퓨트-인-메모리 비트셀들의 제 2 세트에서의 각각의 컴퓨트-인-메모리 비트셀은 상기 제 2 공유 커패시터의 제 2 플레이트에 연결된 제 2 커패시터 노드를 갖는, 상기 컴퓨트-인-메모리 비트셀들의 제 2 세트를 포함하는, 컴퓨트-인-메모리 어레이. - 제 23 항에 있어서,
상기 컴퓨트-인-메모리 비트셀들의 제 1 세트에서의 각각의 컴퓨트-인-메모리 비트셀은,
제 2 인버터와 크로스-커플링된 제 1 인버터;
상기 제 1 인버터의 제 1 출력 노드와 상기 제 1 커패시터 노드 사이에 연결된 제 1 송신 게이트; 및
상기 제 2 인버터의 제 2 출력 노드와 상기 제 1 커패시터 노드 사이에 연결된 제 2 송신 게이트를 포함하는, 컴퓨트-인-메모리 어레이.
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