JP5308320B2

JP5308320B2 - Ｐ型評価を有するレジスタ・ファイル回路

Info

Publication number: JP5308320B2
Application number: JP2009280505A
Authority: JP
Inventors: ギュスケンス，ビビチェ; パトワリー，アタウル; ドンコー，エリック，クウェシ; ケッラー，ムハンマド; カーニク，タナイ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2008-12-18
Filing date: 2009-12-10
Publication date: 2013-10-09
Anticipated expiration: 2029-12-10
Also published as: TW201030758A; KR101116069B1; US20100157705A1; TWI450273B; US8456923B2; JP2010146693A; KR20100071003A

Description

本発明は、Ｐ型評価を有するレジスタ・ファイル回路に関する。

ダイナミック・レジスタ・ファイル（ＲＦ）は、例えば、マイクロプロセッサ内で、データのアレイを格納しかつ読み取るために、一般的に使用される。それらは、特に、処理能力が重視される領域において有用である。ＲＦからのデータの読み取りは、典型的には、例えば広く知られたダイナミック・マルチプレクサまたはＮＯＲ回路を用いた動的な選択および評価を使用して実行され、従って、電力の動的変動と同様に漏れ電流がＲＦ回路の全消費電力において重要な役割を果たす。従って、改善されたアプローチが望まれるであろう。

本発明の実施例は、制限目的ではなく例示目的のために示され、添付図面の図中における類似の参照番号は類似の要素を参照する。
従来のＲＦカラムを示す図である。図１のカラムに対する従来のセル・スタック・グループを示す図である。図１のカラムに対する従来のダイナミックＮＯＲゲートを示す図である。いくつかの実施例に従った、ディスチャージされた評価ノードを有するビット・ラインを具備するＲＦカラムを示す図である。いくつかの実施例に従った、図４のＲＦカラムに対してディスチャージされた評価ノードを有するビット・ラインを具備するセル・スタック・グループを示す図である。いくつかの実施例に従った、図４のカラムに対するダイナミックＮＡＮＤゲートを示す図である。いくつかの実施例に従った、少なくとも１つのレジスタ・ファイル回路を具備するプロセッサを有するコンピュータ・システムを示す図である。

図１に関し、従来のＲＦカラム（本例では６４ビットのカラム）が示される。（理解を単純かつ容易にするために、単一の６４ビットのＲＦカラムが示されるが、多くのアプリケーションでは、このようなカラムが複数、例えば、１つのＲＦアレイ構成内に３２カラムあり、その結果、３２個の６４ビットのレジスタまたはＲＦワードになる。図示されたＲＦは、８つのグループ１０２から組織され、各グループは８個のセル・スタックを有し、したがって、６４ビットのカラムのために６４個のセル・スタックを形成する。

リード・ワード・ライン（ＲｄＷｌ）は、ワード・ラインがアサート（真の宣言）されたときにセル・スタックを評価する（または「読み取る」）ために、各セル・スタックに提供される。各ワード・ライン（ＲｄＷｌ）は、デコーダ・ドライバによって駆動され、典型的には、ＮＡＮＤゲートで形成され、その後に、必要なアクティブな高入力ラインを達成するためのインバータが続く（いずれの装置もここには図示されない）。したがって、このような構成によって、１本のワード・ラインが同時に（例えば、リード・サイクル毎に）アサートされる。セル・スタック・グループ１０２のそれぞれは、グループ内で共有されるセル・スタックから選択されたセル・スタックを評価するために、共通のローカル・ビット・ライン（ＬＢＬ）を共有する。ローカル・ビット・ラインは、高レベルにプリチャージされ、そして、読み取られるべきセルに格納された論理値に依存して、そのビット・ラインは、評価に基づいて高レベルを維持するか、あるいは、低レベルまでディスチャージする。

８本のローカル・ビット・ラインを４本のプリ・グローバル・ビット・ライン（ＰＧＢＬ）に結合するための４個のゲート１０４（ここではＮＡＮＤゲート）がある。この配列において、ゲート１０４のそれぞれは、２本のローカル・ビット・ラインを受け取り、その２本のローカル・ビット・ラインを評価するためにプリ・グローバル・ビット・ラインを出力する。したがって、４本のＰＧＢＬラインは、６４のセル・スタックのカラムを表す。それらのそれぞれは、ダイナミックＮＯＲゲート１０６内に送られ、さらに、ダイナミックＮＯＲゲート１０６はグローバル・ビット・ライン（ＧＢＬ）出力を有し、出力駆動インバータ１０８内に送られる。ダイナミックＮＯＲゲート１０６は、ＧＢＬプリチャージ・クロック信号（ＧＢＬＰＣＨＣｌｋ）によって、クロック（プリチャージ／評価）され、ローカル・ビット・ラインの評価に応じてセットアップする機会をＰＧＢＬ入力に与えるために、ＬＢＬプリチャージ・クロックに対して遅延してもよい。ダイナミックＮＯＲゲート１０６からのグローバル・ビット・ライン（ＧＢＬ）の出力は、反転ドライバ１０８を通って反転および駆動され、そして、カラム内の選択されたセルに対する値の読取りを出力する出力（ＲＥＡＤＯＵＴ）として提供される。

図２は、セル・スタック・グループ１０２に対する従来の回路を示す。回路は８個のセルを有し、それぞれが、メモリ・セル２０１、Ｎ型セル・トランジスタ（Ｎ_Ｃ）、およびローカル・ビット・ライン（それは、このダイナミック・ゲートのための評価または状態ノードである）に結合されたＮ型スタック・トランジスタ（Ｎ_Ｓ）から形成される。さらに、図示されるように、回路は、Ｐ型プリチャージ・トランジスタ（ＰＣｌｋ）、ならびに、Ｐ型プリチャージ・トランジスタおよびインバータから形成されたキーパ回路２０２を有する。ＲｄＷｌ信号は、ローカル・ビット・ライン（ＬＢＬ）と、関連するセル・トランジスタ（Ｎ_Ｃ）との間に配置されたスタック・トランジスタ（Ｎ_Ｓ）のゲートに結合される。プリチャージ・フェーズ中は、全てのワード・ライン（ＲｄＷｌ）信号は非アサート（ｄｅ−ａｓｓｅｒｔｅｄ）（低レベル）であり、それによって、スタック・トランジスタ（Ｎ_Ｓ）がオフになり、そして、ローカル・ビット・ライン・クロック（ＬＢＬＰＣＨＣｌｋ）を経由してプリチャージ・トランジスタ（Ｐ_Ｃｌｋ）がアサートされ、ローカル・ビット・ライン（ＬＢＬ）が高レベルにチャージされる。続いて生じる評価フェーズ中に、プリチャージ・トランジスタはオフになり、セル・スタックの１つが読み取られたときに、そのワード・ライン（ＲｄＷｌ）がアサートされる（高レベルになる）。これによって、ローカル・ビット・ラインは、そのセル・トランジスタ（Ｎ_Ｃ）を通ってその関連するメモリ・セルに結合される。このように、そのメモリ・セルに格納された状態に依存して、セル・トランジスタは、オンになり、それによってスタック・トランジスタを通ってローカル・ビット・ラインを「プルダウン」するか、あるいは、ローカル・ビット・ラインを高レベルに維持する。周知のように、キーパ回路２０２は、高レベルに評価すると仮定する場合、すなわち、選択されたメモリ・セルがその関連するセル・トランジスタ（Ｎ_Ｃ）に低レベルを適用する場合には、ＬＢＬを高レベルに維持する役割を果たす。

図３は、図１のＲＦカラムに対する従来のダイナミックＮＯＲ回路１０６を示す。それは、図示されるように、４個のプルダウン・スタック・トランジスタＮ_Ｓ、プリチャージ・トランジスタＰ_Ｃｌｋ、およびキーパ回路２０２を有し、それらの全てが、グローバル・ビット・ライン（ＧＢＬ）としての役割を果たす評価ノードに結合される。スタック・トランジスタのそれぞれは、プリチャージ・グローバル・ビット・ライン（ＰＧＢＬ）信号の１つを受け取り、そのＰＧＢＬ信号がアサートされた（高レベルである）場合、ゲートが評価するとき、すなわち、Ｐ_Ｃｌｋがオフにされた後に、ＧＢＬノードをプルダウンするために機能する。

図４〜図６に関し、ここでは新規のＲＦ（レジスタ・ファイル）の実施例が示される。その評価ノードの１またはそれ以上のためにプリチャージされた高レベルのノードを使用する代わりに、それは、評価の前にディスチャージ（低レベルに）された評価ノードを使用し、ディスチャージ状態で評価に入る。いくつかの実施例では、そのような「常時低レベル」の評価ノードを用いて、それは、プルダウン装置ではなくプルアップ・スタック装置を使用して、論理がそのように命じる場合には、評価フェーズ中に評価ノードをチャージする。

図４に関し、いくつかの実施例に従って、ディスチャージされた事前評価を有するＲＦカラム（本例では６４ビット）が示される。それは、評価される前にディスチャージするＬＢＬラインを具備するセル・スタック・グループ４０２を有する。ＬＢＬラインは、ＮＯＲゲート４０４に送られる。ＮＯＲゲートは、４本のＰＧＢＬラインを提供し、次に、ダイナミックＮＡＮＤゲート４０６に送られる。図示された実施例では、ダイナミックＮＡＮＤゲート４０６は、ＬＢＬラインと同様に、評価の前にディスチャージ（低レベルに）されるグローバル・ビット・ライン（ＧＢＬ）を出力する。（これはすべての実施例について必要ではなく、例えば、従来の実施例のように、ＧＢＬはプリチャージされてもよく、あるいは、それは静的または一部静的ロジックを用いて実施されてもよい。）ＧＢＬラインは、反転出力ドライバ１０８に送られ、その出力でＲＥＡＤＯＵＴ信号が提供される。

図１〜図３の従来の回路に関して、信号極性の変更のために、例えば、ＲｄＷｌドライバ（図示せず）はアクティブが低レベルとなるべきであり、従って、使用されるドライバはＮＡＮＤゲートに単純化され、通常含まれるインバータを省くことができる。

図５は、いくつかの実施例に従って、図４の回路４０２を実施するための回路を示す。その評価ノード（ＬＢＬ）は、事前評価フェーズ中にディスチャージ・トランジスタ（Ｎ_Ｃｌｋ）によって低レベルにディスチャージされ、次に、それが選択された場合（すなわち、そのＲｄＷｌ入力が低レベルをアサートする場合）は、プルアップ・スタック・トランジスタ（Ｐ_Ｓ）の１つによってチャージ（高レベルに）され、そして、そのメモリ・セルが低レベルを格納し、それによって、そのセル・トランジスタ（Ｐ_Ｃ）がオンになる。したがって、この実施例では、ＰＭＯＳ装置は、読み取り動作（評価フェーズ）中に動的（評価）ノードをチャージするために使用される。一方、ＮＭＯＳ装置は、評価の前に、評価ノード、ＬＢＬおよびＧＢＬを（プリチャージする代わりに）ディスチャージするために使用される。

図６は、いくつかの実施例に従って、ダイナミックＮＡＮＤゲート４０６に適したＮＡＮＤゲートを示す。メモリ・スタック・グループ４０２のためのＬＢＬ評価ノードと同様に、そのＧＢＬ評価ノードは、評価フェーズに先立ってディスチャージされる。評価中に、選択されたメモリ・スタックの状態に依存して、それは低レベルで維持されるか、あるいはＰ型スタック装置（Ｐ_Ｓ）を通ってプルアップされる。（スタック・セル・グループおよびダイナミック・ゲート（ここではＮＡＮＤゲート）の両方のためのスタック・トランジスタ（Ｐ_Ｓ）は、大きさおよび動作特性が同一であってもなくてもよく、それは設計上の関心事および構成に依存することに注意すべきである。）

常時低レベルのプルアップ評価ノードを使用することに関して、いくつかの利点がある。例えば、アドレス入力信号をデコードするために必要とされるステージの数を減らすことが可能であり、例えば、ＡＮＤゲートの代わりにＮＡＮＤゲートを使用することができる。これによって、全読み出し遅延から１ステージの遅延が効果的に削減されるので、一般にＮＭＯＳ装置よりも遅いＰＭＯＳスタック装置を使用することによって増加した遅延を補償することができる。

また、プルアップ・スタック内のＰＭＯＳ装置を使用することによって、ＮＭＯＳ設計に比べてセル・スタック領域をより最適化することができ、その結果、同様のセル・スタック・サイズに対するアレイ領域密度が改善される。

加えて、シミュレーションの結果、（例えば、ＰＭＯＳベースのスタック回路アーキテクチャで）常時低レベルの評価ノードを使用した結果、漏れ電力が（例えば、約２５％）低減され、そして、同じレイアウト領域に対して読み出し遅延が増加するとはいえ、雑音耐性を改善することができることが示された。

図７に関し、コンピュータ・プラットフォーム（例えば、モバイル・パーソナルコンピュータ、ＰＤＡ、携帯電話、または同種のようなコンピューティング・システム）の部分の一例が示される。提示された部分は、１またはそれ以上のプロセッサ７０２、インタフェース制御機能７０４、メモリ７０６、ワイヤレス・ネットワーク・インタフェース７０８、およびアンテナ７０９を含む。プロセッサ７０２は、制御機能７０４を通して、メモリ７０６およびワイヤレス・ネットワーク・インタフェース７０８に結合される。プロセッサは、ここで記述された実施例による常時低レベルのプルアップ評価ノードを有するレジスタ・ファイル７０３を含む。制御機能は、様々なインタフェース制御機能（例えば、メモリ制御、グラフィックス制御、Ｉ／Ｏインタフェース制御等）を実行するための１またはそれ以上の回路ブロックを含む。これらの回路は、１またはそれ以上の別個のチップ上に実装されてもよく、および／または、プロセッサ７０２内で一部または全部に実装されてもよい。

メモリ７０６は、追加のランダム・アクセス・メモリをプロセッサ７０２に供給するための１またはそれ以上のメモリ・ブロックを含む。それは、ダイナミック・ランダム・アクセス・メモリ、スタティック・ランダム・アクセス・メモリ、フラッシュ・メモリ、または同種のものを含む任意の適切なメモリを用いて実施されるが、これらに制限されることはない。ワイヤレス・ネットワーク・インタフェース７０８は、プロセッサ７０２をワイヤレス・ローカル・エリア・ネットワークまたはセルラ・ネットワークのようなワイヤレス・ネットワーク（図示せず）にワイヤレスで結合するために、アンテナ７０９に結合される。

コンピュータ・プラットフォームは、様々な異なるコンピューティング装置またはコンピューティング能力を有する他の機器を実装する。このような装置には、ラップトップ・コンピュータ、ノート型コンピュータ、携帯情報端末装置（ＰＤＡ）、携帯電話、オーディオおよび／またはビデオ・メディア・プレーヤ、および同種のものが含まれるが、これらに制限されることはない。それは、１またはそれ以上の完全なコンピューティング・システムを構成することができ、あるいは、それはコンピューティング・システム内で有用な１またはそれ以上のコンポーネントで構成することができる。

以上の記述において、多くの特定の詳細事項が記述された。しかしながら、本発明の実施例は、これらの特定の詳細事項がなくても実行可能であることがわかる。その他、周知の回路、構造、および技術については、記述についての理解を不明瞭にしないために、詳細に記述されない場合がある。「一実施例」、「ある実施例」、「実施例」、「様々な実施例」などに関し、そのように記述された本発明の実施例は、特定の形状、構造または特性を含むことを示すが、必ずしも全ての実施例が特定の形状、構造あるいは特性を含むとは限らないことに留意すべきである。さらに、いくつかの実施例は、他の実施例について記述された特徴のうちのいくつか、または全部を有する場合もあるし、有しない場合もある。

以上の記述および以下の請求項において、次の用語は以下のように解釈されるべきである。すなわち、「結合された」および「接続された」という用語が、それらの派生語と共に使用される場合がある。これらの用語は、互いに同義語であると解釈すべきではない。むしろ、特定の実施例では、「接続された」は、２またはそれ以上の要素が相互に直接に物理的電気的に接触していることを示すために使用される。「結合された」は、２またはそれ以上の要素が、相互に協働または対話することを示すために使用されるが、それらは直接に物理的電気的に接触している場合もあり、していない場合もある。

「Ｐ型トランジスタ」または「ＰＭＯＳトランジスタ」という用語は、Ｐ型の金属酸化物半導体電界効果トランジスタを意味する。同様に、「Ｎ型トランジスタ」または「ＮＭＯＳトランジスタ」とは、Ｎ型の金属酸化物半導体電界効果トランジスタを意味する。「ＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」、または「ＰＭＯＳトランジスタ」という用語が使用される場合、それらの使用上の特性が明示または明記されない限り、それらは常に典型的な方法で使用される。それらは、例えば、異なるＶＴ、材料タイプ、絶縁体の厚さ、ゲート構成等を有する装置を含む異なる種類のＭＯＳ装置を包含する。さらに、特にＭＯＳまたは同種のものであると言及しない限り、「トランジスタ」という用語は、例えば、接合電界効果トランジスタ、バイポーラ接合トランジスタ、金属半導体ＦＥＴ、および様々なタイプの３次元トランジスタのほか、今日知られている、あるいは、まだ開発されていない、他の適切なタイプのトランジスタを含む。

本発明は、記述された実施例に制限されず、添付された請求項の精神および範囲内で修正および変更して実行することができる。例えば、本発明は、全てのタイプの半導体集積回路（「ＩＣ」）チップを用いた使用に適用可能であると理解されるべきである。これらのＩＣチップの例としては、プロセッサ、制御装置、チップセット・コンポーネント、プログラマブル・ロジック・アレイ（ＰＬＡ）、メモリ・チップ、ネットワーク・チップ、および同種のものを含むが、これに制限されることはない。

さらに、いくつかの図面において、信号導線が線で表わされていることがわかる。それらのいくつかは、より多くの構成している信号パスを示すためにより太く描かれる場合があり、また、構成する信号パスの数を示すために数字ラベルを有する場合があり、および／または、主要な情報が流れる方向を示すために、１またはそれ以上の終端に矢印を有する場合がある。しかしながら、これらは制限目的であると解釈すべきではない。より正確に言えば、そのような追加の詳細事項は、回路についてより理解しやすくするために、１またはそれ以上の典型的な実施例に関して使用される場合がある。図示されたあらゆる信号線は、追加情報を有するかどうかにかかわらず、実際に多方向に送られる１またはそれ以上の信号を含んでもよく、また、例えば、異なる組合せで実行されるデジタルまたはアナログ回線、光ファイバ回線、および／または単一終端回線のようなあらゆる適切なタイプの信号スキームで実行されてもよい。

例示的にサイズ／モデル／値／範囲が付与されているが、本発明は、それらに制限されないと理解すべきである。時間とともに生産技術（例えば、フォトリソグラフィ）が成熟するにつれて、より小型の装置の製造が可能となることが予想される。また、ＩＣチップおよび他のコンポーネントへの周知の電力／接地接続は、図面および明細書を単純化し、かつ、本発明を不明瞭にしないために、図中に示される場合もあり、示されない場合もある。さらに、配列は、本発明を不明瞭にしないために、ブロック図の形で示される場合があり、また、そのようなブロック図に示される配列を実施する際の詳細事項は、本発明が実施されるプラットフォームに高度に依存するという事実を考慮して、すなわち、そのような詳細事項は、当業者にとっては周知である。本発明の実施例について説明するために特定の詳細事項（例えば、回路）について記述される場合であっても、これらの特定の詳細事項の有無にかかわらず本発明が実施可能であることは、当業者には明白であろう。したがって、本記述は、制限目的ではなく例示目的であると理解されるべきである。

１０２，４０２セル・スタック・グループ
１０４ゲート
１０６ダイナミックＮＯＲゲート
１０８反転出力ドライバ
２０１メモリ・セル
２０２キーパ回路
４０４ＮＯＲゲート
４０６ダイナミックＮＡＮＤゲート
７０２プロセッサ
７０４制御機能
７０６メモリ
７０８ワイヤレス・ネットワーク・インタフェース

Claims

評価フェーズに入るときにディスチャージされる複数の評価ノードを有するレジスタ・ファイル回路、および、低電圧レベルに応答してアサートされるリード・ワード・ライン（ＲｄＷｌ）ドライバを含むチップであって、Ｐ型装置は、読み取り動作中に前記評価ノードをチャージし、かつＮ型装置は、前記評価ノードをディスチャージし、前記レジスタ・ファイル回路は、評価される前にディスチャージするローカル・ビット・ライン（ＬＢＬ）を備えるセル・スタック・グループからなり、前記ＬＢＬは、ダイナミックＮＡＮＤゲートに結合されるプリ・グローバル・ビット・ライン（ＰＧＢＬ）を提供するＮＯＲゲートに送られ、前記ダイナミックＮＡＮＤゲートは、評価の前にローにディスチャージされるグローバル・ビット・ライン（ＧＢＬ）を出力する、ことを特徴とするチップ。
前記回路は、前記評価ノードに結合されたメモリ・セル・スタックを含むことを特徴とする請求項１記載のチップ。
前記メモリ・セル・スタックは、Ｐ型トランジスタを含むことを特徴とする請求項２記載のチップ。
前記レジスタ・ファイル回路は、１またはそれ以上のセル・スタック・グループを含み、それぞれは、評価フェーズを開始するときにディスチャージされる共通のローカル・ビット・ラインに結合された複数のセル・スタックを含むことを特徴とする請求項３記載のチップ。
前記レジスタ・ファイル回路は、前記ローカル・ビット・ラインを評価するためのグローバル・ビット・ラインを有し、前記グローバル・ビット・ラインは、評価フェーズに入るときにディスチャージされることを特徴とする請求項４記載のチップ。
前記レジスタ・ファイル回路は、前記グローバル・ビット・ラインを評価するためのダイナミックＮＡＮＤゲートを有することを特徴とする請求項５記載のチップ。
各評価フェーズの前にそれをディスチャージするために各評価ノードに結合されたＮ型トランジスタを含むことを特徴とする請求項１記載のチップ。
レジスタ内でメモリ・セルを読み取る段階であって、前記読み取る段階は、１またはそれ以上のＮ型装置を備える評価ノードをディスチャージする段階、および、前記ディスチャージされた評価ノードを評価する段階を含み、Ｐ型装置は、読み取り動作中に前記評価ノードをチャージし、前記レジスタは、評価される前にディスチャージするローカル・ビット・ライン（ＬＢＬ）を備えるセル・スタック・グループからなり、前記ＬＢＬは、ダイナミックＮＡＮＤゲートに結合されるプリ・グローバル・ビット・ライン（ＰＧＢＬ）を提供するＮＯＲゲートに送られ、前記ダイナミックＮＡＮＤゲートは、評価の前にローにディスチャージされるグローバル・ビット・ライン（ＧＢＬ）を出力することを特徴とする方法。
前記ディスチャージする段階は、評価フェーズと評価フェーズとの間で、Ｎトランジスタを通して評価ノードをディスチャージする段階を含むことを特徴とする請求項８記載の方法。
前記メモリ・セルが前記評価ノードに結合された前記Ｐ型トランジスタをオンにする場合、前記評価フェーズ中に前記評価ノードを高レベルにチャージする段階を含むことを特徴とする請求項８記載の方法。
前記評価ノードは、カラム内の複数のローカル・ビット・ラインの１つであることを特徴とする請求項１０記載の方法。
前記読み取る段階は、前記ローカル・ビット・ラインに基づいて評価するグローバル・ビット・ラインを評価する段階を含むことを特徴とする請求項１１記載の方法。
前記グローバル・ビット・ラインは、評価フェーズに入るときにディスチャージされることを特徴とする請求項１２記載の方法。
（ａ）評価フェーズに入るときにディスチャージされる複数の評価ノードを有するレジスタ・ファイル回路、および、低電圧レベルに応答してアサートされるリード・ワード・ライン（ＲｄＷｌ）ドライバを含むプロセッサであって、Ｐ型装置は、読み取り動作中に前記評価ノードをチャージし、かつＮ型装置は、前記評価ノードをディスチャージし、前記レジスタ・ファイル回路は、評価される前にディスチャージするローカル・ビット・ライン（ＬＢＬ）を備えるセル・スタック・グループからなり、前記ＬＢＬは、ダイナミックＮＡＮＤゲートに結合されるプリ・グローバル・ビット・ライン（ＰＧＢＬ）を提供するＮＯＲゲートに送られ、前記ダイナミックＮＡＮＤゲートは、評価の前にローにディスチャージされるグローバル・ビット・ライン（ＧＢＬ）を出力する、プロセッサと、
（ｂ）アンテナと、
（ｃ）前記プロセッサおよび前記アンテナに結合され、前記プロセッサをワイヤレス・ネットワークに通信可能にリンクさせるためのワイヤレス・インタフェースと、
から構成されることを特徴とするコンピュータ・システム。
前記レジスタ・ファイル回路は、前記評価ノードに結合されたメモリ・セル・スタックを含むことを特徴とする請求項１４記載のシステム。
前記メモリ・セル・スタックは、Ｐ型トランジスタを含むことを特徴とする請求項１５記載のシステム。
前記レジスタ・ファイル回路は、１またはそれ以上のセル・スタック・グループを含み、それぞれは、評価フェーズを開始するときにディスチャージされる共通のローカル・ビット・ラインに結合された複数のセル・スタックを含むことを特徴とする請求項１６記載のシステム。
前記レジスタ・ファイル回路は、前記ローカル・ビット・ラインを評価するためのグローバル・ビット・ラインを有し、前記グローバル・ビット・ラインは、評価フェーズに入るときにディスチャージされることを特徴とする請求項１７記載のシステム。
前記レジスタ・ファイル回路は、前記グローバル・ビット・ラインを評価するためのダイナミックＮＡＮＤゲートを有することを特徴とする請求項１８記載のシステム。
各評価フェーズの前にそれをディスチャージするために各評価ノードに結合されたＮ型トランジスタを含むことを特徴とする請求項１５記載のシステム。