KR101337240B1 - 의사 정적 동적 비트 라인 칩 및 방법 - Google Patents

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Abstract

본 명세서에서는 예를 들어 레지스터 파일 회로내에 의사 정적, 동적 비트 라인을 구현하는 방법 및 회로가 제공된다.

Description

의사 정적 동적 비트 라인 칩 및 방법{PSEUDO STATIC DYNAMIC BIT LINE CIRCUITS AND METHODS}
본 발명은 의사 정적 동적 비트 라인 회로 및 방법(pseudo static dynamic bit line circuits and method)에 관한 것이다.
동적 레지스터 파일(RF)은, 예를 들어, 마이크로프로세서에서 데이터 어레이를 저장 및 판독하는데 통상 이용된다. 그들은 수율이 중요한 분야에 특히 유용하다. RF로부터 데이터를 판독하는 것은 전형적으로 평가 성능(예를 들어, 속도)이 중요한 동적 선택 및 평가를 이용하여 실행된다.
따라서, 개선된 회로 및 방법이 요망된다.
본 발명의 실시 예는 예시적으로 설명되며, 첨부된 도면에 있어서 유사한 참조 번호는 유사한 소자를 나타내지만, 이에 국한되는 것은 아니다.
도 1을 참조하면, 종래의 RF 컬럼(본 경우에는 64비트 컬럼)이 도시된다. (간단하고 용이한 이해를 위해, 단일 64비트 컬럼이 도시되지만, 많은 응용에서는 32 또는 64 비트 레지스터 또는 RF 워드가 되는 RF 어레이 구성의 32컬럼과 같은 다수의 컬럼이 존재할 수 있다.) 도시된 RF는 8개의 그룹으로 조직되는데, 이때 각 그룹은 8개의 셀 스택을 가지며, 그에 따라 64비트 컬럼을 위한 64 셀 스택을 형성한다.
워드 라인이 어서트될 때 셀 스택을 평가(또는 판독)하기 위해 각 셀 스택마다 판독 워드 라인(WI)이 제공된다. 각 워드 라인(WI)은 필요한 액티브-하이 입력 라인을 달성하기 위해 전형적으로 인버터 이전의 NAND 게이트로부터 형성되는 디코더 드라이버로부터 구동된다(본 명세서에서는 도시된 장치가 없음). 따라서, 그러한 구성에 의해, 하나의 워드 라인이 한번에(예를 들어, 판독 사이클마다) 어서트된다.
셀 스택의 각 그룹(102)은 그 그룹내의 공유 셀 스택으로부터 선택된 셀 스택을 평가하는 공통 로컬 비트 라인(Local Bit Line : LBL)을 공유한다. 로컬 비트 라인은 하이 레벨까지 사전 충전되며, 판독될 셀에 저장된 로직 값에 의거하여, 비트 라인은 하이로 유지되거나 평가시에 방전되어 로우로 된다.
8개의 로컬 비트 라인을 4개의 프리 글로벌 비트 라인(Pre Global Bit line : PG)으로 조합하기 위해 4개의 게이트(104)(본 명세서에서는 NAND 게이트)가 존재한다. 이러한 배열에 의해, 각 게이트(104)는 2개의 로컬 비트 라인을 수신하고, 그의 2개의 로컬 비트 라인을 평가하는 프리 글로벌 비트 라인을 출력한다. 따라서, 4개의 PG 라인은 컬럼의 64 셀 스택을 나타낸다. 그들 각자는, 동적 NOR 게이트(106)에 피딩되고, 그 다음 동적 NOR 게이트는 글로벌 비트 라인(Global Bit Line : GBL) 출력을 가지며, 그 출력은 본 명세서에서 셋 도미넌트 래치(Set Dominant Latch : SDL)라고 하는 출력 드라이버(108)로 피딩된다.
동적 NOR 게이트(106)는, GBL 사전 충전 및 GBL 풀 다운(pull down)이 동시에 버닝 DC 파워(burning DC power)중일 때와 같은 파워 레이스(power race)를 피하기 위해 LBL 사전 충전 클럭에 비해 지연될 수 있는 GBL 사전 충전 클럭 신호(GPCH Clk)에 의해 클럭(사전 충전/평가)된다. GBL 라인의 상태는, 평가 단계의 종료시에(본 설명에서는 GPCH Clk 하이일 때), 래치(108)에 의해 포획되는데, 그 래치가 셋 도미넌트 래치이기 때문에, 그 래치는 GBL에 대한 최종 어서트(본 명세서에서는 하이에서 로우로의 전이)를 포획한다. 따라서, 래치된 GBL 값은 래치(108)에서 출력(Rd Out)으로서 제공되며, 그 컬럼내의 선택된 워드 라인 셀로부터 판독된 값에 대응한다.
도 2에는 셀 스택 그룹(102)에 대한 종래의 회로가 도시된다. 그 회로는 8개의 셀 스택을 가지며, 각 스택은 메모리 셀(도시되지 않음)과, 셀 액세스 스택 트랜지스터(NS2) 및 (동적 회로에 대한 평가 노드인) 로컬 비트 라인에 결합된 워드 라인 액세스 스택 트랜지스터(NS1)로 형성된다. 또한, 그 회로는, 도시된 바와 같이, 사전 충전 트랜지스터(PLClk)와, P형 트랜지스터와 인버터로 형성된 키퍼(keeper) 회로 (202)를 포함한다. WI 신호는, 로컬 비트 라인(LBL)과 관련 셀 액세스 스택 트랜지스터(NS2) 사이에 배치된 스택 트랜지스터(NS1)의 게이트에 결합된다. 메모리 셀(도시되지 않음)은 저장된 데이터(데이터 i)를 가진 그의 게이트를 제어하기 위해 셀 액세스 트랜지스터(NS2)에 결합된다.
사전 충전 단계 동안에, 모든 워드 라인 신호(WI)는 디 어서트(de-assert)(로우)되며, 그에 의해 워드 라인 액세스 스택 트랜지스터(NS1)가 턴 오프되고, 사전 충전 트랜지스터(PLClk)는 로컬 비트 라인 클럭(LBL PCH Clk)을 통해 어서트(로우)되어, 로컬 비트 라인(LBL)을 하이로 충전시킨다. 후속하여 발생하는 평가 단계 동안에, 사전 충전 트랜지스터는 턴 오프되며, 셀 스택들 중 한 스택이 판독될 경우에, 그의 워드 라인(WI)이 어서트(하이)된다. (소정 그룹내의 셀 스택은 판독 사이클 동안에 판독되거나 그렇지 않을 수 있으며, 예를 들어, 서로 다른 그룹내의 워드 라인이 선택될 수 있음을 알아야 한다.) 이것은 셀 트랜지스터(NS2)를 통해 로컬 비트 라인을 그와 관련된 메모리 셀에 결합시킨다. 그래서, 그의 메모리 셀의 저장된 상태에 의거하여, 셀 트랜지스터가 턴 온됨으로써 스택 트랜지스터를 통해 로컬 비트 라인이 "풀 다운" 되거나, 로컬 비트 라인이 하이를 유지하게 된다. 잘 알려진 바와 같이, 키퍼 회로(202)는, 하이로 평가되는 것으로 추정되면, 즉, 선택된 메모리 셀이 그의 관련 셀 트랜지스터(NS2)에 로우를 인가하면, LBL을 하이로 유지시키는 작용을 한다.
도 3에는 도 1의 RF 컬럼에 대한 종래의 동적 NOR 회로(106)가 도시된다. 도시된 바와 같이, 그것은 4개의 풀-다운 스택 트랜지스터(NG0 내지 NG3), 사전 충전 트랜지스터(PGClk) 및 키퍼 회로(302)를 포함하는데, 그 모두는 GBL 평가 노드에 결합된다. 도시된 것은, GBL로부터의 데이터를 래치하고 Rd Out 출력에서 그의 반전 형태를 제공하는 SDL(108)이다. 스택 트랜지스터(NG0 내지 NG3) 각각은 사전 충전 글로벌 비트 라인(PGBL) 신호 중 하나를 수신하고, 그의 PGBL 신호가 어서트되면(하이), 게이트가 평가될 때, 즉, PGClk가 턴 오프되고 난 후, GBL 노드를 풀 다운시키는 기능을 한다.
불행하게도, 액티브 최소 동작 공급(VccMin)이 감소됨에 따라, 특히 대부분의 제조 프로세스에 전형적인 장치 파라메타 편차에 있어서 동작 목적을 충족시키기가 더욱 어렵게 된다. 예를 들어, 무엇보다도, 동적 레지스터 파일 회로는 로컬 및 글로벌 비트 라인 풀-다운 스택과 그들의 관련 키퍼 장치간의 경합때문에 VccMin의 감소에 민감하다. 또한, 낮은 전압에서의 원하는 주파수 목표는 실질적으로 이용 가능한 판독 시간을 제한한다. 허용 가능한 액티브 VccMin 레벨을 감소시키기 위한 알려진 기술들 중 일부는 비트 라인 풀-다운 장치의 대형화, 키퍼 장치의 소형화 및 비트 라인 상의 커패시턴스의 최적화 또는 감소를 포함한다. 그러나, 그러한 방식들의 각각은, 면적, 파워, 노이즈 및/또는 상대적으로 작은 이득을 위한 상당한 디자인 노력이라는 대가를 치룬다. 키퍼 소형화가 비싸지는 않지만 그것은 일반적으로 잡음 내성을 손상시키며, 그에 따라 회로의 강건성을 해친다.
따라서, 본 명세서에서는 동적 비트 라인 회로들의 액티브 VccMin 레벨이 감소되도록 그들을 개선한 다른 방식이 개시된다. 일부 실시 예에 있어서, 예를 들어, 제어 가능한 풀-업을 가진 의사 동적 비트 라인이, 경합을 줄이면서 충분한 잡음 내성을 유지시키기 위해, 키퍼 대신에 이용된다. 새로운 방식들중 일부와 관련하여 증가된 레이아웃 및 얼마간의 파워 증가가 있을 수 있지만, 이것은 Vcc_min의 감소와 그에 따른 평균 파워 소비의 전체적인 감소에 의해 보다 가치있을 수 있다.
도 4에는, 예를 들어, 로컬 비트 라인, 글로벌 비트 라인 및/또는 출력 래치로 구현되는 적어도 일부의 의사 정적 비트 라인을 가진 동적 RF 컬럼이 도시된다. 도시된 실시 예에 있어서, 그것은 셀 스택 그룹(402), 조합 로직(404), 동적 NOR 게이트(406), SDL(408)을 가지며, 도시한 바와 같이 그들 모두는 서로 결합된다. 조합 로직(404)은 로컬 비트 라인 그룹(LBL[0] 내지 LBL[M-1])들을 프리 글로벌 비트 라인(PG[0] 내지 PG[N-1])으로 결합하는 기능을 하며, 프리 글로벌 비트 라인들은 동적 NOR 게이트(406)로 피딩된다. 동적 NOR 게이트(406)는 워드 라인(WL)들 중 선택된 라인과 관련된 LBL을 평가하는 글로벌 비트 라인(GBL)을 가진다. GBL 값은 SDL(408)에 의해 래치된다.
셀 스택 그룹(402)은, 셀 스택을 위해 워드 라인(WL)이 어서트될 때 비트 라인을 평가함에 의해 메모리 셀로부터 데이터를 판독하기 위해 그들이 다수의 셀 스택을 포함한다는 점에서 종래의 그룹과 유사하게 동작한다. 일부 실시 예에 있어 서, 단지 선택된 그룹에 대한 LBL만이 평가가 허용되도록 각 그룹마다 개별적 로컬 비트 라인 사전 충전 클럭(도시되지 않음)이 이용된다. 이것이 필수적인 것은 아니지만, 이용 가능한 경우, 동적 NOR 게이트에 있어서의 의사 동적 글로벌 비트 라인을 구현하기 위해 그 라인의 하류에 이용될 수 있다. 일부 실시 예에 있어서, 각 셀 스택 그룹(402)은 의사 정적 LBL 노드로 구현된다. 유사하게, 동적 NOR 게이트(406)는 경합 감소를 위해 의사 정적 글로벌 비트 라인으로 구현된다(이것이 필수적인 것은 아님).
본 명세서에서 이용되는 의사 정적 동적 비트 라인은 키퍼(또는 홀드) 회로를 생략하거나 디스에이블(disable)시키고, 또는 적어도 충분히 그의 세기를 감소시켜, 비트 라인을 풀-다운시킬려고 하는 선택된 스택(하나 이상의 풀-다운 장치)과 키퍼간에 발생할 수 있는 경합을 (제거하지 못하면)감소시키는 (사전 충전되거나 평가되는) 임의의 동적 비트 라인일 수 있다. ("키퍼" 회로는 그것이 유지하고 있는 비트 라인에 의해 직간접적으로 제어되는 풀-업 장치이다.) 키퍼 회로의 결여를 보상하기 위해, 하나 이상의 제어 풀-업 장치가 포함되어 키퍼 대신에 이용된다. 이러한 맥락에서, 제어 풀-업 장치는 비트 라인 그 자신의 상태에 기반하여 활성화되기 보다는, 대안적인 소오스(해당 비트 라인과는 다른 소오스)의 상태에 의해 제어된다. 그러한 대안적인 소오스는 판독될 메모리 셀, (가능하다면 조합 게이트와 같은 논리 게이트에 의한) 업스트림 비트 라인과 같은 다른 비트 라인, 디코드 로직, 신호 라인등을 포함할 수 있지만, 이에 국한되는 것은 아니다. 제어 풀-업 장치는, 전형적으로, 비트 라인이 방전되어(로우로 평가) 풀-업 장치와의 경합 없이 그 라인이 방전가능하게 될 때 턴온되는 것이 아니라 그 라인이 하이로 평가될 때(충전된 상태로 유지) 턴온되도록 배치되고/되거나 제어될 것이다. 그것은 사전 방전 단계 동안에 턴온되거나 턴온되지 않을 수 있다. 제어 풀-업 장치의 사이징(sizing)은, 예를 들어, 키퍼 풀-업 장치에 이용되는 것과 유사하게 비교적 작은데, 그 이유는 하이로 평가된다면 충전된 채로 유지하는데 있어서 통상적으로 그것이 그 라인을 보조해야 하기 때문이다.
조합 로직(404)은 개별적인 LBL 그룹을 조합하기 위한 임의의 적절한 논리 회로로 구현될 수 있으며, 그에 따라 그들의 구성 요소인 LBL 라인 중 임의 라인이 어서트되면, 개별적인 LBL 그룹들의 대응하는 PG 라인이 어서트된다. 일부 실시 예에 있어서, NAND 게이트는 이러한 작업을 실행하는데 이용된다. 일부 실시 예에 있어서, LBL 사전 충전 장치를 구동하는데 이용되는 클록에 기반하여 동적 NOR 게이트(406)내의 사전 충전 트랜지스터를 제어하는데 다른 게이트가 이용된다. 이에 대해서는 이하에서 추가로 설명하겠다.
(특정 고안 관련에 의거하여 임의의 적절한 논리 구현이 이용될 수 있음을 알아야 한다. 예를 들어, 동적 NOR 게이트(406)가 도시되었지만, 원하는 로직을 달성하기 위해 다른 논리 구현, 동적 NAND, XOR들이 이용될 수 있으며, 따라서 본 발명은 그에 제한되는 것은 아니다. 유사하게, 본 예시에서는 SDL이 도시되었지만, 그것이 필수적인 것은 아니다. 일부 구현에서는 다른 유형의 래치 또는 인버터등과 같은 비-클럭형 드라이버(non-clocked driver)를 이용할 수 있다.)
도 5에는 일부 실시 예에 따른 동적, 의사 정적 비트 라인을 가진 셀 스택 그룹이 도시된다. 도시된 그룹(402)은 셀 스택(풀-다운 스택(503))과 비트 라인(LBL)에 결합된 사전 충전 장치(PLClk)를 가진다. 도시된 실시 예에 있어서, 종래와 같이 배치된 스택 장치(NS1 및 NS2)를 포함하는 것에 추가하여, 그 스택은 P-형 패스(액세스) 트랜지스터(PS1)와 풀-업 P-형 트랜지스터(PS2)를 가진다. 풀-업 장치(PS2)는 제어 풀-업 장치로서, 평가 단계 동안에 하이로 유지될 때 비트 라인에 전하를 제공하도록 배치된다. 도시된 구성에 있어서, 그의 게이트는 풀-업 트랜지스터(PS2)에 결합되고, 그의 드레인은 패스 트랜지스터(PS1)의 소오스에 결합된다. P-형 패스 트랜지스터(PS1)의 게이트는 스택의 워드 라인(WL)에 결합되며, 그에 따라 그 스택이 선택되면, 풀-업 장치(PS2)는 LBL에 결합되어, LBL이 하이로 평가되면(즉, 본 예시에서는 NS2에 인가된 데이터가 평가동안에 로우일 때), 그것을 하이로 유지시킨다. 하이 전압 레벨(예를 들어, VCC)이 LBL에 보다 효율적으로 제공될 수 있도록 P-형 패스 트랜지스터(PS1)가 채용된다. 즉, N-형 FET 보다 효과적인 VT 드롭(drop)을 요구하는 P-형 FET(전계 효과 트랜지스터)를 하이 레벨이 통과한다. 그래서, 그 회로는 비트 라인에 결합된 키퍼 회로를 가지는 것이 아니라, 대안적으로 그것이 하이를 유지하도록 되어 있는 경우에 비트 라인이 충분히 충전된채로 유지되도록 하는 풀-업 장치(PS2)를 가지며, 그와 동시에 풀-업 장치(PS2)는, 평가 동안에 비트 라인이 방전될 때 풀-다운 장치와 경합하지 않는데, 그 이유는 그것이 턴 오프되기 때문이다.
도 6에는, 일부 실시 예에 따른 의사 정적 비트 라인(GBL)을 가진 동적 NOR 게이트(601)가 도시된다. 그것은 N형 및 P형 트랜지스터(PG00/NG00 내지 PG30/NG30)의 페어와, 사전 충전 장치(PGClk) 및 P형 액세스 트랜지스터(PGA0 내지 PGA3)로 형성된 인버터를 가진다. 이 실시 예에 있어서, 인버터내의 P 형 트랜지스터는 제어 풀-업 장치로서 작용한다. 데이터 입력(PG[0] 내지 PG[3])은, 도시된 바와 같이, 인버터 입력에 결합되며, 인버터 출력은 비트 라인(GBL)에 결합된다. 이 실시 예에서는, 데이터 입력(PG[i])이 RF 컬럼으로부터의 평가된 로컬 비트 라인에 대응하는 조합 로직(404)의 출력으로부터 도래하지만, 다른 실시 예에서는 그들은 셀 또는 다른 데이터 출력과 같은 다른 소오스로부터 도래할 수 있다.
액세스 트랜지스터(PGA0 내지 PGA3)는 각각 관련 인버터에 파워를 제어 가능하게 제공하도록 배치된다. 액세스 트랜지스터(PGA0 내지 PGA3)는, 인버터들 중 하나가 동시에 인에이블되도록, 액세스 신호(AL0 내지 AL3)에 의해 제어된다. 일부 실시 예에 있어서, 액세스 신호는, 액티브 PG 라인에 결합된 인버터가 인에이블되도록 하는 이전 셀 스택 그룹 섹션으로부터의 신호에 대응한다.
동작에 있어서, 사전 충전 단계 동안에, 사전 충전 장치(PGClk)는 턴온되고, 액세스 트랜지스터(PGA0 내지 PGA3)는 턴 오프되며, 그에 따라, GBL 노드는 하이로 충전된다. 평가 단계 동안에는, 액세스 트랜지스터들 중 선택된 트랜지스터가 어서트 된다. 선택된 액세스 트랜지스터는 선택된 워드 라인과 연관된 PG 라인에 대응하는 트랜지스터이다. 이것은 이 PG 라인을 위한 인버터를 활성화시키며, 그에 의해 "평가"가 이루어진다. 따라서, 도 5의 예시에서 처럼, 제어 풀-업 회로(PG00 내지 PG30)는, 키퍼 회로 없이도, 평가 동안에 비트 라인을 하이로 충분히 유지시킴을 알 수 있을 것이다.
도 7에는 일부 실시 예에 따른 SDL 회로(701)가 도시된다. 도 3에 도시된 많은 종래의 SDL 회로와 유사하지만, SDL이 통과(또는 투과) 단계에 있을 경우에, 키퍼 풀-업 트랜지스터(PL2)를 제어 가능하게 디스에이블하도록 트랜지스터(PL6)를 포함한다는 점이 다르다. 이것은, GPCH Clk 입력이 하이일 경우에 발생한다. SDL 입력(GBL)이 도 6의 GBL 라인과 같은 비트 라인으로부터 도래하는 경우, 이것은 전형적으로 비트 라인을 위한 평가 단계에 대응한다.
PL6은 상방향(upward direction)으로 SDL 출력(Out)을 바이어스하지 않도록 이 시간 동안에 PL2와 인버터(U1)로부터 형성된 키퍼를 디스에이블시키는 작용을 한다. 따라서, PL6 없이, PL2는 LBL과 GBL상에서 동일 키퍼 트랜지스터처럼 작용한다. PL6은 이러한 경합을 없애고 VccMin을 감소시키는데 도움을 준다.
도 8에는 도 4의 RF 비트 컬럼의 일 실시 예가 도시된다. 그 것은 상술한 바와 같이 셀 스택 그룹(402)과, 동적 NOR 회로(601)와, SDL(701) 및 조합 로직(404)을 포함하며, 그들 모두는 도시된 바와 같이 서로 결합된다. 조합 로직(404)은 셀 스택 그룹(402)을 함께 조합하며, 그들을 글로벌 비트 라인 NAND 회로(601)로 피딩한다. NAND 게이트(601)로부터 형성된 글로벌 비트 라인 회로와 셀 스택 그룹(402)(로컬 비트 라인을 가짐)은 평가 동안에 경합을 감소시킬 수 있는 동적 의사 정적 비트 라인을 가진다. 한편, SDL은 평가 단계동안의 동작이 디스에이블(동작 중지)되고 사전 충전 단계 동안에 동작 재개될 수 있는 키퍼 회로를 합체시킨다.
도시된 예시는 8개의 셀 스택 그룹을 가진 64비트 RF 컬럼으로서, 각 셀 스택 그룹은 8개의 스택(스택 0 내지 스택 7)을 가진다. (이 도면에서는, 단지 2개의 셀 스택 그룹(LB[6]과 LB[7]에 대응함)만이 도시된다.) 로컬 비트 라인(LBL[i])은 사전 충전 클럭(LPCH[i])과 함께, 셀 스택 그룹(402)으로부터 조합 로직(404)으로 피딩된다.
조합 로직(404)은 NOR 게이트(702)와 NAND 게이트(704)를 포함한다. NOR 게이트(702)는 2개의 개별적인 셀 스택 그룹으로부터의 로컬 사전 충전 클럭(LPCH[i])을 조합하는 반면, NAND 게이트(704)는 2개의 동일한 그룹으로부터의 로컬 비트 라인(LBL[i])을 조합한다. 각 NOR 게이트(702)는 그의 인가된 사전 충전 클럭으로부터 액세스 신호(ALi)를 생성하며, 각 NAND 게이트(704)는 그의 두개의 인가된 로컬 비트 라인을 위한 프리 글로벌 비트 라인(PG[i])을 생성한다. 도시된 예시는 64비트 셀과 8개의 셀 스택 그룹을 가지며, 4개의 NOR 게이트(702)(4개의 액세스 신호, AL0 내지 AL3을 생성)와, 4개의 NAND 게이트(704)(4개의 프리 글로벌 라인 신호, PG[0] 내지 PG[3]을 생성)가 존재한다. (간략성을 위해 및 보다 이해를 쉽게 하기 위해, 4개의 NAND 및 NOR 게이트 중 하나와, 그들이 생성한 신호만이 도시된다.)
각 액세스 신호(ALi)는 NOR 회로(601)내의 관련 액세스 트랜지스터(PGAi)의 게이트에 결합되고, 각 프리 글로벌 비트 라인(PG[i])은 NOR 회로(601)내의 관련 인버터(IGi)에 결합된다. 이 실시 예에서는, 각 셀 스택 그룹이 독립적인 사전 충전 클럭(LPCH[i])으로 클럭되어, 평가 상태(여기에서는 그의 PClk를 턴 오프하도록 하이)로 진행한다. 따라서, 2개의 셀 스택 그룹(또는 로컬 비트 라인)의 각 세트마다의 NOR 게이트(702)는 그의 관련 인버터(IGi)를 인에이블하기 위해 동적 NOR 회로(601)내의 그의 액세스 트랜지스터(PGAi)를 턴온시키도록 어서트(로우)하며, 관련 인버터(IGi)의 입력에는 관련 NAND 게이트(704)로부터의 프리 글로벌 비트 라인(PG[i])이 결합된다. (각 워드 라인(WL)은 전형적으로 32비트의 64 레지스터와 와 같은 다수의 비트를 구동할 것임을 알아야 한다. 이 예시의 경우, 단일 WL은 32 출력 비트를 구동한다. PLClk 트랜지스터와 NOR 조합은 32비트 모두에 대해 1회 발생할 수 있지만, NAND 게이트는 비트 마다 복제되어야 한다. 예를 들어, 비트당 4개의 프리 글로벌 라인 신호가 적당하며, 비트당 하나 이상의 NOR 신호가 존재할 수 있다)
NAND 게이트(704)의 입력은 로컬 비트 라인에 결합되며, 그에 따라 어떤것이든 평가 동안에 로우로 되면, 그의 PG는 하이로 되어, 인버터는 GBL 라인상에 로우 를 구동하게 된다. 이 시간 동안에, 다른 액세스 트랜지스터(PGAi)는 오프되도록 제어되고, 그에 의해, 그의 PG 라인의 선택된 인버터의 평가와 경합하지 않도록 그들의 관련 인버터가 디스에이블된다. 이 값(하이 또는 로우)은, GPCH Clk가 로우가 됨에 따라, GBL 평가 단계 이후에 SDL에 의해 그의 출력에서 래치된다. 그러나, 평가 시간동안, GPCH_Clk는 SDL(701)내의 PL6을 턴오프시킴으로써 평가 동안에 그의 키퍼를 디스에이블시킨다.
도 9를 참조하면, 컴퓨터 플랫폼(예를 들어, 이동 개인 컴퓨터, PDA, 셀 폰등과 같은 컴퓨팅 시스템)의 일부의 예시가 도시된다. 도시된 부분은 하나 이상의 프로세서(902), 인터페이스 제어 기능부(904), 메모리(906), 무선 네트워크 인터페이스(908) 및 안테나(909)를 포함한다. 프로세서(902)는 제어 기능부(904)를 통해 메모리(906)와 무선 네트워크 인터페이스(908)에 결합된다. 프로세서는 본 명세서에서 설명한 실시 예에 따라 하나 이상의 의사 정적 동적 비트 라인을 가진 레지스터 파일(903)을 포함한다. 제어 기능부는 여러 인터페이스 제어 기능(예를 들어, 메모리 제어, 그래픽 제어, I/O 인터페이스 제어등)을 실행하기 위한 하나 이상의 회로 블럭을 포함한다. 이들 회로는 하나 이상의 개별 칩상에 구현되거나/되고 프로세서(902)내에 부분적으로 또는 전체적으로 구현된다.
메모리(906)는 프로세서(902)에 추가적인 랜덤 액세스 메모리를 제공하기 위해 하나 이상의 메모리 블럭을 포함한다. 동적 랜덤 액세스 메모리, 정적 랜덤 액세스 메모리, 플래시 메모리등을 포함하되, 그에 국한되는 것은 아닌 임의의 적당 한 메모리로 구현된다. 무선 네트워크 인터페이스(908)는, 무선 로컬 영역 네트워크 또는 셀룰러 네트워크와 같은 무선 네트워크(도시되지 않음)에 프로세서(902)를 무선으로 결합시키기 위해 안테나(909)에 결합된다.
컴퓨터 플랫폼은 여러 가지의 서로 다른 컴퓨팅 장치 또는 컴퓨팅 기능을 가진 다른 응용을 구현한다. 그러한 장치는 랩탑 컴퓨터, 노트북 컴퓨터, 개인 디지털 보조 장치(PDA), 셀룰러 폰, 오디오 및/또는 비디오 매체 플레이어등을 포함하되, 그에 국한되는 것은 아니다. 그것은 하나 이상의 완전한 컴퓨터 시스템으로 구성되거나, 대안적으로, 컴퓨팅 시스템내에서 이용할 수 있는 하나 이상의 부품으로 구성될 수 있다.
상술한 설명에 있어서, 많은 특정한 세목이 설명되었다. 그러나, 본 발명의 실시 예가 이러한 특정 세목없이 실행될 수 있음을 알 것이다. 다른 예시에서는, 본 발명의 설명에 대한 이해를 저해하지 않도록 잘 알려진 회로, 구조 및 기술이 상세하게 설명되지 않았다. 이러한 관점에서, "일 실시 예", "실시 예", "예시적인 실시 예", "여러 실시 예"등에 대한 참조는 그와 같이 설명된 본 발명의 그러한 실시 예가 특정한 특징, 구조 또는 특성을 포함하되, 각 실시 예가 그 특정한 특징, 구조 또는 특성을 필수적으로 포함하는 것은 아님을 나타낸다. 또한, 일부 실시 예는 다른 실시 예에 대해 설명한 특징들의 일부 또는 모두를 포함하거나, 전혀 포함하지 않을 수 있다.
상술한 설명 및 이하의 청구항에 있어서, 이하의 용어는 다음과 같이 이해해야 한다. 용어 "결합" 및 "접속"은 그들의 파생어와 함께 이용될 수 있다. 그러한 용어가 서로에 대한 동의어로서 의도된 것은 아님을 알아야 한다. 그보다는, 특정의 실시 예에 있어서, "접속"은 2 이상의 소자들이 서로 직접적인 물리적 또는 전기적 컨택트를 이루는 것을 지칭하는데 이용되다. "결합"은 2 이상의 소자가 서로 상호 작용하되, 그들이 직접적인 물리적 또는 전기적 컨택트를 이룰수도 있고 그렇지 않을 수도 있음을 지칭하는데 이용된다.
용어 "P-형 트랜지스터", "P-형 장치" 또는 "PMOS 트랜지스터"는 P-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 유사하게, "N-형 트랜지스터", "N-형 장치" 또는 "NMOS 트랜지스터"는 N-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. MOS 트랜지스터를 언급할 때마다, 그것이 그들의 이용 속성에 의해 명시적으로 표시되거나 구술된 것이 아니라면, 그들은 예시적인 방식으로 이용되고 있는 중임을 알아야 한다. 그들은 극히 일부만 언급한다면, 서로 다른 VT, 재질 유형, 절연체 두께, 게이트 구성을 가진 장치를 포함하는 MOS 장치의 다양한 변형을 포함한다. 또한, MOS라고 특정하게 지칭한것이 아니라면, 용어 트랜지스터는 접합-전계 효과 트랜지스터, 바이폴라 접합 트랜지스터, 금속 반도체 FET와, 여러 유형의 3차원 트랜지스터, MOS 또는 최근에 알려졌거나 아직 미개발된 것과 같은 다른 적당한 트랜지스터 유형을 포함할 수 있다.
본 발명은 설명된 실시 예에 국한되는 것이 아니라 첨부된 청구항의 사상 및 범주내에서 변경 및 대체가 이루어질 수 있다. 예를 들어, 본 발명은 모든 유형의 반도체 집적 회로("IC") 칩과 함께 이용하는데 응용될 수 있음을 알아야 한다. 예를 들어, 이들 IC 칩은 프로세서, 제어기, 칩 세트 부품, 프로그램 가능 로직 어레 이(PGA), 메모리 칩, 네트워크 칩등을 포함하되, 그에 국한되는 것은 아니다.
일부 도면에서는, 신호 도전체 라인이 라인으로 표시됨을 알아야 한다. 일부는 보다 구성적인 신호 경로를 나타내도록 보다 두꺼우며, 다수의 구성 신호 경로를 나타내도록 번호 라벨을 가지거나/가지며, 주요 정보 흐름 방향을 나타내도록 하나 이상의 끝 부분에 화살표를 가진다. 그러나, 이것이 제한을 위한 것은 아님을 알아야 한다. 그보다는, 그러한 부가적인 세목은 하나 이상의 예시적인 실시 예와 관련하여 이용되어 회로의 보다 쉬운 이해를 촉진하기 위한 것이다. 임의의 표시된 신호 라인은, 추가적인 정보를 가지든 그렇지 않든, 다수의 방향으로 진행하고, 예를 들어, 차동 페어, 광학 섬유 라인 및/또는 신호 종단 라인으로 구현되는 디지털 또는 아날로그 라인과 같은 임의의 적당한 유형의 신호 기법으로 구현되는 하나 이상의 신호를 실질적으로 포함할 수 있다.
예시적인 크기/모델/값/범위가 제공되었지만, 본 발명이 그에 국한되는 것은 아님을 알아야 한다. 제조 기법(예를 들어, 포토리소그래피)이 시간에 따라 완성됨에 따라, 보다 작은 크기의 장치가 제조될 수 있다고 예측된다. 또한, IC 칩 및 다른 부품에 대한 잘 알려진 파워/그라운드 접속은 설명의 간략성을 위해 및 본 발명의 불명확성을 피하기 위해 도면에 도시될 수 있고 그렇지 않을 수도 있다. 또한, 본 발명의 불명확성을 피하기 위해 구조들은 블럭도 형태로 도시되며, 그 구조들은 그러한 블럭도 구조의 구현에 대해 지정된 사실에 입각하여 본 발명이 구현될 플래폼에 크게 의존한다. 즉, 그러한 지정은 당업자의 시계 이내이어야 한다. 본 발명의 예시적인 실시 예를 설명하기 위해 특정 세목이 설명되었지만, 당업자라면 본 발명이 이러한 특정 세목 없이 또는 특정 세목의 변형과 함께 실행될 수 있음을 알아야 한다. 상세한 설명은 제한이 아니라 예시적인 것으로 간주된다.
도 1은 종래의 RF 컬럼을 나타낸 도면,
도 2는 도 1의 컬럼에 대한 종래의 셀 스택 그룹(cell stack group)을 나타낸 도면,
도 3은 도 1의 컬럼에 대한 셋 도미넌트 래치(set dominant latch)를 가진 종래의 동적 NOR 게이트를 나타낸 도면,
도 4는 일부 실시 예에 따라 의사 정적 비트 라인을 가진 동적 RF 컬럼을 나타낸 도면,
도 5는 일부 실시 예에 따라 도 4의 RF 컬럼에 대한 의사 정적 비트 라인을 가진 셀 스택 그룹을 나타낸 도면,
도 6은 일부 실시 예에 따라 도 4의 컬럼에 대한 의사 정적 회로를 가진 동적 NAND 게이트를 나타낸 도면,
도 7은 일부 실시 예에 따라 셋 도미넌트 래치를 나타낸 도면,
도 8은 일부 실시 예에 따라 의사 정적 비트를 가진 동적 RF 컬럼을 나타낸 도면,
도 9는 일부 실시 예에 따라 적어도 하나의 레지스터 파일 회로를 가진 프로세서를 가진 컴퓨터 시스템을 나타낸 도면.

Claims (23)

  1. 동적 레지스터 파일 회로를 포함하되,
    상기 동적 레지스터 파일 회로는,
    동적 비트 라인이 하이(High)로 평가될 때 턴 온되고 상기 동적 비트 라인이 로우(Low)로 평가될 때 턴 오프되는 제어 풀-업 장치(controlled pull-up device)에 결합된 적어도 하나의 동적 비트 라인과,
    제 1 터미널 및 제 2 터미널을 갖는 워드 라인 액세스 패스(pass) 게이트 -상기 워드 라인 액세스 패스 게이트는 P형 트랜지스터에 병렬로 결합된 N형 트랜지스터를 포함하고, 상기 N형 트랜지스터 및 상기 P형 트랜지스터의 각각의 게이트 터미널은 상기 동적 비트 라인에 대한 각각의 보상 워드 라인 신호를 수신함- 와,
    공통 노드를 통해 상기 제어 풀-업 장치에 결합된 셀 액세스 트랜지스터와,
    상기 동적 비트 라인을 거쳐 상기 동적 레지스터 파일 회로에 결합된 사전 충전(pre-charge) 장치를 포함하되,
    상기 워드 라인 액세스 패스 게이트의 제 1 터미널은 상기 동적 비트 라인에 결합되고, 상기 워드 라인 액세스 패스 게이트의 제 2 터미널은 상기 공통 노드에 결합되며,
    상기 동적 레지스터 파일 회로는 키퍼(keeper) 장치와는 독립된
    칩.
  2. 제 1 항에 있어서,
    상기 제어 풀-업 장치는 상기 제어 풀-업 장치를 제어하기 위해 메모리 셀의 출력에 결합된 게이트를 가진
    칩.
  3. 제 2 항에 있어서,
    상기 워드 라인 액세스 패스 게이트는 상기 동적 비트 라인이 평가될 때 상기 동적 비트 라인에 상기 제어 풀-업 장치를 결합시키는
    칩.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 적어도 하나의 동적 비트 라인은 상기 동적 레지스터 파일 회로의 하나 이상의 컬럼 내의 복수의 로컬 비트 라인인
    칩.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 동적 비트 라인은 상기 동적 레지스터 파일 회로 내의 복수의 글로벌 비트 라인을 포함하는
    칩.
  8. 제 1 항에 있어서,
    상기 제어 풀-업 장치는 상기 동적 비트 라인에 결합되어 제어 가능하게 동작할 수 있는 인버터의 일부인
    칩.
  9. 제 8 항에 있어서,
    상기 제어 가능하게 동작할 수 있는 인버터는 상기 인버터에 전력을 공급하는 액세스 장치에 결합되는
    칩.
  10. 제 9 항에 있어서,
    상기 액세스 장치는 선행 클럭(preceding clock)에 의해 제어되는
    칩.
  11. 동적 레지스터 파일 회로에 의해 수행되는 방법에 있어서,
    비트 라인이 하이로 평가될 때 제어 풀-업 장치로 상기 비트 라인을 유지시키는(holding up) 단계와,
    상기 비트 라인이 로우로 평가될 때 상기 제어 풀-업 장치를 턴 오프시키는 단계와,
    워드 라인 액세스 패스 게이트에 의해 상기 제어 풀-업 장치에 상기 비트 라인을 결합시키는 단계와,
    상기 제어 풀-업 장치 및 상기 워드 라인 액세스 패스 게이트에 셀 액세스 트랜지스터를 결합시키는 단계와,
    상기 제어 풀-업 장치가 턴 오프되고 있을 때, 상기 셀 액세스 트랜지스터를 턴 온하는 단계를 포함하되,
    상기 동적 레지스터 파일 회로는 키퍼 장치와는 독립된
    방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 제어 풀-업 장치 및 상기 셀 액세스 트랜지스터는 메모리 셀 내의 데이터를 이용하여 제어되는
    방법.
  14. 제 11 항에 있어서,
    상기 비트 라인은 셋 도미넌트 래치(set dominant latch)의 일부인
    방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 메모리와,
    상기 메모리에 결합된 프로세서 -상기 프로세서는 제1항 내지 제3항 및 제6항 내지 제10항 중 어느 한 항의 칩에 따른 것임- 와,
    상기 프로세서가 다른 장치에 통신 가능하게 결합되도록 하는 무선 네트워크 인터페이스를 포함하는
    시스템.
  22. 동적 레지스터 파일 회로로서,
    제 1 터미널 및 제 2 터미널을 갖는 워드 라인 액세스 패스 게이트 -상기 워드 라인 액세스 패스 게이트는 P형 트랜지스터에 병렬로 결합된 N형 트랜지스터를 포함하고, 상기 N형 트랜지스터 및 상기 P형 트랜지스터의 각각의 게이트 터미널은 비트 라인에 대한 각각의 보상 워드 라인 신호를 수신함- 와,
    제어 풀-업 장치와,
    공통 노드를 통해 상기 제어 풀-업 장치에 결합된 셀 액세스 트랜지스터와,
    상기 비트 라인을 거쳐 상기 동적 레지스터 파일 회로에 결합된 사전 충전 장치를 포함하되,
    상기 워드 라인 액세스 패스 게이트의 제 1 터미널은 상기 비트 라인에 결합되고, 상기 워드 라인 액세스 패스 게이트의 제 2 터미널은 상기 공통 노드에 결합되며,
    상기 동적 레지스터 파일 회로는 키퍼 장치와는 독립된
    동적 레지스터 파일 회로.
  23. 제 22 항에 있어서,
    상기 제어 풀-업 장치는 상기 비트 라인이 하이로 평가될 때 턴 온되고 상기 비트 라인이 로우로 평가될 때 턴 오프되는
    동적 레지스터 파일 회로.
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