TWI476783B - 偽靜態動態位元線電路及方法 - Google Patents

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Description

偽靜態動態位元線電路及方法 發明領域
本發明提供一種用來實施偽靜態動態位元線之方法與電路。
 發明背景
動態暫存器列(RF)通常被用於，例如微處理器中，以儲存和讀取資料陣列。在吞吐量很重要的領域中動態暫存器列特別地有用。將資料自一RF讀出傳統上係利用動態選擇和評估，在此評估效能(例如速度)即很重要。據此需求一種改良式電路和方法。
 發明概要
依據本發明之一可行實施例，係特地提出一種晶片，其包含：具有至少一動態位元線之一暫存器列電路，該位元線耦接至一受控上拉裝置，用以在該位元線欲評估為高狀態時導通、以及在該位元線欲評估為低狀態時截止。
圖式簡單說明
本發明之實施例係藉由範例而非限制的方式來闡述，在所附圖式中相同的元件編號指的是相同的元件。
第1圖係一傳統的RF行之一圖。
第2圖係用於第1圖之行的一傳統胞元堆疊組之一圖。
第3圖係用於第1圖之行的具有設定支配閂鎖器之傳統動態NOR閘之一圖。
第4圖係依據某些實施例具有偽靜態位元線之一動態RF行之一圖。
第5圖係依據某些實施例用於第4圖之RF行之具有一偽靜態位元線的胞元堆疊組之一圖。
第6圖係依據某些實施例用於第4圖之行之具有偽靜態電路的一動態NAND閘之一圖。
第7圖係依據某些實施例之一設定支配閂鎖器之一圖。
第8圖係依據某些實施例之具有偽靜態位元線之一動態RF行之一圖。
第9圖係依據某些實施例之一電腦系統之一圖，該電腦系統具有至少一暫存器列電路之一處理器。
 較佳實施例之詳細說明
參考第1圖，顯示一傳統的RF行(此例中，一64位元行)。(為簡化和易於瞭解，顯示單一64位元RF行，但許多應用中，可以是數行，例如，一RF陣列組態中32行，造成32個64位元暫存器、或RF字組)。所繪RF被組織成8個組102，每一組有8個胞元堆疊，因此為64位元行形成64個胞元堆疊。
當一字組線被宣告時，該讀取字組線(W1)被提供給每一胞元堆疊進行評估(或「讀取」)胞元堆疊。每一字組線(W1)係由一解碼器驅動器驅動，其典型上係由NAND閘接著一反相器以達成必要的作動高狀態輸入線(此處裝置未示)。因此，以這樣一種組配方式，一次只有一條字組線被宣告(例如，每一讀取周期)。
胞元堆疊之每一組102共用一通用本地位元線(LBL)，用以評估來自成組的胞元堆疊的一選定胞元堆疊。本地位元線被預充電至一高狀態位準並依據儲存在胞元中將被讀取的邏輯值，該位元線保持在高狀態或在一被評估即被放電至低狀態。
有4個閘104(此處為NAND閘)用來將8條本地位元線組合到4個預全域位元線(PG)。藉由此配置，每一閘104接收兩條本地位元線並輸出一預全域位元線供評估其2條本地位元線。因此，4條PG線表示行的64個胞元堆疊。它們各自依續饋入一動態NOR閘106，具有饋入一輸出驅動器108之一全域位元線(GBL)輸出，此描述中是為一設定支配閂鎖器(SDL)。
動態NOR閘106被以GBL預充電時脈信號(GPCH Clk)計時(預充電/評估)，其可相對於LBL預充電時脈被延遲，例如，以避免電流在GBL預充電和GBL下拉同時導通而燒掉DC電力。全域預充電時脈亦被用於計時SDL 108。GBL線之狀態，在一評估相位(此例中係GPCH Clk高狀態)尾端，被閂鎖器108捕捉，且因其係一設定支配閂鎖器，其亦捕捉GBL上之延遲宣告(高狀態至低狀態轉變)。閂鎖全域位元線(GBL)值因此被提供為閂鎖器108處之一輸出(Rd Out)，且對應於從行中選定之字組線胞元讀取的值。
第2圖顯示用於一胞元堆疊組102之傳統電路。電路具有8個胞元堆疊，每一者由一記憶體胞元(未示)、一胞元存取堆疊電晶體(NS2 )、及耦接至本地位元線(其係用於動態電路之一評估節點)之一字組線存取堆疊電晶體(NS1 )所形成。電路亦具有一預充電電晶體(PLClk )和由一P型電晶體和反相器形成之一維持器電路202。W1信號被耦接至堆疊電晶體(NS1 )之閘，其被部署在本地位元線(LBL)和一相關聯之胞元存取堆疊電晶體(NS2 )之間。一記憶體胞元(未示)被耦接至胞元存取電晶體(NS2 )來控制其閘與所儲存的資料(Datai )。
在一預充電相位期間，所有的字組線(W1)信號被解除宣告(低狀態)，藉此截止該字組線存取堆疊電晶體(NS1 )，而預充電電晶體(PLClk )被宣告(低狀態)，經由一本地位元線時脈(LBLPCH Clk)，以充電本地位元線(LBL)至高狀態。在後續發生的評估相位，預充電電晶體被截止且若其中一胞元堆疊被讀取，其字組線(W1)被宣告(高狀態)。(注意一組中之一胞元堆疊在一讀取周期間可或可不被讀取，例如，在一不同組中之一字組線可被選擇)。此將本地位元線透過其胞元電晶體(NS2 )耦接至其相關聯之記憶體胞元。故，根據其記憶體胞元所儲存之狀態，胞元電晶體導通，藉此經由堆疊電晶體「下拉」本地位元線，或本地位元線保持在高狀態。如吾人所熟知，維持器電路202作用來在假設評估為高狀態時保存LBL高狀態，即，若選定的記憶體胞元施加一低狀態至其相關聯之胞元電晶體(NS2 )。
第3圖顯示用於第1圖之RF行之一傳統動態NOR電路106。其具有4個下拉堆疊電晶體(NG0 至NG3 )、一預充電電晶體(PGClk )、及一維持器電路302，全部耦接至一全域位元線(GBL)評估節點，如圖所示。圖式亦繪示一SDL 108用來將來自GBL之資料閂鎖住並在Rd Out輸出提供一反相形式。堆疊電晶體(NG0 至NG3 )各自接收其中一預充電全域位元線(PGBL )信號，且在其PGBL 信號被宣告時(高狀態)，用來在閘評估時下拉GBL 節點，即，在PGClk 被截止後。
不幸地，隨著作動最小操作供應電壓(VccMin)下降符合操作目的將變得更困難，特別是裝置參數誤差傳統上具有最複雜的製程。譬如，動態暫存器列電路對於VccMin之減少非常敏感，因為本地和全域位元線之競爭下拉堆疊及其相關聯之維持器裝置。另外，目標在低狀態電壓之頻率會限制實際可用的讀取時間。有些習知技術會減少可接受的作動VccMin位準，包括擴大位元線下拉裝置之規模、減小維持器裝置、以及最佳化或減少該位元線之容量。然而這些方式都為了相對小的增益造成面積、電力、雜訊及/或有效設計成果的浪費。就算維持器縮減不貴，其通常會損及雜訊免疫能力而傷害電路強健性。
因此，本文所揭露的是一種改良動態位元線電路之不同的方式，例如，使得其作動VccMin位準可被減少。一些實施例中，可利用具有控制標籤上拉之偽靜態位元線而不是使用維持器，例如，用以減少競爭但保持有效雜訊免疫力。可能將增加一些佈局以及與一些新方法相關聯的電力增加，但這會隨Vcc_min之減少而加重，因而平均電力損耗整體減少。
第4圖顯示具有至少一些偽靜態位元線之一動態RF行，例如，實施以本地位元線、全域位元線、及/或一輸出閂鎖器。所繪實施例中，具有胞元堆疊組402、組合邏輯404、動態NOR閘406、以及一SDL 408，全部如圖式般耦接在一起。組合邏輯404作用來將本地位元線組(LBL[0]至LBL[M-1])組合到預全域位元線(PG[0]至PG[N-1]，其被饋入一動態NOR閘406。動態NOR閘406具有一全域位元線(GBL)，其評估與該字組線(WL)中一選定者相關聯之LBL。GBL值接著被SDL 408閂鎖住。
胞元堆疊組402操作類似傳統組，其中包含一些胞元堆疊來自一記憶體胞元讀取資料，藉由在用於一胞元堆疊之該字組線(WL)被宣告時評估一位元線。一些實施例中，一個別的本地位元線預充電時脈(未示)被用於各組使得僅用於一選定組之LBL被允許進行評估。這並非必須，但若可行時，可被利用來實施動態NOR閘極中之一偽靜態全域位元線。一些實施例中，每一胞元堆疊組402可被實施以偽靜態LBL節點。同樣的，動態NOR閘406亦可實施以(儘管非必須)一偽靜態全域位元線來減少競爭。
如本文所使用者，一偽靜態動態位元線係任何省略或停用維持器(或保存)電路之動態位元線(預充電和評估)，或至少有效地減少其力量，以減少(若不消除的話)維持器和嘗試下拉該位元線之一選定堆疊(一或更多下拉裝置)之間可能發生的競爭。(一「維持器」電路係一受到保持向上之該位元線或直接或間接地控制的上拉裝置)。為補償缺乏一維持器電路，一或更多受控上拉裝置被包括和利用而非一維持器。本文內容中，一受控上拉裝置，並非根據該位元線本身之狀態被致用，而是受到另一來源之狀態控制(任何該位元線以外的來源)。這樣一種其他來源可包括但不限為將被讀取之一記憶體胞元、一不同的線，譬如一上流位元線(可能是藉由譬如一組合閘之一邏輯閘)、解碼邏輯、一信號線，等諸如此類。一受控上拉裝置傳統上會被部署及/或被控制使得其在該位元線被放電時(評估低狀態)不會導通，藉此允許線路放電而不與上拉裝置衝突，但其在線路被評估為高狀態(保持充電)時導通。其可或可不在預充電相位期間導通。一受控上拉裝置的規模可能相對地小，例如，否則同樣的可用一維持器上拉裝置就好，反正其通常只是用來在評估為高狀態時幫助線路保持在充電狀態。
組合邏輯404可實施以任何適合的邏輯電路來組合個別的LBL組，使得它們對應的PG線在任何其構成的LBL線宣告時進行宣告。一些實施例中，NAND閘可被用來執行此任務。一些實施例中，其他閘被用以根據用來驅動LBL預充電裝置之時脈來控制動態NOR閘406中之預充電電晶體。這將在下面段落中解釋。
(理應瞭解到可以使用任何適用的邏輯配置，視設計考量而定。譬如，儘管所顯示為一動態NOR閘406，其他邏輯配置也可被使用，動態NAND、XOR等，可用來達成所欲邏輯，而本發明並未有所限制。同樣的，儘管範例中所顯示為一SDL，其並不一定非為SDK不可。有些邏輯配置可使用其他類型的閂鎖器或甚至非時脈驅動器，譬如反相器等)。
第5圖顯示依據某些實施例具有一動態偽靜態位元線之一胞元堆疊組。所繪組402具有胞元堆疊(下拉堆疊503和耦接至該位元線(LBL)之一預充電裝置PLClk )。所繪實施例中，除了包括傳統配置的堆疊裝置外，NS1 和NS2 ，堆疊也具有一P型穿透(存取)電晶體(PS1 )和一上拉，P型電晶體PS2 。上拉裝置(PS2 )，其係一受控上拉裝置，被部署來在該位元線在一評估相位期間保持在高狀態時提供充電該位元線。藉由所繪示的配置，其閘極被耦接至下拉電晶體(NS2 )之閘極，且其汲極被耦接至穿透電晶體(PS1 )之源極。P型穿透電晶體(PS1 )之閘極被耦接至堆疊的字組線(WL)，使得當堆疊被選定時，上拉裝置(PS2 )被耦接至LBL來在LBL被評估為高狀態時維持其高狀態(即，在此例中，評估期間當施於NS2 之資料為低狀態時)。P型穿透電晶體(PS1 )被運用使得高狀態電壓位準(例如，Vcc)可以更有效地被提供給LBL，即，穿過P型FET(場效電晶體)之一高狀態位準比穿過一N型FET者更有效，其需求一VT壓降。故，電路不具有耦接至該位元線之一維持器電路，但另可選擇地，其具有上拉裝置PS2 來有效維持該位元線被充電，當假設其維持在高狀態時，且同時，上拉裝置(PS2 )不與下拉裝置競爭。
第6圖顯示依據某些實施例具有一偽靜態位元線(GBL)之一動態NOR閘601。其具有由N和P型電晶體(PG00 /NG00 至PG30 /NG30 )所形成之反相器(IG00 至IG30 )、一預充電裝置(PGClk )、以及P型存取電晶體(PGA0 至PGA3 )。此實施例中，反相器中之P型電晶體作為受控上拉裝置。資料輸入(PG[0]至PG[3])被耦接至反相器輸入，如所示，反相器輸出被耦接至該位元線(GBL)。在此例中，資料輸入(PG[i])來自組合邏輯404之輸出，對應於被評估之來自一RF行的本地位元線，但其他實施例中，它們可來自其他來源，諸如胞元或其他資料輸出。
存取電晶體(PGA0 至PGA3 )各自被部署來可控制地提供電力至一相關聯反相器。存取電晶體(PGA0 至PGA3 )受控於一存取信號(AL0至AL3)，故而其中一反相器在一時間被啟用。一些實施例中，存取信號對應於來自前一胞元堆疊組區段之信號使得耦接至作動PG線之反相器被啟用。
操作中，一預充電相位期間，預充電裝置(PGClk )被導通，而存取電晶體(PGA0 至PGA3 )被截止，使得GBL節點充電為高狀態。在一評估相位期間，一選定的存取電晶體被主張。選定的存取電晶體係對應於PG線與一選定字組線相關聯者。此為PG線致用反相器，藉此「評估」。因此，此範例中可見於第5圖，受控上拉電路(PG00 至PG30 )被提供以在評估期間有效地維持該位元線高狀態而不需維持器電路。
第7圖顯示依據某些實施例之一SDL電路701。其類似於取多傳統的SDL電路，例如第3圖中之SDL，除了它包括有一電晶體(PL6)之外，該電晶體用來當SDL在一穿透(或通透)相位時控制性地停用維持器上拉電晶體(PL2)。此發生於GPCH Clk輸入為高狀態時。當SDL輸入(GBL)來自諸如第6圖所示GBL線之一位元線時，其通常對應於該位元線之一評估相位。
此時期間PL6用來停用PL2和反相器U1所構成的維持器，因為不會以一向上的方向偏壓SDL輸出(Out)。因此，少了PL6，PL2會作用如同LBL和GBL上之維持器電晶體。PL6移除此競爭且有助於減少VccMin。
第8圖顯示第4圖之RF位元行之一個實施例。其如前所述具有胞元堆疊組402、動態NOR電路601、以及一SDL 701，再加上一個組合邏輯404，全部耦接在一塊。組合邏輯404組合胞元堆疊組402並將其饋入全域位元線NAND電路601。胞元堆疊組402(及其本地位元線)、和全域位元線電路，由NAND閘601所形成，具有動態偽靜態位元線，其可減少評估期的競爭。此時，SDL併用一維持器電路而可在評估相位期間隨時停用(脫離)並針對預充電相位重新接合。
所示範例係一64位元RF行具有8個胞元堆疊組，各自具有8個堆疊(堆疊0至堆疊7)。(此圖中，僅兩個胞元堆疊組(對應於LB[6]和LB[7]))。本地位元線(LBL[i])和預充電時脈(LPCH[i])從胞元堆疊組402饋入組合邏輯404。
組合邏輯404包含NOR閘702和NAND閘704。一NOR閘702組合來自兩個個別胞元堆疊組之本地預充電時脈(LPCH[i])，同時一NAND閘704組合來自相同兩組之本地位元線(LBL[i])。每一NOR閘702從其所用的預充電時脈產生一存取信號(ALi)，而每一NAND閘704為其所施用的兩條本地位元線產生一預全域位元線(PG[i])。如所繪示範例具有64位元胞元和8胞元堆疊組，有4告NOR閘702(產生4個存取信號，AL0至AL3)以及4個NAND閘704(產生4個預全域線信號，PG[0]至PG[3])。(為簡化及易於瞭解，僅顯示出4個NAND和NOR閘其中之一，及其所產生之信號)。
每一存取信號(ALi)被耦接至NOR電路601中一相關聯存取電晶體(PGAi )之閘，且每一預全域位元線(PG[i])被耦接至NOR電路601中一相關聯反相器(IGi )。此實施例中，每一胞元堆疊組被以一獨立預充電時脈(LPCH[i])計時，其變成一評估狀態(高狀態在此截止其PClk )。據此，用於每兩個胞元堆疊組(或本地位元線)為一組的NOR閘702主張(低狀態)來導通其在動態NOR電路601中之存取電晶體(PGAi )以啟用其相關聯反相器(IGi)，其在其輸入被耦接至來自相關聯NAND閘704之預全域位元線(PG[i])。(注意此字組線WL傳統上會驅動多個位元，例如，32位元之64個暫存器。在此範例中，一單一的WL會驅動32輸出位元。PLclk電晶體和NOR之組合在全部32位元中僅會發生一次，但NAND閘每一位元應被複製一次。譬如，每一位元4個預全域線信號是適用的，也可以是每一位元一或更多NOR信號)。
NAND閘704於其輸入被耦接至本地位元線，故在評估期間有任一者為低狀態時，其PG為高狀態，如此令反相器驅動一低狀態導通GBL線。在此時期，其他的存取電晶體(PGAi )被控制為截止，藉此停用其相關連反相器，因而不會對抗所選定反相器的PG線評估。隨著GPCH Clk變成低狀態，此值(高狀態或低狀態)在其GBL評估相位後接著被SDL閂鎖於其輸出(Out)。然而評估期間GPCH_Clk亦截止SDL701中之PL6，在評估期間停用其維持器。
參考第9圖，顯示一電腦平臺(例如，一行動個人電腦、PDA、行動電話等諸如此類的電腦系統)的一部份的範圍。所呈現的部分包含一或更多處理器902、介面控制功能904、記憶體906、無線網路介面908、及一天線909。處理器902透過控制功能904被耦接至記憶體906和無線網路介面908。依據本文所述之實施例，處理器包括具有一或更多偽靜態動態位元線之一暫存器列903。控制功能可包含一或更多電路區塊，用以執行各種介面控制功能(例如，記憶體控制、圖形控制、I/O介面控制等諸如此類)。這些電路可實施以一或更多個別的晶片及/或可部份或整體地實施於處理器902內。
記憶體906包含一或更多個記憶體區塊，以提供額外隨機存取記憶體給處理器902。記憶體可為任何適用的記憶體，包括但不限為動態隨機存取記憶體、靜態隨機存取記憶體、快閃記憶體等諸如此類。無線網路介面908被耦接至天線909以將處理器902無線耦接至一無線網路(未示)，例如一無線區域網路或一蜂巢式網路。
電腦平臺可實施以各式各樣不同的電腦裝置或其他計算能力之設備。這樣的裝置包括但不限為膝上型電腦、筆記型電腦、PDA裝置、行動電話、音訊及/或視訊媒體播放器等諸如此類。其可構成一或更多完整的電腦系統，或其亦可構成一電腦系統中可用之一或更多構件。
前面的敘述中說明了諸多特定的細節。然而，理應瞭解的是本發明之實施例不需這些特定細節亦可實現。其它例子中，習知的電路、結構、和技術可能未示以細節以免模糊對本文敘述的瞭解。因此，「一個實施例」、「一種實施例」、「示範實施例」、「各種實施例」等用語，表示本發明所述之實施例可包括特定特性、結構、或特徵，但並非每一實施例都必然包括特定特性、結構、或特徵。又，有些實施例可具有某些、全部、或沒有前述針對其他實施例之特性。
前面的敘述與後述申請專利範圍中，下列用語應如下解釋：用語「耦接」和「連接」及其衍生字可能被使用。理應瞭解這些用語彼此間並非同意字。反之，特定實施例中，「連接」用來表示一或更多彼此直接實體或電接觸的兩個或兩個以上的元件。「耦接」用來表示兩個或兩個以上的元件彼此間合作或互動，但它們不一定直接實體或電接觸。
「P型電晶體」、「P型裝置」、或「PMOS電晶體」指一P型金屬氧化物半導體場效電晶體。同樣的，「N型電晶體」，「N型裝置」、或「NMOS電晶體」指一N型金屬氧化物半導體場效電晶體。理應瞭解的是，不論何時提及MOS電晶體，除非特別指明其使用性質，否則它們係使用以示範的形式。它們包含不同種的MOS裝置，包括具有不同VT、材料類型、絕緣體厚度、閘極組態等等之裝置，以上僅列舉一些。又，除非特別指明為MOS或諸如此類者，「電晶體」一用語可包括其他適用的電晶體類型，例如，接面場效電晶體、雙載子接面電晶體、金屬半導體FET、及各式各樣的三維電晶體、MOS、或其他今日所熟知或尚未開發者。
本發明不僅限於所述實施例，尚可配以所附申請專利範圍中所界定之精神與範圍內的變化與修正來實現。譬如，本發明可應用於各種類型之半導體積體電路(「IC」)晶片。這些IC晶片之範例包括但不限於處理器、控制器、晶片組構件、可程式邏輯陣列(PLA)、記憶體晶片、網路晶片等諸如此類。
亦可從一些圖式中瞭解到，信號導線係以線條表示。較粗者表示更多組成信號路徑，具有一數字標記，表示一組組成信號路徑，及/或在一或更多端點處具有箭頭，用以表示主要資訊遵循方向。然而，這並不意謂為限制。反之，所加入的這些細節說明可用於連接一或更多範例實施例以助於對一電路的瞭解。任何代表性的信號線，不論是否具有額外的資訊，實際上可包含可以多種方向行進之一或更多信號且可以任何適合類型信號方式實施，例如，實施以差動對之數位或類比線路、光纖線路、及/或單端線路。
理應瞭解的是，範例中尺寸/模型/數值/範圍可能已給定，然而本發明並不限為同樣的範例尺寸/模型/數值/範圍。隨著製造技術(例如，光顯影技術)歷時而成熟，世人期望製造出更小的裝置。另外，連接至IC晶片和其他構件之習知供電/接地可能或可能未示於圖式中，以簡化闡述與討論及不模糊本發明之焦點。再者，電路配置呈現以方塊圖的方式係為避免模糊本發明之焦點，亦是有鑑於有關於這種方塊圖配置之細節係與本發明所欲實施之平臺高度相關，即，這類細節係本發明所屬領域中具有通常知識者所熟知的。本說明書中所述細節(例如，電路)係為描述本發明之示範實施例，本發明所屬領域中具有通常知識者理應瞭解到本發明之實施可以有變化地實現。因而本發明之敘述是為例說性質而非限制性質的。
0．．．資料
7．．．資料
102．．．胞元堆疊組
104．．．閘
106．．．動態NOR閘
108．．．輸出驅動器
202．．．維持器電路
302．．．維持器電路
402．．．胞元堆疊組
404．．．組合邏輯
406．．．動態NOR閘
408．．．SDL
503．．．下拉堆疊
601．．．動態NOR閘
701．．．SDL電路
702．．．NOR閘
704．．．NAND閘
902．．．處理器
903．．．RF
904．．．控制功能
906．．．記憶體
908．．．無線網路介面
909．．．天線
第1圖係一傳統的RF行之一圖。
第2圖係用於第1圖之行的一傳統胞元堆疊組之一圖。
第3圖係用於第1圖之行的具有設定支配閂鎖器之傳統動態NOR閘之一圖。
第4圖係依據某些實施例具有偽靜態位元線之一動態RF行之一圖。
第5圖係依據某些實施例用於第4圖之RF行之具有一偽靜態位元線的胞元堆疊組之一圖。
第6圖係依據某些實施例用於第4圖之行之具有偽靜態電路的一動態NAND閘之一圖。
第7圖係依據某些實施例之一設定支配閂鎖器之一圖。
第8圖係依據某些實施例之具有偽靜態位元線之一動態RF行之一圖。
第9圖係依據某些實施例之一電腦系統之一圖，該電腦系統具有至少一暫存器列電路之一處理器。
402．．．胞元堆疊
404．．．組合邏輯
406．．．NOR閘
408．．．SDL

Claims (23)

  1. 一種用於資料處理的晶片，該晶片包含：一暫存器列電路，其包括：一位元線，其耦接至一受控上拉裝置以在該位元線欲評估為高狀態時導通、並在該位元線欲評估為低狀態時截止，以及部署在該受控上拉裝置和該位元線之間的一存取裝置，用以在該位元線欲作評估時將該受控上拉裝置耦接至該位元線。
  2. 如申請專利範圍第1項之晶片，其中，該受控上拉裝置具有一閘，該閘耦接至一記憶體胞元之一輸出以控制該受控上拉裝置。
  3. 如申請專利範圍第2項之晶片，其中，該存取裝置包含一P型存取裝置。
  4. 如申請專利範圍第3項之晶片，其中，該P型存取裝置受控於針對該位元線的一字組線。
  5. 如申請專利範圍第4項之晶片，其中，該P型存取裝置具有一閘，該閘耦接至該字組線之一反相形式。
  6. 如申請專利範圍第1項之晶片，其中，該至少一位元線是在該暫存器列電路之一或更多行中的多條本地位元線。
  7. 如申請專利範圍第6項之晶片，其中，該至少一位元線包含在該暫存器列電路中的多條全域位元線。
  8. 如申請專利範圍第1項之晶片，其中，該受控上拉裝置 是耦接至該位元線的一可控制可銜接反相器的一部分。
  9. 如申請專利範圍第8項之晶片，其中，該可控制可銜接反相器耦接至一存取裝置以為其供應電力。
  10. 如申請專利範圍第9項之晶片，其中，該存取裝置受控於一先前時脈。
  11. 如申請專利範圍第1項之晶片，其進一步包含：一字組線存取通過閘，其具有第一和第二端，該字組線存取通過閘包含並聯耦接至一P型電晶體的一N型電晶體，分別用以針對該位元線接收互補的兩種字組線信號之一。
  12. 如申請專利範圍第11項之晶片，其進一步包含：一胞元存取電晶體，其透過一共用節點而耦接至該受控上拉裝置。
  13. 如申請專利範圍第12項之晶片，其中，該字組線存取通過閘的該第一端耦接至該位元線。
  14. 如申請專利範圍第12項之晶片，其中，該字組線存取通過閘的該第二端耦接至該共用節點。
  15. 如申請專利範圍第1項之晶片，其進一步包含：一預充電裝置，其經由該位元線耦接至該暫存器列電路。
  16. 如申請專利範圍第1項之晶片，其中，該暫存器列電路不受一維持器裝置影響。
  17. 一種用於資料處理的方法，該方法包含下列步驟：藉由部署在一受控裝置和一位元線之間的一存取 裝置而在該位元線欲作評估時將該受控裝置耦接至該位元線；在該位元線欲評估為高狀態時以該受控裝置支持該位元線；以及在該位元線欲評估為低狀態時使該受控裝置截止。
  18. 如申請專利範圍第17項之方法，其中，該受控裝置係一受控P型裝置。
  19. 如申請專利範圍第17項之方法，其中，該受控裝置係直接受控於一記憶體胞元。
  20. 如申請專利範圍第17項之方法，其中，該位元線係一設定支配閂鎖器的一部份。
  21. 一種用於資料處理的系統，該系統包含：一記憶體；耦接至該記憶體的一處理器，該處理器係與晶片請求項第1、2、3、4、5、6、7、8、9、10、11、12、13、14、15或16項一致；以及一無線網路介面，用以使該處理器能夠通訊式耦接至其他裝置。
  22. 一種用於資料處理的晶片，該晶片包含：一暫存器列電路，其包括：一字組線存取通過閘，其具有第一和第二端，該字組線存取通過閘包含並聯耦接至一P型電晶體的一N型電晶體，該N型電晶體和該P型電晶體所各別擁有的閘端分別會接收針對一位元線的互補的 兩種字組線信號其中之一；一受控上拉裝置；及一胞元存取電晶體，其透過一共用節點而耦接至該受控上拉裝置；其中，該字組線存取通過閘的該第一端耦接至該位元線，其中，該字組線存取通過閘的該第二端耦接至該共用節點；以及一預充電裝置，其經由該位元線耦接至該暫存器列電路。
  23. 如申請專利範圍第22項之晶片，其中，該受控上拉裝置會在該位元線欲評估為高狀態時導通，並在該位元線欲評估為低狀態時截止。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050099205A1 (en) * 2003-11-06 2005-05-12 International Business Machines Corporation Register-file bit-read method and apparatus
US20050099851A1 (en) * 2003-11-06 2005-05-12 International Business Machines Corporation Multilevel register-file bit-read method and apparatus
US20050127952A1 (en) * 2003-08-13 2005-06-16 Via Technologies Inc. Non-inverting domino register
US20050216698A1 (en) * 2004-03-11 2005-09-29 International Business Machines Corporation Register file
US20070146013A1 (en) * 2005-12-28 2007-06-28 Hsu Steven K Dynamic logic with adaptive keeper
US20070290720A1 (en) * 2006-06-16 2007-12-20 Via Technologies, Inc. P-domino register with accelerated non-charge path

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03105788A (ja) * 1989-09-19 1991-05-02 Fujitsu Ltd 半導体記憶装置
JPH052888A (ja) * 1991-06-27 1993-01-08 Kawasaki Steel Corp ゲートアレイ用メモリセル回路
JP3155893B2 (ja) * 1994-09-28 2001-04-16 株式会社日立製作所 半導体記憶装置
JPH08329683A (ja) * 1995-05-29 1996-12-13 Mitsubishi Electric Corp 記憶回路
US7280401B2 (en) * 2003-07-10 2007-10-09 Telairity Semiconductor, Inc. High speed data access memory arrays
US7372763B2 (en) * 2005-12-28 2008-05-13 Intel Corporation Memory with spatially encoded data storage

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050127952A1 (en) * 2003-08-13 2005-06-16 Via Technologies Inc. Non-inverting domino register
US20050099205A1 (en) * 2003-11-06 2005-05-12 International Business Machines Corporation Register-file bit-read method and apparatus
US20050099851A1 (en) * 2003-11-06 2005-05-12 International Business Machines Corporation Multilevel register-file bit-read method and apparatus
US20050216698A1 (en) * 2004-03-11 2005-09-29 International Business Machines Corporation Register file
US20080279015A1 (en) * 2004-03-11 2008-11-13 International Business Machines Corporation Register file
US20070146013A1 (en) * 2005-12-28 2007-06-28 Hsu Steven K Dynamic logic with adaptive keeper
US20070290720A1 (en) * 2006-06-16 2007-12-20 Via Technologies, Inc. P-domino register with accelerated non-charge path

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