TWI720360B - 位元線驅動的感測放大器時鐘方案 - Google Patents

位元線驅動的感測放大器時鐘方案 Download PDF

Info

Publication number
TWI720360B
TWI720360B TW107138273A TW107138273A TWI720360B TW I720360 B TWI720360 B TW I720360B TW 107138273 A TW107138273 A TW 107138273A TW 107138273 A TW107138273 A TW 107138273A TW I720360 B TWI720360 B TW I720360B
Authority
TW
Taiwan
Prior art keywords
transistor
bit line
sense amplifier
blb
electrically coupled
Prior art date
Application number
TW107138273A
Other languages
English (en)
Other versions
TW201931368A (zh
Inventor
哈里什 尚卡爾
馬尼什 高格
拉胡爾克里希納庫馬爾 納德卡尼
拉傑西 庫瑪
麥可 樊
Original Assignee
美商高通公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商高通公司 filed Critical 美商高通公司
Publication of TW201931368A publication Critical patent/TW201931368A/zh
Application granted granted Critical
Publication of TWI720360B publication Critical patent/TWI720360B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

揭示一種記憶體系統，其包括：電耦合到與記憶體陣列的行相關聯的第一位元線和第二位元線的感測放大器；電耦合到第一位元線的bl電晶體，其中bl電晶體被配置為從第一位元線接收第一電信號作為輸入；及電耦合到第二位元線的blb電晶體，其中blb電晶體被配置為從第二位元線接收第二電信號作為輸入，其中bl電晶體的輸出和blb電晶體的輸出被電耦合在一起作為共用輸出，其中感測放大器被配置為接收bl電晶體和blb電晶體的共用輸出作為輸入。

Description

位元線驅動的感測放大器時鐘方案
本專利申請案主張2018年1月5日提出申請的、標題為「BITLINE-DRIVEN SENSE AMPLIFIER CLOCKING SCHEME」的美國臨時申請案第62/614,322號的優先權，該申請案已經轉讓給本案的受讓人，故以引用方式將其全部內容明確地併入本文。
大體而言，本案內容的態樣係關於記憶體晶片中的感測放大器，且更特定言之，本案內容的態樣係關於感測放大器時鐘方案等等。
在電腦記憶體中，感測放大器是半導體記憶體晶片的讀取電路的一部分，其中當從記憶體讀取資料時使用該讀取電路。半導體記憶體晶片中的資料儲存在儲存單元中，儲存單元以列和行的陣列佈置在晶片上。連接一列的儲存單元的導電線稱為「字線」，並且藉由在其上產生電壓來啟動。儲存單元的每一行具有一對相關聯的導電線，儲存單元行的每一側一個，其稱為「位元線」。每對位元線連接到記憶體陣列邊緣的感測放大器。每個儲存單 元位於特定字線和位元線的交叉點處，可以使用該交叉點來「定址」該儲存單元。
為了從靜態隨機存取記憶體(SRAM)晶片中的特定儲存單元讀取位元，對該單元所在的字線(列)進行啟動(亦即，在該字線上產生電流)。隨後，可以藉由感測與該儲存單元相關聯的一對位元線(亦即，包含所涉及的儲存單元的儲存單元行的任一側上的位元線)上的電壓差，來決定儲存在該單元中的值(邏輯「0」或「1」)。 與位元線對相關聯的感測放大器的作用是感測該兩個位元線上的電壓差(其表示儲存在儲存單元中的值)，並且將該電壓差放大到可辨識的邏輯位準(亦即，邏輯「0」或「1」)以便記憶體陣列外部的邏輯可以正確地解釋該資料。隨後，將來自所期望的儲存單元的位元從該單元的感測放大器鎖存到緩衝器中，並且放置在輸出匯流排上。
動態隨機存取記憶體(DRAM)晶片中的感測放大器的操作類似於SRAM晶片中的感測放大器的操作，但具有另外的功能。DRAM晶片的每個儲存單元中的資料作為電荷儲存在儲存單元中的電容器中。特定儲存單元的讀取操作耗盡該單元中的電荷，從而銷毀資料。因此，在讀出資料之後，感測放大器藉由向該單元施加電壓立即將其寫回到單元中，從而對電容器再充電。這稱為記憶體刷新。
感測放大器由感測放大器賦能信號產生器產生的感測放大器賦能(「saen」)信號來驅動。為了使 感測放大器能夠感測一對位元線上的電壓位準，感測放大器賦能信號產生器接收外部時鐘信號，並且在一段時間的延遲之後產生感測放大器賦能信號。在接收到感測放大器賦能信號之後，感測放大器可以偵測該對位元線上的電壓差。
SRAM電路中的儲存單元通常由兩個、四個或六個電晶體組成。在基於六電晶體(6T)SRAM的設計方案中，感測放大器接收感測放大器賦能信號的時間與能夠準確地評估位元線上的電壓(亦即，判斷正在讀取的儲存單元是包含「0」還是「1」)的時間之間的「爭用」是重要的效能裕度。感測放大器賦能信號需要到達，使得位元線差分(亦即，位元線對上的電壓)足以滿足感測放大器偏移(亦即，用於感測放大器適當地偵測電壓的差值而在位元線上所需要的最小電壓差)。此外，感測放大器賦能信號的時序直接影響SRAM輸出的延遲，其中在產生感測放大器賦能信號時的延遲越長，將導致讀取儲存單元的延遲越長。
此外，感測放大器賦能信號需要使用六sigma統計弱位評估進行追蹤(在任何積體電路中，電晶體由於製造缺陷而具有一些電流強度差異，因此，大多數SRAM電路被設計為具有足夠的裕度來覆蓋該程序的方差或「sigma」的六倍)。在具有複雜解碼的記憶體中(例如，基於內容可定址記憶體(CAM)的解碼或者基於預測的解碼)，位元線對電壓差與感測放大器賦能信號的到 達之間的發散(divergence)路徑可能很大，並且因此，片內變化(OCV)裕度亦可能很大。此種偏差增加了SRAM陣列的輸出延遲。
通常，「rd_bank_clk」(亦即，記憶體晶片的儲存體陣列內的時鐘)充當該爭用裕度的發散點，這是因為感測放大器賦能信號產生器從rd_bank_clk接收時鐘信號。但是，在需要字線的字/位元組閘控的記憶體中，存在可以決定發散點的多個路徑，因此，主時鐘(「clk」)亦可能導致延遲。此外，雙電壓域要求該裕度能通過寬範圍的陣列和邏輯域電壓。具體而言，低功率記憶體使用雙電壓域架構。在此種架構中，記憶體位元單元陣列連接到具有有限可擴展性的電源(陣列電源域)，而周邊部分和其餘邏輯連接到不同的、完全可擴展的電源(邏輯電源域)。在低功率操作期間，邏輯電源降低到比位元單元可以操作的最小電壓低得多的電壓。在此種架構下，字線和感測放大器路徑橫跨兩個電壓域，並且需要在各個電源的整個範圍內相互追蹤。
另外，最壞情況的感測裕度發生在低電壓位準，其驅動turbo角(亦即，設置最高支援頻率的高電壓角)感測放大器賦能信號時序。具體而言，低電壓下增加的變化需要在低電壓角處具有更大的裕度，並且影響turbo角處的感測放大器賦能信號的時序。減小位元線和感測放大器賦能信號之間的偏差可以幫助節省OCV裕度並且改善巨集(例如，SRAM區塊)的整體時序。
下文提供了與本文所揭示的一或多個態樣相關的簡單概括。因此，下文的概括部分既不應被認為是與所有預期態樣相關的詳盡概述，亦不應將下文的概括部分視作為識別與所有預期態樣相關的關鍵或重要元素，或者描述與任何特定態樣相關聯的範圍。因此，下文的概括部分的唯一目的是用簡單的形式呈現與本文所揭示的機制相關的一或多個態樣的某些概念，以此作為後面的詳細說明的前奏。
在一個態樣中，一種記憶體系統包括：電耦合到與記憶體陣列的行相關聯的第一位元線和第二位元線的感測放大器；電耦合到第一位元線的bl電晶體，其中bl電晶體被配置為從第一位元線接收第一電信號作為輸入；及電耦合到第二位元線的blb電晶體，其中blb電晶體被配置為從第二位元線接收第二電信號作為輸入，其中bl電晶體的輸出和blb電晶體的輸出被電耦合在一起作為共用輸出，並且其中感測放大器被配置為接收bl電晶體和blb電晶體的共用輸出作為輸入。
在一個態樣中，一種操作記憶體系統的方法包括：在電耦合到記憶體陣列的行的第一位元線的bl電晶體處，基於第一位元線放電而從第一位元線接收第一電信號；在電耦合到記憶體陣列的行的第二位元線的blb電晶體處，基於第二位元線放電而從第二位元線接收第二電信號，其中bl電晶體的輸出和blb電晶體的輸出被電耦合在 一起作為共用輸出；在電耦合到第一位元線和第二位元線的感測放大器處，接收bl電晶體和blb電晶體的共用輸出作為感測放大器賦能信號；由感測放大器基於感測放大器賦能信號的接收，來量測第一位元線和第二位元線上的電壓差。
在一個態樣中，一種記憶體系統包括：用於基於記憶體陣列的行的第一位元線放電而從第一位元線接收第一電信號的第一構件，該用於接收的第一構件電耦合到第一位元線；用於基於記憶體陣列的行的第二位元線放電而從第二位元線接收第二電信號的第二構件，該用於接收的第二構件電耦合到第二位元線，其中用於接收的第一構件的輸出和用於接收的第二構件的輸出被電耦合在一起作為共用輸出；用於放大電壓擺動的構件，其被配置為接收用於接收的第一構件和用於接收的第二構件的共用輸出作為感測放大器賦能信號，該用於放大電壓擺動的的構件電耦合到第一位元線和第二位元線，其中該用於放大電壓擺動的的構件進一步被配置為基於感測放大器賦能信號的接收來量測第一位元線和第二位元線上的電壓差。
基於所附的附圖和詳細描述，與本文所揭示的態樣相關聯的其他物件和優點對於熟習該項技術者將是顯而易見的。
100:SRAM陣列
102:儲存單元
104:字線
106a:位元線
106b:位元線
110:列解碼器
112:行解碼器
114:行多工器
116:預充電電路
200:行
202:電路
204:感測放大器
300:電路
302:感測放大器
400:傳統系統
401:路徑
402:感測放大器
403:路徑
404:rd_bank_clk
406:感測放大器賦能信號產生器
500:架構
502a:資料切片
502b:資料切片
504a:多工器
504b:多工器
506:感測放大器
508a:電晶體
508b:電晶體
510a:第三電晶體
510b:第三電晶體
512a:電晶體堆疊
512b:電晶體堆疊
600A:架構
600B:架構
602a:資料切片
602b:資料切片
604a:多工器
604b:多工器
606:感測放大器
608a:電晶體
608b:電晶體
610a:第三電晶體
610a-0:程式時鐘電晶體
610a-1:程式時鐘電晶體
610b:第三電晶體
610b-0:程式時鐘電晶體
610b-1:程式時鐘電晶體
612a:電晶體堆疊
612b:電晶體堆疊
800:時序
802:第一列
804:第二列
806:第三列
808:第四列
810:第五列
812:第六列
900:方法
910:操作
920:操作
930:操作
940:操作
提供附圖以說明描述本案內容的各個態樣，提供附圖只是用於圖示該等態樣，而不是對其進行限制。
圖1圖示SRAM的示例性架構。
圖2更詳細地圖示SRAM陣列的單行的示例性架構。
圖3圖示包括傳統感測放大器的示例性電路。
圖4圖示了示出感測放大器賦能信號的產生的傳統系統。
圖5根據本案內容的至少一個態樣，圖示了用於示出感測放大器賦能信號的產生的示例性架構。
圖6A和6B根據本案內容的至少一個態樣，圖示了用於示出感測放大器賦能信號的產生的示例性系統。
圖7根據本案內容的一個態樣，圖示包括感測放大器的示例性電路。
圖8圖示用於說明根據本案內容的至少一個態樣的各種信號的時序的各種圖。
圖9根據本案內容的一個態樣，圖示操作記憶體系統的示例性方法。
揭示一種記憶體系統，其包括：電耦合到與記憶體陣列的行相關聯的第一位元線和第二位元線的感測放大器；電耦合到第一位元線的bl電晶體，其中bl電晶體被配置為從第一位元線接收第一電信號作為輸入；及電耦合到第二位元線的blb電晶體，其中blb電晶體被配置為從第二位元線接收第二電信號作為輸入，其中bl電晶體的輸出和blb電晶體的輸出被電耦合在一起作為共用輸 出，並且其中感測放大器被配置為接收bl電晶體和blb電晶體的共用輸出作為輸入。
在為了說明目的而提供的下文針對於各種實例的描述和相關附圖中，提供了本案內容的更具體態樣。 在不脫離本案內容的保護範圍的基礎上，可以設計替代的態樣。此外，為了避免造成更多相關細節的模糊，沒有詳細描述或者省略了本案內容的一些公知態樣。
熟習該項技術者應當瞭解，下文所描述的資訊和信號可以使用多種不同的技術和技藝中的任意一種來表示。例如，部分地根據特定的應用、部分地根據期望的設計方案、部分地根據相應的技術等等，在貫穿下文的描述中提及的資料、指令、命令、資訊、信號、位元、符號和碼片可以用電壓、電流、電磁波、磁場或粒子、光場或粒子或者其任意組合來表示。
此外，圍繞由例如計算設備的元件執行的動作序列，來描述大部分態樣。應當認識到，本文描述的各種動作可以由特定的電路(例如，特殊應用積體電路(ASICs))、由一或多個處理器執行的程式指令或者二者的組合來執行。此外，對於本文描述的每一個態樣來說，可以將相應形式的任何該等態樣實施成：例如，配置為執行所描述的動作的「邏輯電路」。
圖1圖示具有N列和M行的NxM SRAM陣列100的示例性架構，因此圖示NxM個儲存單元(其中一些用元件符號102進行了標記)。每個儲存單元102連接 到複數個字線中的一個(其中一些用元件符號104進行了標記)和與字線104垂直佈置的一對位元線(其中一些用元件符號106a和106b進行了標記，其統稱為位元線106或單獨地稱為位元線106)。一次只有一個字線104有效。列解碼器110接收並且解碼位址資訊，以便藉由在單列的字線104上產生電流來啟動該列。類似地，行解碼器112亦接收位址資訊並且啟動相應的行。被啟動的行的數量取決於系統上下文中的字的大小。例如，系統可以具有32位元字，在該情況下，行解碼器112將一次啟動32行。
在讀取操作期間，使用與SRAM陣列100的行相關聯的感測放大器(圖1中未圖示)來量測位元線對106之間的電壓差並且輸出表示儲存在所選定儲存單元102中的資料的值的全擺幅資料。亦即，感測放大器對一對位元線106上的小電壓「擺動」(變化)進行放大，並且將其放大到可辨識的邏輯位準(亦即，「0」或「1」)。 每行可以耦合到感測放大器，或者多行多工器114可以用於將多行的位元線106多工到單個感測放大器，從而減少所需的感測放大器的數量。行解碼器112亦可以向寫電路(圖1中未圖示)發送資訊，該寫電路用於在寫操作期間將資料寫入選定的儲存單元102。SRAM陣列100亦包括預充電電路116，其將在下文進行進一步描述。
圖2更詳細地圖示圖1的SRAM陣列100的單行200的示例性架構。行200包括預充電電路116、複數 個儲存單元102、複數個字線104、一對位元線106a和106b(分別地稱為「bl」位元線106a和「blb」位元線106b，統稱為位元線106)、行多工器114和感測放大器204。當SRAM陣列100未啟動(亦即，沒有讀或寫操作)時，賦能預充電電路116，從而在位元線106上保持高電壓。當發生讀取操作時，去能預充電電路116，賦能單個字線104(亦即，在字線104上通過電流)。當賦能字線104時，單個儲存單元102能夠改變相應的位元線106上的電壓(「bl」和「blb」)。
圖2圖示SRAM陣列100(6T單元)的最常見類型的儲存單元102的電路202的詳細視圖。電路202包括鎖存器，其中一側儲存高邏輯值，另一側儲存低邏輯值。當經由字線104上的電流賦能電路202的存取電晶體時，電路202藉由對位元線106中的一個(「bl」或「blb」，其取決於鎖存器的哪一側儲存低邏輯值)進行放電來影響位元線106。
將SRAM陣列100的儲存單元102設計為儘可能地小，以便在給定區域中包含最大數量的儲存單元102以及因此的資訊。由於儲存單元102很小，因此其電晶體本質上很弱。另外，位元線106橫跨行200的整個高度，連接到行200之每一者儲存單元102。因此，位元線106具有較高的本征寄生電容負荷。弱儲存單元102和大電容的位元線106的結果是儲存單元102完全放電可能要花費很長時間。此外，一旦放電，位元線106需要由預 充電電路116進行重新充電，這導致非平凡的功耗。感測放大器204的目的是偵測位元線106上的小差分信號並且將其放大，以識別儲存在所選儲存單元102中的資料值。
DRAM晶片中的感測放大器的操作類似於SRAM晶片中的感測放大器的操作，但具有另外的功能。DRAM晶片的每個儲存單元中的資料作為電荷儲存在該儲存單元中的電容器中。特定儲存單元的讀取操作耗盡該單元中的電荷，從而銷毀了資料。因此，在讀出資料之後，感測放大器藉由向該單元施加電壓立即將其寫回到單元中，從而對電容器再充電。這稱為記憶體刷新。
感測放大器(例如，感測放大器204)由感測放大器賦能信號產生器產生的感測放大器賦能(「saen」)信號來驅動。為了使感測放大器能夠感測一對位元線(例如，位元線106a和106b)上的電壓位準，感測放大器賦能信號產生器接收外部時鐘信號，並且在一段時間的延遲之後產生感測放大器賦能信號。在接收到感測放大器賦能信號之後，感測放大器可以偵測該對位元線上的電壓差。
圖3圖示包括傳統感測放大器302的電路300。感測放大器302(其可以是圖2中的感測放大器204的實例)具有九個電晶體、五個n通道場效應電晶體(NFETs)和四個p通道場效應電晶體(PFETs)。兩個NOR閘、反相器和兩個推挽電晶體是可以耦合到感測放大器302 的示例性邏輯閘。兩個輸入「sain_h」和「sain_l」是饋入到感測放大器302的行多工器(例如，行多工器114)的輸出。信號「sain_h」和「sain_l」表示由行多工器選擇的位元線對上的信號。「saen」輸入是啟動感測放大器302的感測放大器賦能信號。此外，「saen」信號饋送兩個PFET(在感測放大器302的左上側和左下側示出)，該兩個PFET饋送輸出信號「sao_h」和「sao_l」。
當「saen」為低(亦即，邏輯「0」)時，PFET將HIGH(高位準)(亦即，邏輯「1」)值驅動到輸出信號「sao_h」和「sao_l」中。該操作稱為預充電，饋送輸出信號「sao_h」和「sao_l」的兩個PFET稱為預充電電晶體。類似地，在「sain_h」和「sain_l」從HIGH值開始的情況下，隨後在讀取操作期間，「sain_l」將開始放電，「sain_h」將保持為HIGH。當「saen」變為HIGH時，「sain_h」保持為HIGH，這導致經由NFET堆疊304將「sao_l」拉低。交叉耦合的PFETS將「sao_h」保持為HIGH。感測放大器可以將「sain_l」上的小放電放大到全擺幅。
圖4圖示了用於圖示感測放大器402接收感測放大器賦能信號(圖4中的「saen」)的時間與能夠準確地評估位元線(「saen_h」和「saen_l」)上的電壓的時間之間的發散的傳統系統400。如前述，SRAM陣列中的儲存單元(例如，儲存單元102)通常由兩個、四個或 六個電晶體組成。在基於6T SRAM的設計方案中，感測放大器402接收感測放大器賦能信號「saen」的時間與能夠準確地評估位元線對「saen_h」和「saen_l」上的電壓差(以判斷正在讀取的儲存單元是包含邏輯「0」還是邏輯「1」)的時間之間的「爭用」是重要的效能裕度。感測放大器賦能信號「saen」需要到達感測放大器402，使得位元線差分(亦即，位元線對「saen_h」和「saen_l」上的電壓)足以滿足感測放大器偏移(亦即，用於感測放大器適當地偵測電壓的差值而在位元線上所需要的最小電壓差)。此外，感測放大器賦能信號saen的時序直接影響SRAM輸出的延遲，其中在產生感測放大器賦能信號時的延遲越長，將導致讀取儲存單元的延遲越長。
此外，感測放大器賦能信號saen需要使用六sigma統計弱位評估進行追蹤。在具有複雜解碼(例如，基於CAM的解碼或者基於預測的解碼)的巨集中，位元線對電壓差與感測放大器賦能信號的到達之間的發散路徑可能很大，因此，OCV裕度亦可能很大。此種偏差增加了SRAM陣列的輸出延遲。
通常，「rd_bank_clk」404(亦即，記憶體晶片的儲存體陣列內的時鐘)充當該爭用裕度的發散點，這是因為感測放大器賦能信號產生器406從rd_bank_clk 404接收時鐘信號(路徑401)，rd_bank_clk 404亦提供位元線「saen_h」和「saen_l」上的電壓(路徑403)。但是，在需要字線的字/位元 組閘控的巨集中，存在可以決定發散點的多個路徑，因此，主時鐘(「clk」)(未圖示)亦可能導致延遲。此外，雙電壓域要求該裕度能通過寬範圍的陣列和邏輯域電壓。具體而言，低功率記憶體使用雙電壓域架構。在此種架構中，記憶體位元單元陣列連接到具有有限可擴展性的電源(陣列電源域)，而周邊部分和其餘邏輯連接到不同的、完全可擴展的電源(邏輯電源域)。在低功率操作期間，邏輯電源降低到比位元單元可以操作的最小電壓低得多的電壓。在此種架構下，字線和感測放大器路徑橫跨兩個電壓域，需要在各個電源的整個範圍內相互追蹤。
另外，最壞情況的感測裕度發生在低電壓位準，其驅動turbo角(亦即，設置最高支援頻率的高電壓角)感測放大器賦能信號時序。具體而言，低電壓下增加的變化需要在低電壓角處具有更大的裕度，影響turbo角處的感測放大器賦能信號的時序。減小位元線評估和感測放大器賦能信號之間的偏差可以幫助節省OCV裕度並且改善巨集的整體時序。
用於簡化感測放大器賦能信號時序的一種方式是減小位元線對電壓差的評估與相應的感測放大器賦能信號的產生之間的偏差。6T儲存單元(例如，儲存單元102)的子陣列具有以不同速度進行評估的位元線對。 例如，由弱位放電並且其行多工器為ON的位元線是評估最慢的位元線。相反，由標稱位放電並且其行多工器為OFF的位元線評估最快。
所提出的解決方案是經由位元線評估來觸發感測放大器賦能信號。具體而言，更快的位元線評估觸發感測放大器賦能信號以滿足較慢位元線評估的裕度。因為位元線放電用於產生感測放大器賦能信號，所以消除了位元線評估和感測放大器賦能信號的產生之間的發散路徑。
圖5根據本案內容的至少一個態樣，說明瞭用於示出自時序感測放大器賦能信號的產生的示例性架構500。在圖5的實例中，相關聯的記憶體陣列(未圖示，但可以對應於例如SRAM陣列100)是96x64陣列(96列和64行)。如圖5中所示，從記憶體陣列中讀取偶數48x2資料切片502a和奇數48x2資料切片502b。該兩個資料切片(稱為「半儲存體」)一起表示記憶體陣列的兩個完整行(兩行的96列)。但是，應當瞭解的是，這僅僅是一種示例性配置。
將兩個48x2資料切片502a和502b(其統稱為資料切片502)傳遞到相應的多工器504a和504b(其統稱為多工器504)。例如，多工器504可以是四輸入雙輸出多工器(其稱為「rd colmux x2」多工器)，將四個位元線(具體而言是兩對位元線(分別示出成「bl_even<1：0>」、「blb_even<1：0>」、「bl_odd<1：0>」和「blb_odd<1：0>」))上的信號作為輸入，輸出信號「sain_h」和「sain_l」(其表示所選位元線對上的信號)。感測放大器506(其可以對應於圖3中的感測放大器302)從多工器504接收所選的位元線對 的輸出信號「sain_h」和「sain_l」。因此，不是記憶體陣列中的每行皆與其自身的感測放大器相關聯，而是兩行(例如，資料切片502)與單個感測放大器506相關聯。感測放大器506亦接收感測放大器賦能(「saen」)信號(在下文將描述其的產生)，以便偵測信號「sain_h」和「sain_l」上的電壓差。
在架構500中，可以使用另外兩對電晶體508a和508b(例如，p通道金屬氧化物半導體(PMOS)電晶體)，以基於每個半儲存體(亦即，資料切片502)的位元線放電來產生感測放大器賦能信號。每當資料切片502中的一對位元線放電時，該放電就在「bl」和「blb」位元線上產生信號(如圖2中所示)。在偶數半儲存體一側(亦即，資料切片502a)，電晶體對508a從偶數位元線的放電對接收「bl_even」和「blb_even」信號作為輸入，在奇數側，電晶體對508b從奇數位元線的放電對接收「bl_odd」和「blb_odd」信號作為輸入。 當輸入到相應的電晶體508a和508b時，該等偶數和奇數「bl」和「blb」信號產生感測放大器賦能信號。
在偶數半儲存體一側(亦即，資料切片502a)，第三電晶體510a耦合到「prog_even_clk」輸入，當其存在時，可以用於賦能或去能由電晶體對508a產生的自時序偶數感測放大器賦能信號。同樣，在奇數半儲存體一側(亦即，資料切片502b)，第三電晶體510b耦合到「prog_odd_clk」輸入，當其存在時，可以用 於去能由電晶體對508b產生的自時序奇數感測放大器賦能信號。耦合到每個半儲存體的三個電晶體508a/b(其統稱為電晶體508)和510a/b(其統稱為電晶體510)在本文中稱為「電晶體堆疊」512a/b(其統稱為電晶體堆疊512)。第三電晶體510的強度決定回應於對應的bl和blb位元線的放電而產生感測放大器賦能信號的速度。可以調整電晶體510的強度以影響感測放大器裕度。可以藉由改變電晶體510的有效尺寸或者藉由在讀取操作期間控制導通時的其柵極電壓來調整強度。
在架構500中，電晶體堆疊512的輸出耦合在一起以形成感測放大器賦能信號「saen」，其在記憶體陣列的各個行或資料切片502上輸入到每個感測放大器506。電晶體堆疊512的連接輸出亦可以耦合到另外的電晶體/輸入。具體而言，由傳統方法產生的感測放大器賦能信號(其示出為「prog_saen_n」)可以與電晶體堆疊512產生的自時序感測放大器賦能信號多工。因此，感測放大器賦能信號將在自時序模式期間被延遲，而在經由prog_saen_n的存在來去能自時序模式時提前到達。此外，為了使自時序感測放大器賦能信號回落(亦即，對其「重置」)，可以將「saen_discharge_clk」信號添加到架構500中。該信號將具有與字線相反的極性，因此在字線變為「0」之後變為有效。具體地說，該信號是低位準(LOW)有效信號。其復位值為HIGH(高位準)，在字線為HIGH的讀操作期間變為低位準。
圖6A根據本案內容的至少一個態樣，圖示了用於示出自時序感測放大器賦能信號的產生的示例性架構600A。架構600A是圖5中的架構500的變型。類似於圖5中的架構500，相關聯的記憶體陣列(未圖示，但可以對應於例如SRAM陣列100)是96x64陣列(96列和64行)。如圖6A中所示，從記憶體陣列中讀取偶數48x2資料切片602a和奇數48x2資料切片602b。該兩個資料切片一起表示記憶體陣列的兩個完整行。但是，應當瞭解的是，這僅僅是一種示例性配置。
將兩個48x2資料切片602a和602b(其統稱為資料切片602)傳遞到相應的多工器604a和604b(其統稱為多工器504)。如圖5中所示，多工器604可以是例如四輸入雙輸出多工器(稱為「rd colmux x2」多工器)，將四個位元線(具體而言是兩對位元線(分別示出成「bl_even<1：0>」、「blb_even<1：0>」、「bl_odd<1：0>」和「blb_odd<1：0>」))上的信號作為輸入，輸出信號「sain_h」和「sain_l」(其表示所選位元線對上的信號)。感測放大器506(其可以對應於圖7中的感測放大器702)接收來自多工器604的所選的位元線對的輸出信號「sain_h」和「sain_l」和感測放大器賦能信號(「saen_even」和「saen_odd」)(在下文將描述其的產生)，以便偵測信號「sain_h」和「sain_l」上的電壓差。
類似於架構500，可以使用另外兩對電晶體608a和608b(例如，PMOS電晶體)，以基於每個半儲存體(亦即，資料切片602)的位元線放電來產生感測放大器賦能信號。在偶數半儲存體一側(亦即，資料切片602a)，電晶體對608a從偶數位元線的放電對接收「bl_even」和「blb_even」信號作為輸入，在奇數側，電晶體對608b從奇數位元線的放電對接收「bl_odd」和「blb_odd」信號作為輸入。當輸入到相應的電晶體對608a和608b時，該等偶數和奇數「bl」和「blb」信號分別產生感測放大器賦能信號「saen_even」和「saen_odd」。
在偶數半儲存體一側(亦即，資料切片602a)，第三電晶體610a耦合到「prog_even_clk」輸入，當其存在時，可以用於去能由電晶體對608a產生的自時序偶數感測放大器賦能信號。同樣，在奇數半儲存體一側(亦即，資料切片602b)，第三電晶體610b耦合到「prog_odd_clk」輸入，當其存在時，可以用於去能由電晶體對608b產生的自時序奇數感測放大器賦能信號。 耦合到每個半儲存體的三個電晶體608a/b(其統稱為電晶體608)和610a/b(其統稱為電晶體610)在本文中稱為「電晶體堆疊」612a/b(其統稱為電晶體堆疊612)。
在架構600A中，不同於架構500，可以在記憶體陣列的資料切片602a和602b中的一個裡執行讀取 ，可以在記憶體陣列的資料切片602a和602b中的另一個裡執行寫操作。因此，在架構600A中，電晶體堆疊612a的輸出形成感測放大器賦能信號「saen_even」，其輸入到記憶體陣列的各行上的每個感測放大器606，電晶體堆疊612b的輸出形成感測放大器賦能信號「saen_odd」，其亦輸入到記憶體陣列的各行上的每個感測放大器606。
由於偶數和奇數感測放大器賦能信號，需要單獨的「prog_even_saen_n」和「prog_odd_saen_n」信號以及單獨的「saen_even_discharge_clk」和「saen_odd_discharge_clk」信號，而不是單個「prog_saen_n」和「saen_discharge_clk」信號。 具體而言，經由傳統方法產生的偶數和奇數感測放大器賦能信號(其示出成「prog_even_saen_n」和「prog_odd_saen_n」)可以與電晶體堆疊612產生的偶數和奇數自時序感測放大器賦能信號多工。因此，偶數和奇數感測放大器賦能信號將在自時序模式期間被延遲，在由於存在prog_even_saen_n和prog_odd_saen_n而去能自時序模式時提前到達。此外，為了重置自時序偶數和奇數感測放大器賦能信號，可以將「saen_even_discharge_clk」和「saen_odd_discharge_clk」信號添加到架構600A中。該等信號與各個字線具有相反的極性，因此在字線變為「0」後變為有效。
圖6B根據本案內容的至少一個態樣，圖示了用於示出自時序感測放大器賦能信號的產生的示例性架構600B。架構600B是圖6A中的架構600A的變型。在架構600B中，程式時鐘電晶體(分別耦合到「prog_even_clk<0>」和「prog_even_clk<1>」的偶數程式時鐘電晶體610a-0和610a-1、以及分別耦合到「prog_odd_clk<0>」和「prog_odd_clk<1>」輸入的奇數程式時鐘電晶體610b-0和610b-1)被配置為：基於賦能程式時鐘電晶體的一個子集，去能bl電晶體和blb電晶體(電晶體對608a或電晶體對608b)的共用輸出(「saen_even」或「saen_odd」)。具體地說，圖6B圖示兩個代表性行，其中不同行中的電晶體標頭由不同的信號進行驅動。例如，用於偶數子儲存體的兩行中的電晶體標頭由「prog_even_clk<1>」和「prog_even_clk<0>」進行驅動。類似地，用於奇數子儲存體的兩行中的電晶體標頭由「prog_odd_clk<1>」和「prog_odd_clk<0>」進行驅動。用此方式，可以賦能程式時鐘電晶體610a-0、610a-1、610b-0和610b-1的一個子集。
圖7根據本案內容的態樣，圖示包括感測放大器702的示例性電路700。感測放大器702可以對應於能夠接收兩個感測放大器賦能信號的圖6A中的感測放大器606。感測放大器702類似於圖3中的感測放大器302，但包括兩個另外的電晶體以接收第二感測放大器賦能信 號。具體而言，感測放大器702包括接收偶數感測放大器賦能信號(「saen_even」)的第一對PFET(在感測放大器702的左上側和左下側示出)、以及接收奇數感測放大器賦能信號(「saen_odd」)的第二對PFET(亦在感測放大器702的左上側和左下側)。
該兩個信號是互斥的：其中的一個根據是否正在讀取偶數或奇數半儲存體陣列行(例如，資料切片602)而變為有效。具體而言，在讀取操作之前，「saen_even」(或「saen_odd」)信號為LOW(低位準)，使感測放大器輸出處於預充電狀態。當讀取偶數(或奇數)行時，「saen_even」(或「saen_odd」)變為HIGH(高位準)，這允許感測放大器702感測「sain_l」和「sain_r」(饋入到感測放大器702的行多工器(例如，行多工器114)的輸出)之間的電壓差，將其擷取並且輸出為從1到0的全擺幅(或反之亦然)。由於當任一感測放大器賦能信號變為HIGH(高位準)時，預充電電晶體(亦即，饋送輸出信號「sao_h」和「sao_l」的四個PFET)必須切斷輸出信號，因此每個輸出信號「sao_h」和「sao_l」連接到串聯的兩個此類PFET，每個PFET連接到一個(偶數或奇數)感測放大器賦能信號。
圖8是根據本案內容的至少一個態樣，圖示各種信號的時序的圖800。如圖8中所示，信號是讀取操作的一部分。第一列802圖示變為HIGH(其指示有效字線)的本端字線「lwl_odd<47>」。第二列804圖示以 不同速度放電的位元線。第三列806圖示變為低位準的「prog_odd_clk」，其使得PFET堆疊(例如，圖5中的電晶體堆疊512a)能夠驅動感測放大器賦能信號「saen_odd」。第四列808指示「prog_odd_saen_n」，其是能夠與PFET堆疊的輸出進行多工處理的可程式設計感測放大器賦能信號。第五列810表示重置「saen_odd」的「saen_odd_discharge_clk」。第六列812圖示「saen_odd」信號，其饋送感測放大器的輸入。
產生感測放大器賦能信號的現有方法使用諸如反相器、反及閘、反或閘等等之類的邏輯閘。一般的邏輯閘的製程變化與6T SRAM位元單元不同。由於所提出的解決方案使用SRAM位元單元延遲來產生感測放大器賦能信號，因此與現有方法相比，其可以追蹤更好的製程角。
圖9根據本案內容的態樣，圖示操作記憶體系統的示例性方法900。在910處，方法900包括：在電耦合到與記憶體陣列(例如，SRAM陣列100)的行(例如，圖2中的行200)相關聯的第一位元線(例如，圖2中的位元線106a)的bl電晶體(例如，電晶體對508的bl電晶體)處，基於第一位元線放電而從第一位元線接收第一電信號。在920處，方法900包括：在電耦合到與記憶體陣列的該行相關聯的第二位元線(例如，圖2中的位元線106b)的blb電晶體(例如，電晶體對508的blb電晶 體)處，基於第二位元線放電而從第二位元線接收第二電信號。在一個態樣中，將bl電晶體的輸出和blb電晶體的輸出組合成共用輸出(例如，電晶體對508的共用輸出)。在930處，方法900包括：在電耦合到第一位元線和第二位元線的感測放大器(例如，圖5的感測放大器506)處，接收bl電晶體和blb電晶體的共用輸出作為感測放大器賦能信號。在940處，方法900包括：由感測放大器基於感測放大器賦能信號的接收，量測第一位元線和第二位元線上的電壓差。
應當理解的是，對本文元素的任何引用使用諸如「第一」、「第二」等等之類的指定，其通常並不限制該等元素的數量或順序。相反，在本文中將該等指定使用成區分兩個或更多元素或者一個元素的實例的便利方法。因此，對於第一元素和第二元素的引用並不意謂在此處僅使用兩個元素，或者第一元素必須以某種方式排在第二元素之前。此外，除非另外說明，否則一組元素可以包括 一或多個元素。此外，在說明書或申請專利範圍中所使用 的「A、B或C中的至少一個」或「A、B或C中的一或多個」或「由A、B和C構成的群組中的至少一個」形式的術語，意謂「A或B或C或者該等元素的任意組合」。例如，該術語可以包括A或B或C，或者A和B，或者A和C，或者A和B和C，或者2A，或者2B，或者2C等等。
在瞭解了上文的描述和解釋之後，熟習該項技術者應當瞭解，結合本文所揭示的態樣描述的各種說明性 的邏輯區塊、模組、電路和演算法步驟可以實施成電子硬體、電腦軟體或二者的組合。為了清楚地說明硬體和軟體之間的此種可交換性，上文對各種說明性的元件、方塊、模組、電路和步驟均圍繞其功能進行了整體描述。至於此種功能是實施成硬體還是實施成軟體，取決於特定的應用和對整體系統所施加的設計約束條件。本領域技藝人士可以針對每個特定應用，以變通的方式實施所描述的功能，但是，此種實施決策不應解釋為背離本案內容的保護範圍。
因此，應當瞭解的是，例如，裝置或者裝置的任何元件可以被配置為(或者使得可用於或適於)提供如本文所教示的功能。例如，這可以藉由下文方式來達成：對該裝置或元件進行製造(例如，製作)，使得其提供該功能；對該裝置或元件進行程式設計，使得其提供該功能；或者經由使用某種其他適當的實施技術。舉一個實例，可以對積體電路進行製造以提供所必需的功能。再舉一個實例，可以對積體電路進行製造以支援所必需的功能，隨後進行配置(例如，經由程式設計)以提供所必需的功能。再舉一個實例，處理器電路可以執行代碼以提供所必需的功能。
儘管上述揭示內容圖示各種說明性的態樣，但應當注意的是，在不脫離如所附申請專利範圍規定的本發明的保護範圍的基礎上，可以對所示出的實例做出各種改變和修改。本案內容並不意欲只是限於所具體示出的實 例。例如，除非另外說明，否則根據本文所描述的本案內容的態樣的方法請求項的功能、步驟及/或動作，並不需要以任何特定的順序來執行。此外，儘管用單數形式描述或主張了本發明的某些態樣，但除非明確說明限於單數，否則複數形式是可以預期的。
900:方法
910:操作
920:操作
930:操作
940:操作

Claims (28)

  1. 一種記憶體系統，包括：一感測放大器，該感測放大器被配置為放大一電壓擺動，該感測放大器電耦合到與一記憶體陣列的一行相關聯的一第一位元線和一第二位元線；電耦合到該第一位元線的一bl電晶體，其中該bl電晶體被配置為基於該第一位元線放電而從該第一位元線接收一第一電信號作為輸入；及電耦合到該第二位元線的一blb電晶體，其中該blb電晶體被配置為基於該第二位元線放電而從該第二位元線接收一第二電信號作為輸入，其中該bl電晶體的一輸出和該blb電晶體的一輸出被電耦合在一起作為一共用輸出，其中該感測放大器被配置為接收該bl電晶體和該blb電晶體的該共用輸出作為一輸入且作為一感測放大器賦能信號，並且其中該感測放大器進一步被配置為基於該感測放大器賦能信號的接收，來測量跨越該第一位元線和該第二位元線的一電壓差。
  2. 如請求項1所述之記憶體系統，其中該記憶體陣列包括一靜態隨機存取記憶體(SRAM)陣列。
  3. 如請求項1所述之記憶體系統，其中該bl電晶體被配置為在該第一位元線放電時導電，並且其中 該blb電晶體被配置為在該第二位元線放電時被供電。
  4. 如請求項1所述之記憶體系統，其中該bl電晶體和該blb電晶體的該共用輸出是跨越在該記憶體陣列中的、被配置為一起存取的兩行或更多行來連接的。
  5. 如請求項1所述之記憶體系統，進一步包括：電耦合在複數個位元線與該感測放大器之間的一多工器，該複數個位元線包括該第一位元線和該第二位元線，該多工器被配置為選擇該複數個位元線中的一對位元線，並且將該該對位元線輸出到該感測放大器。
  6. 如請求項1所述之記憶體系統，進一步包括：電耦合到該bl電晶體和該blb電晶體的一程式時鐘電晶體，其中該程式時鐘電晶體被配置為去能該bl電晶體和該blb電晶體的該共用輸出。
  7. 如請求項6所述之記憶體系統，其中該程式時鐘電晶體的一大小決定該程式時鐘電晶體的一強度。
  8. 如請求項6所述之記憶體系統，其中該程式時鐘電晶體的一柵極電壓決定當該程式時鐘電晶體在一讀取操作期間導電時的一強度。
  9. 如請求項6所述之記憶體系統，其中該程式時鐘電晶體被配置為：基於賦能程式時鐘電晶體的一個子集，來去能該bl電晶體和該blb電晶體的該共用輸出。
  10. 如請求項1所述之記憶體系統，進一步包括：一多工器，其被配置為從一程式感測放大器賦能信號電晶體或者該bl電晶體和該blb電晶體的該共用輸出選擇一輸入。
  11. 如請求項1所述之記憶體系統，進一步包括：一放電電晶體，其被配置為去能該bl電晶體和該blb電晶體的該共用輸出。
  12. 如請求項1所述之記憶體系統，進一步包括：包括該行的該記憶體陣列的複數個行，其中少於所有的該複數個行與包括該bl電晶體和該blb電晶體的複數個bl電晶體和blb電晶體對相關聯。
  13. 一種操作一記憶體系統的方法，包括以下步驟：在電耦合到一記憶體陣列的一行的一第一位元線的一bl電晶體處，基於該第一位元線放電而從該第一位 元線接收一第一電信號；在電耦合到該記憶體陣列的該行的一第二位元線的一blb電晶體處，基於該第二位元線放電而從該第二位元線接收一第二電信號，其中該bl電晶體的一輸出和該blb電晶體的一輸出被電耦合在一起作為一共用輸出；在被配置為放大一電壓擺動的一感測放大器處，接收該bl電晶體和該blb電晶體的該共用輸出作為一感測放大器賦能信號，其中該感測放大器電耦合到該第一位元線和該第二位元線；及由該感測放大器基於該感測放大器賦能信號的接收，來量測跨越該第一位元線和該第二位元線的一電壓差。
  14. 如請求項13所述之方法，其中該記憶體陣列包括一靜態隨機存取記憶體(SRAM)陣列。
  15. 如請求項13所述之方法，其中當該第一位元線放電時，該bl電晶體進行導電，並且其中當該第二位元線放電時，該blb電晶體被供電。
  16. 如請求項13所述之方法，其中該bl電晶體和該blb電晶體的該共用輸出是跨越在該記憶體陣列中的、一起存取的兩行或更多行來連接的。
  17. 如請求項13所述之方法，進一步包括以下 步驟：由電耦合在複數個位元線與該感測放大器之間的一多工器，選擇該複數個位元線中的一對位元線，該複數個位元線包括該第一位元線和該第二位元線；及由該多工器將該該對位元線輸出到該感測放大器。
  18. 如請求項13所述之方法，進一步包括以下步驟：由電耦合到該bl電晶體和該blb電晶體的一程式時鐘電晶體，去能該bl電晶體和該blb電晶體的該共用輸出。
  19. 如請求項18所述之方法，其中該程式時鐘電晶體的一大小決定該程式時鐘電晶體的一強度。
  20. 如請求項18所述之方法，其中該程式時鐘電晶體的一柵極電壓決定當該程式時鐘電晶體在一讀取操作期間導電時的一強度。
  21. 如請求項18所述之方法，其中該程式時鐘電晶體被配置為：基於賦能程式時鐘電晶體的一個子集，來去能該bl電晶體和該blb電晶體的該共用輸出。
  22. 如請求項13所述之方法，進一步包括以下步驟：由一多工器從一程式感測放大器賦能信號電晶體或 者該bl電晶體和該blb電晶體的該共用輸出中選擇一輸入。
  23. 如請求項13所述之方法，進一步包括以下步驟：由一放電電晶體去能該bl電晶體和該blb電晶體的該共用輸出。
  24. 如請求項13所述之方法，其中該記憶體陣列包括包含該行的複數個行，其中少於所有的該複數個行與包括該bl電晶體和該blb電晶體的複數個bl電晶體和blb電晶體對相關聯。
  25. 一種記憶體系統，包括：用於基於一記憶體陣列的一行的一第一位元線放電而從該第一位元線接收一第一電信號的第一構件，該用於接收的第一構件電耦合到該第一位元線；用於基於該記憶體陣列的該行的一第二位元線放電而從該第二位元線接收一第二電信號的第二構件，該用於接收的第二構件電耦合到該第二位元線，其中該用於接收的第一構件的一輸出和該用於接收的第二構件的一輸出被電耦合在一起作為一共用輸出；及用於放大一電壓擺動的構件，其被配置為接收該用於接收的第一構件和該用於接收的第二構件的該共用輸出作為一感測放大器賦能信號，該用於放大該電壓 擺動的構件電耦合到該第一位元線和該第二位元線，其中該用於放大電壓擺動的構件進一步被配置為基於該感測放大器賦能信號的接收來量測跨越該第一位元線和該第二位元線的一電壓差。
  26. 如請求項25所述之記憶體系統，進一步包括：用於選擇和輸出該記憶體陣列的複數個位元線中的一對位元線的構件，該複數個位元線包括該第一位元線和該第二位元線，該用於選擇的構件耦合在該複數個位元線與該用於放大該電壓擺動的構件之間。
  27. 如請求項25所述之記憶體系統，進一步包括：用於去能該用於接收的第一構件和該用於接收的第二構件的該共用輸出的構件，該用於去能的構件電耦合到該用於接收的第一構件和該用於接收的第二構件。
  28. 如請求項25所述之記憶體系統，進一步包括：用於從一程式感測放大器賦能信號電晶體或者該用於接收的第一構件和該用於接收的第二構件的該共用輸出中選擇一輸入的構件。
TW107138273A 2018-01-05 2018-10-30 位元線驅動的感測放大器時鐘方案 TWI720360B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862614322P 2018-01-05 2018-01-05
US62/614,322 2018-01-05
US16/134,937 2018-09-18
US16/134,937 US10559352B2 (en) 2018-01-05 2018-09-18 Bitline-driven sense amplifier clocking scheme

Publications (2)

Publication Number Publication Date
TW201931368A TW201931368A (zh) 2019-08-01
TWI720360B true TWI720360B (zh) 2021-03-01

Family

ID=67141072

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107138273A TWI720360B (zh) 2018-01-05 2018-10-30 位元線驅動的感測放大器時鐘方案

Country Status (7)

Country Link
US (1) US10559352B2 (zh)
EP (1) EP3735690B1 (zh)
KR (1) KR102217764B1 (zh)
CN (1) CN111557031B (zh)
SG (1) SG11202005643YA (zh)
TW (1) TWI720360B (zh)
WO (1) WO2019135818A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW371764B (en) * 1995-07-21 1999-10-11 Hyundai Electronics Ind Apparatus and method for controlling a bit line sense amplifier
TW559831B (en) * 2001-05-31 2003-11-01 Ibm Single bitline direct sensing architecture for high speed memory device
WO2004015711A2 (en) * 2002-08-09 2004-02-19 The Governing Council Of The University Of Toronto Low leakage asymmetric sram cell devices
US9520165B1 (en) * 2015-06-19 2016-12-13 Qualcomm Incorporated High-speed pseudo-dual-port memory with separate precharge controls

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000099557A (ja) 1998-09-25 2000-04-07 Hitachi Ltd 半導体集積回路装置、及びその製造方法、及び記憶媒体
KR100336840B1 (ko) * 1999-06-10 2002-05-16 윤종용 반도체 메모리 장치의 감지 증폭기
KR100416623B1 (ko) 2002-05-03 2004-02-05 삼성전자주식회사 프로세스 트랙킹 회로를 구비하는 감지증폭기 인에이블신호 발생회로 및 이를 구비하는 반도체 메모리장치
US7545180B2 (en) 2006-09-26 2009-06-09 Stmicroelectronics Pvt. Ltd. Sense amplifier providing low capacitance with reduced resolution time
US7746716B2 (en) * 2007-02-22 2010-06-29 Freescale Semiconductor, Inc. Memory having a dummy bitline for timing control
US8536898B2 (en) * 2010-06-02 2013-09-17 David James Rennie SRAM sense amplifier
JP2012164864A (ja) * 2011-02-08 2012-08-30 Rohm Co Ltd 半導体記憶装置
CN103858171A (zh) 2011-10-04 2014-06-11 考文森智财管理公司 降低的噪声dram感测
US20140003160A1 (en) 2012-06-28 2014-01-02 Lsi Corporation High-Speed Sensing Scheme for Memory
US9384790B2 (en) 2012-07-30 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Memory device with separately controlled sense amplifiers
KR101616262B1 (ko) * 2014-04-09 2016-04-28 (주)에이디테크놀로지 정적 램용 센스앰프인에이블 신호 생성회로 및 그 방법과, 그 생성회로를 구비한 정적 램
US10163490B2 (en) * 2015-02-23 2018-12-25 Qualcomm Incorporated P-type field-effect transistor (PFET)-based sense amplifiers for reading PFET pass-gate memory bit cells, and related memory systems and methods
US9659604B1 (en) * 2015-12-07 2017-05-23 Globalfoundries Inc. Dual-bit 3-T high density MTPROM array
US9640231B1 (en) 2016-02-03 2017-05-02 Qualcomm Incorporated Shared sense amplifier
US9830979B1 (en) 2016-05-26 2017-11-28 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for controlling a sense amplifier
US9858988B1 (en) 2016-07-08 2018-01-02 Qualcomm Incorporated Timing circuit for memories

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW371764B (en) * 1995-07-21 1999-10-11 Hyundai Electronics Ind Apparatus and method for controlling a bit line sense amplifier
TW559831B (en) * 2001-05-31 2003-11-01 Ibm Single bitline direct sensing architecture for high speed memory device
WO2004015711A2 (en) * 2002-08-09 2004-02-19 The Governing Council Of The University Of Toronto Low leakage asymmetric sram cell devices
US9520165B1 (en) * 2015-06-19 2016-12-13 Qualcomm Incorporated High-speed pseudo-dual-port memory with separate precharge controls

Also Published As

Publication number Publication date
KR102217764B1 (ko) 2021-02-18
SG11202005643YA (en) 2020-07-29
CN111557031B (zh) 2024-05-17
TW201931368A (zh) 2019-08-01
US10559352B2 (en) 2020-02-11
CN111557031A (zh) 2020-08-18
EP3735690B1 (en) 2022-11-30
US20190214076A1 (en) 2019-07-11
EP3735690A1 (en) 2020-11-11
WO2019135818A1 (en) 2019-07-11
KR20200081515A (ko) 2020-07-07

Similar Documents

Publication Publication Date Title
JP5914671B2 (ja) 複数ポートのｓｒａｍメモリセルにおける漏れ電力を低減する方法および装置
EP3482395B1 (en) Overlapping precharge and data write
US7746716B2 (en) Memory having a dummy bitline for timing control
US11087805B2 (en) Apparatus with a biasing mechanism and methods for operating the same
US7283417B2 (en) Write control circuitry and method for a memory array configured with multiple memory subarrays
US7130236B2 (en) Low power delay controlled zero sensitive sense amplifier
JP5411391B2 (ja) 半導体メモリの読取電流に追従するためのプログラム可能な追従回路
JP2004253038A (ja) 半導体記憶装置
JP2007193943A (ja) スタティック・ランダム・アクセス・メモリ
JP2018522362A (ja) 別個のプリチャージ制御を備えた高速疑似デュアルポートメモリ
US8854901B2 (en) Read self timing circuitry for self-timed memory
US20030156487A1 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
US10140224B2 (en) Noise immune data path scheme for multi-bank memory architecture
US8854902B2 (en) Write self timing circuitry for self-timed memory
JPH05144263A (ja) 半導体記憶装置
US9922688B2 (en) Bitline sensing latch
TWI720360B (zh) 位元線驅動的感測放大器時鐘方案
US20070291561A1 (en) Sense-amplifier assist (saa) with power-reduction technique
KR100512369B1 (ko) 센스 엠프 선택 회로 및 센스엠프 선택 방법
KR102307368B1 (ko) 입력 버퍼 회로
KR100652796B1 (ko) 반도체 메모리 장치
US20150085592A1 (en) Bit-Line Discharge Assistance in Memory Devices
JPS6258076B2 (zh)