CN111557031A - 位线驱动的读出放大器时钟方案 - Google Patents

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Abstract

公开了一种存储器系统，该存储器系统包括：被电耦合到与存储器阵列的列相关联的第一位线和第二位线的读出放大器；被电耦合到第一位线的bl晶体管，其中bl晶体管被配置为从第一位线接收第一电信号作为输入；以及被电耦合到第二位线的blb晶体管，其中blb晶体管被配置为从第二位线接收第二电信号作为输入，其中bl晶体管的输出和blb晶体管的输出被电耦合在一起作为共同输出，并且其中读出放大器被配置为接收bl晶体管和blb晶体管的共同输出作为输入。

Description

位线驱动的读出放大器时钟方案
相关申请的交叉引用
本专利申请要求于2018年1月5日提交的题为“BITLINE-DRIVEN SENSE AMPLIFIERCLOCKING SCHEME”的美国临时申请No.62/614,322的权益，该临时申请转让给本专利申请的受让人并且通过引用整体明确地并入本文。
背景技术
本公开的各方面总体上涉及存储器芯片中的读出放大器，并且更具体地涉及读出放大器时钟方案等。
在计算机存储器中，读出放大器是在从存储器中读取数据时使用的半导体存储器芯片的读取电路系统的一部分。半导体存储器芯片中的数据被存储在存储器单元中，该存储器单元以行和列的阵列被布置在芯片上。连接一行存储器单元的导线被称为“字线”并且通过在其上生成电压而被激活。存储器单元的每一列具有一对相关联的导线(存储器单元的列的任一侧有一个导线)，该导线被称为“位线”。每对位线附接到存储器阵列的边缘处的读出放大器。每个存储器单元位于特定字线和位线的交点处，它们的交点可以用于“寻址”该单元。
为了从静态随机存取存储器(SRAM)芯片中的特定存储器单元读取位，激活该单元所在的字线(行)(即，在该字线上生成电流)。然后可以通过感测跨与存储器单元相关联的一对位线(即，存储器单元的包含所涉及的存储器单元的列的任一侧上的位线)的电压差来确定存储在单元中的值(逻辑“0”或“1”)。与位线对相关联的读出放大器的作用是感测跨位线的电压差(该电压差表示存储在存储器单元中的值)，并且将该电压差放大到可识别的逻辑电平(即，逻辑“0”或““1”)，使得可以通过存储器阵列外部的逻辑来正确地解释数据。然后，将期望的存储器单元中的位被从该单元的读出放大器锁存到缓冲器中，并且然后被放置在输出总线上。
具有附加功能的动态随机存取存储器(DRAM)芯片中的读出放大器的操作类似于SRAM芯片中的读出放大器的操作。DRAM芯片的每个存储器单元中的数据作为电荷存储在存储器单元中的电容器中。特定存储器单元的读取操作会耗尽该单元中的电荷，从而破坏数据。这样，在数据被读出之后，读出放大器通过向单元施加电压来立即将其写回到单元中，从而对电容器充电。这称为存储器刷新。
读出放大器由读出放大器使能信号生成器生成的读出放大器使能(“saen”)信号驱动。为了使得读出放大器能够感测跨一对位线的电压电平，读出放大器使能信号生成器接收外部时钟信号并且在一段时间的延迟之后生成读出放大器使能信号。在接收到读出放大器使能信号时，读出放大器可以检测跨该对位线的电压差。
SRAM电路中的存储器单元通常由两个、四个或六个晶体管组成。在基于六晶体管(6T)SRAM的设计中，读出放大器接收到读出放大器使能信号的时间与在其间该读出放大可以准确地评估跨位线的电压(即，确定正在读取的存储器单元是否包含“0”或“1”)的时间之间的“竞争”是一个重要的性能裕度。读出放大器使能信号需要到达，使得位线差分(即，跨该对位线的电压)足以满足读出放大器偏移(即，为使读出放大器正确地检测电压差，位线上所需要的最小电压差)。另外，读出放大器使能信号的定时直接影响SRAM输出的延迟，其中生成读出放大器使能信号的较长延迟导致读取存储器单元的延迟较长。
此外，需要利用六西格玛统计弱位评估来跟踪读出放大器使能信号(在任何集成电路中，由于制造缺陷，晶体管的电流强度存在一些差异——因此，大多数SRAM电路被设计为具有足够的裕度来覆盖过程的六倍的方差或“西格玛”)。在具有复杂译码的存储器(诸如基于内容可寻址存储器(CAM)的译码或基于预测的译码)中，位线对电压差与读出放大器使能信号的到达之间的发散路径可能很大，因此导通芯片变化(OCV)裕度也可能很大。这种差异增加了SRAM阵列的输出延迟。
通常，由于读出放大器使能信号生成器从rd_bank_clk接收时钟信号，因此“rd_bank_clk”(即，存储器芯片的存储体阵列内的时钟)用作该竞争裕度的发散点。然而，在需要字线的字/字节门控的存储器中，可以存在多个确定发散点返路径，因此主时钟(“clk”)也可能引起延迟。同样，双电压域要求该裕度跨过各种阵列和逻辑域电压两者。更具体地，低功率存储器使用双电压域架构。在这种架构中，存储器位单元阵列被连接到具有有限扩展性的电源(阵列电源域)，而部分外围设备和其余逻辑被连接到不同的完全可扩展的电源(逻辑电源域)。在低功率操作期间，逻辑电源被降低到比位单元可以工作的最小电压低得多的电压。在这种架构下，字线和读出放大器路径跨越两个电压域，并且需要在整个电源范围内彼此跟踪。
另外，最坏情况下的感测裕度出现在低电压电平上，这驱动了turbo角(即，设置最高支持频率的高电压角)读出放大器使能信号定时。更具体地，在低压下增加的变化要求在低压拐角处具有更大的裕度，并且影响在turbo拐角处的读出放大器使能信号的定时。减小位线与读出放大器使能信号之间的差异可以帮助节省OCV裕度并且改善宏(例如，SRAM块)的总体定时。
发明内容
下面给出了与本文中公开的一个或多个方面有关的简化概述。这样，以下概述不应当被认为是与所有预期方面有关的详尽概述，也不应当被视为标识与所有预期方面有关的重要或关键要素或界定与任何特定方面相关联的范围。因此，以下概述的唯一目的是以简化的形式在以下呈现的详细描述之前呈现与本文中公开的机制相关的一个或多个方面的某些概念。
在一个方面，一种存储器系统包括：被电耦合到与存储器阵列的列相关联的第一位线和第二位线的读出放大器；被电耦合到第一位线的bl晶体管，其中bl晶体管被配置为从第一位线接收第一电信号作为输入；以及电耦合到第二位线的blb晶体管，其中blb晶体管被配置为从第二位线接收第二电信号作为输入，其中bl晶体管的输出和blb晶体管的输出被电耦合在一起作为共同输出，并且其中读出放大器被配置为接收bl晶体管和blb晶体管的共同输出作为输入。
在一个方面，一种操作存储器系统的方法包括：在被电耦合到存储器阵列的列的第一位线的bl晶体管处，基于第一位线被放电从第一位线接收第一电信号；在被电耦合到存储器阵列的列的第二位线的blb晶体管处，基于第二位线被放电来从第二位线接收第二电信号，其中bl晶体管的输出和blb的输出晶体管被电耦合在一起作为共同输出；在被电耦合到第一位线和第二位线的读出放大器处，接收bl晶体管和blb晶体管的共同输出作为读出放大器使能信号；以及由读出放大器，基于读出放大器使能信号的接收来测量跨第一位线和第二位线的电压差。
在一个方面，一种存储器系统包括：第一装置，用于基于存储器阵列的列的第一位线被放电来从第一位线接收第一电信号的，用于接收的第一装置电耦合到该第一位线；第二装置，用于基于存储器阵列的列的第二位线被放电，从第二位线接收第二电信号的，用于接收的第二装置被电耦合到第二位线，其中用于接收的第一装置的输出和用于接收的第二装置的输出被电耦合在一起作为共同输出；以及用于放大电压摆幅的装置，被配置为接收用于接收的第一装置和用于接收的第二装置的共同输出作为读出放大器使能信号，该用于放大电压摆幅的装置被电耦合到第一位线和第二位线，其中该用于放大电压摆幅的装置还被配置为基于读出放大器使能信号的接收来测量跨第一位线和第二位线的电压差。
基于附图和详细描述，与本文中公开的各方面相关联的其他目的和优点对于本领域技术人员将是很清楚的。
附图说明
附图被呈现以帮助描述本公开的各个方面，并且附图被提供仅用于说明各方面而不是对其进行限制。
图1示出了SRAM的示例性架构。
图2更详细地示出了SRAM阵列的单个列的示例性架构。
图3示出了包括常规读出放大器的示例性电路。
图4示出了常规系统，其示出了读出放大器使能信号的生成。
图5示出了根据本公开的至少一个方面的示例性架构，其示出了读出放大器使能信号的生成。
图6A和6B示出了根据本公开的至少一个方面的示例性系统，其示出了读出放大器使能信号的生成。
图7示出根据本公开的一个方面的包括读出放大器的示例性电路。
图8示出了根据本公开的至少一个方面的各种曲线图，其示出了各种信号的定时。
图9示出了根据本公开的一个方面的操作存储器系统的示例性方法。
具体实施方式
公开了一种存储器系统，该存储器系统包括：读出放大器，电耦合到与存储器阵列的列相关联的第一位线和第二位线；电耦合到第一位线的bl晶体管，其中bl晶体管被配置为从第一位线接收第一电信号作为输入；以及电耦合到第二位线的blb晶体管，其中blb晶体管被配置为从第二位线接收第二电信号作为输入，其中bl晶体管的输出和blb晶体管的输出电耦合在一起作为共同输出，并且其中读出放大器被配置为接收bl晶体管和blb晶体管的共同输出作为输入。
在下面的描述和针对用于说明目的而提供的各种示例的相关附图中提供了本公开的更具体的方面。在不脱离本公开的范围的情况下，可以设计替代方面。另外，可以不详细描述本公开的公知方面，或者可以省略本公知的公知方面，以免混淆更多相关细节。
本领域技术人员将理解，以下描述的信息和信号可以使用多种不同技术中的任何一种来表示。例如，在以下整个说明书中可以引用的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子、或其任何组合来表示，部分取决于特定应用，部分取决于期望设计，部分取决于对应技术，等等。
此外，根据要由例如计算设备的元件执行的动作序列来描述一些方面。将认识到，本文中描述的各种动作可以由特定电路(例如，专用集成电路(ASIC))，由一个或多个处理器执行的程序指令，或由两者的组合来执行。另外，对于本文中描述的每个方面，对应形式的任何这样的方面可以被实现为例如“被配置为”执行所描述的动作的逻辑。
图1示出了N×M SRAM阵列100的示例性架构，该N×M SRAM阵列100具有N行和M列并且因此具有N×M个存储器单元(其中一些存储器单元用附图标记102标记)。每个存储器单元102连接到多个字线(其中一些字线用附图标记104标记)之一和垂直于字线104布置的一对位线(其中一些位线用附图标记106a和106b标记，并且统称为位线106或单独称为位线106)。一次仅一个字线104是活动的。行译码器110接收并且译码地址信息，以便通过在字线104上为该行生成电流来激活单个行。类似地，列译码器112还接收地址信息并且激活对应的列。激活的列数取决于系统的上下文中的字的大小。例如，系统可以具有32位字，并且在这种情况下，列译码器112将一次激活32列。
与SRAM阵列100的列相关联的读出放大器(图1中未示出)在读取操作期间被用于测量跨位线对106的电压差并且输出全摆幅数据(full swing data)，该全摆幅数据表示存储在所选择的存储器单元102中的数据的值。也就是说，读出放大器放大跨位线对106的小电压“摆幅”(变化)，并且将其放大到可识别的逻辑电平(即，“0”或“1”)。每列可以被耦合到读出放大器，或者多个列多路复用器114可以用于将多列的位线106多路复用到单个读出放大器，从而减少所需要的读出放大器的数目。列译码器112还可以向写入电路系统(图1中未示出)发送信息，该写入电路系统用于在写入操作期间向所选择的存储器单元102中写入数据。SRAM阵列100还包括将在下面进一步描述的预充电电路系统116。
图2更详细地示出了图1的SRAM阵列100的单列200的示例性架构。列200包括预充电电路系统116、多个存储器单元102、多个字线104、一对位线106a和106b(分别称为“bl”位线106a和“blb”位线106b，并且统称为位线106)、列多路复用器114和读出放大器204。当SRAM阵列100不活动时(即，没有读取或写入操作)，预充电电路系统116被启用，从而在位线106上保持高电压。当发生读取操作时，预充电电路系统116被禁用并且单个字线104被启用(即，电流流过字线104)。当字线104被启用时，单个存储器单元102能够改变对应位线106(“bl”和“blb”)上的电压。
图2示出了SRAM阵列100的最常见类型的存储器单元102(6T单元)的电路系统202的详细视图。电路系统202包括锁存器，其中一侧存储高逻辑值，而另一侧存储低逻辑值。当电路系统202的存取晶体管通过字线104上的电流被启用时，电路系统202通过根据锁存器的哪一侧存储低逻辑值来对位线106“bl”或“blb”之一进行放电来影响位线106。
SRAM阵列100的存储器单元102被设计为尽可能小，以便最大数目的存储器单元102以及因此信息被包含在给定区域中。由于存储器单元102较小，因此其晶体管本质上是弱的。另外，位线106跨越列200的整个高度，并且连接到列200中的每个存储器单元102。这样，位线106具有高的固有寄生电容负载。弱的存储器单元102和位线106的大电容的结果是，存储器单元102完全放电可能花费很长时间。此外，一旦被放电，位线106就需要由预充电电路系统116被再充电，这导致了不小的功耗。读出放大器204的目的是检测位线106上的小差分信号并且将其放大，以便标识存储在所选择的存储器单元102中的数据值。
具有附加功能的DRAM芯片中的读出放大器的操作类似于SRAM芯片中的读出放大器的操作。DRAM芯片的每个存储器单元中的数据作为电荷存储在存储器单元中的电容器中。特定存储器单元的读取操作会耗尽该单元中的电荷，从而破坏数据。这样，在数据被读出之后，读出放大器通过向单元施加电压来立即将其写回到单元中，从而对电容器充电。这称为存储器刷新。
读出放大器(例如，读出放大器204)由读出放大器使能信号生成器生成的读出放大器使能(“saen”)信号驱动。为了使得读出放大器能够感测跨一对位线(例如，位线106a和106b)的电压电平，读出放大器使能信号生成器接收外部时钟信号并且在一段时间的延迟之后生成读出放大器使能信号。在接收到读出放大器使能信号时，读出放大器可以检测跨该对位线的电压差。
图3示出包括常规读出放大器302的电路300。读出放大器302(其可以是图2中的读出放大器204的示例)具有九个晶体管：五个n沟道场效应晶体管(NFET)和四个p沟道场效应晶体管(PFET)。两个或非门、反相器和两个推挽式晶体管是可以耦合到读出放大器302的示例逻辑门。两个输入“sain_h”和“sain_1”是列多路复用器(例如，列多路复用器114)的馈送到读出放大器302中的输出。信号“sain_h”和“sain_1”表示由列多路复用器选择的一对位线上的信号。“saen”输入是激活读出放大器302的读出放大器使能信号。此外，“saen”信号馈送两个PFET(在读出放大器302的左上方和左下方示出)，这两个PFET馈送输出信号“sao_h”和“sao_1”。
当“saen”为“低”(即，逻辑“0”)时，PFET将“高”(即，逻辑“1”)值驱动到输出信号“sao_h”和“sao_1”中。该操作称为预充电，并且馈送输出信号“sao_h”和“sao_1”的两个PFET称为预充电晶体管。类似地，在“sain_h”和“sain_1”以“高”值开始的情况下，则在读取操作期间，“sain_1”将开始放电并且“sain_h”将保持为“高”。当“saen”变为“高”时，“sain_h”保持为“高”，这导致“sao_1”通过NFET堆叠304被拉“低”。交叉耦合的PFET将“sao_h”保持为“高”。可以通过读出放大器将“sain_1”上的少量放电放大为全摆幅。
图4示出了常规系统400，其示出了读出放大器402接收到读出放大器使能信号的时间(图4中的“saen”)与在其间该读出放大器402可以准确地评估跨位线(“saen_h”和“saen_l”)的电压的时间之间的发散。如上所述，SRAM阵列中的存储器单元(例如，存储器单元102)通常由两个、四个或六个晶体管组成。在基于6T SRAM的设计中，读出放大器402接收到读出放大器使能信号“saen”的时间与在其间该读出放大器402可以准确地评估跨位线对“saen_h”和“saen_1”的电压差(以确定正在读取的存储器单元是否包含逻辑“0”或“1”)的时间之间的“竞争”是一个重要的性能裕度。读出放大器使能信号“saen”需要到达读出放大器402，使得位线差分(即，跨该对位线“saen_h”和“saen_1”的电压)足以满足读出放大器偏移(即，为使读出放大器正确地检测电压差，位线上所需要的最小电压差)。另外，读出放大器使能信号saen的定时直接影响SRAM输出的延迟，其中生成读出放大器使能信号saen的较长延迟导致读取存储器单元的延迟较长。
此外，需要利用六西格玛统计弱位评估来跟踪读出放大器使能信号。在具有复杂译码的宏(诸如基于CAM的译码或基于预测的译码)中，位线对电压差与读出放大器使能信号的到达之间的发散路径可能很大，因此OCV裕度也可能很大。这种发散增加了SRAM阵列的输出延迟。
通常，由于读出放大器使能信号生成器406从rd_bank_clk接收时钟信号，因此“rd_bank_clk”404(即，存储器芯片的存储体(bank)阵列内的时钟)用作该竞争裕度的发散点404(路径401)，并且rd_bank_clk 404还提供跨位线“saen_h”和“saen_1”的电压(路径403)。然而，在需要字线的字/字节门控的宏中，可以存在多个确定发散点的路径，因此，主时钟(“clk”)(未示出)也可能引起延迟。同样，双电压域要求该裕度跨过各种阵列和逻辑域电压两者。更具体地，低功率存储器使用双电压域架构。在这种架构中，存储器位单元阵列被连接到具有有限扩展性的电源(阵列电源域)，而部分外围设备和其余逻辑被连接到不同的完全可扩展的电源(逻辑电源域)。在低功率操作期间，逻辑电源被降低到比位单元可以工作的最小电压低得多的电压。在这种架构下，字线和读出放大器路径跨越两个电压域，并且需要在整个电源范围内彼此跟踪。
另外，最坏情况下的感测裕度发生在低电压电平上，这驱动了turbo角(即，设置最高支持频率的高电压角)读出放大器使能信号定时。更具体地，在低压下增加的变化要求在低压拐角处具有更大的裕度，并且影响在turbo拐角处的读出放大器使能信号的定时。减少位线评估与读出放大器使能信号之间的差异可以帮助节省OCV裕度并且改善宏的总体定时。
简化读出放大器使能信号定时的一种方法是减小位线对电压差的评估与对应读出放大器使能信号的生成之间的发散。6T存储器单元(例如，存储器单元102)的子阵列具有以不同速度评估的位线对。例如，被弱位放电并且其列多路复用器为ON的位线的评估最慢。相反，被标称位放电并且其列多路复用器为OFF的位线的评估最快。
所提出的解决方案是从位线评估来触发读出放大器使能信号。具体地，更快的位线评估触发读出放大器使能信号以满足较慢的位线评估的裕度。因为使用位线放电来生成读出放大器使能信号，所以消除了位线评估与读出放大器使能信号的生成之间的发散路径。
图5示出了根据本公开的至少一个方面的示例性架构500，其示出了自定时读出放大器使能信号的生成。在图5的示例中，相关联的存储器阵列(未示出，但是可以对应于例如SRAM阵列100)是96×64阵列(96行和64列)。如图5所示，从存储器阵列读取，偶数48×2数据切片502a和奇数48×2数据切片502b。这两个数据切片(称为“半存储体”)一起表示存储器阵列的整个两列(两列，共96行)。然而，将认识到，这仅是示例配置。
两个48×2数据切片502a和502b(统称为数据切片502)被传递到对应的多路复用器504a和504b(统称为多路复用器504)。多路复用器504可以是例如四输入二输出多路复用器(称为“rd colmux×2”多路复用器)，该多路复用器以四个位线(特别是两对位线(分别示出为“bl_even<1：0>”、“blb_even<1：0>”、“bl_odd<1：0>”和“blb_odd<1：0>”))上的信号作为输入，并且输出表示所选择的一对位线上的信号的信号“sain_h”和“sain_1”。读出放大器506(其可以对应于图3中的读出放大器302)从多路复用器504接收所选择的位线对的输出信号“sain_h”和“sain_1”。因此，并非存储器阵列中的每一列与其自身的读出放大器相关联，而是两列(例如，数据切片502)与单个读出放大器506相关联。读出放大器506还接收读出放大器使能(“saen”)信号(该信号的生成将在下面描述)，以便检测跨信号“sain_h”和“sain_1”的电压差。
在架构500中，可以使用另外两对晶体管508a和508b(例如，p沟道金属氧化物半导体(PMOS)晶体管)基于每个半存储体(即，数据切片502)的位线放电来生成读出放大器使能信号。每当数据切片502中的一对位线放电时，放电就在“bl”和“blb”位线上生成信号(如图2所示)。在偶数半存储体侧(即，数据切片502a)，该对晶体管508a从放电的一对偶数位线接收“bl_even”和“blb_even”信号作为输入，而在奇数侧，该对晶体管508b从放电的一对奇数位线接收“bl_odd”和“blb_odd”信号作为输入。当被输入到对应晶体管508a和508b时，这些偶数和奇数“bl”和“blb”信号生成读出放大器使能信号。
在偶数半存储体侧(即，数据切片502a)，第三晶体管510a耦合到“prog_even_clk”输入，当该输入存在时，该输入可以用于启用或禁用由该对晶体管508a生成的自定时偶数读出放大器使能信号。同样，在奇数半存储体侧(即，数据切片502b)，第三晶体管510b耦合到“prog_odd_clk”输入，当该输入存在时，该输入可以用于禁用由该对晶体管508b生成的自定时奇数读出放大器使能信号。耦合到每个半存储体的三个晶体管508a/b(统称为晶体管508)和510a/b(统称为晶体管510)在本文中称为“晶体管堆叠”512a/b(统称为晶体管堆叠512)。第三晶体管510的强度确定响应于对应bl和blb位线的放电而生成读出放大器使能信号的速度。可以调节晶体管510的强度，以影响读出放大器裕度。通过改变晶体管510的有效尺寸或在读取操作期间导通时控制晶体管510的栅极电压，可以调节该强度。
在架构500中，晶体管堆叠512的输出被耦合在一起以形成读出放大器使能信号“saen”，该信号跨存储器阵列的各个列或数据切片502被输入到每个读出放大器506。晶体管堆叠512的联合输出也可以耦合到附加的晶体管/输入。具体地，通过常规方法生成的读出放大器使能信号(示出为“prog_saen_n”)可以与由晶体管堆叠512生成的自定时读出放大器使能信号多路复用。因此，读出放大器使能信号将在自定时模式期间被延迟，并且当prog_saen_n的存在禁用自定时模式时提前到达。此外，为了使自定时读出放大器使能信号回落(即，“重置”)，可以将“saen_discharge_clk”信号添加到架构500。该信号将与字线具有相反的极性，并且因此在字线变为“0”之后变为有效。更具体地，该信号是低电平有效信号。它的休止值为“高”，并且在字线为“高”的读取操作期间变为“低”。
图6A示出了根据本公开的至少一个方面的示例性架构600A，其示出了自定时读出放大器使能信号的生成。架构600A是图5中的架构500的变型。类似于图5中的架构500，相关联的存储器阵列(未示出，但是可以对应于例如SRAM阵列100)是96×64阵列(96行和64列)。如图6A所示，从存储器阵列读取，偶数48×2数据切片602a和奇数48×2数据切片602b。这两个数据切片一起表示存储器阵列的整个两列。然而，将认识到，这仅是示例配置。
两个48×2数据切片602a和602b(统称为数据切片602)被传递到对应的多路复用器604a和604b(统称为多路复用器504)。如图5中，多路复用器604可以是例如四输入二输出多路复用器(称为“rd colmux×2”多路复用器)，该多路复用器以四个位线(特别是两对位线(分别示出为“bl_even<1：0>”、“blb_even<1：0>”、“bl_odd<1：0>”和“blb_odd<1：0>”))上的信号作为输入，并且输出表示所选择的一对位线上的信号的信号“sain_h”和“sain_1”。读出放大器606(其可以对应于图7中的读出放大器702)从多路复用器604接收所选择的位线对的输出信号“sain_h”和“sain_1”以及读出放大器使能信号(“saen_even”和“saen_odd”)(该信号的生成将在下面描述)，以便检测跨信号“sain_h”和“sain_1”的电压差。
像架构500一样，可以使用另外两对晶体管608a和608b(例如，PMOS晶体管)基于每个半存储体(即，数据切片602)的位线放电来生成读出放大器使能信号。在偶数半存储体侧(即，数据切片602a)，该对晶体管608a从放电的一对偶数位线接收“bl_even”和“blb_even”信号作为输入，而在奇数侧，该对晶体管608b从放电的一对奇数位线接收“bl_odd”和“blb_odd”信号作为输入。当被输入到对应晶体管对608a和608b时，这些偶数和奇数“bl”和“blb”信号分别生成读出放大器使能信号“saen_even”和“saen_odd”
在偶数半存储体侧(即，数据切片602a)，第三晶体管610a耦合到“prog_even_clk”输入，当该输入存在时，该输入可以用于禁用由该对晶体管608a生成的自定时偶数读出放大器使能信号。同样，在奇数半存储体侧(即，数据切片602b)，第三晶体管610b耦合到“prog_odd_clk”输入，当该输入存在时，该输入可以用于禁用由该对晶体管608b生成的自定时奇数读出放大器使能信号。耦合到每个半存储体的三个晶体管608a/b(统称为晶体管608)和610a/b(统称为晶体管610)在本文中称为“晶体管堆叠”612a/b(统称为晶体管堆叠612)。
在架构600A中，与架构500不同，可以在存储器阵列的数据切片602a和602b中的一个中执行读取，并且可以在存储器阵列的数据切片602a和602b中的另一个中执行写入操作。因此，在架构600A中，晶体管堆叠612a的输出形成读出放大器使能信号“saen_even”，该信号跨存储器阵列的各个列被输入到每个读出放大器606，并且晶体管堆叠612b的输出形成读出放大器使能信号“saen_odd”，该信号也跨存储器阵列的各个列被输入到每个读出放大器606。
由于偶数放大器使能信号和奇数放大器使能信号，因此需要单独的“prog_even_saen_n”和“prog_odd_saen_n”信号以及单独的“saen_even_discharge_clk”和“saen_odd_discharge_clk”信号，而不是架构500中的单个“prog_saen_n”和“saen_discharge_clk”信号。具体地，通过常规方法生成的偶数读出放大器使能信号和奇数读出放大器使能信号(示出为“prog_even_saen_n”和“prog_odd_saen_n”)可以与由晶体管堆612生成的偶数自定时读出放大器使能信号和奇数自定时读出放大器使能信号多路复用。因此，偶数读出放大器使能信号和奇数读出放大器使能信号将在自定时模式期间被延迟，并且当prog_even_saen_n和prog_odd_saen_n的存在禁用自定时模式时提前到达。此外，为了重置自定时偶数读出放大器使能信号和奇数读出放大器使能信号，可以将“saen_even_discharge_clk”和“saen_odd_discharge_clk”信号添加到架构600A。这些信号与相应字线具有相反的极性，并且因此在字线变为“0”之后变为有效。
图6B示出了根据本公开的至少一个方面的示例性架构600B，其示出了自定时读出放大器使能信号的生成。架构600B是图6A中的架构600A的变体。在架构600B中，程序时钟晶体管(分别耦合到“prog_even_clk<0>”和“prog_even_clk<1>”输入的偶数程序时钟晶体管610a-0和610a-1、以及分别耦合到“prog_odd_clk<0>”和“prog_odd_clk<1>”输入的奇数程序时钟晶体管610b-0和610b-1)被配置为基于启用程序时钟晶体管的子集而禁用bl晶体管和blb晶体管(一对晶体管608a或一对晶体管608b)的共同输出(“saen_even”或“saen_odd”)。更具体地，图6B示出了两个代表性的列，其中不同列中的晶体管头由不同信号驱动。例如，偶数子存储体的两个列中的晶体管头由“prog_even_clk<1>”和“prog_even_clk<0>”驱动。类似地，奇数子存储体的两个列中的晶体管头由“prog_odd_clk<1>”和“prog_odd_clk<0>”驱动。这样，可以启用程序时钟晶体管610a-0、610a-1、610b-0和610b-1的子集。
图7示出了根据本公开的一个方面的包括读出放大器702的示例性电路700。读出放大器702可以对应于能够接收两个读出放大器使能信号的图6A中的读出放大器606。读出放大器702类似于图3中的读出放大器302，但是包括两个附加的晶体管以接收第二读出放大器使能信号。具体地，读出放大器702包括接收偶数读出放大器使能信号(“saen_even”)的第一对PFET(在读出放大器702的左上方和左下方示出)和接收奇数读出放大器使能信号(“saen_odd”)的第二对PFET(也在读出放大器702的左上方和左下方)。
这两个信号是互斥的：它们中的一个根据读取的是偶数半存储体阵列列还是奇数半存储体阵列列(例如，数据切片602)而变为有效。更具体地，在读取操作之前，“saen_even”(或“saen_odd”)信号为“低”，从而使读出放大器输出处于预充电状态。当读取偶数(或奇数)列时，“saen_even”(或“saen_odd”)变为“高”，这允许读出放大器702感测“sain_1”与“sain_r”(列多路复用器(例如，列多路复用器114)的馈送到读出放大器702的输出)之间的电压差中并且捕获和输出它作为从1到0的全摆幅(反之亦然)。由于当任一读出放大器使能信号变为“高”时，预充电晶体管(即，馈送输出信号“sao_h”和“sao_1”的四个PFET)必须与输出信号断开，因此每个输出信号“sao_h”和“sao_1”串联连接到两个这样的PFET，每个PFET连接到一个(偶数或奇数)读出放大器使能信号。
图8是示出根据本公开的至少一个方面的各种信号的定时的图800。如图8所示，信号是读取操作的一部分。第一行802示出了局部字线“lwl_odd<47>”变为“高”，这指示活动字线。第二行804示出了位线以不同速度放电。第三行806示出了“prog_odd_clk”变为“低”，从而使得PFET堆叠(例如，图5中的晶体管堆叠512a)能够驱动读出放大器使能信号“saen_odd”。第四行808指示“prog_odd_saen_n”，“prog_odd_saen_n”是可以与PFET堆叠的输出进行多路复用的可编程读出放大器使能信号。第五行810表示“saen_odd_discharge_clk”，“saen_odd_discharge_clk”重置“saen_odd”。第六行812示出了“saen_odd”信号，该信号馈送读出放大器的输入。
用于生成读出放大器使能信号的现有方法使用逻辑门，诸如反相器、与非门、或非门等。常规逻辑门的处理变化与6T SRAM位单元不同。由于所提出的解决方案使用SRAM位单元延迟来生成读出放大器使能信号，因此与现有方法相比，它跟踪的工艺拐点要好得多。
图9示出了根据本公开的一个方面的操作存储器系统的示例性方法900。在910处，方法900包括：在电耦合到与存储器阵列(例如，SRAM阵列100)的列(例如，图2中的列200)相关联的第一位线(例如，图2中的位线106a)的bl晶体管(例如，该对晶体管508中的bl晶体管)处，基于第一位线被放电来从第一位线接收第一电信号。在920处，方法900包括：在电耦合到与存储器阵列的列相关联的第二位线(例如，图2中的位线106b)的blb晶体管(例如，该对晶体管508中的blb晶体管)处，基于第二位线被放电来从第二位线接收第二电信号。在一个方面，bl晶体管的输出和blb晶体管的输出被组合成共同输出(例如，该对晶体管508的共同输出)。在930处，方法900包括：在电耦合到第一位线和第二位线的读出放大器(例如，图5的读出放大器506)处，接收bl晶体管和blb晶体管的共同输出作为读出放大器使能信号。在940处，方法900包括：由读出放大器基于读出放大器使能信号的接收来测量跨第一位线和第二位线的电压差。
应当理解，本文中使用诸如“第一”、“第二”等名称对元素的任何引用通常不限制这些元素的数目或顺序。相反，这些指定在本文中可以用作区分两个或更多个元素或元素实例的便利方法。因此，对第一元素和第二元素的引用并不表示在那里仅可以使用两个元素，也不表示第一元素必须以某种方式在第二元素之前。另外，除非另有说明，否则一组元素可以包括一个或多个元素。另外，说明书或权利要求书中使用的“A、B或C中的至少一个”或“A、B或C中的一个或多个”或“A、B和C组成的组中的至少一个”形式的术语表示“A或B或C或这些元素的任何组合”。例如，该术语可以包括A、或B、或C、或A和B、或A和C、或A和B和C、或2A、或2B、或2C等。
鉴于以上描述和解释，本领域技术人员将理解，结合本文中公开的各方面而描述的各种说明性的逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件、或两者的组合。为了清楚地说明硬件和软件的这种可互换性，上面已经大体上根据其功能描述了各种说明性的组件、块、模块、电路和步骤。将这种功能实现为硬件还是软件取决于特定应用和施加在整个系统上的设计约束。技术人员可以针对每个特定应用以变化的方式来实现所描述的功能，但是这种实现决定不应当被解释为导致脱离本公开的范围。
因此，将意识到，例如，装置或装置的任何组件可以被配置为(或使其可操作或适于)提供本文中教导的功能。例如，这可以通过以下方式实现：加工(例如，制造)该装置或组件以使其能够提供功能；对装置或组件进行编程以使其能够提供功能；或者使用某种其他合适的实现技术。作为一个示例，可以制造集成电路以提供必要的功能。作为另一示例，可以制造集成电路以支持必要的功能，并且然后将其配置(例如，经由编程)以提供必要的功能。作为又一个示例，处理器电路可以执行代码以提供必要的功能。
尽管前述公开示出了各种说明性方面，但是应当注意，在不脱离由所附权利要求限定的范围的情况下，可以对所示示例进行各种改变和修改。本公开不旨在仅限于具体示出的示例。例如，除非另有说明，否则根据本文中描述的本公开的各方面的方法权利要求的功能、步骤和/或动作不需要以任何特定顺序执行。此外，尽管可某些方面以以单数形式来描述或要求保护，但是可以想到复数形式，除非明确说明了限于单数形式。

Claims (30)

1.一种存储器系统，包括：
读出放大器，被电耦合到与存储器阵列的列相关联的第一位线和第二位线；
bl晶体管，被电耦合到所述第一位线，其中所述bl晶体管被配置为从所述第一位线接收第一电信号作为输入；以及
blb晶体管，被电耦合到所述第二位线，其中所述blb晶体管被配置为从所述第二位线接收第二电信号作为输入，
其中所述bl晶体管的输出和所述blb晶体管的输出被电耦合在一起作为共同输出，并且其中所述读出放大器被配置为接收所述bl晶体管和所述blb晶体管的所述共同输出作为输入。
2.根据权利要求1所述的存储器系统，其中所述存储器阵列包括静态随机存取存储器(SRAM)阵列。
3.根据权利要求1所述的存储器系统，其中所述bl晶体管被配置为在所述第一位线被放电时导电，并且其中所述blb晶体管被配置为在所述第二位线被放电时被供电。
4.根据权利要求1所述的存储器系统，其中所述bl晶体管和所述blb晶体管的所述共同输出包括：被配置为输入到所述读出放大器的读出放大器使能信号。
5.根据权利要求1所述的存储器系统，其中所述bl晶体管和所述blb晶体管的所述共同输出跨所述存储器阵列中被配置为被一起访问的两个列或更多个列而被连接。
6.根据权利要求1所述的存储器系统，还包括被电耦合在多个位线与所述读出放大器之间的多路复用器，所述多个位线包括所述第一位线和所述第二位线，所述多路复用器被配置为选择所述多个位线中的一对位线并且向所述读出放大器输出所述一对位线。
7.根据权利要求1所述的存储器系统，还包括被电耦合到所述bl晶体管和所述blb晶体管的程序时钟晶体管，其中所述程序时钟晶体管被配置为禁用所述bl晶体管和所述blb晶体管的所述共同输出。
8.根据权利要求7所述的存储器系统，其中所述程序时钟晶体管的尺寸确定所述程序时钟晶体管的强度。
9.根据权利要求7所述的存储器系统，其中当所述程序时钟晶体管在读取操作期间导电时，所述程序时钟晶体管的栅极电压确定所述程序时钟晶体管的强度。
10.根据权利要求7所述的存储器系统，其中所述程序时钟晶体管被配置为：基于启用程序时钟晶体管的子集，禁用所述bl晶体管和所述blb晶体管的所述共同输出。
11.根据权利要求1所述的存储器系统，还包括多路复用器，所述多路复用器被配置为：选择来自程序读出放大器使能信号晶体管的输入或所述bl晶体管和所述blb晶体管的所述共同输出。
12.根据权利要求1所述的存储器系统，还包括被配置为禁用所述bl晶体管和所述blb晶体管的所述共同输出的放电晶体管。
13.根据权利要求1所述的存储器系统，还包括：
所述存储器阵列的多个列，包括所述列，其中所述多个列中的少于所有列的列与包括所述bl晶体管和所述blb晶体管的多对bl晶体管和blb晶体管相关联。
14.一种操作存储器系统的方法，包括：
在被电耦合到存储器阵列的列的第一位线的bl晶体管处，基于所述第一位线被放电来从所述第一位线接收第一电信号；
在被电耦合到所述存储器阵列的所述列的第二位线的blb晶体管处，基于所述第二位线被放电来从所述第二位线接收第二电信号，其中所述bl晶体管的输出和所述blb晶体管的输出被电耦合在一起作为共同输出；
在被电耦合到所述第一位线和所述第二位线的读出放大器处，接收所述bl晶体管和所述blb晶体管的所述共同输出作为读出放大器使能信号；以及
由所述读出放大器基于所述读出放大器使能信号的接收来测量跨所述第一位线和所述第二位线的电压差。
15.根据权利要求14所述的方法，其中所述存储器阵列包括静态随机存取存储器(SRAM)阵列。
16.根据权利要求14所述的方法，其中当所述第一位线被放电时，所述bl晶体管导电，并且其中当所述第二位线被放电时，所述blb晶体管被供电。
17.根据权利要求14所述的方法，其中所述bl晶体管和所述blb晶体管的所述共同输出包括输入到所述读出放大器的读出放大器使能信号。
18.根据权利要求14所述的方法，其中所述bl晶体管和所述blb晶体管的所述共同输出跨所述存储器阵列中被一起访问的两个列或更多个列而被连接。
19.根据权利要求14所述的方法，还包括：
由电耦合在多个位线与所述读出放大器之间的多路复用器，选择所述多个位线中的一对位线，所述多个位线包括所述第一位线和所述第二位线；以及
由所述多路复用器向所述读出放大器输出所述一对位线。
20.根据权利要求14所述的方法，还包括：
由被电耦合到所述bl晶体管和所述blb晶体管的程序时钟晶体管，禁用所述bl晶体管和所述blb晶体管的所述共同输出。
21.根据权利要求20所述的方法，其中所述程序时钟晶体管的尺寸确定所述程序时钟晶体管的强度。
22.根据权利要求20所述的方法，其中当所述程序时钟晶体管在读取操作期间导电时，所述程序时钟晶体管的栅极电压确定所述程序时钟晶体管的强度。
23.根据权利要求20所述的方法，其中所述程序时钟晶体管被配置为：基于启用程序时钟晶体管的子集，禁用所述bl晶体管和所述blb晶体管的所述共同输出。
24.根据权利要求14所述的方法，还包括：
由多路复用器选择来自程序读出放大器使能信号晶体管的输入或所述bl晶体管和所述blb晶体管的所述共同输出。
25.根据权利要求14所述的方法，还包括：
由放电晶体管禁用所述bl晶体管和所述blb晶体管的所述共同输出。
26.根据权利要求14所述的存储器系统，其中所述存储器阵列包括多个列，所述多个列包括所述列，其中所述多个列中的少于所有列的列与包括所述bl晶体管和所述blb晶体管的多对bl晶体管和blb晶体管相关联。
27.一种存储器系统，包括：
第一装置，用于基于存储器阵列的列的第一位线被放电，从所述第一位线接收第一电信号，用于接收的所述第一装置被电耦合到所述第一位线；
第二装置，用于基于所述存储器阵列的所述列的第二位线被放电，从所述第二位线接收第二电信号，用于接收的所述第二装置被电耦合到所述第二位线，其中用于接收的所述第一装置的输出和用于接收的所述第二装置的输出被电耦合在一起作为共同输出；以及
用于放大电压摆幅的装置，被配置为接收用于接收的所述第一装置和用于接收的所述第二装置的所述共同输出作为读出放大器使能信号，用于放大所述电压摆幅的所述装置被电耦合到所述第一位线和所述第二位线，其中用于放大所述电压摆幅的所述装置还被配置为基于所述读出放大器使能信号的接收来测量跨所述第一位线和所述第二位线的电压差。
28.根据权利要求27所述的存储器系统，还包括：
用于选择和输出所述存储器阵列的多个位线中的一对位线的装置，所述多个位线包括所述第一位线和所述第二位线，用于选择的所述装置被耦合在所述多个位线与用于放大所述电压摆幅的所述装置之间。
29.根据权利要求27所述的存储器系统，还包括：
用于禁用用于接收的所述第一装置和用于接收的所述第二装置的所述共同输出的装置，用于禁用的所述装置被电耦合到用于接收的所述第一装置和用于接收的所述第二装置。
30.根据权利要求27所述的存储器系统，还包括：
用于选择来自程序读出放大器使能信号晶体管的输入或用于接收的所述第一装置和用于接收的所述第二装置的所述共同输出的装置。
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