KR100336840B1

KR100336840B1 - 반도체 메모리 장치의 감지 증폭기

Info

Publication number: KR100336840B1
Application number: KR1019990021528A
Authority: KR
Inventors: 박정훈
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-06-10
Filing date: 1999-06-10
Publication date: 2002-05-16
Also published as: US6362661B1; JP4442986B2; KR20010001972A; JP2000353393A

Abstract

본 발명의 감지 증폭기는 기준 전압 발생기, 감지 전압 발생기 및 인버터를 포함한다. 상기 인버터는 상기 감지 전압 발생기의 감지 노드에 연결되며, 상기 감지 노드의 전압 레벨이 상기 인버터의 반전 전압 레벨보다 높은지의 여부를 검출하여 감지 결과로서 로직 하이 또는 로우 신호를 출력한다. 뿐만 아니라, 상기 감지 전압 발생기는 상기 기준 전압 발생기에서 생성되는 기준 전압을 받아들이도록 연결되어 있다. 이러한 감지 증폭기 구조에 따르면, 비록 집적도가 증가하고 전원 전압이 낮아지더라도 상기 감지 증폭기의 안정되고 빠른 감지 동작을 보장할 수 있으며, 결국 감지 시간을 단축시킬 수 있다.

Description

반도체 메모리 장치의 감지 증폭기{A SENSE AMPLIFIER FOR USE IN A SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 집적 회로 장치들에 관한 것으로서, 구체적으로는 반도체 메모리 장치의 감지 증폭기에 관한 것이다.

반도체 메모리 장치들의 집적도를 증가시키기 위해서는, 각 메모리 셀의 사이즈를 감소시켜야 한다. 메모리 셀 사이즈를 감소시킴으로써 메모리 셀 전류는 필연적으로 감소한다. 낮은 전압에서 동작하는 포터블 전자 장치에 사용되는 반도체 메모리 장치에 관련하여, 데이터를 감지하기 위해 필요한 메모리 셀 전류는 메모리 장치가 매우 낮은 전압에서 동작하기 때문에 더욱 감소한다.

하지만, 반도체 메모리 셀을 통해 흐르는 전류가 감소할 때, 메모리 셀의 상태를 감지하기 위해 사용되는 감지 증폭기의 속도는 메모리 셀 전류의 감소에 비례하여 느려진다. 결과적으로, 반도체 메모리 장치의 동작 속도가 느려진다.

일반적으로, 반도체 메모리 장치의 감지 증폭기는 두 입력 신호의 전압차를 감지 증폭하는 차동 증폭기를 이용하여 구현되어 왔다. 이 분야에 숙련된 자에게 잘 알려진 바와 같이, 전형적인 차동 증폭기는 두 개의 입력 트랜지스터들 (예컨대, NMOS 트랜지스터들)로 구성되는 차동 쌍 (differential pair), 상기 입력 트랜지스터들과 접지 전압 사이에 직렬 연결된 전류 싱커 (current sinker) (예컨대, NMOS 트랜지스터), 그리고 전원 전압 (또는 공급 전압)과 상기 입력 트랜지스터들 사이에 연결되는 전류 미러 (예컨대, PMOS 트랜지스터들)를 포함한다. 하나의 입력 트랜지스터에는, 입력 신호로서, 감지 전압 (sense voltage)이 제공되며, 감지 전압은 메모리 셀을 통해 흐르는 감지 전류에 의해서 결정되는 전압이다. 다른 입력 트랜지스터에는, 입력 신호로서, 기준 전압 (reference voltage)이 제공되며, 기준 전압은 일반적으로 기준 셀을 통해 흐르는 기준 전류에 의해서 결정되는 전압이다.

그러한 차동 증폭기가 감지 증폭기로서 사용되는 경우, 비록 기준 전압과 감지 전압 간의 차가 존재하더라도, 입력 트랜지스터는 입력 전압 (감지 또는 기준 전압)이 입력 트랜지스터의 드레홀드 전압 (threshold voltage)보다 클 때 턴온된다. 즉, 비록 기준 전압과 감지 전압 간의 차가 존재하더라도, 입력 트랜지스터의 입력 전압이 입력 트랜지스터의 드레홀드 전압보다 높아질 때까지 입력 트랜지스터는 계속해서 턴오프된다. 게다가, 입력 트랜지스터들이 전류 싱커 트랜지스터와 직렬 연결되어 있기 때문에, 입력 트랜지스터를 턴온시키기 위해서는 기준 전압 및 감지 전압이 적어도 입력 트랜지스터와 전류 싱커 트랜지스터의 드레홀드 전압들의 합(예컨대, 2Vth, 여기서, Vth는 MOS 트랜지스터의 그레홀드 전압)보다는 높아야 한다. 이와 같은 높은 기준 전압 및 감지 전압은 데이터 감지 속도를 향상시키는데 있어 제한요소로서 작용한다.

더욱이, 안정된 감지 동작이 행해지도록 하기 위해서는 기준 전압과 감지 전압 간의 차가 커야하는데, 이는 더 높은 감지 전압의 설정이 필요함을 의미하고, 감지 전압이 높아질 수록 그 감지 전압까지 도달하는데는 더 많은 시간이 소요되므로 감지 증폭기의 속도는 더욱 느려진다. 이러한 문제는 메모리 장치의 집적도가 증가할 수록 (집적도의 증가는 비트 라인의 로딩(저항과 정전 용량)의 증가의 원인이 됨), 그리고 전원 전압이 낮아질 수록 더욱 심각해진다.

본 발명의 목적은 집적도가 증가하고 전원 전압이 낮아지더라도 안정되고 빠른 감지 동작을 보장할 수 있는 반도체 메모리 장치의 감지 증폭기를 제공하는 것이다.본 발명의 다른 목적은 차등 증폭기를 사용하지 않는 그리고 간략한 회로 구성을 갖는 반도체 메모리 장치의 감지 증폭기를 제공하는 것이다.

도 1은 본 발명에 따른 감지 증폭기의 바람직한 실시예;

도 2a는 도 1에서 사용된 제어 신호들 간의 타이밍을 보여주는 도면; 그리고

도 2b는 도 1의 다양한 노드들의 파형들을 보여주는 도면이다.

* 도면의 주요 부분에 대한 부호 설명

100 : 감지 전압 발생기 200 : 기준 전압 발생기

300 : 인버터

(구성)

본 발명에 따른 감지 증폭기에는, 기준 전압 발생기, 감지 전압 발생기 및 레벨 검출기가 제공된다. 상기 기준 전압 발생기는 기준 노드에 기준 전압을 발생하며, 상기 감지 전압 발생기는 메모리 셀의 상태에 응답하여 감지 노드에 감지 전압을 발생한다. 상기 레벨 검출기는 상기 감지 노드에 연결되고, 상기 감지 전압의 레벨이 소정의 반전 전압 레벨보다 높은지의 여부를 검출하여 상기 감지 증폭기의 감지 결과로서 로직 로우 레벨 또는 로직 하이 레벨을 출력한다. 상기 레벨 검출기는 상기 소정의 반전 전압을 가지는 인버터로 구성된다.

게다가, 상기 감지 증폭기에는, 전원 전압과 상기 감지 노드 사이에 연결된 PMOS 트랜지스터가 제공되며, 상기 PMOS 트랜지스터는 상기 감지 노드로 상기 전원 전압을 공급하도록 감지 증폭기 인에이블 신호에 응답해서 스위치 온/오프된다.

이 실시예에 있어서, 상기 기준 전압 발생기는 상기 기준 노드와 상기 기준 비트 라인 사이에 연결되며 바이어스 전압에 응답해서 스위치 온/오프되는 NMOS 트랜지스터와; 상기 감지 증폭기 인에이블 신호의 상보 신호에 응답해서 상기 바이어스 전압을 발생하는 바이어스 회로 및; 상기 기준 노드에 연결되며, 상기 기준 노드로 전류를 공급하는 전류원을 포함한다. 마찬가지로, 상기 감지 전압 발생기는 상기 감지 노드와 비트 라인 사이에 연결되며, 바이어스 전압에 응답해서 스위치 온/오프되는 NMOS 트랜지스터와; 상기 비트 라인에 연결되며, 상기 상보 신호에 응답해서 상기 바이어스 전압을 발생하는 바이어스 회로 및; 상기 감지 노드 및 상기 기준 노드에 각각 연결되며, 상기 감지 노드로 전류를 공급하는 전류원을 포함한다.

본 발명의 감지 증폭기에는, 상기 기준 비트 라인 및 접지 전압 사이에 형성된 전류 통로 및, 방전 신호를 받아들이는 게이트를 갖는 제 1 방전 트랜지스터 및; 상기 비트 라인 및 상기 접지 전압 사이에 형성된 전류 통로 및, 상기 방전 신호를 받아들이는 게이트를 갖는 제 2 방전 트랜지스터가 부가적으로 제공된다.

(작용)

앞서 설명된 바에 따르면, 차동 증폭기를 이용한 감지 증폭기와 비교하여 볼 때 본 발명의 감지 증폭기의 감지 시간 (감지 속도)이 단축된다 (빨라진다).

(실시예)

본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

도 1은 본 발명에 따른 감지 증폭기의 바람직한 실시예이다. 도 1을 참조하여, 본 발명의 감지 증폭기는 메모리 셀 (memory cell)의 상태에 응답해서 감지 노드 (N10)에 감지 전압을 발생하는 감지 전압 발생기 (sense voltage generator) (100), 기준 노드 (N20)에 기준 전압을 발생하는 기준 전압 발생기 (reference voltage generator) (200), 레벨 검출기로서 사용되고 감지 노드 (N10)에 연결된 인버터 (300), 그리고 전원 전압과 감지 노드 (N10) 사이에 연결되고 감지 증폭기 인에이블 신호 (SAE)에 따라 턴온/오프되는 PMOS 트랜지스터 (400)를 포함한다. 이 실시예에 있어서, 비트 라인은 메모리 셀에 연결되어 있다. 또, 비트 라인은 열선택 신호들 (YA, YB)에 응답하여 동작하는 트랜지스터들 (SW1, SW2)을 통해 감지 전압 발생기 (100)와 연결된다. 감지 전압 발생기 (100)는 감지 동작 동안 기준 전압을 받아들이도록 상기 기준 전압 발생기 (200)의 기준 노드 (N20)에 연결된다. 상기 메모리 셀은 마스크 독출 전용 메모리 셀 (mask read-only memory cell)과 플래시 메모리 셀 (flash memory cell) 중 어느 하나로 구성될 수 있다. 하지만, 상기 메모리 셀은 다른 형태의 불휘발성 메모리 셀들과 휘발성 메모리 셀들 중 어느 하나로 구성될 수 있음은 자명하다.

감지 전압 발생기 (100)는 3개의 PMOS 트랜지스터들 (101), (102) 그리고 (103), 4개의 NMOS 트랜지스터들 (104), (106), (107) 그리고 (108), 그리고 하나의 인버터 (105)를 포함한다. PMOS 트랜지스터 (101)는 전원 전압에 연결된 소오스 및 방전 신호 (discharge signal) (PDIS)를 받아들이는 게이트를 가진다. 게이트가 방전 신호 (PDIS)를 받아들이기 위해서 트랜지스터 (101)의 게이트에 연결된 PMOS 트랜지스터 (102)는 전원 전압에 연결된 소오스를 가진다. PMOS 트랜지스터(103)의 드레인과 NMOS 트랜지스터 (104)의 소오스가 감지 노드 (N10)에 공통으로 연결된다. 트랜지스터 (103)의 게이트는 기준 전압을 받아들이도록 기준 노드 (N20)에 연결되며, 트랜지스터 (104)의 게이트는 바이어스 노드 (N30) 즉, 인버터 (105)의 출력 단자에 연결된다. 상기 인버터 (105)는 감지 증폭기 인에이블 신호 (SAE)의 상보 신호 (nSAE)를 반전시킨다. 게이트가 노드 (N30)에 연결된 NMOS 트랜지스터 (106)의 전류 통로는 감지 노드 (N10)와 노드 (N50) 사이에 형성된다. NMOS 트랜지스터 (107)는 트랜지스터 (106)의 게이트 (또는 바이어스 노드 N30)와 접지 사이에 형성된 전류 통로 및 노드 (N50)에 연결된 게이트를 가진다. NMOS 트랜지스터 (108)의 전류 통로는 노드 (N50)와 접지 사이에 형성되고, 게이트는 방전 신호 (PDIS)를 받아들이도록 연결된다.

이 실시예에 있어서, 상기 트랜지스터들 (101), (102), (103) 및 (104)는 전류원 (current source)을 구성하며, 상기 인버터 (105) 및 상기 트랜지스터 (107)는 바이어스 회로 (bias circuit)를 구성한다. 도 1에서, 이 기술 분야에 관용적으로 사용되고 있는 바와 같이, 기준 비트 라인 로딩 (reference bit line loading)은 기준 셀(reference cell)에 연결된 기준 비트 라인의 저항 (resistance) 및 정전 용량 (capacitance)을 나타내는 용어이고, 비트 라인 로딩 (bit line loading)은 비트 라인의 저항 및 정전 용량에 나타내는 용어이다. 기준 비트 라인은 기준 메모리 셀 (reference memory cell)과 기준 전압 발생기 (200) 사이에 연결되어 있다. 트랜지스터들 (SW3) 그리고 (SW4)는 트랜지스터들 (SW1) 그리고 (SW2)에 각각 대응하는 것으로, 트랜지스터들 (SW3) 및 (SW4)는 항상 턴온되어 있어서 기준 비트 라인이 기준 전압 발생기 (200)와 항상 전기적으로 연결되도록 한다.

상기 기준 전압 발생기 (200)는 상기 감지 전압 발생기 (100)와 동일한 구성을 가진다. 특히, 기준 전압 발생기 (200)는 상기 PMOS 트랜지스터들 (101), (102) 그리고 (103)에 각각 대응하는 PMOS 트랜지스터들 (201), (202) 그리고 (203), 상기 NMOS 트랜지스터들 (104), (106), (107) 및 (108)에 각각 대응하는NMOS 트랜지스터들 (204), (206), (207) 및 (208), 상기 인버터 (105)에 대응하는 인버터 (205), 그리고 상기 노드들 (N10), (N30) 및 (N50)에 각각 대응하는 노드들 (N20), (N40) 및 (N60)를 포함한다. 도 1에서, 상기 PMOS 트랜지스터들 (103) 및 (203)은 전류 미러를 구성한다.

도 2a는 도 1에서 사용된 제어 신호들의 타이밍을 보여주는 도면이고, 도 2b는 도 1의 다양한 노드들의 파형들을 보여주는 도면이다. 본 발명에 따른 감지 증폭기의 동작이 첨부된 도면들 1, 2a, 그리고 2b에 의거하여 이하 상세히 설명된다.

방전 신호 (PDIS)가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때, PMOS 트랜지스터들 (101), (102), (201), 그리고 (202)는 턴오프된다. 그 결과, 상기 감지 및 기준 노드들 (N10) 및 (N20)로 전류가 공급되지 않는다. 이때, 상기 트랜지스터들 (108) 및 (208)도 턴온되기 때문에, 비트 라인 및 기준 비트 라인은 접지 전압으로 각각 방전된다. 이는 트랜지스터들 (107) 및 (207)이 턴오프되게 한다.

이후, 방전 신호 (PDIS)가 로직 하이 레벨에서 로직 로우 레벨로 천이함에 따라, NMOS 트랜지스터들 (108) 및 (208)은 턴오프되고, PMOS 트랜지스터들 (101), (102), (201) 및 (202)은 턴온된다. 이때, 감지 증폭기 인에이블 신호들 (SAE) 및 (nSAE)이 각각 하이 및 로우 상태에 있으므로, 도 2b에 도시된 바와 같이, 감지 전압 발생기 (100)의 바이어스 노드 (N30)은 인버터 (105)를 통해 전원 전압까지 충전된다. 마찬가지로, 기준 전압 발생기 (200)의 바이어스 노드 (N40) 역시 인버터 (205)를 통해 전원 전압까지 충전된다. 따라서, NMOS 트랜지스터들 (104), (106), (204) 그리고 (206)은 턴온 상태에 있다. 이로써, 전원 전압으로부터 트랜지스터들 (101), (104) 및 (102), (103)을 통해 감지 노드 (N10), 트랜지스터 (106), 노드 (N50), 비트 라인으로 전류가 흐른다. 또, 전원 전압으로부터 트랜지스터들 (201), (204) 및 (202), (203)을 통해 기준 노드 (N20), 트랜지스터 (206), 노드 (N60), 기준 비트 라인으로 전류가 흐른다. 결국, 노드들 (N10) 및 (N50) 그리고 비트 라인이 충전되고, 노드들 (N20) 및 (N60) 그리고 기준 비트 라인이 충전된다. 한편, 노드 (N50)의 전압이 트랜지스터 (107)의 드레홀드 전압 이상 증가되면, 트랜지스터 (107)이 턴온된다. 이로써, 도 2b에 도시된 바와 같이, 상기 노드 (N30)의 바이어스 전압이 전원 전압으로부터 낮아지기 시작한다. 마찬가지로, 노드 (N60)의 전압이 트랜지스터 (207)의 드레홀드 전압 이상 증가됨에 따라, 노드 (N40)의 바이어스 전압 역시, 트랜지스터 (207)가 턴온되기 때문에, 전원 전압보다 낮아진다. 이는 트랜지스터들 (106) 및 (206)의 도전성을 낮추는 결과를 가져와서 그들을 통해 흐르는 전류가 줄어들게 하여 노드들 (N10, N20)의 전위가 미리 정해진 레벨까지 증가하도록 한다.

위와 같이, 상기 트랜지스터들 (106) 및 (107)은 네가티브 피드백 회로 (negative feedback circuit)을 구성하며, 상기 네가티브 피드백 회로는 감지 노드 (N10) 상에 반영되도록 노드 (N50)의 미세한 전압 변화를 감지 증폭한다. 마찬가지로, 상기 트랜지스터들 (206) 및 (207)은 네가티브 피드백 회로를 구성하며, 상기 네가티브 피드백 회로는 감지 노드 (N20) 상에 반영되도록 노드 (N60)의 미세한 전압 변화를 감지 증폭한다.

이상과 같은 프리챠지 동작 동안에, 노드들 (N30) 및 (N40)의 바이어스 전압들이, 전원 전압 레벨로부터, 점차 감소함에 따라, 트랜지스터들 (104) 및 (204)의 게이트 전압들 역시 낮아진다. 게다가, 노드들 (N10) 및 (N20)의 전압들이 증가되기 때문에, 트랜지스터들 (104) 및 (204)의 소오스 전압들 역시 증가된다. 결과적으로, 상기 트랜지스터들 (104) 및 (204)은 셧오프(shut off)된다. 이후, 상기 감지 및 기준 노드들 (N10) 및 (N20)은 로드 트랜지스터 (load transistor)로 각각 기능하는 트랜지스터들 (103) 및 (203)을 통해 프리챠지된다.

앞서 설명된 바와 같이, 상기 PMOS 트랜지스터들 (103) 및 (203)은 전류 미러를 구성한다. 따라서, 트랜지스터 (203)을 통해 흐르는 전류의 양에 비례하는 양의 전류가 트랜지스터 (103)을 통해 흐른다. 통상적으로, 상기 PMOS 트랜지스터(203)는 기준 셀을 통해 흐르는 기준 전류의 양만큼 전류를 공급한다. 프리챠지 동작이 수행됨에 따라, 트랜지스터 (203)에 의해서 공급되는 전류의 양이 기준 셀을 통해 흐르는 기준 전류의 양과 동일할 때 기준 노드 (N20)의 전압, 즉 기준 전압은 일정하게 유지된다. 비록 PMOS 트랜지스터 (103)을 통해 PMOS 트랜지스터 (203)와 동일한 양의 전류를 공급하더라도, 하지만, 감지 노드 (N10)의 전압은 메모리 셀을 통해 흐르는 감지 전류 (또는 셀 전류)의 양에 따라 변한다.

구체적으로는, 메모리 셀이 온 상태 일 때(즉, 메모리 셀이 논리 '1'의 데이터를 저장하고 있을 때), 감지 노드 (N10)의 전압은 기준 노드 (N20)의 전압보다 낮게 유지되는데, 이는 메모리 셀을 통해 흐르는 전류의 양이 PMOS 트랜지스터 (103)로부터 공급되는 전류의 양보다 많기 때문이다. 따라서, 감지 노드 (N10)의 전압이 인버터 (300)의 소정의 반전 전압 (trip voltage)(예컨대, 전원 전압의 절반 또는 그 보다 약간 높은 전압) 보다 낮아지게 되면, 감지 증폭기의 감지 결과로서 로직 하이 레벨의 신호 (Sout)가 인버터 (300)로부터 출력된다. 이때, 감지 증폭기 인에이블 신호 (SAE)가 로직 하이 상태에 있으므로, PMOS 트랜지스터 (400)는 턴오프 상태에 있다. 반면에, 메모리 셀이 오프 상태인 경우(즉 메모리 셀이 논리 '0'의 데이터를 저정하고 있는 경우), 감지 노드 (N10)의 전압은, 메모리 셀이 온 상태일 때보다 작은 감지 전류가 메모리 셀을 통해 흐르기 때문에, 계속 증가된다.도 2b에 도시된 바와 같이, 감지 노드 (N10)의 전압이 인버터 (300)의 반전 전압보다 높아짐에 따라, 인버터 (300)의 출력 (Sout)은 비록 감지 노드 (N10)의 전압이 기준 노드 (N20)의 전압보다 낮더라도 로직 하이 레벨에서 로직 로우 레벨로 천이한다. 이상과 같이, 본 발명에 따른 감지 증폭기는, 기준 전압과 감지 전압을 직접적으로 비교하는 대신에, 감지 전압을 기준 전압보다 낮은 인버터 (300)의 반전 전압 (trip voltage)과 비교하는 것에 의해 메모리 셀에 저장된 데이터의 상태를 판정한다. 즉, 감지 전압의 반전 신호인 인버터 (300)의 출력이 메모리 셀에 저장된 데이터의 최종 감지 결과로서 사용된다. 따라서, 본 발명에 따르면, 기존의 차동형 증폭기 또는 래치형 증폭기 대신에, 하나의 인버터 만이 메모리 셀에 저장된 데이터의 상태 판정을 위해 사용되기 때문에, 본 발명의 감지 증폭기는 종래의 차동 증폭 감지 회로들 또는 래치 감지 회로들에 비해 간략한 회로 구성을 갖는다.

이후, 상기 감지 증폭기 인에이블 신호 (SAE)가 로직 하이 레벨에서 로직 로우 레벨로 천이함에 따라, 상기 PMOS 트랜지스터 (400)이 턴온되어 노드 (N10)이 하이 상태로 유지되고, 인버터 (300)를 구성하는 PMOS 풀-업 트랜지스터(도시되지않음)가 턴오프된다. 이로써, 감지 동작이 수행되지 않는 구간(즉, 감지 증폭기 인에이블 신호 (SAE)가 로우 레벨인 구간) 동안에 상기 인버터 (300)를 통해 전류가 누설되는 것이 방지된다. 결국, PMOS 트랜지스터 (400)는, 감지 수동이 수행되지 않는 구간 동안에, 인버터 (300)를 통해 불필요한 전류의 흐름이 생겨서 전력소모가 증가하는 것을 방지하는 수단으로서 작용한다.

도 2b에 도시된 바와 같이, 차동 증폭기를 이용한 일반적인 감지 증폭기의 감지 시간 (감지 속도)와 비교하여 볼 때, 본 발명에 따른 감지 증폭기의 감지 시간 (감지 속도)가 시간 (ts)만큼 단축됨 (향상됨)을 알 수 있다. 그 이유는 다음과 같다. 인버터 (300)를 이용한 본 발명의 감지 증폭기의 경우에 있어서, 비록 감지 노드 (N10)의 감지 전압이 기준 노드 (N20)의 기준 전압보다 낮더라도 (셀이 오프 상태일 때), 기준 전압과 감지 전압의 차에 관계없이, 감지 노드 (N10)의 감지 전압이 인버터 (300)의 반전 전압보다 높은지의 여부에 따라 감지 증폭기의 출력 (Sout)이 변화된다. 반면에, 차동 증폭기를 이용한 일반적인 감지 증폭기의 경우에 있어서, 감지 노드 (N10)의 감지 전압이 기준 노드 (N20)의 기준 전압보다 높을 때, 감지 증폭기가 동작한다. 그러므로, 감지 및 기준 전압들의 차를 감지하기 위한 시간, 즉, 감지 시간은 본 발명에 따른 감지 증폭기의 감지 시간보다 더 많이 걸린다. 더욱이, 일반적인 감지 증폭기의 속도를 향상시기 위해서 기준 전압과 감지 전압의 차를 증대시키기 때문에, 감지 시간 (감지 속도)가 더욱 길어진다.

또한, 종래의 차동 증폭기 구조에 따르면, 입력 트랜지스터가 전류 싱커 트랜지스터와 직렬 연결되기 때문에, 입력 트랜지스터를 턴온시키기 위한 드레홀드 전압이 본 발명에 따른 감지 증폭기 구조에 비해 상대적으로 높다. 따라서, 입력 트랜지스터를 턴온시키기 위해서는 감지 전압을 높게 설정하는 것이 필요하고, 이는 일반적인 감지 증폭기의 감지 시간의 증가를 초래한다. 이에 반해, 본 발명의 감지 증폭기 구조에 따르면, 차등 증폭기 대신에, 단지 하나의 인버터 (300)만이 사용되므로, 감지 증폭기 회로의 구성이 간단해 지고, 감지 속도가 향상되고, 전력 소모가 감소될 수 있다.

결과적으로, 차동 증폭기를 이용한 감지 증폭기는 낮은 전원 전압에 부적합한 반면에, 본 발명의 감지 증폭기는, 차동 증폭기를 이용하는 기존의 감지 증폭기에 비해, 낮은 전원 전압에서 동작하기에 더 적합하다.

따라서, 본 발명의 감지 증폭기는 비록 집적도가 증가하고 전원 전압이 낮아지더라도 안정되고 빠른 감지 동작을 보장할 수 있으며, 결국 감지 시간을 단축시킬 수 있다.

Claims

기준 셀을 통해 흐르는 기준 전류에 응답하여 기준 전압을 제공하는 기준 전압 발생기와;

상기 기준 전압에 의해 제어되는 전류 미러 형태로 상기 기준 전압 발생기에 연결되고, 메모리 셀을 통해 흐르는 감지 전류에 응답하여 감지 전압을 제공하는 감지 전압 발생기 및;

소정의 반전 전압을 갖고, 상기 감지 전압에 응답하여 로직 로우 레벨 또는 로직 하이 레벨을 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
제 1 항에 있어서,

감지 동작이 수행되지 않는 구간 동안에, 상기 인버터를 통해 전류가 흐르는 것을 방지하는 수단을 부가적으로 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
제 2 항에 있어서,

상기 수단은 전원 전압과 상기 인버터의 입력 단자 사이에 연결되는 PMOS 트랜지스터를 포함하고,

상기 PMOS 트랜지스터는 감지 동작이 수행되지 않는 구간 동안에 로우 레벨로 유지되는 감지 증폭기 인에이블 신호에 응답하여 턴온되는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
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