JP3760104B2

JP3760104B2 - 昇圧電圧発生回路

Info

Publication number: JP3760104B2
Application number: JP2001056114A
Authority: JP
Inventors: 伸明松岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-03-01
Filing date: 2001-03-01
Publication date: 2006-03-29
Anticipated expiration: 2021-03-01
Also published as: JP2002260393A; US6559710B2; US20020125936A1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に於いて用いられる昇圧電圧発生回路に係るものであり、例えば、電源電圧以上の高いレベルに昇圧された電圧を必要とする不揮発性半導体記憶装置等に利用して有効な昇圧電圧発生回路に関するものである。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置（フラッシュＥＥＰＲＯＭ）において低電圧化が進んでいる。高速アクセスを保ちながら低電圧化を進める為にフラッシュＥＥＰＲＯＭセルのゲートに接合されるワード線の選択レベルを電源電圧以上に昇圧することが通常なされている。
【０００３】
昇圧電圧を得るための回路は従来技術において周知であり、図２に、一般的な昇圧電圧発生回路の構成を示す。Ｐ型ＭＯＳＦＥＴＴ８およびＴ９のソースは電源電圧Ｖｃｃに接続されており、Ｐ型ＭＯＳＦＥＴＴ８のゲートおよびＰ型ＭＯＳＦＥＴＴ９のゲート、ドレインはノードＮ７に接続される。これによりＰ型ＭＯＳＦＥＴＴ８およびＴ９はカレントミラー回路を構成し、Ｐ型ＭＯＳＦＥＴＴ８とＴ９には同一量の電流が流れる。ノードＮ７は、Ｎ型ＭＯＳＦＥＴＴ１０のドレインにも接続されており、Ｎ型ＭＯＳＦＥＴＴ１０のゲートには基準電圧発生回路Ｖ１より出力される基準電圧Ｖｒｅｆが与えられている。一方、Ｎ型ＭＯＳＦＥＴＴ１０と対を成すＮ型ＭＯＳＦＥＴＴ１１のゲートには、チャージポンプ回路Ｐ２の出力ノードＮ９に出力される昇圧電圧Ｖｏｕｔを抵抗Ｒ３およびＲ４を用いて抵抗分圧した電圧Ｖｄｉｖが与えられている。なお、Ｎ型ＭＯＳＦＥＴＴ１０およびＴ１１のソースに、そのドレインが接続されている、ソース接地のＮ型ＭＯＳＦＥＴＴ１２は、パワーダウン制御とＮ型ＭＯＳＦＥＴＴ１０およびＴ１１のソース電位制御を行うためのものである。また、チャ―ジポンプ回路Ｐ２の出力に接続されたキャパシタＣ２は、昇圧出力電圧平滑用のものである。
【０００４】
上記の回路構成により、基準電圧Ｖｒｅｆと分圧電圧Ｖｄｉｖの電圧値が等しい時はＮ型ＭＯＳＦＥＴＴ１０およびＴ１１を流れる電流値も等しく、平衡状態となる。しかしながら、例えば、チャージポンプ回路の出力ノードＮ９に出力される昇圧電圧Ｖｏｕｔが低下し、Ｖｄｉｖ電位がＶｒｅｆ電位に比べて低くなった時は、Ｎ型ＭＯＳＦＥＴＴ１１を流れる電流量が減少し、Ｐ型ＭＯＳＦＥＴＴ８のドレインとＮ型ＭＯＳＦＥＴＴ１１のドレインとを接続するノードＮ８の電位が上昇する。これにより、ノードＮ８の電位を入力とするインバータＩ４の出力信号であるチャージポンプ回路イネーブル信号ＥＮＢがＬｏｗレベルになり、チャージポンプ回路Ｐ２が稼動する。一方、Ｎ９ノードの昇圧電圧Ｖｏｕｔが高くなり、Ｖｄｉｖ電位がＶｒｅｆ電位に比べて高くなった場合は、Ｎ型ＭＯＳＦＥＴＴ１１を流れる電流が増加し、Ｎ８ノードの電位が低下する。これにより、チャージポンプ回路イネーブル信号ＥＮＢがＨｉｇｈレベルになり、チャージポンプ回路Ｐ２の動作が停止する。すなわち、ノードＮ８の電位は、Ｎ型ＭＯＳＦＥＴＴ１０とＴ１１を流れる電流の比で決定され、平衡状態からのＮ９ノード電位の変化に応じてチャージポンプ回路Ｐ２の動作制御を行い、その出力昇圧電圧Ｖｏｕｔをほぼ一定電位に保持する回路構成となっている。
【０００５】
基準電圧Ｖｒｅｆを出力する基準電圧発生回路についても多くの回路構成が存在しているが、特開平７−７２９４４によると、集積回路用の精密電圧基準回路を得る方法として、一対のフラッシュＥＥＰＲＯＭセル（フローティングゲート型ＭＯＳトランジスタ）を用いたカレントミラー型差動増幅器が示されている。その回路構成を図３に示す。Ｐ型ＭＯＳＦＥＴＴ１３およびＴ１４のソースはチャージポンプ回路Ｐ３の出力電位Ｖｏｕｔに接続されている。また、Ｐ型ＭＯＳＦＥＴＴ１３のゲート、ドレインおよびＰ型ＭＯＳＦＥＴＴ１４のゲートはノードＮ１２に接続されており、これによりＰ型ＭＯＳＦＥＴＴ１３およびＴ１４はカレントミラー回路を構成し、Ｐ型ＭＯＳＦＥＴＴ１３とＴ１４には同一量の電流が流れる。Ｐ型ＭＯＳＦＥＴＴ１３とＴ１４のドレインは、Ｎ型ＭＯＳＦＥＴＴ１５またはＴ１６のドレインとそれぞれ接続され、さらに、Ｎ型ＭＯＳＦＥＴＴ１５、Ｔ１６のソースは、フローティングゲートに異なる量の電荷を蓄積させたフラッシュＥＥＰＲＯＭセルＦ３、Ｆ４のドレインと各々接続されている。Ｎ型ＭＯＳＦＥＴＴ１５、Ｔ１６は、フラッシュＥＥＰＲＯＭセルＦ３、Ｆ４のドレイン電圧を１Ｖ以下にするためのものであり、ここでは、そのゲート電圧はＮ型ＭＯＳＦＥＴのしきい値電圧の２倍の電圧２Ｖｔｎが印加されている。フラッシュＥＥＰＲＯＭセルＦ３、Ｆ４のソースは双方とも接地電位に接続されており、ゲートには、出力電位である基準電圧Ｖｒｅｆと、該基準電圧Ｖｒｅｆを抵抗Ｒ５とＲ６で分圧した、ノードＮ１０の抵抗分圧電圧がそれぞれ与えられており、出力電位Ｖｒｅｆが規定電位の時にフラッシュＥＥＰＲＯＭセルＦ３，Ｆ４を流れる電流値が等しく、平衡状態となるように、各フラッシュＥＥＰＲＯＭセルＦ３、Ｆ４の蓄積電荷量は調整されている。
【０００６】
かかる回路構成に於いて、出力電圧Ｖｒｅｆが低い時はフラッシュＥＥＰＲＯＭセルＦ４を流れる電流量がＦ３を流れる電流量よりも大きく減少しノードＮ１１の電位が上昇する。これにより、通常のＮ型ＭＯＳＦＥＴよりもしきい値電圧の低いＮ型ＭＯＳＦＥＴＴ１７のゲート電圧が上がり、チャージポンプ回路Ｐ３の出力電位Ｖｏｕｔを出力ノード（Ｖｒｅｆ）に伝える。一方、出力電位Ｖｒｅｆが高い時はフラッシュＥＥＰＲＯＭセルＦ４を流れる電流量がＦ３を流れる電流量よりも大きく増加し、ノードＮ１１の電位が低下するため、Ｎ型ＭＯＳＦＥＴＴ１７にてＶｏｕｔとＶｒｅｆの接続を切断する。以上の動作により、基準電圧Ｖｒｅｆの電位をほぼ一定の電位に保持することを可能としている。上記で示したように、この基準電圧発生回路は、低電圧では動作せず電源としてチャージポンプ回路による昇圧電圧を必要とする。
【０００７】
チャージポンプ回路についても多くの回路構成が存在しているが、代表的なものを図４に示している。Ｎ型ＭＯＳＦＥＴＴ１８、Ｔ１９、Ｔ２０は直列に接続されており、それぞれのＮ型ＭＯＳＦＥＴのゲートは、それぞれドレインと接続されることにより、ソースからドレインへの逆流防止のＭＯＳダイオードとして働いている。Ｐ型ＭＯＳＦＥＴＴ２１は、チャージポンプ回路のイネーブル信号ＥＮＢを受けて電源電圧Ｖｃｃを回路に供給するためのものである。Ｃ３およびＣ４はキャパシタであり、キャパシタＣ３は、Ｎ型ＭＯＳＦＥＴＴ１９のゲートに接続されているノードＮ１５と、クロック信号ＣＬＫ１を受けて駆動されるインバータＩ５の出力ノードＮ１７との間に接続されている。一方、キャパシタＣ４は、クロック信号ＣＬＫ２受けて駆動されるインバータＩ６の出力ノードＮ１８と、Ｎ型ＭＯＳＦＥＴＴ２０のゲートに接続されるノードＮ１６との間に接続されている。
【０００８】
上記回路構成に於いて、最初、Ｎ１５ノードは電源電圧ＶｃｃからＮ型ＭＯＳＦＥＴＴ１８のしきい値電圧Ｖｔｎを引いた値、Ｖｃｃ−Ｖｔｎであるが、クロック信号ＣＬＫ１がＶｃｃから０Ｖへ変化することにより、Ｎ１７ノードは０ＶからＶｃｃへ昇圧され、それに伴いＮ１５ノードは２Ｖｃｃ−Ｖｔｎへと昇圧される。Ｎ１６ノードについては、Ｎ１５ノード電位からＮ型ＭＯＳＦＥＴＴ１９のしきい値Ｖｔｎを引いた値、２Ｖｃｃ−２Ｖｔｎになった状態から、クロック信号ＣＬＫ２をＶｃｃから０Ｖへ変化させることにより、Ｎ１８ノードは０ＶからＶｃｃへ昇圧され、それに伴いＮ１６ノードは３Ｖｃｃ−２Ｖｔｎへ昇圧される構成となっている。このようにして、昇圧動作が実行される。このチャージポンプ回路は、基準電圧発生回路が動作中は常に稼動しており、また、電源電圧Ｖｃｃの電位変化に応じて出力電圧Ｖｏｕｔも変動する構成となっている。このチャージポンプ回路の出力電位を一定電位に保持できる構成とすることも可能であるが、そのためには、もう１つの基準電圧発生回路が必要となる。
【０００９】
【発明が解決しようとする課題】
これまで述べてきたように、フラッシュＥＥＰＲＯＭセルを使用した基準電圧発生回路は、チャージポンプ回路を必要とする。また、ワード線電位の昇圧等に使用する昇圧電位を得るためにもチャージポンプ回路を必要とする。つまり、チャージポンプ回路を２つ必要とすることとなる。１対のフラッシュＥＥＰＲＯＭセルを利用した基準電圧発生回路を使用せずにチャージポンプ回路の制御を行う場合でも、基準電圧発生回路の存在は出力電位を一定に保持する上で不可欠であった。
【００１０】
本発明は、上記従来技術に於ける問題点を解決すべくなされたものであり、チャージポンプ回路を用いて昇圧電圧を発生させる構成とした昇圧電圧発生回路に於いて、基準電圧発生回路を用いずにチャージポンプ回路からの昇圧電位を一定電位に制御することを可能とした昇圧電圧発生回路を提供するものである。
【００１１】
【課題を解決するための手段】
本発明（第１発明）の昇圧電圧発生回路は、チャージポンプ回路を用いて昇圧電圧を発生させる構成とした昇圧電圧発生回路に於いて、
上記チャージポンプ回路の出力に接続された抵抗分圧回路と、
一対のトランジスタであって、上記抵抗分圧回路の第１の出力端子の出力電圧と、第２の出力端子の出力電圧とを、それぞれ、そのゲート入力電圧とし、上記チャージポンプ回路の出力電圧値が、予め設定された規定電圧値であるときは、その電流値が等しく、且つ、上記チャージポンプ回路の出力電圧値が上記規定電圧値から増減したときは、その電流値の増減量が相互に異なる様に、そのしきい値電圧が設定された一対のトランジスタを含み、該一対のトランジスタに於ける電流量の大小を検出して、上記チャージポンプ回路の稼動・非稼動を制御する制御信号を出力するポンプ動作制御回路とを設けて成ることを特徴とするものである。
【００１２】
また、本発明（第２発明）の昇圧電圧発生回路は、上記第１発明の昇圧電圧発生回路に於いて、上記ポンプ動作制御回路が、上記一対のトランジスタを、その入力トランジスタ対とするカレントミラー型差動増幅器を含んで構成されて成ることを特徴とするものである。
【００１３】
更に、本発明（第３発明）の昇圧電圧発生回路は、上記第１発明または第２発明の昇圧電圧発生回路に於いて、上記一対のトランジスタが、そのフローティングゲートに、相互に異なる量の電荷が蓄積されたフローティングゲート型ＭＯＳトランジスタであることを特徴とするものである。
【００１４】
かかる本発明によれば、チャージポンプ回路を用いて昇圧電圧を発生させる構成とした昇圧電圧発生回路に於いて、その内部にチャージポンプ回路を必要とする基準電圧発生回路を設けることなく、出力電圧を所定の規定電位に保持することが可能となるものである。すなわち、本発明は、従来の昇圧電圧発生回路に於いては、昇圧電圧発生用と基準電圧発生用とに、それぞれ、設ける必要があり、その結果、全体として、２つ必要であったチャージポンプ回路を、昇圧電圧発生用チャージポンプ回路を、基準電圧発生用にも兼用する構成として、１つのチャージポンプ回路のみで、安定した昇圧電圧の出力を可能としたものである。チャージポンプ回路は、その構成からチップ面積に大きく関わる要因であり、兼用することでチップ面積の削減になる。また、基準電圧発生回路を使用しないことにより、消費電流削減・チップ面積削減・制御回路削減につながるものである。
【００１５】
【発明の実施の形態】
以下、本発明に従って構成された昇圧電圧発生回路が示されている図１を参照して詳細に説明する。
【００１６】
この昇圧電圧発生回路は、ほぼ同一構成の一対の、電気的に消去可能であり、プログラム可能な読み出し専用フラッシュメモリセル（フローティングゲート型ＭＯＳトランジスタ）Ｆ１、Ｆ２を含む。フラッシュＥＥＰＲＯＭセルはフローティングゲートに注入された電荷（電子）の蓄積量に従って情報を記憶する。そのフローティングゲートに異なる電荷を持たせるようにプログラムされた一対のフラッシュＥＥＰＲＯＭセルF１、Ｆ２を含むカレントミラー型差動増幅器を形成して、チャージポンプ回路Ｐ１を制御する構成となっている。フローティングゲートに電子が多く注入されている状態においては、チャネル領域には反転層が形成されにくく、このためメモリセルのしきい値電圧は高くなる。フラッシュＥＥＰＲＯＭセルＦ２は、そのようにして、高しきい値電圧に設定されている。一方、フローティングゲートから電子が放出されている、若しくは、フローティングゲートに電子が少なく注入されている状態では、チャネル領域には反転層が形成されやすく、このメモリセルのしきい値電圧は低くなる。フラッシュＥＥＰＲＯＭセルＦ１は、このようにして、低しきい値電圧に設定されている。
【００１７】
ノードＮ１はＰ型ＭＯＳＦＥＴＴ１のゲート、ドレイン、およびP型ＭＯＳＦＥＴＴ２のゲートへ接続される。また、P型ＭＯＳＦＥＴＴ１およびＴ２のソースは、それぞれ、電源電圧Ｖｃｃに接続されている。これによりＰ型ＭＯＳＦＥＴＴ１およびＴ２はカレントミラー回路を構成し、Ｐ型ＭＯＳＦＥＴＴ１とＴ２には同一量の電流が流れる。Ｎ型ＭＯＳＦＥＴＴ３、Ｔ４は、フラッシュＥＥＰＲＯＭセルＦ１、Ｆ２のドレイン電圧（ノードＮ２、Ｎ３の電位）を１Ｖ以下に制御するために使用されているものであり、例えば、ノードＮ２の電圧が高い場合はインバータＩ１の出力がＬｏｗレベルになり、Ｎ型ＭＯＳＦＥＴＴ３のゲートがＬｏｗレベルになる。これにより、電圧の上昇を抑える。一方、ノードＮ２の電圧が低い場合には、インバータＩ１の出力がＨｉｇｈレベルとなり、Ｎ型ＭＯＳＦＥＴＴ３のゲートがＨｉｇｈレベルとなり、ノードＮ２をさらに昇圧するよう作用する。ノードＮ３についても同様な振る舞いをし、電圧を１Ｖ以下に保持する。フラッシュＥＥＰＲＯＭセルＦ１、Ｆ２のソースは、接地電位に接続されている。
【００１８】
Ｎ型ＭＯＳＦＥＴＴ５は、チャージポンプ回路Ｐ１のアシストを行うためのＭＯＳダイオードであり、通常のＮ型ＭＯＳＦＥＴよりもしきい値の低いトランジスタを使用しており、特に電源立ち上げ時のポンプ回路の出力電位アシストを行っている。また、チャ―ジポンプ回路Ｐ１の出力に接続されたキャパシタＣ１（１ｎＦ）は、昇圧出力電圧平滑用のものである。なお、チャージポンプ回路Ｐ１としては、図４に示した構成のものを用いることができる。他の構成のチャ―ジポンプ回路を用いる構成としてもよいことは言うまでもない。
【００１９】
チャージポンプ回路Ｐ１の出力には、抵抗Ｒ１とＲ２とから成る抵抗分圧回路が接続されている。ノードＮ６は１対の抵抗Ｒ１とＲ２を用いてチャージポンプ回路Ｐ１の出力電圧であるノードＮ５の電圧Ｖｏｕｔを抵抗分圧した電圧を有している。本実施形態においては抵抗Ｒ１とＲ２の抵抗値は等しく設定されている。すなわち、ノードＮ６の電圧はノードＮ５の出力電圧の１／２の値であるが、このノードＮ６は上記フラッシュＥＥＰＲＯＭセルＦ１のゲートに接続されおり、ノードＮ５についてはフラッシュＥＥＰＲＯＭセルＦ２のゲートに接続されている。
【００２０】
チャージポンプ回路Ｐ１の出力電圧であるノードＮ５の電位が低下した場合、フラッシュＥＥＰＲＯＭセルＦ２のゲート電圧が低下するため、フラッシュＥＥＰＲＯＭＦ２を流れる電流Ｉｆ２は減少する。一方、フラッシュＥＥＰＲＯＭセルＦ１のゲート電圧も低下するが、抵抗Ｒ１およびＲ２によりノードＮ６の電位はノードＮ５の電位の１／２に分割されているため、電流Ｉｆ１の変化量はフラッシュＥＥＰＲＯＭセルＦ２に於ける電流Ｉｆ２の変化量よりも少ないものとなる。よって、Ｉｆ１＝Ｉｆ２の平衡状態からＩｆ１＞Ｉｆ２となる。これにより、Ｐ型ＭＯＳＦＥＴＴ２のドレインとＮ型ＭＯＳＦＥＴＴ４のドレインの接続点であるノードＮ４の電圧は上昇し、インバータＩ３の出力信号であるチャージポンプ回路イネーブル信号ＥＮＢは、Ｌｏｗレベルとなり、チャージポンプ回路Ｐ１が稼動される。これにより、チャージポンプ回路Ｐ１の出力電位であるノードＮ５は昇圧される。
【００２１】
一方、Ｎ５ノードがチャージポンプ回路Ｐ１により昇圧されると、フラッシュＥＥＰＲＯＭセルＦ２のゲート電圧が上昇し、Ｆ２を流れる電流Ｉｆ２が増加する。また、フラッシュＥＥＰＲＯＭセルＦ１のゲート電圧も上昇するため、Ｆ１を流れる電流Ｉｆ１も増加する。しかしながら、上記で述べたように、増加量はフラッシュＥＥＰＲＯＭセルＦ２に於ける増加量より少ないものとなる。よって、Ｉｆ１＜Ｉｆ２となり、ノードＮ４の電位は低下する。これにより、インバータ回路Ｉ３の出力信号であるチャージポンプ回路イネーブル信号ＥＮＢは、Ｈｉｇｈレベルとなり、チャージポンプ回路Ｐ１は非稼動状態となる。チャージポンプ回路が非稼動（スタンバイ）状態になると、ノードＮ５の昇圧は止まる。
【００２２】
フラッシュＥＥＰＲＯＭセルに於けるソース・ドレイン電流Ｉｄｓ／ゲート電圧Ｖｇｓの関係を示したものが図５になる。Ｉｆ１とＩｆ２の交点Ａが電流が等しく流れている時点であり、この状態からの電流・電圧変化を増幅させた信号をチャージポンプ回路のオン・オフ信号ＥＮＢとして、チャージポンプ回路Ｐ１の動作を制御する。
【００２３】
以上のサイクルを繰り返すことにより、常にほぼ一定の昇圧電位をＮ５ノードに出力することとなる。ほぼ同一のフラッシュＥＥＰＲＯＭセルを採用することによりゲート−ソース間電圧Ｖｇｓが等しい時に等しい電流を流すわけであるから、抵抗Ｒ１、Ｒ２の抵抗比を１：１に設定し、フラッシュＥＥＰＲＯＭセルＦ１のしきい値電圧を２Ｖに設定した場合、例えば、昇圧電位を４Ｖで一定にしたい時はフラッシュＥＥＰＲＯＭセルＦ２のしきい値電圧を４Ｖに、また、昇圧電位を５Ｖで一定にしたい時はＦ２のしきい値電圧を４．５Ｖにすれば制御可能である。また、フラッシュＥＥＰＲＯＭＦ１のしきい値電圧を可能な限り下げることにより低電圧領域でも安定した動作をするものである。
【００２４】
なお、チャージポンプ回路Ｐ１の出力に接続される抵抗分圧回路の構成は、図１に示されるものに限定されるものではなく、例えば、図６に示す構成の抵抗分圧回路（Ｒ０、Ｒ１、Ｒ２）を用いる構成としてもよい。図１と異なる部分は、抵抗分圧回路部分のみであり、その他の部分の構成は、図１と同一であるため、詳細な説明は、省略する。
【００２５】
また、フラッシュＥＥＰＲＯＭセルにおける電流値変化を検出して、チャージポンプ回路のイネーブル信号ＥＮＢを出力する回路として、カレントミラー型差動増幅器以外の回路構成を採用することも可能である。
【００２６】
更に、フラッシュＥＥＰＲＯＭセルＦ１、Ｆ２に代えて、そのしきい値電圧が相互に異なるように設定された他のＭＯＳトランジスタ等を用いる構成としてもよいものである。
【００２７】
【発明の効果】
以上、詳細に説明したように、本発明の昇圧電圧発生回路によれば、基準電圧発生回路を用いずに、一定に保たれた昇圧電位を得ることが可能となるため、チップ面積削減、制御回路削減、消費電流削減の効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の一実施形態の昇圧電圧発生回路の回路構成図である。
【図２】従来の一般的な昇圧電圧発生回路の回路構成図である。
【図３】従来の昇圧電圧発生回路に於いて用いられる基準電圧発生回路の回路構成図である。
【図４】チャージポンプ回路の回路構成図である。
【図５】本発明の一実施形態の昇圧電圧発生回路に於いて用いられるフラッシュＥＥＰＲＯＭセルＦ１、Ｆ２のドレイン・ソース電流Ｉｄｓ／ゲート電圧Ｖｇｓ特性グラフである。
【図６】本発明の他の実施形態の昇圧電圧発生回路の回路構成図である。
【符号の説明】
Ｔ１、Ｔ２Ｐ型ＭＯＳＦＥＴ
Ｔ３、Ｔ４Ｎ型ＭＯＳＦＥＴ
Ｆ１、Ｆ２フラッシュＥＥＰＲＯＭセル
Ｉ１〜Ｉ３インバータ回路
Ｐ１チャージポンプ回路
R０、Ｒ１、Ｒ２抵抗
Ｎ１〜Ｎ６ノード

Claims

チャージポンプ回路を用いて昇圧電圧を発生させる構成とした昇圧電圧発生回路に於いて、
上記チャージポンプ回路の出力に接続された抵抗分圧回路と、
一対のトランジスタであって、上記抵抗分圧回路の第１の出力端子の出力電圧と、第２の出力端子の出力電圧とを、それぞれ、そのゲート入力電圧とし、上記チャージポンプ回路の出力電圧値が、予め設定された規定電圧値であるときは、その電流値が等しく、且つ、上記チャージポンプ回路の出力電圧値が上記規定電圧値から増減したときは、その電流値の増減量が相互に異なる様に、そのしきい値電圧が設定された一対のトランジスタを含み、該一対のトランジスタに於ける電流量の大小を検出して、上記チャージポンプ回路の稼動・非稼動を制御する制御信号を出力するポンプ動作制御回路とを設けて成ることを特徴とする昇圧電圧発生回路。
請求項１に記載の昇圧電圧発生回路に於いて、
上記ポンプ動作制御回路が、上記一対のトランジスタを、その入力トランジスタ対とするカレントミラー型差動増幅器を含んで構成されて成ることを特徴とする昇圧電圧発生回路。
請求項１または２に記載の昇圧電圧発生回路に於いて、
上記一対のトランジスタが、そのフローティングゲートに、相互に異なる量の電荷が蓄積されたフローティングゲート型ＭＯＳトランジスタであることを特徴とする昇圧電圧発生回路。