JP3512611B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、半導体チップに供給される外部電源を、チ
ップ内で外部電源より低い内部電源に変換する電源変換
回路（降圧回路）に関しするものである。

【０００２】

【従来の技術】半導体集積回路の微細化に伴い、半導体
素子に十分な信頼性を保ちながら印加できる電圧は低下
してきている。しかしながらチップ外部から供給される
電圧は、過去の製品との互換性等の理由により容易に低
下されない。この問題を解決するために、チップ外部か
ら供給された電源電圧をチップ内部でより低い電圧に変
換する、オンチップ降圧回路の開発が行われ既に実用化
されている。降圧回路の採用はチップの信頼性向上に役
立つのみならず、内部電圧をチップ動作上最適の電圧に
設定できることから動作マージンの向上やアクセスタイ
ムの高速化ができ、その利点は非常に大きい。降圧回路
を使用したDRAMの一構成例を図１４に示す。この例で
は、Ｖｏｌｔａｇｅ Ｃｏｎｖｅｒｔｅｒ １（以下降
圧回路1 という）は、チップ外部より外部電圧Ｖext を
受け、入力回路及びデコーダや制御回路等からなる周辺
回路に供給される内部電圧Ｖint を生成する。Ｖｏｌｔ
ａｇｅ Ｃｏｎｖｅｒｔｅｒ ２（以下降圧回路２とい
う）は、外部電源電圧を受け、メモリアレイに供給され
るビット線リストア用電圧Vblhを生成する。図１５に降
圧回路を構成する具体的回路の従来例を示す。内部電圧
Ｖint は外部電圧Ｖext からサブスレショルド領域で動
作するｎチャネルトランジスタＴ１を介して供給され
る。この場合、Ｔ１のゲート端子ｎ３をＶint からＴ１
のしきい電圧Ｖｔだけ高い電位に保持すれば、外部電圧
の変動に依存しない一定した内部電圧Ｖint が発生でき
る。ｎ３の電位を内部電圧よりもＶｔだけ高い一定値に
保つためには次のような制御回路が使用される。チップ
動作時にＴ１に流れる負荷電流の平均をＩ１、n チャネ
ルトランジスタＴ２に流れる電流をＩ２とする。トラン
ジスタＴ１とＴ２のチャネル長Ｌが同じであれば、チャ
ネル幅の比( Ｗ１/Ｗ２) をトランジスタに流れる電流
の比( Ｉ１／Ｉ２) と等しく設定すると、２つのトラン
ジスタＴ１、Ｔ２のソース電位、すなわち端子ｎ４の電
位Ｖ４とＶint は等しくなる。従って端子ｎ４の電位を
Ｖint の設定値に等しくなるように制御すれば、Ｖint
を直接モニタしないでもＶint を所望の電圧に維持でき
る。例えば内部電圧Ｖint をチップ内部のBandgap refe
rence 回路等で発生した基準電位Ｖref から一定の比率
となるように構成するには、ｎ４の電位を抵抗Ｒ１、Ｒ
２で分割したｎ１の電位と基準電位Ｖref が等しくなる
ように制御する。この時Ｖint は、 Ｖint=Ｖ４= Ｖref ×（Ｒ１＋Ｒ２）／Ｒ２ となる。比較器１は、ｎ１の電位Ｖ１とＶref の比較を
行い、Ｖ１の方が低ければｎ２に高レベルを出力して発
振器とポンプ回路２を動作させてｎ３の電位をより高く
し、Ｖ１の方が高ければ発振器とポンプ回路の動作を停
止させる。この回路で発振器とポンプ回路を使用する理
由は、外部電圧Ｖext が内部電圧の設定値とトランジス
タＴ１のしきい電圧Ｖt の和よりも小さくなった時に、
ｎ３の電位をＶext よりも高く設定し、Ｖint が所望の
設定値よりも低下するのを防止するためである。

【０００３】

【発明が解決しようとする課題】この構成の降圧回路
は、Ｔ１のゲート端子に充分大きな安定化用キャパシタ
Ｃ１を付加すれば、Ｖint の負荷電流が急激に変化して
も帰還回路のループ特性に与える影響が小さく、比較的
簡単に回路動作を安定化することが可能である。その反
面、内部電圧Ｖint は図１６に示すような負荷電流Ｉ１
に対する依存性を持ってしまう。トランジスタＴ１の動
作点がサブスレッショルド領域にある場合、トランジス
タＴ１の負荷電流が一桁低下するとＶint は近似的に ΔＶint ＝（ｎｋＴ／ｑ）ｌｎ１０ （n ；係数、ｋ；ボルツマン定数、Ｔ；絶対温度、ｑ；
単位電荷）ほど上昇する。この値は高温の85℃ではおよ
そ１００ｍＶにも達してしまう。最近の大規模ＤＲＡＭ
では最大動作電流が３００ｍＡに達する場合がある一
方、Power down mode の機能を用いたセルフリフレッシ
ュ電流は３００μＡ程度と、電流値には３桁ほどの差が
ある。内部電圧を動作電流が３００ｍＡ条件で所望の値
になるように設定すると、セルフリフレッシュ時にはＶ
int が設定値よりも平均で３００ｍＶ高くなってしま
う。図１７はPower down mode になった時のＶintとト
ランジスタＴ１のゲート端子ｎ３の電位の時間変化を示
したものである。ｎ３の電位は一定であるが、Ｖint は
Power down mode に入ってから徐々に上昇し、最終的に
は３００ｍＶ高くなる。この内部電圧の上昇はゲート酸
化膜、トランジスタのホットキャリアの信頼性を劣化さ
せてしまう。またＶint のレベルが大きく変わると、変
動が小さい場合に比べて回路の動作マージンを大きく取
らなければならず、そのためアクセスタイムの高速化が
難しくなる問題があった。本発明は、以上の問題を鑑
み、チップ外部入力信号の組み合わせによってチップ消
費電流の大小を判断し、チップ消費電流が小さい場合に
は、大きい場合に比較して出力回路のＮチャネルトラン
ジスタのゲート電圧の絶対値を小さくすること、あるい
は出力トランジスタの寸法切り替えて小さくすることに
より内部電圧の変動を低減し、信頼性の高い半導体集積
回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明においては、外部
電源電圧が供給されるドレイン端子及び内部電源電圧を
供給する端子に接続されるソース端子とを有する第１の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のゲート電位を制御するゲート電位制御回路と、半導体
チップ外部からの入力される複数の制御信号に応じて当
該半導体チップの動作モードを判定する動作モード判定
回路とを有する降圧回路であり、前記動作モード判定回
路からの出力信号に応じて前記第１のＭＯＳトランジス
タのゲート電位を設定することにより、チップ消費電流
の大小に拘わらず一定の内部電源電圧Ｖint を内部回路
に供給することが可能となる。

【０００５】

【発明の実施の形態】本発明の実施形態を図を参照しな
がら説明する。尚、同一箇所については、同一符号を使
用している。また、従来例を示す図１５と同一回路部分
には同一の記号を記している。

【０００６】（１）実施例１ 図1 乃至図３に本発明の第１の実施例の具体的な回路構
成を示す。内部電圧Ｖint は外部電圧Ｖext からサブス
レショルド領域で動作するｎチャネルトランジスタＴ１
を介して供給される。この場合、Ｔ１のゲート端子ｎ３
をＶint からＴ１のしきい電圧Ｖｔだけ高い電位に保持
するようにゲート電位制御回路６でコントロールする。
ゲート電位制御回路６の具体的な回路構成を図２に示
す。このゲート電位制御回路６は、ゲートとドレインが
共通接続され、トランジスタＴ１としきい電圧Ｖｔが等
しいトランジスタＴ２及び抵抗Ｒ１、Ｒ２、Ｒ３及びト
ランジスタＴ３とから成るレベルシフト回路3 、レベル
シフト回路3 の出力端子ｎ１の電位と、チップ内部で発
生された基準電位Ｖref の比較を行う比較器１、比較器
１の出力によってオン・オフ制御される発振器およびポ
ンプ回路２から構成される。従来例と異なっている点
は、レベルシフト回路に端子ｎ４とｎ１との間に直列に
接続されたトランジスタＴ３、抵抗Ｒ３が追加されてい
ることである。トランジスタＴ３のゲート端子ｎ５への
信号は図３に示すように作られる。すなわち、チップ外
部から供給される制御信号（例えば／ＲＡＳ、／ＣＡ
Ｓ、ＣＬＫ等）が動作モード検知回路4 に入力される。
チップ内部の平均消費電流がどの程度になるかは、チッ
プがどの動作モードで動いているかで大まかに予想でき
る。特に高速シンクロナスＤＲＡＭにおいては、動作モ
ードの違いでアドレス入力回路の活性化の有無、外部ク
ロックとチップ内部で発生した内部クロックとを同期さ
せる同期回路の動作状態等によって平均動作電流が大き
く変わる。動作モード検知回路４はチップの消費電流が
ある値よりも小さいと予想される場合のみ高レベルとな
る信号ｎ５を出力する。ここでは、仮にチップが通常動
作からPower down mode に入り、アドレスバッファ等の
不必要な入力回路、同期回路の動作が停止されて、チッ
プ内部ではセルフリフレッシュ動作のみが行われる場合
にはｎ５が高レベルになるとする。次に本実施例の回路
動作について説明する。トランジスタＴ３のゲート端子
ｎ５が低レベルの間は、従来例の回路と同様に動作す
る。すなわちＶint の負荷電流Ｉ１とレベルシフト回路
の負荷電流Ｉ２の比と、同一のプロセスで形成されたチ
ャネル長が等しいトランジスタＴ１とＴ２のチャネル幅
の比が等しい場合、ｎ４の電位はＶint に等しくなる。
チップがPower down mode に入ると信号ｎ５が高レベル
に変化してトランジスタＴ３がオンする。すると抵抗の
分割比が変動し端子ｎ４の電位は次のように低下する。

【０００７】 Ｖ４＝Ｖref ×（Ｒ＋Ｒ２）／Ｒ２ Ｒ２＝Ｒ１×Ｒ３／（Ｒ１＋Ｒ３） トランジスタＴ１のゲート電位Ｖ３はＶ４からトランジ
スタＴ２のしきい電圧Ｖｔを加えた値となるので、Ｖ３
の電位も低下する。チップの通常動作時に比べPower do
wn mode での動作時平均電流が３桁小さく、従来例では
Ｖint が３００ｍＶ上昇していたとすれば、Power down
mode 時にはｎ３の電位が３００ｍＶ低くなるようにＲ
３の値を設定すればよい。正確には、Ｒ３の追加でレベ
ルシフト回路自身に流れる電流値自体が変わってしまう
点も考慮してＲ３の値を設定する。この場合のチップ内
部電圧の負荷電流依存性を図１２に示す。通常動作時の
Ｖint の負荷特性を示す曲線が１１、ドライバトランジ
スタＴ１のゲート電位をPower down mode 時に３００ｍ
Ｖ低下させた場合の負荷特性を示す曲線が１２である。
動作モードに応じてドライバトランジスタのゲート電位
を変化させることで、負荷電流が大きく変わった場合で
も内部電圧の変動を従来よりも抑制できる。図１３に、
Power down mode 前後でのＶint と端子ｎ３の電位変化
を示す。ｎ３の電位が変わって、Power down mode 前後
でＶint の定常値は一定に保たれている。Power down m
ode 時に端子ｎ４の電位を低下させるレベルシフト回路
３には、他の構成も考えられる。図４及び５では従来例
の抵抗Ｒ１が直列接続された抵抗Ｒ１ａ、Ｒ１ｂの２つ
で構成され、さらに抵抗Ｒ１ｂと並列にトランジスタＴ
４が接続されている。Power down mode 時には抵抗Ｒ１
ｂがトランジスタＴ４にてバイパスされるので、ｎ１の
電位Ｖ１とＶref が等しくなるｎ４の電位は低下する。
また図５では従来例の端子ｎ１と抵抗Ｒ２の間にＰチャ
ネルトランジスタＴ１４と抵抗Ｒ２ａが並列に接続され
ている。この場合、通常動作時にはゲート信号がｎ５の
相補信号／ｎ５であるトランジスタＴ１４にて抵抗Ｒ２
ａがバイパスされているが、Power down mode 時にはｎ
１と接地間の抵抗値が大きくなりｎ４の電位は低下す
る。

【０００８】（２）実施例２ 実施例２の具体的な回路を図６に示す。従来例とはレベ
ルシフト回路３が異なり、他の回路構成は全く同じであ
る。すなわち従来例では、ドレインとゲートが共通接続
されたトランジスタＴ２、抵抗Ｒ１、Ｒ２が端子ｎ３と
接地端子との間に直列接続されていた。これに対し本実
施例では、直列接続されたＰチャネルトランジスタＴ５
とドレインとゲートが共通接続されたＮチャネルトラン
ジスタＴ２ａが追加され、トランジスタＴ２と並列に接
続されている。通常動作時は従来例と同様に動作する
が、Power down mode 時には信号／ｎ５が低レベルとな
ってトランジスタＴ５が導通する。この結果、端子ｎ３
とｎ４間にドレインとゲートが共通接続されたトランジ
スタの寸法が増大する。仮にPower down mode 時はトラ
ンジスタのゲート幅が1000倍になるように設定すれば、
ｎ３の電位はおよそ通常動作時に比べ３００ｍＶ低下す
るのでPower down mode 時のＶint の上昇を抑制するこ
とができる。

【０００９】（３）実施例３ 実施例３の具体的な回路を図７に示す。従来例では比較
器2 の入力の一つとして基準電位Ｖref が接続されてお
り、ｎ１の電位と比較していたが、本実施例では、比較
器2 の非反転入力に端子ｎ６が、端子ｎ６にはトランジ
スタＴ６、Ｔ７を介してそれぞれ基準電位Ｖref 、Ｖre
f1が接続されており、通常動作時には端子ｎ５が低レベ
ル、／ｎ５が高レベルでトランジスタＴ６が導通、Ｔ７
が非導通となって端子ｎ６の電位はＶref となってｎ１
の電位と比較する。従って、通常動作時の回路動作は従
来例と同じである。Power down mode ではトランジスタ
Ｔ６が非導通、Ｔ７が導通となって端子ｎ６の電位はＶ
ref1に変化する。その時の端子ｎ３の電位Ｖ３は、トラ
ンジスタＴ２のしきい電圧をＶｔとすると Ｖ３＝Ｖref1×（Ｒ１＋Ｒ２）／Ｒ２＋Ｖｔ となる。Vref1 をVrefよりも低く設定すれば、Power do
wn mode 時にV3を低く設定でき、Ｖint の上昇を抑制で
きる。

【００１０】（４）実施例４ 実施例４の具体的な回路を図８に示す。本実施例では通
常動作とPower down mode では帰還ループを変更してい
る。すなわち、通常動作時においては、従来例と回路動
作が同じであるが、Power down mode 時においては、Ｎ
型ＭＯＳトランジスタＴ１のソース電位を比較回路に帰
還させるかは動作判定回路４により制御される。詳細回
路を図９に示す。従来例に比べ抵抗Ｒ１、Ｒ２の接続端
子ｎ１ａと比較器１の反転入力端子ｎ１の間にトランジ
スタＴ８、抵抗Ｒ２と接地電位の間に／ｎ５をゲート端
子とするトランジスタＴ９からなる第１のレベルシフト
回路９が接続されている。さらにＶint と接地電位の間
には抵抗Ｒ４、Ｒ５、ｎ５をゲート端子とするトランジ
スタＴ１１が直列に接続され、抵抗Ｒ４、Ｒ５の共通接
続点ｎ１ｂとｎ１はトランジスタＴ１０を介して接続さ
れている。次にこの回路の動作について説明する。通常
動作時にはトランジスタＴ８、Ｔ９が導通、トランジス
タＴ１０、Ｔ１１が非導通となっていて、従来例と同じ
動作をする。Power down mode に入ると今度はトランジ
スタＴ８、Ｔ９が非導通、トランジスタＴ１０、Ｔ１１
が導通に変わり、比較器1 はＶint を抵抗で分割した電
位と基準電位Ｖref を直接比較する。従来例では動作モ
ードが変わっても常に出力トランジスタＴ１のゲート電
位が一定となるように帰還をかけていた。通常動作時に
はＶint の負荷電流は、外部から入力されるアドレス等
のタイミングによってさまざまに変わりうる。サブスレ
ッショルド領域で動作するＮチャネルトランジスタを出
力とする降圧回路の場合、出力トランジスタのゲート容
量とゲート電位安定化のための容量Ｃ１が非常に大きい
ので、Ｖint 自身の変化をモニタして非常に短時間で変
化するＶint に追従できるように出力トランジスタのゲ
ート電位を安定に制御することは事実上不可能である。
これに対してPower down mode では、チップ内部は非常
に周期の遅い定期的なセルフリフレッシュ動作しか行わ
ない。この場合は、Ｖint の値自身を直接比較して帰還
制御を行うことが可能となる。このようにPower down m
ode 時に、Ｖint 自身とその設定値を直接比較すれば従
来例のようにPower down mode 時の設定値に比べたＶin
t の上昇を防止することができる。

【００１１】（５） 実施例５ 実施例５の具体的な回路を図１０に示す。先に説明した
実施例１乃至４の回路構成に加えて、ＮチャネルＭＯＳ
ドライバトランジスタＴ１のゲート端子Ｎ３に放電手段
５が接続されている。本実施例では、スイッチがトラン
ジスタＴ２０、電流制限素子が抵抗Ｒ２０で構成され、
端子Ｎ３と接地電位の間に直列に接続されている。Powe
r down mode 時には、レベルシフト回路３の抵抗の分割
比が変わって端子ｎ３の電位が低下することによって、
内部電圧Ｖint から流れる平均消費電流Ｉ１が小さくな
った場合でもＶint の大幅な上昇を抑制する。Power do
wn mode 時に入った時、ｎ３の電荷はレベルシフト回路
３を介して放電されるが、その電流はチップの待機電流
を小さくするために元々1 μA 程度に小さく設定されて
いる。従ってトランジスタＴ１のソース電位が負荷電流
の大小で変動した時に、ソース・ゲート間の寄生容量の
カップリングで端子ｎ３の電位が変動するのを抑えるた
めに接続された安定化キャパシタＣ１の容量を１ｎＦと
すれば、ＲＣ時定数は１ｍｓにも達してしまう。これで
はPower down mode に入った後の一時的なＶintの上昇
を防止できない。放電手段5 はこの問題を解決するため
に付加された。Power down mode 時は端子ｎ５は高レベ
ルとなるのでトランジスタＴ２０が導通し抵抗Ｒ２０を
介して電流が流れ、ｎ３の電位がPower down mode 時の
定常値に達するまでの時間が大幅に短縮できる。本実施
例ではPower down mode 時には常にトランジスタＴ２０
が導通している例を示したが、Power down mode に入っ
てから端子ｎ３が定常値に達するまでの期間のみトラン
ジスタを導通させて、消費電流を削減することも可能で
ある。

【００１２】（６）実施例６ 実施例６の具体的な回路を図１１に示す。従来例では１
つであった出力ＮチャネルトランジスタＴ１がＴ１ａと
Ｔ１ｂの２つに分割されている。トランジスタＴ１ｂの
ゲート端子は、ｎ５をゲート入力とするトランジスタＴ
１２、Ｔ１３を介してそれぞれ端子ｎ３、Ｖint に接続
されている。通常動作時は、端子ｎ５が低レベルである
ので、トランジスタＴ１２が導通、Ｔ１３が非導通とな
り、Ｔ１ａ、Ｔ１ｂの両方からＶint に電流が供給され
る。外部クロックの組み合わせでチップがPower down m
ode に入ると端子ｎ５が低レベルから高レベルに変わ
り、トランジスタＴ１２が非導通に、Ｔ１３が導通にな
ってＴ１ｂは非導通に変わる。仮にPower down mode 時
の平均消費電流を通常動作平均電流の１／１０００とす
れば、その比率でＴ１ａのゲート幅をＴ１ｂよりも小さ
くすればよい。この実施例ではこれまでの実施例とは異
なり、出力トランジスタのゲート端子ｎ３の電位は通常
動作時とPower down mode 時で変わらないが、負荷電流
に応じて出力トランジスタの寸法を切り替えることによ
り、Power down mode 時のＶint 上昇を防止している。

【００１３】

【発明の効果】本発明によれば、半導体チップに供給さ
れる外部電源を、チップ内で外部電源より低い内部電源
に変換する電源変換回路（降圧回路）に関し、特に出力
回路がソースフォロワのＮチャネルトランジスタで構成
された降圧回路において、Power down mode 等の低消費
電力機能使用時には出力回路のＮチャネルトランジスタ
のゲート電位を制御する負帰還回路の回路設定を変更
し、負荷電流値に応じてＮチャネルトランジスタのゲー
ト電位を変化させることができるため、動作モードによ
る負荷電流の大きな変動が原因で起きる内部電圧の変動
を抑制することができる。

【図面の簡単な説明】

【図１】本発明の実施形態にかかる半導体集積回路図。

【図２】本発明の実施形態にかかるゲート電位制御回
路。

【図３】本発明の実施形態にかかる動作モード制御回
路。

【図４】本発明の実施形態にかかる電圧制御回路内のレ
ベルシフト回路。

【図５】本発明の実施形態にかかる電圧制御回路内のレ
ベルシフト回路。

【図６】本発明の実施形態にかかるゲート電位制御回
路。

【図７】本発明の実施形態にかかるゲート電位制御回
路。

【図８】発明の実施形態にかかる半導体集積回路図。

【図９】発明の実施形態にかかるゲート電位制御回路。

【図１０】本発明の実施形態にかかる半導体集積回路
図。

【図１１】本発明の実施形態にかかるゲート電位制御回
路。

【図１２】本発明の負荷電流と内部電圧との関係を示す
図。

【図１３】本発明の動作モードが変化した際の出力トラ
ンジスタのゲート電位及び内部電圧の変化を示す図。

【図１４】降圧回路を用いたチップの構成例図。

【図１５】従来の電圧降圧回路。

【図１６】本発明の負荷電流と内部電圧との関係を示す
図。

【図１７】従来の動作モードが変化した際の出力トラン
ジスタのゲート電位及び内部電圧の変化を示す図。

【符号の説明】

１ 比較器 ２ 発振器及びポンプ回路 ３ レベルシフト回路 ４ 動作モード判定回路 ５ 放電回路 ６ 第1 のゲート電位制御回路 ７ スイッチ手段 ８ 第1 のゲート電位制御回路 ９ 第1 のレベルシフト回路 １０ 第2 のレベルシフト回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−78471（ＪＰ，Ａ) 特開 平７−226075（ＪＰ，Ａ) 特開 平５−2883（ＪＰ，Ａ) 特開 平５−120874（ＪＰ，Ａ) 特開 平３−290895（ＪＰ，Ａ) 特開 平６−162772（ＪＰ，Ａ) 特開 平８−190437（ＪＰ，Ａ) 特開 平10−275470（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/401 - 11/419

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】外部電源電圧が供給されるドレイン端子及
   び内部電源電圧を供給するソース端子とを有する第１の
   Ｎ型ＭＯＳトランジスタと、 前記第１のＮ型ＭＯＳトランジスタのゲート電位を制御
   するゲート電位制御回路と、 第１動作モードと、前記第１動作モードよりも平均消費
   電流が少ない第２動作モードとの判定を行う動作モード
   判定回路とを有し、 前記ゲート電位制御回路は、動作モード判定回路の判定
   が前記第２動作モードの時には前記内部電源電圧の平均
   電圧が前記第１動作モードの時の前記内部電源電圧の平
   均電圧を超えないように前記第１のＮ型ＭＯＳトランジ
   スタのゲート電位を設定し、 これにより前記第２動作モード時の前記第１のＮ型ＭＯ
   Ｓトランジスタのゲート・ソース間電位の平均値が前記
   第１動作モード時の前記第１のＮ型ＭＯＳトランジスタ
   のゲート・ソース間電位の平均値よりも小さくなる様に
   制御することを特徴とする半導体集積回路。
2. 【請求項２】前記ゲート電位制御回路は、ゲートが前記
   第１のＮ型ＭＯＳトランジスタのゲートに接続された第
   ２のＮ型ＭＯＳトランジスタ及びこの第２のＮ型ＭＯＳ
   トランジスタのソースに接続され、前記第１のＮ型ＭＯ
   Ｓトランジスタのゲート電位から前記第２のＮ型ＭＯＳ
   トランジスタのしきい電圧を差し引いた電位を一定の比
   率で分割する分割器から成る第１のレベルシフト回路
   と、 前記第１のレベルシフト回路の出力電位とチップ内で発
   生された基準電位とを比較する比較器と、 この比較器の出力をもとに前記第１のレベルシフト回路
   の出力電位と前記基準電位とが等しくなるように前記第
   １のＮ型ＭＯＳトランジスタのゲート電位を設定する手
   段とを有し、前記第１のレベルシフト回路には更に前記
   動作モード判定回路の出力信号が入力され、少なくとも
   一つの動作モードにおいて前記分割器の分割比を変える
   手段を有していることを特徴とする請求項１記載の半導
   体集積回路。
3. 【請求項３】前記ゲート電位制御回路は、ゲートが前記
   第１のＮ型ＭＯＳトランジスタのゲートに接続された第
   ２のＮ型ＭＯＳトランジスタ及びこの第２のＮ型ＭＯＳ
   トランジスタのソースに接続され、前記第１のＮ型ＭＯ
   Ｓトランジスタのゲート電位から前記第２のＮ型ＭＯＳ
   トランジスタのしきい電圧を差し引いた電位を一定の比
   率で分割する分割器から成る第１のレベルシフト回路
   と、前記第１のレベルシフト回路の出力電位とチップ内
   で発生された基準電位とを比較する比較器と、 この比較器の出力をもとに前記第１のレベルシフト回路
   の出力電位と前記基準電位とが等しくなるように前記第
   １のＮ型ＭＯＳトランジスタのゲート電位を設定する手
   段とを有し、上記第１のレベルシフト回路には更に前記
   動作モード判定回路の出力信号が入力され、少なくとも
   一つの動作モードにおいて前記出力信号により前記第２
   のＮ型トランジスタの寸法を変更する手段を有している
   ことを特徴とする請求項１記載の半導体集積回路。
4. 【請求項４】前記ゲート電位制御回路は、ゲートが前記
   第１のＮ型ＭＯＳトランジスタのゲートに接続された第
   ２のＮ型ＭＯＳトランジスタ及びこの第２のＮ型ＭＯＳ
   トランジスタのソースに接続され、前記第１のＮ型ＭＯ
   Ｓトランジスタのゲート電位から第２のＮ型ＭＯＳトラ
   ンジスタのしきい電圧を差し引いた電位を一定の比率で
   分割する分割器から成る第１のレベルシフト回路と、前
   記第１のレベルシフト回路の出力電位とチップ内で発生
   された基準電位とを比較する比較器と、 比較器の出力をもとに前記第１のレベルシフト回路の出
   力電位と前記基準電位とが等しくなるように前記第１の
   ＭＯＳトランジスタのゲート電位を設定する手段とを有
   し、前記基準電位は少なくとも２種類の基準電位からな
   り、それぞれの基準電位は前記動作モード判定回路の出
   力信号によって選択的に前記比較器に供給されることを
   特徴とする請求項１記載の半導体集積回路。
5. 【請求項５】前記ゲート電位制御回路は、ゲートが前記
   第１のＮ型ＭＯＳトランジスタのゲートに接続された第
   ２のＮ型ＭＯＳトランジスタ及びこの第２のＮ型ＭＯＳ
   トランジスタのソースに接続され、前記第１のＮ型ＭＯ
   Ｓトランジスタのゲート電位から第２のＮ型ＭＯＳトラ
   ンジスタのしきい電圧を差し引いた電位を一定の比率で
   分割する分割器から成る第１のレベルシフト回路と、 前記第１のＮ型ＭＯＳトランジスタのソース端子の電位
   を一定の比率で分割する分割器から成る第２のレベルシ
   フト回路と、前記動作モード判定回路の出力信号が入力
   され、前記第１のレベルシフト回路の出力と上記第２の
   レベルシフト回路の出力を選択的に導通させるスイッチ
   手段と、 前記第１あるいは第２のレベルシフト回路の出力電位と
   チップ内で発生された基準電位を比較する比較器と、 比較器の出力をもとに前記第１あるいは第２のレベルシ
   フト回路の出力電位と前記基準電位が等しくなるように
   前記第１のＮ型ＭＯＳトランジスタのゲート電位を設定
   する手段を有することを特徴とする請求項１記載の半導
   体集積回路。
6. 【請求項６】前記第１のＭＯＳトランジスタのゲート端
   子と接地電位の間に、前記動作モード判定回路の出力を
   もとに第２動作モードの開始から一定期間導通するスイ
   ッチと電流制限素子とが直列に接続された放電回路が設
   けられていることを特徴とする請求項１乃至５記載の半
   導体集積回路。
7. 【請求項７】前記ゲート電位制御回路は、ゲートが前記
   第１のＮ型ＭＯＳトランジスタのゲートに接続された第
   ２のＮ型ＭＯＳトランジスタ及びこの第２のＮ型ＭＯＳ
   トランジスタのソースに接続され、前記第１のＮ型ＭＯ
   Ｓトランジスタのゲート電位から前記第２のＮ型ＭＯＳ
   トランジスタのしきい電圧を差し引いた電位を一定の比
   率で分割する分割器から成るレベルシフト回路と、 前記レベルシフト回路の出力電位とチップ内で発生され
   た基準電位を比較する比較器とを 具備し 、 前記動作モード判定回路の出力信号に応じて前記第１の
   Ｎ型ＭＯＳトランジスタの寸法を変えることができるこ
   とを特徴とする請求項１記載の半導体集積回路。
8. 【請求項８】前記第２のＮ型ＭＯＳトランジスタのゲー
   トが前記第２のＮ型ＭＯＳトランジスタのドレインに接
   続されていることを特徴とする請求項２、請求項３、請
   求項４、請求項５、請求項７の何れか１項に記載の半導
   体集積回路。