JP4287678B2 - 内部電源回路 - Google Patents
内部電源回路 Download PDFInfo
- Publication number
- JP4287678B2 JP4287678B2 JP2003069365A JP2003069365A JP4287678B2 JP 4287678 B2 JP4287678 B2 JP 4287678B2 JP 2003069365 A JP2003069365 A JP 2003069365A JP 2003069365 A JP2003069365 A JP 2003069365A JP 4287678 B2 JP4287678 B2 JP 4287678B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- supply voltage
- internal power
- constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
Description
【０００１】
【発明の属する技術分野】
本発明は、外部から与えられる電源電圧から半導体集積回路の内部で必要な所定の電源電圧を生成する内部電源回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平５−３１４７６９号公報
【特許文献２】
特公平７−１３８７５号公報
【０００４】
外部電源電圧ＶＣＣから半導体集積回路の内部で使用する内部電源電圧ＶＤＤを生成する従来の内部電源回路は、例えば、外部電源電圧ＶＣＣから一定の電圧Ｖ１を生成する定電圧生成部と、所定電圧以上の外部電源電圧ＶＣＣが与えられたときに、その外部電源電圧ＶＣＣよりも一定の電圧だけ低い電圧Ｖ２を出力する電圧生成部と、これらの電圧Ｖ１，Ｖ２の内の高い方の電圧を内部電源電圧ＶＤＤとして出力する電圧合成部とで構成されている。
【０００５】
定電圧生成部は、抵抗とＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）の直列回路に外部電源電圧ＶＣＣを印加し、このＮＭＯＳに生ずる閾値電圧ＴＨ１を一定の電圧Ｖ１として出力するものである。一方、電圧生成部は、ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）と複数のＮＭＯＳの直列回路に外部電源電圧ＶＣＣを印加し、これらのＮＭＯＳに生ずる電圧（外部電源電圧ＶＣＣ−ＰＭＯＳの閾値電圧）を電圧Ｖ２として出力するものである。
【０００６】
これにより、定電圧生成部において、外部電源電圧ＶＣＣがＮＭＯＳの閾値電圧ＴＨ１以下のとき、このＮＭＯＳはオフ状態となり、電圧Ｖ１は外部電源電圧ＶＣＣに等しくなる。外部電源電圧ＶＣＣが閾値電圧ＴＨ１を越えると、ＮＭＯＳはオン状態となって電流が流れ、抵抗による電圧降下によって電圧Ｖ１は閾値電圧ＴＨ１に保持される。
【０００７】
一方、電圧生成部では、外部電源電圧ＶＣＣがＮＭＯＳの閾値電圧ＴＨ２以下のとき、電圧Ｖ２はＰＭＯＳの閾値電圧に達するまで外部電源電圧ＶＣＣと同じ電圧となる。外部電源電圧ＶＣＣがＮＭＯＳの閾値電圧ＴＨ２を越えると、このＮＭＯＳがオンとなり、電圧Ｖ２は、外部電源電圧ＶＣＣからＰＭＯＳの閾値電圧だけ低い値に保持される。
【０００８】
電圧合成部では、定電圧生成部から出力される電圧Ｖ１と電圧生成部から出力される電圧Ｖ２とが合成され、高い方の電圧が内部電源電圧ＶＤＤとして出力される。これにより、外部電源電圧ＶＣＣがＮＭＯＳの閾値電圧ＴＨ１以下のときは外部電源電圧ＶＣＣが、外部電源電圧ＶＣＣが定電圧生成部のＮＭＯＳの閾値電圧ＴＨ１と電圧生成部のＮＭＯＳの閾値電圧ＴＨ２の間（この区間をフラット領域と呼ぶ）のときには定電圧生成部の閾値電圧ＴＨ１が、外部電源電圧ＶＣＣが閾値電圧ＴＨ２以上のとき（この区間をバーンイン領域と呼ぶ）には外部電源電圧ＶＣＣよりも一定の電圧だけ低い電圧が、それぞれ内部電源電圧ＶＤＤとして出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の内部電源回路では、次のような課題があった。
定電圧生成部のように、ＮＭＯＳの閾値電圧によって一定電圧を生成する回路は、温度依存性が小さく安定した一定電圧を得ることができるが、電圧生成部のように外部電源電圧ＶＣＣに対して一定の電圧だけ低い電圧を出力する回路では、温度依存性及び閾値電圧依存性が大きく安定した電圧を生成することが困難であった。
【００１０】
また、同一の半導体集積回路を２種類の外部電源電圧ＶＣＣ（例えば、３Ｖと５Ｖ）に対応した製品とする場合も、フラット領域からバーンイン領域に切り替わる閾値電圧をずらすために、電圧生成部に抵抗素子を追加するなどの工夫が必要であった。また、定電圧生成部がＮＭＯＳの閾値電圧に依存するのに対して、電圧生成部はＰＭＯＳの閾値電圧に依存する特性を有している。このため、ＮＭＯＳの閾値電圧が定電圧生成部の電圧Ｖ１を上昇させる方向にずれ、ＰＭＯＳの閾値電圧が電圧生成部の電圧Ｖ２を低下させる方向にずれた場合、電圧Ｖ１が電圧Ｖ２を上回ってしまい、調整が困難になるという場合があった。
【００１１】
更に、電圧生成部から出力される電圧Ｖ２は、閾値電圧を越えると外部電源電圧ＶＣＣよりも一定電圧だけ低い電圧で上昇する特性を有しているため、この閾値電圧が動作補償電圧範囲の高電圧側近辺にある場合、内部電源電圧ＶＤＤが動作補償電圧範囲の高電圧付近で上昇を開始し、動作マージンを劣化させる原因となる場合もあった。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明の内部電源回路は、外部から与えられる電源電圧が所定の電圧よりも高いか低いかを検出して検出信号を出力する電圧検出部と、前記電源電圧から第１の一定電圧を生成する第１の定電圧生成部と、前記第１の定電圧生成部と同一の回路構成で、前記電源電圧から前記第１の一定電圧とは異なる第２の一定電圧を生成する第２の定電圧生成部と、前記検出信号に従って前記第１または第２の一定電圧のいずれか一方を基準電圧として出力する電圧切替部と、前記電源電圧から前記基準電圧に応じた内部電源電圧を生成して出力する内部電源出力部とを備えている。
【００１４】
ここで、前記内部電源出力部は、出力ノードと前記電源電圧との間に接続された電圧制御用の第１のトランジスタを有し、前記基準電圧に従って該第１のトランジスタの導通状態を制御して該出力ノードに該基準電圧に応じた前記内部電源電圧を出力する差動増幅器と、前記電源電圧のレベルが所定レベルを越えたか否を検出するレベル検出部と、前記電源電圧と前記出力ノードとの間に接続され、前記第１のトランジスタと同様に前記差動増幅器によって導通状態が制御される第２のトランジスタ及び前記レベル検出部で前記電源電圧が所定レベルを越えていないことが検出されたときにオン状態に制御されるスイッチ用の第３のトランジスタからなる補助電流供給部とを有している。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す内部電源回路の構成図である。
この内部電源回路は、外部電源電圧ＶＣＣから半導体集積回路の内部で使用する内部電源電圧ＶＤＤを生成するもので、電圧検出部１０と、定電圧生成部２０ａ，２０ｂと、電圧切替部３０と、内部電源出力部４０とで構成されている。
【００１６】
電圧検出部１０は、外部電源電圧ＶＣＣが所定の電圧を越えたときに検出信号ＤＥＴを出力するもので、検出用の基準電圧ＳＶＲを生成する基準電圧源１１と、定電圧Ｖ１２を生成する定電圧源１２を有している。これらの基準電圧源１１と定電圧源１２の回路構成は、後述する定電圧生成部２０ａ，２０ｂと同様である。
【００１７】
更に、この電圧検出部１０は、ゲートに基準電圧ＳＶＲが与えられるＰＭＯＳ１３を有している。ＰＭＯＳ１３のソースは、順方向にダイオード接続された２段のＮＭＯＳ１４ａ，１４ｂを介して、外部電源電圧ＶＣＣに接続されている。ＰＭＯＳ１３のドレインはノードＮ１１に接続され、このノードＮ１１が直列に接続されたＮＭＯＳ１５ａ，１５ｂを介して接地電圧ＧＮＤに接続されている。ＮＭＯＳ１５ａ，１５ｂのゲートには、基準電圧ＳＶＲが与えられている。
【００１８】
ノードＮ１１には、ＮＭＯＳ１６のゲートが接続され、このＮＭＯＳ１６のドレインがノードＮ１２に接続されている。ノードＮ１２は、直列に接続されたＰＭＯＳ１７ａ，１７ｂを介して、ノードＮ１３に接続されている。また、ＮＭＯＳ１６のソースは、直列に接続されたＮＭＯＳ１８ａ，１８ｂを介して接地電圧ＧＮＤに接続されている。ＰＭＯＳ１７ａ，１７ｂのゲートは接地電圧ＧＮＤに接続され、ＮＭＯＳ１８ａ，１８ｂのゲートはノードＮ１３に接続されている。
【００１９】
ノードＮ１３には、定電圧源１２から定電圧Ｖ１２が与えられるようになっている。また、ノードＮ１２にはインバータ１９が接続され、このインバータ１９から検出信号ＤＥＴが出力されるようになっている。
【００２０】
定電圧生成部２０ａ，２０ｂは、外部電源電圧ＶＣＣがそれぞれ設定された一定電圧を越えたときに、それぞれ一定の電圧Ｖ２０ａ，Ｖ２０ｂを出力するものである。これらの定電圧生成部２０ａ，２０ｂは同一の回路構成で、例えば定電圧生成部２０ａは、外部電源電圧ＶＣＣとノードＮ２１ａの間に直列に接続された抵抗２１ａ，２２ａ、及びノードＮ２１ａと接地電圧ＧＮＤの間に接続されたＮＭＯＳ２３ａで構成されている。ＮＭＯＳ２３ａのゲートは、抵抗２１ａ，２２ａの接続箇所に接続され、ノードＮ２１ａから電圧Ｖ２０ａが出力されるようになっている。
【００２１】
電圧切替部３０は、電圧検出部１０から出力される検出信号ＤＥＴで相補的にオン／オフ制御される２つのスイッチ３１，３２と、これらのスイッチ３１，３２から出力される電圧を電力増幅するバッファ３３で構成されている。スイッチ３１，３２の入力側には、それぞれ定電圧生成部２０ａ，２０ｂからの電圧Ｖ２０ａ，Ｖ２０ｂが与えられている。この電圧切替部３０では、検出信号ＤＥＴが“Ｌ”のとき、スイッチ３１がオンとなって定電圧生成部２０ａから出力される電圧Ｖ２０ａが選択され、検出信号ＤＥＴが“Ｈ”のときには、スイッチ３２がオンとなって定電圧生成部２０ｂから出力される電圧Ｖ２０ｂが選択されて、基準電圧ＶＲＦとして出力されるようになっている。電圧切替部３０の出力側は、内部電源出力部４０に接続されている。
【００２２】
内部電源出力部４０は、電圧切替部３０から出力される基準電圧ＶＲＦから外部電源電圧ＶＣＣに対応した２段階の一定電圧を生成し、内部電源電圧ＶＤＤとして出力するものである。基準電圧ＶＲＦは、内部電源出力部４０のＰＭＯＳ４１のソースに与えられるようになっている。ＰＭＯＳ４１のゲートとドレインはノードＮ４１に接続され、このノードＮ４１には、ＰＭＯＳ４２のソースが接続されている。ＰＭＯＳ４２のゲートとドレインは、接地電圧ＧＮＤに接続されている。更に、ノードＮ４１には、ＮＭＯＳ４３ａのゲートが接続されている。
【００２３】
ＮＭＯＳ４３ａのドレインとソースは、それぞれノードＮ４２，Ｎ４３に接続されている。ノードＮ４２は、ＰＭＯＳ４４ａを介して外部電源電圧ＶＣＣに、ノードＮ４３は、ＮＭＯＳ４５を介して接地電圧ＧＮＤに接続されている。更にノードＮ４３は、直列に接続されたＮＭＯＳ４３ｂとＰＭＯＳ４４ｂを介して、外部電源電圧ＶＣＣに接続されている。ＰＭＯＳ４４ａ，４４ｂのゲートは、ＮＭＯＳ４３ｂのドレインに接続され、ＮＭＯＳ４５のゲートには一定電流を流すためのバイアス電圧ＶＢが与えられており、これらのＰＭＯＳ４４ａ，４４ｂとＮＭＯＳ４３ａ，４３ｂ，４５による差動増幅回路が構成されている。
【００２４】
ノードＮ４２には、ＰＭＯＳ４６のゲートが接続され、このＰＭＯＳ４６のソースは外部電源電圧ＶＣＣに、ドレインはノードＮ４４にそれぞれ接続されている。ノードＮ４４には、ＰＭＯＳ４７のソースが接続され、このＰＭＯＳ４７のドレインとゲートが、ノードＮ４５に接続されている。更に、ノードＮ４５には、ＮＭＯＳ４３ｂのゲートとＰＭＯＳ４８のソースが接続されている。また、ＰＭＯＳ４５のドレインとゲートは、接地電圧ＧＮＤに接続されている。そして、ノードＮ４４から、内部電源電圧ＶＤＤが出力されるようになっている。
【００２５】
図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ図１の動作を説明する。
【００２６】
電圧検出部１０において、基準電圧源１１から所望の電圧レベルに設定された基準電圧ＳＶＲが出力されてＰＭＯＳ１３のゲートに与えられる。外部電源電圧ＶＣＣが上昇すると、この外部電源電圧ＶＣＣに比例して、ノードＮ１１，Ｎ１２のレベルＶＮ１１，ＶＮ１２も上昇する。ＰＭＯＳ１３のドレイン・ソース間電圧Ｖｄｓが大きくなり、ドレイン電流Ｉｄｓが大きくなって、ノードＮ１１のレベルＶＮ１１が更に上昇すると、これに伴い、ＮＭＯＳ１６のオン抵抗が低下し、ノードＮ１２のレベルＶＮ１２が低下する。
【００２７】
ノードＮ１２のレベルＶＮ１２がインバータ１９の閾値電圧ＶＴ１９（＝ＶＣＣ／２）よりも低下すると、検出信号ＤＥＴは“Ｌ”から“Ｈ”に切り替わる。この時の外部電源電圧ＶＣＣの値が、電圧検出部１０の検出電圧ＶＤＥＴとなる。逆に、外部電源電圧ＶＣＣが電圧検出部１０の検出電圧ＶＤＥＴよりも高い状態から低下してくる場合は、この検出電圧ＶＤＥＴよりも低い電圧になったときに、検出信号ＤＥＴが“Ｈ”から“Ｌ”に切り替わる。
【００２８】
また、定電圧生成部２０ａ，２０ｂでは、外部電源電圧ＶＣＣがそれぞれ設定された電圧（Ｖ２０ａ，Ｖ２０ｂ）以下のときには外部電源電圧ＶＣＣと同じ電圧が出力され、外部電源電圧ＶＣＣがこれらの設定電圧を越えたときに、それぞれ一定の電圧Ｖ２０ａ，Ｖ２０ｂが出力される。
【００２９】
一方、電圧切替部３０では、外部電源電圧ＶＣＣが検出電圧ＶＤＥＴを越えない間、検出信号ＤＥＴは“Ｌ”であるので、定電圧生成部２０ａで生成された電圧Ｖ２０ａがバッファ３３で電力増幅されて基準電圧ＶＲＦとして出力される。外部電源電圧ＶＣＣが検出電圧ＶＤＥＴを越えると、検出信号ＤＥＴは“Ｈ”となり、定電圧生成部２０ｂで生成された電圧Ｖ２０ｂが基準電圧ＶＲＦとして出力される。
【００３０】
電圧切替部３０から出力された基準電圧ＶＲＦは、内部電源出力部４０へ与えられ、この内部電源出力部４０によって電力増幅されて、ノードＮ４４から内部電源電圧ＶＤＤが出力される。
【００３１】
以上のように、この第１の実施形態の内部電源回路は、回路構成が等しい定電圧生成部２０ａ，２０ｂで生成された２つの電圧Ｖ２０ａ，Ｖ２０ｂを、検出信号ＤＥＴに従って切り替えて内部電源電圧ＶＤＤとして出力する電圧切替部３０と内部電源出力部４０を有している。これにより、温度依存性の少ない内部電源電圧ＶＤＤが得られる。また、定電圧生成部２０ａ，２０ｂは同じＮＭＯＳを使用した同一の回路構成となっているので、パラメータの変動による閾値電圧のばらつきを抑制することができる。更に、ストレス試験時に必要な電圧を得るために、従来のように外部電源電圧ＶＣＣを途中から上昇させる必要がなくなるため、内部電源電圧ＶＤＤのフラット領域を広く取ることが可能になり、高電圧での動作マージンが拡大するという利点がある。
【００３２】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す内部電源出力部の構成図である。
この内部電源出力部４０Ａは、図１中の内部電源出力部４０に代えて設けられるもので、共通の要素には共通の符号が付されている。
【００３３】
内部電源出力部４０Ａは、外部電源電圧ＶＣＣと出力ノードであるノードＮ４４との間に、電流供給用のＰＭＯＳ４９ｉ（但し、ｉ＝ａ〜ｎ）と、これに直列に接続されたスイッチ用のＰＭＯＳ５０ｉを複数個、並列に接続した補助電流供給部を有する構成となっている。各ＰＭＯＳ５０ｉのゲートには、対応する電圧検出部１０ｉから検出信号ＤＥＴｉが与えられるようになっている。
【００３４】
なお、各電圧検出部１０ｉの構成は、図１中の電圧検出部１０と同様であるが、外部電源電圧ＶＣＣの検出レベルは、それぞれ異なる値に設定されている。その他の構成は、図１中の内部電源出力部４０と同様である。
【００３５】
次に動作を説明する。
外部電源電圧ＶＣＣが低い場合、すべての電圧検出部１０ｉで外部電源電圧ＶＣＣが検出されず、検出信号ＤＥＴｉはすべて“Ｌ”である。これにより、すべてのＰＭＯＳ５０ｉがオン状態となり、外部電源電圧ＶＣＣとノードＮ４４の間のオン抵抗は低くなって、外部電源電圧ＶＣＣからこのノードＮ４４への電流供給能力が高くなる。
【００３６】
外部電源電圧ＶＣＣの上昇に伴い、幾つかの高電圧検出部１０ｉで外部電源電圧ＶＣＣが検出されると、これらの高電圧検出部５０ｉの検出信号ＤＥＴｉは“Ｈ”となる。これにより、“Ｈ”の検出信号ＤＥＴｉに対応するＰＭＯＳ５０ｉがオフ状態となるが、外部電源電圧ＶＣＣの上昇により、駆動されている他のＰＭＯＳ４９ｉの電流供給能力は増加しているので、内部回路に対する電流供給に支障は無い。
【００３７】
更に、外部電源電圧ＶＣＣが上昇して、すべての高電圧検出部１０ｉで外部電源電圧ＶＣＣが検出されると、これらの高電圧検出部１０ｉの検出信号ＤＥＴｉは、すべて“Ｈ”となる。これにより、すべてのＰＭＯＳ５０ｉがオフ状態となり、外部電源電圧ＶＣＣからノードＮ４４への電流供給は、ＰＭＯＳ４６のみで行われる。
【００３８】
以上のように、この第２の実施形態の内部電源出力部は、複数の補助電流供給部を設け、外部電源電圧ＶＣＣに応じて順次これらの補助電流供給部をオン／オフ制御するように構成している。これにより、外部電源電圧ＶＣＣが低くて電流供給能力が小さいときは、多数の保持電流供給部をオン状態にして電流供給能力を上昇させ、内部電源電圧ＶＤＤの低下を防止して低電圧マージンを大きくすることができる。また、外部電源電圧ＶＣＣが高くて電流供給能力が大きい場合は、少数の保持電流供給部だけがオン状態となって、電流供給過剰による内部電源電圧ＶＤＤの発振を抑え、高電圧マージンを大きくすることができる。
【００３９】
（第３の実施形態）
図４は、本発明の第３の実施形態を示す内部電源回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４０】
この内部電源回路は、図１と同様に、外部電源電圧ＶＣＣから半導体集積回路の内部で使用する内部電源電圧ＶＤＤを生成するための、電圧検出部１０、定電圧生成部２０ａ，２０ｂ、電圧切替部３０、及び内部電源出力部４０を有している。更に、この内部電源回路は、生成された内部電源電圧ＶＤＤを昇圧して昇圧電源ＶＰＰを生成するために、電圧検出部１０ｘ，１０Ａ、クロック発生部６０、及び昇圧部７０を備えている。
【００４１】
電圧検出部１０ｘは、電圧検出部１０と同様の構成となっているが、この電圧検出部１０よりも低い検出電圧で検出信号ＤＥＴｘを出力するものである。検出信号ＤＥＴｘは、電圧検出部１０とは若干構成の異なる電圧検出部１０Ａに与えられるようになっている。
【００４２】
即ち、電圧検出部１０Ａは、ゲートに検出信号ＤＥＴｘが与えられるＰＭＯＳ１３ａを有している。ＰＭＯＳ１３ａのドレインはノードＮ１１に接続されている。ノードＮ１１は、順方向にダイオード接続された２段のＮＭＯＳ１４ａ，１４２ｂを介して、昇圧電源ＶＰＰに接続されると共に、直列に接続されたＮＭＯＳ１５ａ，１５ｂを介して接地電圧ＧＮＤに接続されている。ＮＭＯＳ１５ａ，１５ｂのゲートには、基準電圧源１１から基準電圧ＳＶＲが与えられるようになっている。また、ＰＭＯＳ１３ａのソースは、ダイオード接続されたＮＭＯＳ１４ａ，１４ｂの接続点に接続されている。
【００４３】
更に、ノードＮ１１には、ＮＭＯＳ１６のゲートが接続され、このＮＭＯＳ３４のドレインがノードＮ１２に接続されている。ノードＮ１２は、直列に接続されたＰＭＯＳ１７ａ，１７ｂを介して、ノードＮ１３に接続されている。また、ＮＭＯＳ１６のソースは、直列に接続されたＮＭＯＳ１８ａ，１８ｂを介して接地電圧ＧＮＤに接続されている。ＰＭＯＳ１７ａ，１７ｂのゲートは接地電圧ＧＮＤに接続され、ＮＭＯＳ１８ａ，１８ｂのゲートはノードＮ１３に接続されている。ノードＮ１３には、定電圧源１２から定電圧Ｖ１２が与えられるようになっている。ノードＮ１２にはインバータ１９が接続され、このインバータ１９から検出信号ＤＥＴｙが出力されるようになっている。
【００４４】
検出信号ＤＥＴｙは、インバータ６１で論理レベルが反転され、検出信号ＤＥＴｚとしてクロック発生部６０に与えられるようになっている。クロック発生部６０は、内部電源電圧ＶＤＤを電源として動作するもので、検出信号ＤＥＴｚが“Ｈ”のときに内部クロック信号ＣＬＫを発生し、“Ｌ”のときにはその発生を止める機能を備えている。クロック発生部６０の出力側は、昇圧部７０に接続されている。昇圧部７０は、内部電源電圧ＶＤＤを電源として動作するもので、内部クロック信号ＣＬＫがパルス状に入力される間、昇圧動作を続けて昇圧電圧ＶＰＰのレベルを所望の値に維持する機能を備えている。昇圧電圧ＶＰＰは、内部のストレス印加試験用の電圧として、内部の被試験回路に与えられると共に、前述の電圧検出部１０Ａに与えられるようになっている。
【００４５】
図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ図４の動作を説明する。
【００４６】
図１と同様に、電圧検出部１０、定電圧生成部２０ａ，２０ｂ、電圧切替部３０、及び内部電源出力部４０で構成される内部電源回路によって、外部電源電圧ＶＣＣから内部電源電圧ＶＤＤが生成され、クロック発生部６０、昇圧部７０、及びその他の図示しない内部回路に供給される。
【００４７】
内部電源電圧ＶＤＤがインバータ等の論理ゲートを正常に動作させる電圧に達していないときは、クロック発生部６０と昇圧部７０は動作せず、昇圧電圧ＶＰＰは出力されない。内部電源電圧ＶＤＤが論理ゲートの動作電圧まで上昇したとき、電圧検出部１０Ａから出力される検出信号ＤＥＴｙは“Ｌ”であるので、インバータ６１から出力される検出信号ＤＥＴｚは“Ｈ”となる。これにより、クロック発生部６０と昇圧部７０の動作が開始され、内部電源電圧ＶＤＤに比例して昇圧された昇圧電圧ＶＰＰが出力される。
【００４８】
電圧検出部１０ｘの検出電圧ＶＤＥＴｘは、電圧検出部１０の検出電圧ＶＤＥＴよりも低く設定されているので、外部電源電圧ＶＣＣのレベルがこの検出電圧ＶＤＥＴｘを越えると、検出信号ＤＥＴｘが“Ｌ”から“Ｈ”に切り替わり、電圧検出部１０ＡのＰＭＯＳ１３ａがオフ状態となる。これにより、電圧検出部１０Ａの回路閾値は高い方にシフトし、昇圧電圧ＶＰＰがより高い電圧にならないと検出信号ＤＥＴｙを“Ｌ”に切り替えないようになり、この昇圧電圧ＶＰＰは高い電圧を取るように設定される。
【００４９】
このとき、電圧検出部１０で制御される内部電源電圧ＶＤＤのレベルは、変化しない。外部電源電圧ＶＣＣを更に上昇させると、検出信号ＤＥＴが“Ｌ”から“Ｈ”に切り替わり、内部電源電圧ＶＤＤのレベルは高い方に切り替わる。
【００５０】
以上のように、この第３の実施形態の内部電源回路は、内部電源電圧ＶＤＤを設定したとおりの電圧に維持し、この内部電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰを発生させることができるので、ストレス印加試験において、効果的にストレスを加えることが可能になる。
【００５１】
（第４の実施形態）
図６は、本発明の第４の実施形態を示す内部電源回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５２】
この内部電源回路は、半導体チップ上に設けられたオプションパッド８１ａ，８１ｂを有している。オプションパッド８１ａ，８１ｂは、半導体チップを半導体装置として組み立てる際に、外部電源電圧ＶＣＣまたは接地電圧ＧＮＤに固定接続することで、内部の動作モードを設定するためのものである。オプションパッド８１ａ，８１ｂには、それぞれモード検出部８２ａ，８２ｂが接続されている。
【００５３】
モード検出部８２ａは、半導体チップの対応電圧範囲が２Ｖ仕様の場合に、モード信号ＭＯＤａに“Ｈ”を出力し、それ以外の場合には“Ｌ”を出力するものである。また、モード検出部８２ｂは、半導体チップの対応電圧範囲が５Ｖ仕様の場合に、モード信号ＭＯＤｂに“Ｈ”を出力し、それ以外の場合には“Ｌ”を出力するものである。
【００５４】
モード検出部８２ａの出力側は、ＮＯＲ（否定的論理和ゲート）８３の第１の入力側とＮＡＮＤ（否定的論理積ゲート）８４ｂの第１の入力側に接続されている。また、モード検出部８２ｂの出力側は、ＮＯＲ８３の第２の入力側とＮＡＮＤ８４ｃの第１の入力側に接続されている。更に、ＮＯＲ８３の出力側は、ＮＡＮＤ８４ａの第１の入力側に接続されている。
【００５５】
ＮＡＮＤ８４ａの第２の入力側には、３Ｖ仕様電圧切り替えポイントで検出信号ＤＥＴａを“Ｌ”から“Ｈ”に切り替える電圧検出部１０ａの出力側が接続されている。ＮＡＮＤ８４ｂの第２の入力側には、２Ｖ仕様電圧切り替えポイントで検出信号ＤＥＴｂを“Ｌ”から“Ｈ”に切り替える電圧検出部１０ｂの出力側が接続されている。ＮＡＮＤ８４ｃの第２の入力側には、５Ｖ仕様電圧切り替えポイントで検出信号ＤＥＴｃを“Ｌ”から“Ｈ”に切り替える電圧検出部１０ｃの出力側が接続されている。
【００５６】
ＮＡＮＤ８４ａ〜８４ｃの出力側は、３入力のＮＡＮＤ８５の入力側に接続され、このＮＡＮＤ８５から出力される検出信号ＤＥＴが電圧切替部３０に与えられるようになっている。その他の構成は、図１と同様である。
【００５７】
次に動作を説明する。
２Ｖ仕様のときは、モード信号ＭＯＤａ，ＭＯＤｂがそれぞれ“Ｈ”，“Ｌ”となり、ＮＯＲ８３の出力信号は“Ｌ”となる。これにより、ＮＡＮＤ８４ａ，８４ｃの出力信号は、共に“Ｈ”となる。ＮＡＮＤ８４ｂの第１の入力側は“Ｈ”となっているので、電圧検出部１０ｂから出力される検出信号ＤＥＴｂが、検出信号ＤＥＴとしてＮＡＮＤ８５から出力される。
【００５８】
５Ｖ仕様のときは、モード信号ＭＯＤａ，ＭＯＤｂがそれぞれ“Ｌ”，“Ｈ”となり、ＮＯＲ８３の出力信号は“Ｌ”となる。これにより、ＮＡＮＤ８４ａ，８４ｂの出力信号は、共に“Ｈ”となる。ＮＡＮＤ８４ｃの第１の入力側は“Ｈ”となっているので、電圧検出部１０ｃから出力される検出信号ＤＥＴｃが、検出信号ＤＥＴとしてＮＡＮＤ８５から出力される。
【００５９】
３Ｖ仕様のときは、モード信号ＭＯＤａ，ＭＯＤｂが共に“Ｌ”となり、ＮＯＲ８３の出力信号は“Ｈ”となる。更に、ＮＡＮＤ８４ｂ，８４ｃの出力信号は、共に“Ｈ”となる。これにより、電圧検出部１０ａから出力される検出信号ＤＥＴａが、検出信号ＤＥＴとしてＮＡＮＤ８５から出力される。
【００６０】
ＮＡＮＤ８５から出力された検出信号ＤＥＴに従って、電圧切替部３０によって定電圧生成部２０ａ，２０ｂの電圧Ｖ２０ａ，２０ｂの一方が基準電圧ＶＲＦとして選択され、内部電源出力部４０から内部電源電圧ＶＤＤが出力される動作は、第１の実施形態と同様である。
【００６１】
以上のように、この第４の実施形態の内部電源回路は、複数の電源電圧の中から特定の電圧を設定するためのオプションパッド８１ａ，８１ｂと、モード検出部８２ａ，８２ｂを有し、更に各電源電圧仕様に対応した電圧検出部１０ａ〜１０ｃと、設定されたモードに基づいて検出信号ＤＥＴａ〜ＤＥＴｃのいずれか１つを選択する論理ゲート回路を有している。これにより、モードによって内部電源電圧ＶＤＤを容易に切り替えることができるという利点がある。
【００６２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００６３】
（ａ） 電圧検出部１０、電圧切替部２０、内部電源出力部４０等の回路構成は、図示したものに限定されない。同様の機能を有する回路であれば、どのような回路でも適用可能である。
【００６４】
（ｂ） 図３の内部電源出力部４０Ａは、複数の電圧検出部１０ａ〜１０ｎを用いて電源供給能力を多段階に切り替えるようにしているが、１つの電圧検出部１０ａを用いて電源供給能力を２段階に切り替えるようにしても良い。
【００６５】
（ｃ） 図６の内部電源回路は、３種類の電源電圧に対応可能なものであるが、電圧検出部１０の数を増減してそれ応じた論理ゲート回路を用いることにより、２種類または４種類以上に対応可能なものにすることができる。
【００６６】
【発明の効果】
以上詳細に説明したように、本発明によれば、同一の回路構成を有する第１及び第２の定電圧生成部で、２種類の異なる一定電圧を生成しているので、電圧検出部の検出信号によって切り替えられたときに温度依存性及び閾値電圧依存性による変動が無く、安定した内部電源電圧が生成される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す内部電源回路の構成図である。
【図２】図１の動作を示す信号波形図である。
【図３】本発明の第２の実施形態を示す内部電源出力部の構成図である。
【図４】本発明の第３の実施形態を示す内部電源回路の構成図である。
【図５】図４の動作を示す信号波形図である。
【図６】本発明の第４の実施形態を示す内部電源回路の構成図である。
【符号の説明】
１０，１０ｘ，１０Ａ 電圧検出部
２０ａ，２０ｂ 定電圧生成部
３０ 電圧切替部
４０，４０Ａ 内部電源出力部
６０ クロック発生部
７０ 昇圧部
【発明の属する技術分野】
本発明は、外部から与えられる電源電圧から半導体集積回路の内部で必要な所定の電源電圧を生成する内部電源回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平５−３１４７６９号公報
【特許文献２】
特公平７−１３８７５号公報
【０００４】
外部電源電圧ＶＣＣから半導体集積回路の内部で使用する内部電源電圧ＶＤＤを生成する従来の内部電源回路は、例えば、外部電源電圧ＶＣＣから一定の電圧Ｖ１を生成する定電圧生成部と、所定電圧以上の外部電源電圧ＶＣＣが与えられたときに、その外部電源電圧ＶＣＣよりも一定の電圧だけ低い電圧Ｖ２を出力する電圧生成部と、これらの電圧Ｖ１，Ｖ２の内の高い方の電圧を内部電源電圧ＶＤＤとして出力する電圧合成部とで構成されている。
【０００５】
定電圧生成部は、抵抗とＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）の直列回路に外部電源電圧ＶＣＣを印加し、このＮＭＯＳに生ずる閾値電圧ＴＨ１を一定の電圧Ｖ１として出力するものである。一方、電圧生成部は、ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）と複数のＮＭＯＳの直列回路に外部電源電圧ＶＣＣを印加し、これらのＮＭＯＳに生ずる電圧（外部電源電圧ＶＣＣ−ＰＭＯＳの閾値電圧）を電圧Ｖ２として出力するものである。
【０００６】
これにより、定電圧生成部において、外部電源電圧ＶＣＣがＮＭＯＳの閾値電圧ＴＨ１以下のとき、このＮＭＯＳはオフ状態となり、電圧Ｖ１は外部電源電圧ＶＣＣに等しくなる。外部電源電圧ＶＣＣが閾値電圧ＴＨ１を越えると、ＮＭＯＳはオン状態となって電流が流れ、抵抗による電圧降下によって電圧Ｖ１は閾値電圧ＴＨ１に保持される。
【０００７】
一方、電圧生成部では、外部電源電圧ＶＣＣがＮＭＯＳの閾値電圧ＴＨ２以下のとき、電圧Ｖ２はＰＭＯＳの閾値電圧に達するまで外部電源電圧ＶＣＣと同じ電圧となる。外部電源電圧ＶＣＣがＮＭＯＳの閾値電圧ＴＨ２を越えると、このＮＭＯＳがオンとなり、電圧Ｖ２は、外部電源電圧ＶＣＣからＰＭＯＳの閾値電圧だけ低い値に保持される。
【０００８】
電圧合成部では、定電圧生成部から出力される電圧Ｖ１と電圧生成部から出力される電圧Ｖ２とが合成され、高い方の電圧が内部電源電圧ＶＤＤとして出力される。これにより、外部電源電圧ＶＣＣがＮＭＯＳの閾値電圧ＴＨ１以下のときは外部電源電圧ＶＣＣが、外部電源電圧ＶＣＣが定電圧生成部のＮＭＯＳの閾値電圧ＴＨ１と電圧生成部のＮＭＯＳの閾値電圧ＴＨ２の間（この区間をフラット領域と呼ぶ）のときには定電圧生成部の閾値電圧ＴＨ１が、外部電源電圧ＶＣＣが閾値電圧ＴＨ２以上のとき（この区間をバーンイン領域と呼ぶ）には外部電源電圧ＶＣＣよりも一定の電圧だけ低い電圧が、それぞれ内部電源電圧ＶＤＤとして出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の内部電源回路では、次のような課題があった。
定電圧生成部のように、ＮＭＯＳの閾値電圧によって一定電圧を生成する回路は、温度依存性が小さく安定した一定電圧を得ることができるが、電圧生成部のように外部電源電圧ＶＣＣに対して一定の電圧だけ低い電圧を出力する回路では、温度依存性及び閾値電圧依存性が大きく安定した電圧を生成することが困難であった。
【００１０】
また、同一の半導体集積回路を２種類の外部電源電圧ＶＣＣ（例えば、３Ｖと５Ｖ）に対応した製品とする場合も、フラット領域からバーンイン領域に切り替わる閾値電圧をずらすために、電圧生成部に抵抗素子を追加するなどの工夫が必要であった。また、定電圧生成部がＮＭＯＳの閾値電圧に依存するのに対して、電圧生成部はＰＭＯＳの閾値電圧に依存する特性を有している。このため、ＮＭＯＳの閾値電圧が定電圧生成部の電圧Ｖ１を上昇させる方向にずれ、ＰＭＯＳの閾値電圧が電圧生成部の電圧Ｖ２を低下させる方向にずれた場合、電圧Ｖ１が電圧Ｖ２を上回ってしまい、調整が困難になるという場合があった。
【００１１】
更に、電圧生成部から出力される電圧Ｖ２は、閾値電圧を越えると外部電源電圧ＶＣＣよりも一定電圧だけ低い電圧で上昇する特性を有しているため、この閾値電圧が動作補償電圧範囲の高電圧側近辺にある場合、内部電源電圧ＶＤＤが動作補償電圧範囲の高電圧付近で上昇を開始し、動作マージンを劣化させる原因となる場合もあった。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明の内部電源回路は、外部から与えられる電源電圧が所定の電圧よりも高いか低いかを検出して検出信号を出力する電圧検出部と、前記電源電圧から第１の一定電圧を生成する第１の定電圧生成部と、前記第１の定電圧生成部と同一の回路構成で、前記電源電圧から前記第１の一定電圧とは異なる第２の一定電圧を生成する第２の定電圧生成部と、前記検出信号に従って前記第１または第２の一定電圧のいずれか一方を基準電圧として出力する電圧切替部と、前記電源電圧から前記基準電圧に応じた内部電源電圧を生成して出力する内部電源出力部とを備えている。
【００１４】
ここで、前記内部電源出力部は、出力ノードと前記電源電圧との間に接続された電圧制御用の第１のトランジスタを有し、前記基準電圧に従って該第１のトランジスタの導通状態を制御して該出力ノードに該基準電圧に応じた前記内部電源電圧を出力する差動増幅器と、前記電源電圧のレベルが所定レベルを越えたか否を検出するレベル検出部と、前記電源電圧と前記出力ノードとの間に接続され、前記第１のトランジスタと同様に前記差動増幅器によって導通状態が制御される第２のトランジスタ及び前記レベル検出部で前記電源電圧が所定レベルを越えていないことが検出されたときにオン状態に制御されるスイッチ用の第３のトランジスタからなる補助電流供給部とを有している。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す内部電源回路の構成図である。
この内部電源回路は、外部電源電圧ＶＣＣから半導体集積回路の内部で使用する内部電源電圧ＶＤＤを生成するもので、電圧検出部１０と、定電圧生成部２０ａ，２０ｂと、電圧切替部３０と、内部電源出力部４０とで構成されている。
【００１６】
電圧検出部１０は、外部電源電圧ＶＣＣが所定の電圧を越えたときに検出信号ＤＥＴを出力するもので、検出用の基準電圧ＳＶＲを生成する基準電圧源１１と、定電圧Ｖ１２を生成する定電圧源１２を有している。これらの基準電圧源１１と定電圧源１２の回路構成は、後述する定電圧生成部２０ａ，２０ｂと同様である。
【００１７】
更に、この電圧検出部１０は、ゲートに基準電圧ＳＶＲが与えられるＰＭＯＳ１３を有している。ＰＭＯＳ１３のソースは、順方向にダイオード接続された２段のＮＭＯＳ１４ａ，１４ｂを介して、外部電源電圧ＶＣＣに接続されている。ＰＭＯＳ１３のドレインはノードＮ１１に接続され、このノードＮ１１が直列に接続されたＮＭＯＳ１５ａ，１５ｂを介して接地電圧ＧＮＤに接続されている。ＮＭＯＳ１５ａ，１５ｂのゲートには、基準電圧ＳＶＲが与えられている。
【００１８】
ノードＮ１１には、ＮＭＯＳ１６のゲートが接続され、このＮＭＯＳ１６のドレインがノードＮ１２に接続されている。ノードＮ１２は、直列に接続されたＰＭＯＳ１７ａ，１７ｂを介して、ノードＮ１３に接続されている。また、ＮＭＯＳ１６のソースは、直列に接続されたＮＭＯＳ１８ａ，１８ｂを介して接地電圧ＧＮＤに接続されている。ＰＭＯＳ１７ａ，１７ｂのゲートは接地電圧ＧＮＤに接続され、ＮＭＯＳ１８ａ，１８ｂのゲートはノードＮ１３に接続されている。
【００１９】
ノードＮ１３には、定電圧源１２から定電圧Ｖ１２が与えられるようになっている。また、ノードＮ１２にはインバータ１９が接続され、このインバータ１９から検出信号ＤＥＴが出力されるようになっている。
【００２０】
定電圧生成部２０ａ，２０ｂは、外部電源電圧ＶＣＣがそれぞれ設定された一定電圧を越えたときに、それぞれ一定の電圧Ｖ２０ａ，Ｖ２０ｂを出力するものである。これらの定電圧生成部２０ａ，２０ｂは同一の回路構成で、例えば定電圧生成部２０ａは、外部電源電圧ＶＣＣとノードＮ２１ａの間に直列に接続された抵抗２１ａ，２２ａ、及びノードＮ２１ａと接地電圧ＧＮＤの間に接続されたＮＭＯＳ２３ａで構成されている。ＮＭＯＳ２３ａのゲートは、抵抗２１ａ，２２ａの接続箇所に接続され、ノードＮ２１ａから電圧Ｖ２０ａが出力されるようになっている。
【００２１】
電圧切替部３０は、電圧検出部１０から出力される検出信号ＤＥＴで相補的にオン／オフ制御される２つのスイッチ３１，３２と、これらのスイッチ３１，３２から出力される電圧を電力増幅するバッファ３３で構成されている。スイッチ３１，３２の入力側には、それぞれ定電圧生成部２０ａ，２０ｂからの電圧Ｖ２０ａ，Ｖ２０ｂが与えられている。この電圧切替部３０では、検出信号ＤＥＴが“Ｌ”のとき、スイッチ３１がオンとなって定電圧生成部２０ａから出力される電圧Ｖ２０ａが選択され、検出信号ＤＥＴが“Ｈ”のときには、スイッチ３２がオンとなって定電圧生成部２０ｂから出力される電圧Ｖ２０ｂが選択されて、基準電圧ＶＲＦとして出力されるようになっている。電圧切替部３０の出力側は、内部電源出力部４０に接続されている。
【００２２】
内部電源出力部４０は、電圧切替部３０から出力される基準電圧ＶＲＦから外部電源電圧ＶＣＣに対応した２段階の一定電圧を生成し、内部電源電圧ＶＤＤとして出力するものである。基準電圧ＶＲＦは、内部電源出力部４０のＰＭＯＳ４１のソースに与えられるようになっている。ＰＭＯＳ４１のゲートとドレインはノードＮ４１に接続され、このノードＮ４１には、ＰＭＯＳ４２のソースが接続されている。ＰＭＯＳ４２のゲートとドレインは、接地電圧ＧＮＤに接続されている。更に、ノードＮ４１には、ＮＭＯＳ４３ａのゲートが接続されている。
【００２３】
ＮＭＯＳ４３ａのドレインとソースは、それぞれノードＮ４２，Ｎ４３に接続されている。ノードＮ４２は、ＰＭＯＳ４４ａを介して外部電源電圧ＶＣＣに、ノードＮ４３は、ＮＭＯＳ４５を介して接地電圧ＧＮＤに接続されている。更にノードＮ４３は、直列に接続されたＮＭＯＳ４３ｂとＰＭＯＳ４４ｂを介して、外部電源電圧ＶＣＣに接続されている。ＰＭＯＳ４４ａ，４４ｂのゲートは、ＮＭＯＳ４３ｂのドレインに接続され、ＮＭＯＳ４５のゲートには一定電流を流すためのバイアス電圧ＶＢが与えられており、これらのＰＭＯＳ４４ａ，４４ｂとＮＭＯＳ４３ａ，４３ｂ，４５による差動増幅回路が構成されている。
【００２４】
ノードＮ４２には、ＰＭＯＳ４６のゲートが接続され、このＰＭＯＳ４６のソースは外部電源電圧ＶＣＣに、ドレインはノードＮ４４にそれぞれ接続されている。ノードＮ４４には、ＰＭＯＳ４７のソースが接続され、このＰＭＯＳ４７のドレインとゲートが、ノードＮ４５に接続されている。更に、ノードＮ４５には、ＮＭＯＳ４３ｂのゲートとＰＭＯＳ４８のソースが接続されている。また、ＰＭＯＳ４５のドレインとゲートは、接地電圧ＧＮＤに接続されている。そして、ノードＮ４４から、内部電源電圧ＶＤＤが出力されるようになっている。
【００２５】
図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ図１の動作を説明する。
【００２６】
電圧検出部１０において、基準電圧源１１から所望の電圧レベルに設定された基準電圧ＳＶＲが出力されてＰＭＯＳ１３のゲートに与えられる。外部電源電圧ＶＣＣが上昇すると、この外部電源電圧ＶＣＣに比例して、ノードＮ１１，Ｎ１２のレベルＶＮ１１，ＶＮ１２も上昇する。ＰＭＯＳ１３のドレイン・ソース間電圧Ｖｄｓが大きくなり、ドレイン電流Ｉｄｓが大きくなって、ノードＮ１１のレベルＶＮ１１が更に上昇すると、これに伴い、ＮＭＯＳ１６のオン抵抗が低下し、ノードＮ１２のレベルＶＮ１２が低下する。
【００２７】
ノードＮ１２のレベルＶＮ１２がインバータ１９の閾値電圧ＶＴ１９（＝ＶＣＣ／２）よりも低下すると、検出信号ＤＥＴは“Ｌ”から“Ｈ”に切り替わる。この時の外部電源電圧ＶＣＣの値が、電圧検出部１０の検出電圧ＶＤＥＴとなる。逆に、外部電源電圧ＶＣＣが電圧検出部１０の検出電圧ＶＤＥＴよりも高い状態から低下してくる場合は、この検出電圧ＶＤＥＴよりも低い電圧になったときに、検出信号ＤＥＴが“Ｈ”から“Ｌ”に切り替わる。
【００２８】
また、定電圧生成部２０ａ，２０ｂでは、外部電源電圧ＶＣＣがそれぞれ設定された電圧（Ｖ２０ａ，Ｖ２０ｂ）以下のときには外部電源電圧ＶＣＣと同じ電圧が出力され、外部電源電圧ＶＣＣがこれらの設定電圧を越えたときに、それぞれ一定の電圧Ｖ２０ａ，Ｖ２０ｂが出力される。
【００２９】
一方、電圧切替部３０では、外部電源電圧ＶＣＣが検出電圧ＶＤＥＴを越えない間、検出信号ＤＥＴは“Ｌ”であるので、定電圧生成部２０ａで生成された電圧Ｖ２０ａがバッファ３３で電力増幅されて基準電圧ＶＲＦとして出力される。外部電源電圧ＶＣＣが検出電圧ＶＤＥＴを越えると、検出信号ＤＥＴは“Ｈ”となり、定電圧生成部２０ｂで生成された電圧Ｖ２０ｂが基準電圧ＶＲＦとして出力される。
【００３０】
電圧切替部３０から出力された基準電圧ＶＲＦは、内部電源出力部４０へ与えられ、この内部電源出力部４０によって電力増幅されて、ノードＮ４４から内部電源電圧ＶＤＤが出力される。
【００３１】
以上のように、この第１の実施形態の内部電源回路は、回路構成が等しい定電圧生成部２０ａ，２０ｂで生成された２つの電圧Ｖ２０ａ，Ｖ２０ｂを、検出信号ＤＥＴに従って切り替えて内部電源電圧ＶＤＤとして出力する電圧切替部３０と内部電源出力部４０を有している。これにより、温度依存性の少ない内部電源電圧ＶＤＤが得られる。また、定電圧生成部２０ａ，２０ｂは同じＮＭＯＳを使用した同一の回路構成となっているので、パラメータの変動による閾値電圧のばらつきを抑制することができる。更に、ストレス試験時に必要な電圧を得るために、従来のように外部電源電圧ＶＣＣを途中から上昇させる必要がなくなるため、内部電源電圧ＶＤＤのフラット領域を広く取ることが可能になり、高電圧での動作マージンが拡大するという利点がある。
【００３２】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す内部電源出力部の構成図である。
この内部電源出力部４０Ａは、図１中の内部電源出力部４０に代えて設けられるもので、共通の要素には共通の符号が付されている。
【００３３】
内部電源出力部４０Ａは、外部電源電圧ＶＣＣと出力ノードであるノードＮ４４との間に、電流供給用のＰＭＯＳ４９ｉ（但し、ｉ＝ａ〜ｎ）と、これに直列に接続されたスイッチ用のＰＭＯＳ５０ｉを複数個、並列に接続した補助電流供給部を有する構成となっている。各ＰＭＯＳ５０ｉのゲートには、対応する電圧検出部１０ｉから検出信号ＤＥＴｉが与えられるようになっている。
【００３４】
なお、各電圧検出部１０ｉの構成は、図１中の電圧検出部１０と同様であるが、外部電源電圧ＶＣＣの検出レベルは、それぞれ異なる値に設定されている。その他の構成は、図１中の内部電源出力部４０と同様である。
【００３５】
次に動作を説明する。
外部電源電圧ＶＣＣが低い場合、すべての電圧検出部１０ｉで外部電源電圧ＶＣＣが検出されず、検出信号ＤＥＴｉはすべて“Ｌ”である。これにより、すべてのＰＭＯＳ５０ｉがオン状態となり、外部電源電圧ＶＣＣとノードＮ４４の間のオン抵抗は低くなって、外部電源電圧ＶＣＣからこのノードＮ４４への電流供給能力が高くなる。
【００３６】
外部電源電圧ＶＣＣの上昇に伴い、幾つかの高電圧検出部１０ｉで外部電源電圧ＶＣＣが検出されると、これらの高電圧検出部５０ｉの検出信号ＤＥＴｉは“Ｈ”となる。これにより、“Ｈ”の検出信号ＤＥＴｉに対応するＰＭＯＳ５０ｉがオフ状態となるが、外部電源電圧ＶＣＣの上昇により、駆動されている他のＰＭＯＳ４９ｉの電流供給能力は増加しているので、内部回路に対する電流供給に支障は無い。
【００３７】
更に、外部電源電圧ＶＣＣが上昇して、すべての高電圧検出部１０ｉで外部電源電圧ＶＣＣが検出されると、これらの高電圧検出部１０ｉの検出信号ＤＥＴｉは、すべて“Ｈ”となる。これにより、すべてのＰＭＯＳ５０ｉがオフ状態となり、外部電源電圧ＶＣＣからノードＮ４４への電流供給は、ＰＭＯＳ４６のみで行われる。
【００３８】
以上のように、この第２の実施形態の内部電源出力部は、複数の補助電流供給部を設け、外部電源電圧ＶＣＣに応じて順次これらの補助電流供給部をオン／オフ制御するように構成している。これにより、外部電源電圧ＶＣＣが低くて電流供給能力が小さいときは、多数の保持電流供給部をオン状態にして電流供給能力を上昇させ、内部電源電圧ＶＤＤの低下を防止して低電圧マージンを大きくすることができる。また、外部電源電圧ＶＣＣが高くて電流供給能力が大きい場合は、少数の保持電流供給部だけがオン状態となって、電流供給過剰による内部電源電圧ＶＤＤの発振を抑え、高電圧マージンを大きくすることができる。
【００３９】
（第３の実施形態）
図４は、本発明の第３の実施形態を示す内部電源回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４０】
この内部電源回路は、図１と同様に、外部電源電圧ＶＣＣから半導体集積回路の内部で使用する内部電源電圧ＶＤＤを生成するための、電圧検出部１０、定電圧生成部２０ａ，２０ｂ、電圧切替部３０、及び内部電源出力部４０を有している。更に、この内部電源回路は、生成された内部電源電圧ＶＤＤを昇圧して昇圧電源ＶＰＰを生成するために、電圧検出部１０ｘ，１０Ａ、クロック発生部６０、及び昇圧部７０を備えている。
【００４１】
電圧検出部１０ｘは、電圧検出部１０と同様の構成となっているが、この電圧検出部１０よりも低い検出電圧で検出信号ＤＥＴｘを出力するものである。検出信号ＤＥＴｘは、電圧検出部１０とは若干構成の異なる電圧検出部１０Ａに与えられるようになっている。
【００４２】
即ち、電圧検出部１０Ａは、ゲートに検出信号ＤＥＴｘが与えられるＰＭＯＳ１３ａを有している。ＰＭＯＳ１３ａのドレインはノードＮ１１に接続されている。ノードＮ１１は、順方向にダイオード接続された２段のＮＭＯＳ１４ａ，１４２ｂを介して、昇圧電源ＶＰＰに接続されると共に、直列に接続されたＮＭＯＳ１５ａ，１５ｂを介して接地電圧ＧＮＤに接続されている。ＮＭＯＳ１５ａ，１５ｂのゲートには、基準電圧源１１から基準電圧ＳＶＲが与えられるようになっている。また、ＰＭＯＳ１３ａのソースは、ダイオード接続されたＮＭＯＳ１４ａ，１４ｂの接続点に接続されている。
【００４３】
更に、ノードＮ１１には、ＮＭＯＳ１６のゲートが接続され、このＮＭＯＳ３４のドレインがノードＮ１２に接続されている。ノードＮ１２は、直列に接続されたＰＭＯＳ１７ａ，１７ｂを介して、ノードＮ１３に接続されている。また、ＮＭＯＳ１６のソースは、直列に接続されたＮＭＯＳ１８ａ，１８ｂを介して接地電圧ＧＮＤに接続されている。ＰＭＯＳ１７ａ，１７ｂのゲートは接地電圧ＧＮＤに接続され、ＮＭＯＳ１８ａ，１８ｂのゲートはノードＮ１３に接続されている。ノードＮ１３には、定電圧源１２から定電圧Ｖ１２が与えられるようになっている。ノードＮ１２にはインバータ１９が接続され、このインバータ１９から検出信号ＤＥＴｙが出力されるようになっている。
【００４４】
検出信号ＤＥＴｙは、インバータ６１で論理レベルが反転され、検出信号ＤＥＴｚとしてクロック発生部６０に与えられるようになっている。クロック発生部６０は、内部電源電圧ＶＤＤを電源として動作するもので、検出信号ＤＥＴｚが“Ｈ”のときに内部クロック信号ＣＬＫを発生し、“Ｌ”のときにはその発生を止める機能を備えている。クロック発生部６０の出力側は、昇圧部７０に接続されている。昇圧部７０は、内部電源電圧ＶＤＤを電源として動作するもので、内部クロック信号ＣＬＫがパルス状に入力される間、昇圧動作を続けて昇圧電圧ＶＰＰのレベルを所望の値に維持する機能を備えている。昇圧電圧ＶＰＰは、内部のストレス印加試験用の電圧として、内部の被試験回路に与えられると共に、前述の電圧検出部１０Ａに与えられるようになっている。
【００４５】
図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ図４の動作を説明する。
【００４６】
図１と同様に、電圧検出部１０、定電圧生成部２０ａ，２０ｂ、電圧切替部３０、及び内部電源出力部４０で構成される内部電源回路によって、外部電源電圧ＶＣＣから内部電源電圧ＶＤＤが生成され、クロック発生部６０、昇圧部７０、及びその他の図示しない内部回路に供給される。
【００４７】
内部電源電圧ＶＤＤがインバータ等の論理ゲートを正常に動作させる電圧に達していないときは、クロック発生部６０と昇圧部７０は動作せず、昇圧電圧ＶＰＰは出力されない。内部電源電圧ＶＤＤが論理ゲートの動作電圧まで上昇したとき、電圧検出部１０Ａから出力される検出信号ＤＥＴｙは“Ｌ”であるので、インバータ６１から出力される検出信号ＤＥＴｚは“Ｈ”となる。これにより、クロック発生部６０と昇圧部７０の動作が開始され、内部電源電圧ＶＤＤに比例して昇圧された昇圧電圧ＶＰＰが出力される。
【００４８】
電圧検出部１０ｘの検出電圧ＶＤＥＴｘは、電圧検出部１０の検出電圧ＶＤＥＴよりも低く設定されているので、外部電源電圧ＶＣＣのレベルがこの検出電圧ＶＤＥＴｘを越えると、検出信号ＤＥＴｘが“Ｌ”から“Ｈ”に切り替わり、電圧検出部１０ＡのＰＭＯＳ１３ａがオフ状態となる。これにより、電圧検出部１０Ａの回路閾値は高い方にシフトし、昇圧電圧ＶＰＰがより高い電圧にならないと検出信号ＤＥＴｙを“Ｌ”に切り替えないようになり、この昇圧電圧ＶＰＰは高い電圧を取るように設定される。
【００４９】
このとき、電圧検出部１０で制御される内部電源電圧ＶＤＤのレベルは、変化しない。外部電源電圧ＶＣＣを更に上昇させると、検出信号ＤＥＴが“Ｌ”から“Ｈ”に切り替わり、内部電源電圧ＶＤＤのレベルは高い方に切り替わる。
【００５０】
以上のように、この第３の実施形態の内部電源回路は、内部電源電圧ＶＤＤを設定したとおりの電圧に維持し、この内部電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰを発生させることができるので、ストレス印加試験において、効果的にストレスを加えることが可能になる。
【００５１】
（第４の実施形態）
図６は、本発明の第４の実施形態を示す内部電源回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５２】
この内部電源回路は、半導体チップ上に設けられたオプションパッド８１ａ，８１ｂを有している。オプションパッド８１ａ，８１ｂは、半導体チップを半導体装置として組み立てる際に、外部電源電圧ＶＣＣまたは接地電圧ＧＮＤに固定接続することで、内部の動作モードを設定するためのものである。オプションパッド８１ａ，８１ｂには、それぞれモード検出部８２ａ，８２ｂが接続されている。
【００５３】
モード検出部８２ａは、半導体チップの対応電圧範囲が２Ｖ仕様の場合に、モード信号ＭＯＤａに“Ｈ”を出力し、それ以外の場合には“Ｌ”を出力するものである。また、モード検出部８２ｂは、半導体チップの対応電圧範囲が５Ｖ仕様の場合に、モード信号ＭＯＤｂに“Ｈ”を出力し、それ以外の場合には“Ｌ”を出力するものである。
【００５４】
モード検出部８２ａの出力側は、ＮＯＲ（否定的論理和ゲート）８３の第１の入力側とＮＡＮＤ（否定的論理積ゲート）８４ｂの第１の入力側に接続されている。また、モード検出部８２ｂの出力側は、ＮＯＲ８３の第２の入力側とＮＡＮＤ８４ｃの第１の入力側に接続されている。更に、ＮＯＲ８３の出力側は、ＮＡＮＤ８４ａの第１の入力側に接続されている。
【００５５】
ＮＡＮＤ８４ａの第２の入力側には、３Ｖ仕様電圧切り替えポイントで検出信号ＤＥＴａを“Ｌ”から“Ｈ”に切り替える電圧検出部１０ａの出力側が接続されている。ＮＡＮＤ８４ｂの第２の入力側には、２Ｖ仕様電圧切り替えポイントで検出信号ＤＥＴｂを“Ｌ”から“Ｈ”に切り替える電圧検出部１０ｂの出力側が接続されている。ＮＡＮＤ８４ｃの第２の入力側には、５Ｖ仕様電圧切り替えポイントで検出信号ＤＥＴｃを“Ｌ”から“Ｈ”に切り替える電圧検出部１０ｃの出力側が接続されている。
【００５６】
ＮＡＮＤ８４ａ〜８４ｃの出力側は、３入力のＮＡＮＤ８５の入力側に接続され、このＮＡＮＤ８５から出力される検出信号ＤＥＴが電圧切替部３０に与えられるようになっている。その他の構成は、図１と同様である。
【００５７】
次に動作を説明する。
２Ｖ仕様のときは、モード信号ＭＯＤａ，ＭＯＤｂがそれぞれ“Ｈ”，“Ｌ”となり、ＮＯＲ８３の出力信号は“Ｌ”となる。これにより、ＮＡＮＤ８４ａ，８４ｃの出力信号は、共に“Ｈ”となる。ＮＡＮＤ８４ｂの第１の入力側は“Ｈ”となっているので、電圧検出部１０ｂから出力される検出信号ＤＥＴｂが、検出信号ＤＥＴとしてＮＡＮＤ８５から出力される。
【００５８】
５Ｖ仕様のときは、モード信号ＭＯＤａ，ＭＯＤｂがそれぞれ“Ｌ”，“Ｈ”となり、ＮＯＲ８３の出力信号は“Ｌ”となる。これにより、ＮＡＮＤ８４ａ，８４ｂの出力信号は、共に“Ｈ”となる。ＮＡＮＤ８４ｃの第１の入力側は“Ｈ”となっているので、電圧検出部１０ｃから出力される検出信号ＤＥＴｃが、検出信号ＤＥＴとしてＮＡＮＤ８５から出力される。
【００５９】
３Ｖ仕様のときは、モード信号ＭＯＤａ，ＭＯＤｂが共に“Ｌ”となり、ＮＯＲ８３の出力信号は“Ｈ”となる。更に、ＮＡＮＤ８４ｂ，８４ｃの出力信号は、共に“Ｈ”となる。これにより、電圧検出部１０ａから出力される検出信号ＤＥＴａが、検出信号ＤＥＴとしてＮＡＮＤ８５から出力される。
【００６０】
ＮＡＮＤ８５から出力された検出信号ＤＥＴに従って、電圧切替部３０によって定電圧生成部２０ａ，２０ｂの電圧Ｖ２０ａ，２０ｂの一方が基準電圧ＶＲＦとして選択され、内部電源出力部４０から内部電源電圧ＶＤＤが出力される動作は、第１の実施形態と同様である。
【００６１】
以上のように、この第４の実施形態の内部電源回路は、複数の電源電圧の中から特定の電圧を設定するためのオプションパッド８１ａ，８１ｂと、モード検出部８２ａ，８２ｂを有し、更に各電源電圧仕様に対応した電圧検出部１０ａ〜１０ｃと、設定されたモードに基づいて検出信号ＤＥＴａ〜ＤＥＴｃのいずれか１つを選択する論理ゲート回路を有している。これにより、モードによって内部電源電圧ＶＤＤを容易に切り替えることができるという利点がある。
【００６２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００６３】
（ａ） 電圧検出部１０、電圧切替部２０、内部電源出力部４０等の回路構成は、図示したものに限定されない。同様の機能を有する回路であれば、どのような回路でも適用可能である。
【００６４】
（ｂ） 図３の内部電源出力部４０Ａは、複数の電圧検出部１０ａ〜１０ｎを用いて電源供給能力を多段階に切り替えるようにしているが、１つの電圧検出部１０ａを用いて電源供給能力を２段階に切り替えるようにしても良い。
【００６５】
（ｃ） 図６の内部電源回路は、３種類の電源電圧に対応可能なものであるが、電圧検出部１０の数を増減してそれ応じた論理ゲート回路を用いることにより、２種類または４種類以上に対応可能なものにすることができる。
【００６６】
【発明の効果】
以上詳細に説明したように、本発明によれば、同一の回路構成を有する第１及び第２の定電圧生成部で、２種類の異なる一定電圧を生成しているので、電圧検出部の検出信号によって切り替えられたときに温度依存性及び閾値電圧依存性による変動が無く、安定した内部電源電圧が生成される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す内部電源回路の構成図である。
【図２】図１の動作を示す信号波形図である。
【図３】本発明の第２の実施形態を示す内部電源出力部の構成図である。
【図４】本発明の第３の実施形態を示す内部電源回路の構成図である。
【図５】図４の動作を示す信号波形図である。
【図６】本発明の第４の実施形態を示す内部電源回路の構成図である。
【符号の説明】
１０，１０ｘ，１０Ａ 電圧検出部
２０ａ，２０ｂ 定電圧生成部
３０ 電圧切替部
４０，４０Ａ 内部電源出力部
６０ クロック発生部
７０ 昇圧部
Claims (3)
- 外部から与えられる電源電圧が所定の電圧よりも高いか低いかを検出して検出信号を出力する電圧検出部と、
前記電源電圧から第１の一定電圧を生成する第１の定電圧生成部と、
前記第１の定電圧生成部と同一の回路構成で、前記電源電圧から前記第１の一定電圧とは異なる第２の一定電圧を生成する第２の定電圧生成部と、
前記検出信号に従って前記第１または第２の一定電圧のいずれか一方を基準電圧として出力する電圧切替部と、
前記電源電圧から前記基準電圧に応じた内部電源電圧を生成して出力する内部電源出力部とを備えた内部電源回路であって、
前記内部電源出力部は、
出力ノードと前記電源電圧との間に接続された電圧制御用の第１のトランジスタを有し、前記基準電圧に従って該第１のトランジスタの導通状態を制御して該出力ノードに該基準電圧に応じた前記内部電源電圧を出力する差動増幅器と、
前記電源電圧のレベルが所定レベルを越えたか否を検出するレベル検出部と、
前記電源電圧と前記出力ノードとの間に接続され、前記第１のトランジスタと同様に前記差動増幅器によって導通状態が制御される第２のトランジスタ及び前記レベル検出部で前記電源電圧が所定レベルを越えていないことが検出されたときにオン状態に制御されるスイッチ用の第３のトランジスタからなる補助電流供給部と、
を有することを特徴とする内部電源回路。 - 外部から与えられる電源電圧が第１の電圧よりも高いか低いかを検出して第１の検出信号を出力する第１の電圧検出部と、
前記電源電圧から第１の一定電圧を生成する第１の定電圧生成部と、
前記第１の定電圧生成部と同一の回路構成で、前記電源電圧から前記第１の一定電圧とは異なる第２の一定電圧を生成する第２の定電圧生成部と、
前記検出信号に従って前記第１または第２の一定電圧のいずれか一方を基準電圧として出力する電圧切替部と、
前記電源電圧から前記基準電圧に応じた内部電源電圧を生成して出力する内部電源出力部と、
前記電源電圧が前記第１の電圧よりも低い第２の電圧よりも高いか低いかを検出して第２の検出信号を出力する第２の電圧検出部と、
前記第２の検出信号によって前記電源電圧が前記第２の電圧よりも高いとされたときに、内部で生成される昇圧電圧が所定の電圧よりも高いか低いかを検出して第３の検出信号を出力する第３の電圧検出部と、
前記内部電源電圧によって駆動され、前記第３の検出信号に従ってクロック信号を発生するクロック発生部と、
前記クロック信号を用いて昇圧動作を行って前記昇圧電圧を生成する昇圧部とを備えた内部電源回路であって、
前記内部電源出力部は、
出力ノードと前記電源電圧との間に接続された電圧制御用の第１のトランジスタを有し、前記基準電圧に従って該第１のトランジスタの導通状態を制御して該出力ノードに該基準電圧に応じた前記内部電源電圧を出力する差動増幅器と、
前記電源電圧のレベルが所定レベルを越えたか否を検出するレベル検出部と、
前記電源電圧と前記出力ノードとの間に接続され、前記第１のトランジスタと同様に前記差動増幅器によって導通状態が制御される第２のトランジスタ及び前記レベル検出部で前記電源電圧が所定レベルを越えていないことが検出されたときにオン状態に制御されるスイッチ用の第３のトランジスタからなる補助電流供給部と、
を有することを特徴とする内部電源回路。 - 電源モード設定用の電極が電源電位または接地電位に固定接続されたことを検出してモード選択信号を出力するモード検出部と、
外部から与えられる電源電圧が各電源モードに対応した所定の電圧よりも高いか低いかを検出して各電源モード毎にそれぞれ検出信号を出力する複数の電圧検出部と、
前記モード選択信号に従って前記複数の検出信号の内から設定された電源モードに対応する検出信号を選択する選択部と、
前記電源電圧から第１の一定電圧を生成する第１の定電圧生成部と、
前記第１の定電圧生成部と同一の回路構成で、前記電源電圧から前記第１の一定電圧とは異なる第２の一定電圧を生成する第２の定電圧生成部と、
前記選択部で選択された検出信号に従って前記第１または第２の一定電圧のいずれか一方を基準電圧として出力する電圧切替部と、
前記電源電圧から前記基準電圧に応じた内部電源電圧を生成して出力する内部電源出力部とを備えた内部電源回路であって、
前記内部電源出力部は、
出力ノードと前記電源電圧との間に接続された電圧制御用の第１のトランジスタを有し、前記基準電圧に従って該第１のトランジスタの導通状態を制御して該出力ノードに該基準電圧に応じた前記内部電源電圧を出力する差動増幅器と、
前記電源電圧のレベルが所定レベルを越えたか否を検出するレベル検出部と、
前記電源電圧と前記出力ノードとの間に接続され、前記第１のトランジスタと同様に前記差動増幅器によって導通状態が制御される第２のトランジスタ及び前記レベル検出部で前記電源電圧が所定レベルを越えていないことが検出されたときにオン状態に制御されるスイッチ用の第３のトランジスタからなる補助電流供給部と、
を有することを特徴とする内部電源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003069365A JP4287678B2 (ja) | 2003-03-14 | 2003-03-14 | 内部電源回路 |
| US10/782,826 US7205682B2 (en) | 2003-03-14 | 2004-02-23 | Internal power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003069365A JP4287678B2 (ja) | 2003-03-14 | 2003-03-14 | 内部電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004280923A JP2004280923A (ja) | 2004-10-07 |
| JP4287678B2 true JP4287678B2 (ja) | 2009-07-01 |
Family
ID=32959382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003069365A Expired - Lifetime JP4287678B2 (ja) | 2003-03-14 | 2003-03-14 | 内部電源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7205682B2 (ja) |
| JP (1) | JP4287678B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8889400B2 (en) | 2010-05-20 | 2014-11-18 | Pond Biofuels Inc. | Diluting exhaust gas being supplied to bioreactor |
| US8940520B2 (en) | 2010-05-20 | 2015-01-27 | Pond Biofuels Inc. | Process for growing biomass by modulating inputs to reaction zone based on changes to exhaust supply |
| US8969067B2 (en) | 2010-05-20 | 2015-03-03 | Pond Biofuels Inc. | Process for growing biomass by modulating supply of gas to reaction zone |
| US9534261B2 (en) | 2012-10-24 | 2017-01-03 | Pond Biofuels Inc. | Recovering off-gas from photobioreactor |
| US11124751B2 (en) | 2011-04-27 | 2021-09-21 | Pond Technologies Inc. | Supplying treated exhaust gases for effecting growth of phototrophic biomass |
| US11512278B2 (en) | 2010-05-20 | 2022-11-29 | Pond Technologies Inc. | Biomass production |
| US11612118B2 (en) | 2010-05-20 | 2023-03-28 | Pond Technologies Inc. | Biomass production |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100909960B1 (ko) * | 2004-12-28 | 2009-07-29 | 삼성전자주식회사 | 다중 인터페이스 카드에서의 전원전압 제어장치 및 방법 |
| JP4241657B2 (ja) * | 2005-04-14 | 2009-03-18 | セイコーエプソン株式会社 | 半導体集積回路 |
| JP4749076B2 (ja) * | 2005-07-27 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7830200B2 (en) * | 2006-01-17 | 2010-11-09 | Cypress Semiconductor Corporation | High voltage tolerant bias circuit with low voltage transistors |
| US7755419B2 (en) | 2006-01-17 | 2010-07-13 | Cypress Semiconductor Corporation | Low power beta multiplier start-up circuit and method |
| US20070164791A1 (en) * | 2006-01-17 | 2007-07-19 | Rao T V Chanakya | Low voltage detect and/or regulation circuit |
| CA2541046A1 (en) * | 2006-03-27 | 2007-09-27 | Mosaid Technologies Incorporated | Power supply testing architecture |
| US7646115B2 (en) * | 2007-01-05 | 2010-01-12 | Standard Microsystems Corporation | Regulator circuit with multiple supply voltages |
| FR2916288B1 (fr) * | 2007-05-18 | 2009-08-21 | Commissariat Energie Atomique | Dispositif d'alimentation d'un circuit electronique et circuit electronique |
| JP2009146499A (ja) * | 2007-12-13 | 2009-07-02 | Toshiba Corp | 不揮発性メモリカード |
| US8710907B2 (en) * | 2008-06-24 | 2014-04-29 | Sandisk Technologies Inc. | Clock generator circuit for a charge pump |
| US8885434B2 (en) * | 2009-06-17 | 2014-11-11 | Stmicroelectronics International N.V. | Retention of data during stand-by mode |
| US20110133820A1 (en) * | 2009-12-09 | 2011-06-09 | Feng Pan | Multi-Stage Charge Pump with Variable Number of Boosting Stages |
| US8339185B2 (en) | 2010-12-20 | 2012-12-25 | Sandisk 3D Llc | Charge pump system that dynamically selects number of active stages |
| JP5792477B2 (ja) * | 2011-02-08 | 2015-10-14 | アルプス電気株式会社 | 定電圧回路 |
| JP2012244660A (ja) * | 2011-05-16 | 2012-12-10 | Toshiba Corp | 昇圧回路を備えた半導体装置 |
| US8710909B2 (en) | 2012-09-14 | 2014-04-29 | Sandisk Technologies Inc. | Circuits for prevention of reverse leakage in Vth-cancellation charge pumps |
| US8836412B2 (en) | 2013-02-11 | 2014-09-16 | Sandisk 3D Llc | Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple |
| US8981835B2 (en) | 2013-06-18 | 2015-03-17 | Sandisk Technologies Inc. | Efficient voltage doubler |
| US9024680B2 (en) | 2013-06-24 | 2015-05-05 | Sandisk Technologies Inc. | Efficiency for charge pumps with low supply voltages |
| US9077238B2 (en) | 2013-06-25 | 2015-07-07 | SanDisk Technologies, Inc. | Capacitive regulation of charge pumps without refresh operation interruption |
| US9007046B2 (en) | 2013-06-27 | 2015-04-14 | Sandisk Technologies Inc. | Efficient high voltage bias regulation circuit |
| US9083231B2 (en) | 2013-09-30 | 2015-07-14 | Sandisk Technologies Inc. | Amplitude modulation for pass gate to improve charge pump efficiency |
| US9154027B2 (en) | 2013-12-09 | 2015-10-06 | Sandisk Technologies Inc. | Dynamic load matching charge pump for reduced current consumption |
| US9595823B2 (en) * | 2014-01-24 | 2017-03-14 | Intel Corporation | Low power circuit for transistor electrical overstress protection in high voltage applications |
| US9917507B2 (en) | 2015-05-28 | 2018-03-13 | Sandisk Technologies Llc | Dynamic clock period modulation scheme for variable charge pump load currents |
| US9647536B2 (en) | 2015-07-28 | 2017-05-09 | Sandisk Technologies Llc | High voltage generation using low voltage devices |
| US9520776B1 (en) | 2015-09-18 | 2016-12-13 | Sandisk Technologies Llc | Selective body bias for charge pump transfer switches |
| KR20170076093A (ko) * | 2015-12-24 | 2017-07-04 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP6522201B1 (ja) * | 2018-05-14 | 2019-05-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940004482Y1 (ko) * | 1991-10-10 | 1994-07-04 | 금성일렉트론 주식회사 | 셑 플레이트 전압 초기 셑업회로 |
| JPH05314769A (ja) | 1992-05-13 | 1993-11-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH07103875A (ja) | 1992-11-17 | 1995-04-21 | Ube Ind Ltd | 粉末度試験方法 |
| JP2830799B2 (ja) * | 1995-10-25 | 1998-12-02 | 日本電気株式会社 | 半導体集積回路装置 |
| US6058059A (en) * | 1999-08-30 | 2000-05-02 | United Microelectronics Corp. | Sense/output circuit for a semiconductor memory device |
| KR100476888B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 온도보상기능을 가진 멀티비트 플래쉬메모리 |
-
2003
- 2003-03-14 JP JP2003069365A patent/JP4287678B2/ja not_active Expired - Lifetime
-
2004
- 2004-02-23 US US10/782,826 patent/US7205682B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8889400B2 (en) | 2010-05-20 | 2014-11-18 | Pond Biofuels Inc. | Diluting exhaust gas being supplied to bioreactor |
| US8940520B2 (en) | 2010-05-20 | 2015-01-27 | Pond Biofuels Inc. | Process for growing biomass by modulating inputs to reaction zone based on changes to exhaust supply |
| US8969067B2 (en) | 2010-05-20 | 2015-03-03 | Pond Biofuels Inc. | Process for growing biomass by modulating supply of gas to reaction zone |
| US11512278B2 (en) | 2010-05-20 | 2022-11-29 | Pond Technologies Inc. | Biomass production |
| US11612118B2 (en) | 2010-05-20 | 2023-03-28 | Pond Technologies Inc. | Biomass production |
| US11124751B2 (en) | 2011-04-27 | 2021-09-21 | Pond Technologies Inc. | Supplying treated exhaust gases for effecting growth of phototrophic biomass |
| US9534261B2 (en) | 2012-10-24 | 2017-01-03 | Pond Biofuels Inc. | Recovering off-gas from photobioreactor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004280923A (ja) | 2004-10-07 |
| US20040178844A1 (en) | 2004-09-16 |
| US7205682B2 (en) | 2007-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4287678B2 (ja) | 内部電源回路 | |
| US7436226B2 (en) | Power-up detection circuit that operates stably regardless of variations in process, voltage, and temperature, and semiconductor device thereof | |
| KR100301368B1 (ko) | 파워온리셋회로 | |
| US8115559B2 (en) | Oscillator for providing a constant oscillation signal, and a signal processing device including the oscillator | |
| US7646222B2 (en) | Semiconductor device for generating power on reset signal | |
| JP2004133800A (ja) | 半導体集積回路装置 | |
| JP2001095234A (ja) | 半導体集積回路 | |
| US20190312575A1 (en) | Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages | |
| KR100902053B1 (ko) | 반도체 메모리 장치의 기준 전압 발생회로 | |
| US6411554B1 (en) | High voltage switch circuit having transistors and semiconductor memory device provided with the same | |
| JP2006293802A (ja) | 半導体集積回路装置 | |
| JP2785732B2 (ja) | 電源降圧回路 | |
| KR100548558B1 (ko) | 반도체 장치용 내부전압 발생기 | |
| JP2004192743A (ja) | 電圧発生回路 | |
| JP3760104B2 (ja) | 昇圧電圧発生回路 | |
| KR100812299B1 (ko) | 전압 강하 회로 | |
| US20070146023A1 (en) | Reset signal generating circuit and semiconductor integrated circuit device | |
| US6559709B2 (en) | Low-consumption charge pump for a nonvolatile memory | |
| US7372321B2 (en) | Robust start-up circuit and method for on-chip self-biased voltage and/or current reference | |
| US6975163B2 (en) | Precision margining circuitry | |
| KR100554840B1 (ko) | 파워 업 신호 발생 회로 | |
| US20050110533A1 (en) | Power up circuit | |
| JP2003273672A (ja) | 差動増幅回路 | |
| JP2006155357A (ja) | 降圧回路 | |
| KR0183874B1 (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050826 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080812 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080925 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20090114 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090327 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4287678 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130403 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140403 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |