JP6522201B1

JP6522201B1 - 半導体装置

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Publication number: JP6522201B1
Application number: JP2018092783A
Authority: JP
Inventors: 由樹細江
Original assignee: ウィンボンドエレクトロニクスコーポレーション
Priority date: 2018-05-14
Filing date: 2018-05-14
Publication date: 2019-05-29
Anticipated expiration: 2038-05-14
Also published as: CN110491436A; JP2019200825A; TWI677867B; CN110491436B; TW201947590A; US10658052B2; US20190348135A1

Abstract

【課題】内部電圧立ち上げ後に内部電圧を調整することができる半導体装置を提供する。【解決手段】フラッシュメモリの内部電圧立ち上げ回路１９０は、外部から供給される電源電圧Ｖｃｃに基づき内部電圧を発生する内部電圧発生回路２００と、内部電圧と基準電圧とを比較し、内部電圧が基準電圧より大きいことを検出するとイネーブル信号ＥＮを生成する判定回路２１０と、イネーブル信号ＥＮに応答して動作可能になる内部回路とを有する。判定回路２１０は、イネーブル信号ＥＮが生成されたことに応答して基準電圧を降下させ、基準電圧と内部電圧との差を大きくし、その後の内部電圧のトリミングの際にイネーブル信号がディスエーブルするのを防止する。【選択図】図５

Description

本発明は、フラッシュメモリ等の半導体装置に関し、特に、電源投入時等における内部電圧の発生に関する。

ＮＡＮＤ型フラッシュメモリは、読出し、プログラム、消去等のための電圧やユーザーのオプションなどの設定情報を格納するためにフューズセルを使用している。フューズセルは、通常、メモリセルアレイ内のユーザーによってアクセスすることができない記憶領域に設定される。フラッシュメモリは、電源投入時、パワーオンシーケンスとして、フューズセルに格納された設定情報をコンフィギュレーションレジスタ等にロードし、ロードされた設定情報に基づき動作を制御する。

電源投入時には、動作電圧が不安定になり易く、内部回路等が誤動作するおそれがある。これを回避するため、特許文献１では、電源投入時、動作が開始されたシーケンスを停止させ、電源が安定するまでシステムをリセットし、電源が安定するとシステムをスタートさせるパワーオンシステムリセット回路を開示している。

特開２００８−１６０３９９号公報

図１は、従来のフラッシュメモリ等の半導体装置の内部電圧立ち上げ回路の内部構成を示すブロック図である。内部電圧立ち上げ回路１０は、外部電源Ｖｃｃに基づき内部電圧ＶＩを発生する内部電圧発生回路２０と、内部電圧発生回路２０から出力される内部電圧ＶＩと基準電圧Ｖｒｅｆとを比較し、内部電圧ＶＩが基準電圧Ｖｒｅｆ以上であることを検出したとき、例えば、Ｈレベルのイネーブル信号ＥＮを出力する判定回路３０とを有する。イネーブル信号ＥＮは、フラッシュメモリの内部回路（例えば、ラッチ回路やクロック回路等）の動作を保証する信号であり、内部回路は、イネーブル信号ＥＮに応答して動作可能な状態になる。
の動作保証に使用される。

内部電源立ち上げ回路１０は、電源電圧Ｖｃｃが投入されるとき、あるいは、内部電圧が必要とされるときに動作される。つまり、内部電圧発生回路２０は、電源電圧Ｖｃｃが入力されたとき、あるいは、電源電圧Ｖｃｃが入力された状態で、コントローラからの選択信号ＳＥＬがアサートされたとき動作する。

図２に、電源電圧Ｖｃｃが投入されたときの内部電源立ち上げ回路１０の各部の波形を示す。電源電圧Ｖｃｃが時刻ｔ１で投入されると、内部電圧発生回路２０は、ターゲット電圧になるように内部電圧ＶＩの生成を開始する。判定回路３０は、時刻ｔ２で内部電圧Ｖ１が基準電圧Ｖｒｅｆになったことを検知すると、イネーブル信号ＥＮを出力する。
例えば、内部電圧ＶＩのターゲット電圧は、１．２Ｖであり、基準電圧Ｖｒｅｆは、０．９Ｖである。

ところで、半導体装置に含まれるトランジスタ等の回路素子や配線等には製造バラツキがあるため、内部電圧発生回路２０により発生される内部電圧ＶＩは、必ずしもターゲット電圧には一致しない。上記の例では、内部電圧ＶＩと基準電圧Ｖｒｅｆとの間に０．３Ｖのマージンを設定しているが、内部電圧ＶＩの変動が大きいと、基準電圧Ｖｒｅｆとの間のマージンが小さくなり、内部電源立ち上げ回路１０の動作が不安定になってしまう。

そこで、製品の出荷前に、ウエハレベル、チップレベルあるいはパッケージレベルのテスト時に、内部電圧発生回路２０の内部電圧ＶＩのトリミングを行い、内部電圧ＶＩがターゲット電圧に一致もしくは近似するようなトリミングデータを判別し、判別したトリミングデータをフューズセルに格納している。このため、内部電圧発生回路２０には、外部から供給されるトリミング信号ＴＲに基づき内部電圧ＶＩをトリミングするための機能が搭載されている。

図３は、内部電圧ＶＩのトリミングするときの各部の波形を示す。電源電圧Ｖｃｃが投入され、判定回路３０によりイネーブル信号ＥＮが出力された後の時刻ｔｘに、内部電圧ＶＩのトリミングが開始される。内部電圧発生回路２０は、トリミング信号ＴＲに応じて、例えば、図に示すように内部電圧ＶＩをＶＩａ、ＶＩｂ、ＶＩｃに変化させるが、内部電圧ＶＩがＶＩａ、ＶＩｂに低下されたとき、内部電圧ＶＩが基準電圧Ｖｒｅｆを下回ってしまうことがある。そうすると、イネーブル信号ＥＮがディスエーブル状態に遷移してしまい、内部回路がリセットされ、パワーオンシーケンスが再開され、内部電圧のトリミングを含むテストそのものを実施することができなくなってしまう。他方、内部電圧ＶＩが基準電圧Ｖｒｅｆを下回らないようにすると、トリミングする範囲が非常に限定的な制約を受けてしまう。

本発明は、このような従来の課題を解決するものであり、内部電圧立ち上げ後に内部電圧を調整することができる半導体装置を提供することを目的とする。

本発明に係る半導体装置は、外部から供給される電源電圧に基づき内部電圧を発生する内部電圧発生手段と、前記内部電圧と基準電圧とを比較し、前記内部電圧が前記基準電圧より大きいことを検出するとイネーブル信号を生成する判定手段と、前記イネーブル信号に応答して動作可能になる内部回路と、前記イネーブル信号が生成されたことに応答して前記基準電圧を降下させる降下手段とを備える。

ある実施態様では、前記内部電圧発生手段は、入力された調整信号に基づき前記内部電圧を変化させる回路を含み、前記調整信号は、前記イネーブル信号の生成後に入力される。
ある実施態様では、前記調整信号によって前記内部電圧を降下させる範囲は、前記基準電圧の降下量よりも小さい。ある実施態様では、降下された基準電圧は、０Ｖよりも大きい。ある実施態様では、前記判定手段は、前記内部電圧と前記基準電圧とを比較する比較器を含み、前記降下手段は、前記比較器の出力に応答して前記基準電圧を降下させる。ある実施態様では、前記降下手段は、前記イネーブル信号に応答してスイッチングするトランジスタを含み、当該トランジスタによって前記基準電圧を生成する回路の抵抗を可変する。ある実施態様では、半導体装置はさらに、前記イネーブル信号が生成されたことに応答して前記内部電圧を上昇させる上昇手段を含む。ある実施態様では、前記上昇手段は、前記比較器の出力に応答して前記内部電圧を上昇させる。ある実施態様では、前記上昇手段は、前記イネーブル信号に応答してスイッチングするトランジスタを含み、当該トランジスタによって前記内部電圧を生成する回路の抵抗を可変する。ある実施態様では、前記調整信号は、ウエハレベル、チップレベルまたはパッケージレベルのテスト時に前記内部電圧発生手段に入力される。ある実施態様では、半導体装置はさらに、前記内部電圧発生手段を調整したときの調整結果を記憶する記憶手段を含む。

本発明によれば、イネーブル信号が生成されたことに応答して基準電圧を降下させるようにしたので、イネーブル信号の生成後に内部電圧と基準電圧との差を大きくすることができる。これにより、イネーブル信号の生成後に内部電圧を調整するときに、内部電圧が基準電圧を下回らないようにすることができ、内部電圧のトリミングによってテストが中断されたり、煩雑なパワーオンシーケンスが再開されるのを防止することができる。また、内部電圧と基準電圧とのマージンを大きくすることで、内部電圧をトリミングする適切な範囲を確保することができる。

従来の内部電圧立ち上げ回路の構成を示すブロック図である。従来の内部電圧立ち上げ回路の動作を説明する図である。従来の内部電圧立ち上げ回路の課題を説明する図である。本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。本実施例に係る内部電圧立ち上げ回路の内部構成を示す図である。本実施例に係る内部電圧発生回路の内部構成を示す図である。本実施例に係る判定回路の内部構成を示す回路の一例である。本実施例に係る内部電圧のトリミングを説明する図である。本実施例に係る内部電圧のトリミング時の判定回路の各部の波形図である。本発明の他の実施例に係る判定回路の内部構成を示す図である。他の実施例に係る内部電圧のトリミング時の判定回路の各部の波形図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体装置は、外部から供給される電源電圧Ｖｃｃに基づき内部電圧を発生する機能を備えるものであれば、それ以外の機能は特に限定されない。以下の説明では、半導体装置としてＮＡＮＤ型フラッシュメモリを例示する。

図４に、本発明の実施例に係るフラッシュメモリの構成を示す。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内の列アドレスのデータを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する高電圧発生回路１８０と、外部から供給される電源電圧Ｖｃｃに基づき内部電圧を発生する内部電圧立ち上げ回路１９０とを含んで構成される。

メモリアレイ１１０は、列方向にｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットが複数形成される。また、メモリセルアレイ１１０には、フラッシュメモリの動作電圧等に関する設定情報を格納するフューズセルが含まれている。フューズセルは、通常、ユーザーによってアクセスすることができない領域である。

読出し動作では、ビット線に正の電圧を印加し、選択ワード線に例えば０Ｖを印加し、非選択ワード線にパス電圧を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgmを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

図５は、本実施例の内部電圧立ち上げ回路１９０の内部構成を示すブロック図である。同図に示すように、内部電圧立ち上げ回路１９０は、内部電圧発生回路２００と、判定回路２１０とを含む。

内部電圧発生回路２００は、外部から電源電圧Ｖｃｃが投入された時、あるいはコントローラ１４０から指示されたとき（例えば、コントローラ１４０は、複数の内部電圧発生回路の一部を動作させるために選択信号ＳＥＬを出力する）、内部電圧ＶＩを発生する。

図６に、内部電圧発生回路２００の構成例を示す。内部電圧発生回路２００は、外部から供給される電源電圧Ｖｃｃを受け取る入力ノードＬＤＩと、入力ノードＬＤＩに入力された電源電圧Ｖｃｃに基づき電圧Ｖ_ＲＧを生成するレギュレータ２０２と、レギュレータ２０２の出力に接続された内部電圧調整用の調整回路２０４と、調整回路２０４のノードＮに接続された出力ノードＬＤＯとを含んで構成される。

調整回路２０４は、抵抗Ｒと、ノードＮを介して抵抗Ｒに接続されたＤＡＣ２０６とを含む。ＤＡＣ２０６は、トリミング信号ＴＲに基づき抵抗を可変し、ノードＮに生じる内部電圧ＶＩの抵抗分圧比を調整する。ある実施態様では、トリミング信号ＴＲは、ｎビットのトリミングコードを含み、ＤＡＣ２０６は、ｎビットのトリミングコードに対応する複数のスイッチング素子（トランジスタ）と、複数のスイッチング素子に接続された複数の抵抗とを含みトリミングコードに応じて調整回路２０４のノードＮの抵抗分圧比を可変する。

外部から供給される電源電圧Ｖｃｃは、例えば、１．８Ｖであり、内部電圧発生回路２００は、ＤＡＣ２０６の初期状態あるいはトリミング信号ＴＲが入力されないとき、ターゲット電圧として、例えば１．２Ｖの内部電圧ＶＩを出力ノードＬＤＯから出力するように設計されている。しかし、半導体製造工程のバラツキや動作温度の影響により、内部電圧ＶＩは、ターゲット電圧（１．２Ｖ）から変動し得る。ターゲット電圧は、フラッシュメモリの周辺回路の動作を保証する電圧であるため、内部電圧ＶＩはターゲット電圧に一致もしくは近似することが望ましい。

通常、フラッシュメモリの出荷前に、内部電圧ＶＩのトリミングが行われる。ある実施態様では、内部電圧ＶＩのトリミングは、製品出荷前のテスト時に実施される。例えば、ウエハレベル、チップレベルまたはパッケージレベルにおいて、テスト用端子または電極パッドから、内部電圧ＶＩを変化させるためのトリミング信号ＴＲが内部電圧発生回路２００に供給される。トリミング信号ＴＲは、外部のテスト装置から内部電圧発生回路２００へ供給してもよいし、フラッシュメモリ１００が組み込み自己テスト回路（Built-In Self Test）を搭載している場合には、自己テスト回路がトリミング信号ＴＲを供給するようにしてもよい。

内部電圧ＶＩをトリミングするとき、トリミング信号ＴＲのｎビットのトリミングコードがＤＡＣ２０６へ供給され、ＤＡＶ２０６は、トリミングコードに応じた抵抗を生成する。トリミング信号ＴＲのトリミングコードは、最小のデジタル値から最大のデジタル値まで変化され、これに応じて、内部電圧ＶＩが変動する。内部電圧ＶＩのチェックは、例えば、出力ノードＬＤＯから出力される電圧をモニタすることにより行われ、内部電圧ＶＩがターゲット電圧に近似する最適なトリミングコードを識別する。識別された最適なトリミングコードは、メモリセルアレイ１１０のフューズセルにプログラムされる。なお、上記の内部電圧発生回路２００の構成は一例であり、本発明はこれに限定されるものではない。

判定回路２１０は、内部電圧発生回路２００により発生された内部電圧ＶＩが基準電圧Ｖｒｅｆ以上であることを検知した場合には、イネーブル信号ＥＮを出力する。図７に、判定回路２１０の内部構成を示す。判定回路２１０は、内部電圧発生回路２００の出力ノードＬＤＯから出力される内部電圧ＶＩを入力するノードＪ１と、基準電圧Ｖｒｅｆを入力するノードＪ２と、比較器２０２と、比較器２０２の比較結果を出力するノードＪ３と、比較器２０２の比較結果に基づき基準電圧Ｖｒｅｆを降下する降下回路２０４を含む。基準電圧Ｖｒｅｆは、他の基準電圧発生回路から供給される。

ノードＪ１とＧＮＤとの間には、抵抗Ｒ１、Ｒ２が直列に接続され、比較器２０２の非反転入力端子（＋）には、抵抗Ｒ１と抵抗Ｒ２との接続ノードＮ１に生じる抵抗分圧された内部電圧ＶＩ’が入力される。ノードＪ２とＧＮＤとの間には、抵抗Ｒ３、降下回路２０４、抵抗Ｒ５が直列に接続され、比較器２０２の反転入力端子（−）には、降下回路２０４と抵抗Ｒ５との接続ノードＮ３に生じる抵抗分圧された基準電圧Ｖｒｅｆ’が入力される。

降下回路２０４は、抵抗Ｒ３と抵抗Ｒ５に直列に接続された抵抗Ｒ４と、抵抗Ｒ４に並列接続されたＰＭＯＳトランジスタ２０６とを含む。トランジスタ２０６のゲートは、比較器２０２の出力に接続され、トランジスタ２０６のＳ／Ｄ電極は、接続ノードＮ２、Ｎ３にそれぞれ接続される。

次に、本実施例の内部電圧立ち上げ回路１９０の動作について説明する。図８は、電源電圧Ｖｃｃが投入されたときの内部電圧ＶＩの動作波形を例示している。時刻ｔ１で電源電圧Ｖｃｃが投入され、時刻ｔ２で内部電圧ＶＩがターゲットレベルＴＧに到達する。その後、時刻ｔ３で、内部電圧ＶＩのトリミングが実施される。

内部電圧ＶＩのトリミングでは、例えば、内部電圧ＶＩが一定時間間隔で段階的に変化するようにトリミングコードを変化させる。図の例では、時刻ｔ３で、内部電圧ＶＩが最も小さくなるトリミングコードが提供され、時刻ｔ４で、内部電圧ＶＩがステップ電圧だけ大きくなるトリミングコードが提供され、時刻ｔ５で、内部電圧ＶＩがステップ電圧だけ大きくなるトリミングコードが提供される。こうしてトリミングコードを順次変化させることで内部電圧ＶＩを変化させる。図面には、内部電圧ＶＩが３段階で変化されているが、これは一例であり、内部電圧ＶＩを徐々に小さくなるようにしてもよいし、あるいは内部電圧ＶＩを４段階以上で変化させるようにしてもよい。

図９は、トリミング時の判定回路の動作を説明する波形図である。時刻ｔ１で電源電圧Ｖｃｃが投入され、内部電圧ＶＩ’および基準電圧Ｖｒｅｆ’が上昇を開始する。このとき、イネーブル信号ＥＮは、Ｌレベルであるため、トランジスタ２０６は導通状態である。それ故、抵抗Ｒ４が事実上短絡され、基準電圧Ｖｒｅｆ’は、抵抗Ｒ３と抵抗Ｒ５との抵抗分圧を表す電圧レベル、すなわち、ノードＮ２に表れる電圧である。

時刻ｔａで、内部電圧ＶＩ’が基準電圧Ｖｒｅｆ’以上になると、比較器２０２は、Ｈレベルのイネーブル信号ＥＮを出力する。イネーブル信号ＥＮは、ノードＪ３を介してフラッシュメモリの周辺回路に供給され、同時にトランジスタ２０６のゲートにフィードバックされる。トランジスタ２０６は、時刻ｔｂで、Ｈレベルのイネーブル信号ＥＮに応答して非導通状態になり、基準電圧Ｖｒｅｆ’は、ノードＮ３に表れる、抵抗分圧された電圧レベルに降下し、すなわち、電圧Ｖｄｐだけ降下する。電圧降下量Ｖｄｐは、抵抗Ｒ４の大きさによって決定されるが、降下した基準電圧Ｖｒｅｆ’は、ＧＮＤ（０Ｖ）よりも大きな値に設定される。

その後、時刻ｔ３において内部電圧ＶＩのトリミングが実施されるが、基準電圧Ｖｒｅｆ’が降下されたことにより、電圧Ｖｒｅｆ’と内部電圧ＶＩ’とのマージンが拡大される。これにより、トリミング信号ＴＲによって内部電圧ＶＩを変化させることができるトリミング範囲を従来よりも大きくすることができる。また、内部電圧ＶＩのトリミング中に、イネーブル信号ＥＮがディスエーブル状態に遷移することにより、トリミングやテストが中断され、テスト中にパワーオンシーケンスが再開されるという事態を回避することができる。さらに、基準電圧Ｖｒｅｆ’は、ＧＮＤよりも大きなレベルであるため、仮に、周辺回路の異常により内部電圧が降下した場合には、それに応答して適切にパワーオンシーケンスを行わせることができる。

上記実施例では、基準電圧Ｖｒｅｆ’の電圧降下量Ｖｄｐを抵抗Ｒ３により決定したが、これは一例であり、他の方法または回路によって基準電圧Ｖｒｅｆ’を降下するようにしてもよい。また、基準電圧Ｖｒｅｆ’の降下量Ｖｄｐは、任意に設定することができるが、例えば、トリミング信号ＴＲによって内部電圧ＶＩを変化させることができる範囲が±Ｖｔ（Ｖｍｉｎ〜Ｖｍａｘ）であるとき、基準電圧Ｖｒｅｆ’の降下量Ｖｄｐは、Ｖｄｐ≧Ｖｔにすることができる。これにより、トリミング信号によって内部電圧ＶＩが降下したとき、イネーブル信号ＥＮがディスエーブル状態に反転しないことを保証することができる。

また、上記実施例では、比較器２０２の出力をトランジスタ２０６にフィードバックさせて基準電圧Ｖｒｅｆ’を降下させたが、これは一例であり、他の方法により基準電圧Ｖｒｅｆ’を降下させるようにしてもよい。例えば、コントローラ１４０は、判定回路２１０から出力されるイネーブル信号ＥＮに応答して、降下回路２０４のトランジスタ２０６を非導通状態にするような制御信号ＣＯＮを出力するようにしてもよい。

次に、本発明の他の実施例について説明する。上記実施例では、イネーブル信号ＥＮの生成に応答して基準電圧Ｖｒｅｆ’を降下させるようにしたが、当該他の実施例では、イネーブル信号ＥＮの生成に応答して内部電圧ＶＩ’を幾分だけ上昇させるようにしてもよい。図１０に、他の実施例の判定回路２１０Ａの内部構成を示す。同図に示すように、抵抗Ｒ１と抵抗Ｒ２との間には、内部電圧ＶＩ’を上昇させるための上昇回路２３０が接続される。上昇回路２３０は、抵抗Ｒ１と直列に接続された抵抗Ｒ６と、抵抗Ｒ６に並列に接続されたＮＭＯＳトランジスタ２３２とを含む。ＮＭＯＳトランジスタ２３２のゲートは、比較器２０２の出力に接続され、Ｓ／Ｄ電極は、ノードＮ４、Ｎ１にそれぞれ接続される。

図１１は、内部電圧をトリミングするときの判定回路２１０Ａの各部の動作波形を示す図である。時刻ｔ１で電源電圧Ｖｃｃが投入され、内部電圧ＶＩ’および基準電圧Ｖｒｅｆ’が上昇を開始する。このとき、イネーブル信号ＥＮは、Ｌレベルであるため、トランジスタ２３２は非導通状態である。それ故、基準電圧Ｖｒｅｆ’は、ノードＮ１に表れる抵抗分圧された電圧レベルである。他方、トランジスタ２０６は、上記したように導通状態である。

時刻ｔａで、内部電圧ＶＩ’が基準電圧Ｖｒｅｆ’以上になると、これに応答して、比較器２０２の出力は、Ｌレベルのディスエーブル状態からＨレベルのイネーブル状態に遷移する。時刻ｔｂでＨレベルのイネーブル信号ＥＮに応答して、トランジスタ２３２が導通状態になり、これにより、抵抗Ｒ６が事実上短絡され、内部電圧ＶＩ’は、ノードＮ４に表れる抵抗分圧された電圧に上昇する。電圧上昇量Ｖｕｐは、抵抗Ｒ６により決定することができる。

その後、時刻ｔ３において内部電圧ＶＩのトリミングが実施されるが、判定回路２１０Ａの内部電圧ＶＩ’は、イネーブル信号ＥＮが生成された後、電圧上昇量Ｖｕｐだけ大きくなるため、内部電圧ＶＩ’と基準電圧Ｖｒｅｆ’との差をさらに広げることができる。これにより、内部電圧ＶＩをトリミングする範囲をさらに大きくとることが可能になり、同時に、内部電圧ＶＩのトリミングによりイネーブル信号ＥＮがディスエーブル状態に遷移することが抑制される。

上記他の実施例では、イネーブル信号ＥＮが生成されたことに応答して、内部電圧ＶＩ’を上昇させ、同時に基準電圧Ｖｒｅｆ’を降下させる例を示したが、基準電圧Ｖｒｅｆ’を一定にし、内部電圧ＶＩ’のみを上昇させるようにしてもよい。

上記実施例では、フラッシュメモリにおける内部電圧立ち上げ回路を示したが、本発明は、他の半導体メモリ、半導体ロジック等の半導体装置にも適用することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ１１０：メモリセルアレイ
１２０：入出力バッファ１３０：アドレスレジスタ
１４０：コントローラ１５０：ワード線選択回路
１６０：ページバッファ／センス回路１７０：列選択回路
１８０：内部電圧発生回路１９０：内部電圧立ち上げ回路
２００：内部電圧発生回路２１０：判定回路
２０４：降下回路２３０：上昇回路
ＶＩ、ＶＩ’：内部電圧Ｖｒｅｆ、Ｖｒｅｆ’：基準電圧

Claims

外部から供給される電源電圧に基づき内部電圧を発生する内部電圧発生手段と、
前記内部電圧と基準電圧とを比較し、前記内部電圧が前記基準電圧より大きいことを検出するとイネーブル信号を生成する判定手段と、
前記イネーブル信号に応答して動作可能になる内部回路と、
前記イネーブル信号が生成されたことに応答して前記基準電圧を降下させる降下手段と、
を備える半導体装置。
前記内部電圧発生手段は、入力された調整信号に基づき前記内部電圧を変化させる回路を含み、前記調整信号は、前記イネーブル信号の生成後に入力される、請求項１に記載の半導体装置。
前記調整信号によって前記内部電圧を降下させる範囲は、前記基準電圧の降下量よりも小さい、請求項２に記載の半導体装置。
降下された基準電圧は、０Ｖよりも大きい、請求項１ないし３いずれか１つに記載の半導体装置。
前記判定手段は、前記内部電圧と前記基準電圧とを比較する比較器を含み、前記降下手段は、前記比較器の出力に応答して前記基準電圧を降下させる、請求項１に記載の半導体装置。
前記降下手段は、前記イネーブル信号に応答してスイッチングするトランジスタを含み、当該トランジスタによって前記基準電圧を生成する回路の抵抗を可変する、請求項５に記載の半導体装置。
半導体装置はさらに、前記イネーブル信号が生成されたことに応答して前記内部電圧を上昇させる上昇手段を含む、請求項１ないし６いずれか１つに記載の半導体装置。
前記上昇手段は、前記比較器の出力に応答して前記内部電圧を上昇させる、請求項７に記載の半導体装置。
前記上昇手段は、前記イネーブル信号に応答してスイッチングするトランジスタを含み、当該トランジスタによって前記内部電圧を生成する回路の抵抗を可変する、請求項８に記載の半導体装置。
前記調整信号は、ウエハレベル、チップレベルまたはパッケージレベルのテスト時に前記内部電圧発生手段に入力される、請求項２に記載の半導体装置。
半導体装置はさらに、前記内部電圧発生手段を調整したときの調整結果を記憶する記憶手段を含む、請求項１ないし１０いずれか１つに記載の半導体装置。