KR20130098041A - 낮은 외부 전원 전압에 적합한 전압 발생부들 - Google Patents

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Abstract

본 발명은 낮은 외부 전원 전압에 대하여도 높은 목표 전압 레벨을 발생하는 전압 발생부들에 대하여 개시된다. 기준 전압 발생부는, 외부에서 인가되는 제1 전원 전압에 의해 구동되고 제1 전압을 수신하여 변곡점 전압을 발생하는 변곡점 조절부와, 제1 전원 전압보다 높은 제2 전원 전압에 의해 구동되고 변곡점 전압을 수신하여 기준 전압을 발생하는 레벨 증폭부를 포함한다. 변곡점 전압은 DRAM 내 메모리 셀 데이터의 리스토어 동작을 보장하는 최소한의 전압 레벨을 갖도록 설정될 수 있다.

Description

낮은 외부 전원 전압에 적합한 전압 발생부들{Voltage generators adaptive to low external power supply voltage}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 낮은 외부 전원 전압에서도 일정 레벨의 내부 전압들을 발생하는 전압 발생부들, 이를 포함하는 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치의 동작 환경은 낮은 동작 전압을 사용하여 전류 소모를 줄이는 추세에 있다. 반도체 메모리 장치는 외부에서 인가되는 전압으로부터 전압 다운된 내부 전압에 의해 구동되도록 설계될 수 있다. 반도체 메모리 장치의 저소비 전력 경향에 따라, 동작 전압인 외부 전원 전압의 레벨이 낮아지고 있다. 낮아진 외부 전원 전압에 의해 내부 전압의 레벨도 낮아지고 있다. 내부 전압의 레벨이 목표 전압 이하로 낮아지면, 반도체 메모리 장치의 동작 특성이 나빠질 수 있다.
본 발명이 이루고자하는 기술적 과제는 낮은 외부 전원 전압에서도 일정 레벨의 기준 전압과 내부 전원 전압을 발생하는 전압 발생부들, 이를 포함하는 메모리 장치 및 메모리 시스템을 제공하는 데 있다.
본 발명의 일면에 따른 기준 전압 발생부는, 외부에서 인가되는 제1 전원 전압에 의해 구동되고 제1 전압을 수신하여 변곡점 전압을 발생하는 변곡점 조절부와, 제1 전원 전압보다 높은 제2 전원 전압에 의해 구동되고 변곡점 전압을 수신하여 기준 전압을 발생하는 레벨 증폭부를 포함한다.
본 발명의 일실시예들에 따라, 기준 전압 발생부는 DRAM에 포함되고, 변곡점 전압은 상기 DRAM 내 메모리 셀 데이터의 리스토어 동작을 보장하는 최소한의 전압 레벨을 갖도록 설정될 수 있다.
본 발명의 일실시예들에 따라, 변곡점 조절부는, 제1 전원 전압에 의해 구동되고 제1 전압과 제1 노드 전압을 비교하여 제2 노드 전압을 출력하는 제1 비교부, 제1 전원 전압에 의해 구동되고 제2 노드 전압에 응답하여 변곡점 전압을 출력하는 제1 스위칭부, 그리고 제1 전압의 레벨과 동일한 제1 노드 전압을 출력하고, 변곡점 전압의 레벨을 조절하는 제1 레벨 제어부를 포함할 수 있다.
본 발명의 일실시예들에 따라, 제1 스위칭부는 제1 전원 전압이 그 소스에 연결되고, 제2 노드가 그 게이트에 연결되고, 변곡점 전압이 그 드레인에 연결되는 피모스 트랜지스터일 수 있다.
본 발명의 일실시예들에 따라, 제1 레벨 제어부는, 변곡점 전압과 제2 노드 사이에 연결되는 제1 저항과, 제2 노드와 접지 전압 사이에 연결되는 제2 저항을 포함할 수 있다.
본 발명의 일실시예들에 따라, 레벨 증폭부는, 제2 전원 전압에 의해 구동되고 변곡점 전압과 제3 노드 전압을 비교하여 제4 노드 전압을 출력하는 제2 비교부, 제2 전원 전압에 의해 구동되고 제4 노드 전압에 응답하여 기준 전압을 출력하는 제2 스위칭부, 그리고 변곡점 전압의 레벨과 동일한 제3 노드 전압을 출력하고 기준 전압의 레벨을 조절하는 제2 레벨 제어부를 포함할 수 있다.
본 발명의 일실시예들에 따라, 제2 스위칭부는 제2 전원 전압이 그 소스에 연결되고, 제4 노드가 그 게이트에 연결되고, 기준 전압이 그 드레인에 연결되는 피모스 트랜지스터일 수 있다.
본 발명의 일실시예들에 따라, 제2 레벨 제어부는 기준 전압과 제3 노드 사이에 연결되는 제3 저항과, 제3 노드와 접지 전압 사이에 연결되는 제4 저항을 포함할 수 있다.
본 발명의 일실시예들에 따라, 기준 전압 발생부는 제1 전원 전압을 입력하고, 차아지 펌핑 동작을 통하여 제2 전원 전압을 출력하는 차아지 펌핑부를 더 포함할 수 있다.
본 발명의 일실시예들에 따라, 기준 전압 발생부는 제1 전원 전압보다 높은 상기 제3 전원 전압을 입력하고, 상기 제3 전원 전압을 전압 강하시켜 상기 제2 전원 전압을 출력하는 전압 강하부를 더 포함할 수 있다.
본 발명의 다른 면에 따른 기준 전압 발생부는, 외부로부터 제1 전원 전압이 인가되는 DRAM에 있어서, 제1 전원 전압보다 높은 제2 전원 전압에 의해 구동되고 제1 전압과 제1 노드 전압을 비교하여 제2 노드 전압을 발생하는 비교부, 제2 전원 전압에 의해 구동되고 제2 노드 전압에 응답하여 기준 전압을 출력하는 스위칭부, 그리고 제1 전압의 레벨과 동일한 제1 노드 전압을 출력하고 기준 전압의 레벨을 조절하는 레벨 제어부를 포함하고, 제1 전압은 DRAM 내 메모리 셀 데이터의 리스토어 동작을 보장하는 최소한의 전압 레벨을 갖도록 설정될 수 있다.
본 발명의 다른 면에 따른 기준 전압 발생부는, 외부로부터 제1 전원 전압이 인가되는 DRAM에 있어서, 제1 전원 전압과 접지 전압 사이를 전압 분배하여 변곡점 전압을 발생하는 전압 분배부와, 제1 전원 전압보다 높은 제2 전원 전압에 의해 구동되고 변곡점 전압을 수신하여 기준 전압을 발생하는 레벨 증폭부를 포함하고, 변곡점 전압은 DRAM 내 메모리 셀 데이터의 리스토어 동작을 보장하는 최소한의 전압 레벨을 갖도록 설정될 수 있다.
본 발명의 다른 면에 따른 반도체 메모리 장치는, 외부에서 인가되는 제1 전원 전압을 수신하여 제1 기준 전압을 발생하는 제1 기준 전압 발생부, 제1 전원 전압과 제1 전원 전압보다 높은 제2 전원 전압에 의해 구동되고, 제1 기준 전압을 수신하여 변곡점 전압과 제2 기준 전압을 발생하는 제2 기준 전압 발생부, 그리고 제1 전원 전압으로 구동되고 제2 기준 전압을 수신하여 제1 내부 전원 전압을 발생하는 제1 내부 전압 발생부를 포함하고, 변곡점 전압은 메모리 셀 데이터의 리스토어 동작을 보장하는 최소한의 전압 레벨을 갖도록 설정된다.
상술한 본 발명의 기준 전압 발생 회로는, 낮은 외부 전원 전압을 따라 제1 기준 전압이 낮아지더라도, 제1 기준 전압 보다 높은 변곡점 전압을 발생할 수 있다. 변곡점 전압은 메모리 셀 리스토어 동작을 보장하는 최소한의 전압 레벨로 설정될 수 있다. 변곡점 전압 레벨을 이용하여 제2 기준 전압을 발생하고, 제2 기준 전압을 이용하여 내부 전원 전압을 발생함에 따라, 내부 전원 전압은 메모리 셀 리스토어 동작을 보장하는 목표 전압 레벨로 발생될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 기준 전압 발생부를 설명하는 도면이다.
도 2는 도 1의 기준 전압 발생부의 동작을 설명하는 그래프이다.
도 3은 본 발명의 제2 실시예에 따른 기준 전압 발생부를 설명하는 도면이다.
도 4는 본 발명의 제3 실시예에 따른 기준 전압 발생부를 설명하는 도면이다.
도 5는 본 발명의 제4 실시예에 따른 기준 전압 발생부를 설명하는 도면이다.
도 6은 본 발명의 제5 실시예에 따른 기준 전압 발생부를 설명하는 도면이다.
도 7은 본 발명의 다양한 실시예들에 따른 기준 전압 발생부를 포함하는 DRAM의 제1 예를 설명하는 도면이다.
도 8은 도 7의 제1 기준 전압 발생부를 설명하는 회로 다이어그램이다.
도 9는 도 7의 제1 내부 전압 발생 회로를 설명하는 회로 다이어그램이다.
도 10a는 도 7의 제2 내부 전압 발생부와 코어 블락의 센스 앰프부를 설명하는 회로 다이어그램이다.
도 10b는 도 10a의 비트라인 상의 데이터 기입 동작을 설명하는 도면이다.
도 11은 본 발명의 다양한 실시예들에 따른 기준 전압 발생부를 포함하는 DRAM의 제2 예를 설명하는 도면이다.
도 12는 본 발명의 다양한 실시예들에 따른 전압 발생부들을 포함하는 반도체 메모리 장치를 설명하는 도면이다.
도 13은 도 12의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 14는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 메모리 장치는 외부 전원 전압(VEXT)으로부터 내부 전원 전압(AIVC)을 발생하는 내부 전압 발생 회로(Internal Voltage down Converter)을 포함할 수 있다. 반도체 메모리 장치가 DRAM으로 구성되는 경우, 내부 전원 전압(AIVC)은 DRAM 셀 어레이를 포함하는 코아 블락의 전원 전압으로 사용될 수 있다.
DRAM의 동작 특성들 중 리프레쉬 시간은 셀 노드에 저장되는 차아지의 양에 비례할 수 있다. 셀 노드는 DRAM 셀 트랜지스터와 셀 커패시터 사이의 노드를 말한다. 셀 노드에 저장되는 차아지 양(Q)은, Q=CV에 의해, 셀 커패시턴스(C)에 비례하고, 저장되는 전압(V)인 내부 전압(IVC)에 비례한다. 반도체 제조 공정의 미세화에 의해 셀 커패시터의 크기가 줄어듬에 따라, 셀 커패시턴스가 줄어든다. 셀 커패시턴스가 줄어드는 현실에서, 리프레쉬 시간을 확보하기 위해서는 내부 전원 전압(AIVC)의 레벨이 높아야 한다. 그리고, 내부 전원 전압(AIVC)은 외부 전압(VEXT) 레벨과는 상관없이 목표 전압 레벨로 일정하게 유지되어야 리프레쉬 시간을 보장할 수 있다.
내부 전원 전압(AIVC)는, 통상적으로, 외부 전원 전압(VEXT)으로부터 전압 다운되어 발생된다. DRAM의 저전력 소모 추세에 따라, 외부 전원 전압(VEXT)이 낮아진다. 낮아진 외부 전원 전압(VEXT) 레벨이 내부 전원 전압(AIVC)의 목표 전압 레벨 보다 낮을 수 있다. 이 경우, 내부 전원 전압(AIVC)은 낮아진 외부 전원 전압(VEXT)을 따라 목표 전압 레벨 보다 낮게 발생될 수 있다. 목표 전압 레벨 보다 낮아진 내부 전원 전압(AIVC)에 의해 DRAM의 리프레쉬 시간을 확보하기 힘든 문제점이 발생할 수 있다. 따라서, 외부 전원 전압(VEXT)이 낮아지더라도 내부 전원 전압(AIVC)의 목표 전압 레벨을 일정하게 유지할 수 있는 전압 발생부들이 요구된다.
도 1은 본 발명의 일실시예에 따른 기준 전압 발생부를 설명하는 도면이다.
도 1을 참조하면, 기준 전압 발생부(100)는 변곡점 조절부(110)와 레벨 증폭부(120)를 포함한다. 변곡점 조절부(110)는 제1 전원 전압(VEXT)에 의해 구동되고, 제1 전압(VREF)을 수신하여 변곡점 전압(Clamp Voltage, VREFAPRE)을 발생할 수 있다. 제1 전원 전압(VEXT)는 외부 전원 전압일 수 있다. 레벨 증폭부(120)는 제2 전원 전압(VPPE)에 의해 구동되고, 변곡점 전압(VREFAPRE)을 수신하여 기준 전압(VREFA)을 발생할 수 있다. 제2 전원 전압(VPPE)은 제1 전원 전압(VEXT) 보다 높은 전압 레벨을 갖도록 설정될 수 있다.
변곡점 조절부(110)는 제1 비교부(112), 제1 스위칭부(114) 그리고 제1 레벨 제어부(115)를 포함할 수 있다. 제1 비교부(112)는 제1 전원 전압(VEXT)에 의해 구동되고, 제1 전압(VREF)과 제1 노드(NA) 전압을 비교하여 제2 노드(NB) 전압을 출력할 수 있다. 제1 전원 전압(VEXT)은 예컨대, 1.2V 정도의 전압 레벨일 수 있다. 제1 전압(VREF)는, 예컨대 0.75V 정도의 전압 레벨일 수 있다. 제1 비교부(112)는 제1 노드 전압(NA)이 제1 전압(VREF) 보다 낮으면 제2 노드(NB)로 로직 로우레벨을 출력할 수 있다. 또한, 제1 비교부(112)는 제1 노드 전압(NA)이 제1 전압(VREF) 보다 높으면 제2 노드(NB)로 로직 하이레벨을 출력할 수 있다. 제2 노드(NB)는 제1 스위칭부(114)와 연결될 수 있다.
제1 스위칭부(114)는 제1 전원 전압(VEXT)에 의해 구동되고, 제2 노드(NB)에 게이팅되는 피모스 트랜지스터일 수 있다. 피모스 트랜지스터의 소스에 제1 전원 전압(VEXT)이 연결되고, 그 게이트에 제2 노드(NB)가 연결되고, 그 드레인은 변곡점 전압(VREFAPRE)으로 출력된다. 제1 스위칭부(114)는 로직 로우레벨에 해당하는 제2 노드(NB) 전압에 응답하여 피모스 트랜지스터가 턴온될 수 있다. 턴온된 피모스 트랜지스터를 통하여 제1 전원 전압(VEXT)이 공급되어, 변곡점 전압(VREFAPRE) 레벨을 상승시킬 수 있다. 또한, 제1 스위칭부(114)는 로직 하이레벨에 해당하는 제2 노드(NB) 전압에 응답하여 피모스 트랜지스터가 턴오프될 수 있다. 턴오프된 피모스 트랜지스터는 제1 전원 전압(VEXT)의 공급을 차단하여 변곡점 전압(VREFAPRE) 레벨을 상승시키지 않는다.
변곡점 전압(VREFAPRE)과 접지 전압(VSS) 사이에는 제1 레벨 제어부(115)가 연결될 수 있다. 제1 레벨 제어부(115)에는 제1 및 제2 저항들(116, 118)이 직렬 연결될 수 있다. 제1 저항(116)과 제2 저항(118) 사이의 연결 노드는 제1 노드(NA)가 된다. 변곡점 조절부(110) 내 제1 비교부(112)와 제1 스위칭부(114)의 동작에 의해, 제1 노드(NA) 전압은 제1 전압(VREF)과 거의 같아진다. 이에 따라, 변곡점 전압(VREFAPRE)은 제1 저항(116)의 저항값(R1)과 제2 저항(118)의 저항값(R2)에 의해, 수학식 1과 같이, 결정될 수 있다.
[수학식 1]
Figure pat00001
즉, 변곡점 전압(VREFAPRE) 레벨은 제1 저항(116)의 저항값(R1)과 제2 저항(118)의 저항값(R2)을 조정함으로써 조절될 수 있다. 변곡점 전압(VREFAPRE) 레벨은, DRAM의 비트라인(BL)에 연결된 메모리 셀(MC)로 데이터 기입시, 셀 리스토어 동작을 보장하는 최소한의 전압 레벨로 설정될 수 있다. 변곡점 전압(VREFAPRE)은, 예컨대 1.08V 정도로 조절될 수 있다.
레벨 증폭부(120)는 제2 비교부(122), 제2 스위칭부(124) 그리고 제2 레벨 조절부(125)를 포함할 수 있다. 제2 비교부(122)는 제2 전원 전압(VPPE)에 의해 구동되고, 변곡점 전압(VREFAPRE)과 제3 노드(NC) 전압을 비교하여 제4 노드(ND) 전압을 출력할 수 있다. 제2 전원 전압(VPPE)은 제1 전원 전압(VEXT) 보다 높은 전압 레벨을 갖도록 설정될 수 있다. 제1 전원 전압(VEXT)이 1.2V 정도일 경우, 제2 전원 전압(VPPE)은 예컨대, 1.6V 정도의 전압 레벨일 수 있다.
제2 비교부(122)는 제3 노드 전압(NC)이 변곡점 전압(VREFAPRE) 보다 낮으면 제4 노드(ND)로 로직 로우레벨을 출력할 수 있다. 또한, 제2 비교부(122)는 제3 노드 전압(NC)이 변곡점 전압(VREFAPRE) 보다 높으면 제4 노드(ND)로 로직 하이레벨을 출력할 수 있다. 제4 노드(ND)는 제2 스위칭부(124)와 연결될 수 있다.
제2 스위칭부(124)는 제2 전원 전압(VPPE)에 의해 구동되고, 제4 노드(ND)에 게이팅되는 피모스 트랜지스터일 수 있다. 피모스 트랜지스터의 소스에 제2 전원 전압(VPPE)이 연결되고, 그 게이트에 제4 노드(ND)가 연결되고, 그 드레인은 기준 전압(VREFA)으로 출력된다. 제2 스위칭부(124)는 로직 로우레벨에 해당하는 제4 노드(ND) 전압에 응답하여 피모스 트랜지스터가 턴온될 수 있다. 턴온된 피모스 트랜지스터를 통하여 제2 전원 전압(VPPE)이 공급되어, 기준 전압(VREFA) 레벨을 상승시킬 수 있다. 또한, 제2 스위칭부(124)는 로직 하이레벨에 해당하는 제4 노드(ND) 전압에 응답하여 피모스 트랜지스터가 턴오프될 수 있다. 턴오프된 피모스 트랜지스터는 제2 전원 전압(VPPE)의 공급을 차단하여 기준 전압(VREFA) 레벨을 상승시키지 않는다.
기준 전압(VREFA)과 접지 전압(VSS) 사이에 제2 레벨 조절부(125)가 연결될 수 있다. 제2 레벨 조절부(125)에는 제3 및 제4 저항들(126, 128)이 직렬 연결될 수 있다. 제3 저항(126)과 제4 저항(128) 사이의 연결 노드는 제3 노드(NC)가 된다. 레벨 증폭부(120) 내 제2 비교부(122)와 제2 스위칭부(124)의 동작에 의해, 제3 노드(NC) 전압은 변곡점 전압(VREFAPRE)과 거의 같아진다. 이에 따라, 기준 전압(VREFA)은 제3 저항(126)의 저항값(R3)과 제4 저항(128)의 저항값(R4)에 의해, 수학식 2과 같이, 결정될 수 있다.
[수학식 2]
Figure pat00002
즉, 기준 전압(VREFA) 레벨은 변곡점 전압(VREFAPRE) 레벨과 제3 저항(126)의 저항값(R3)과 제4 저항(128)의 저항값(R4)을 조정함으로써 조절될 수 있다. 기준 전압(VREFA)은, 변곡점 전압(VREFAPRE)이 1.08V 정도인 경우, 예컨대 1.2V 정도로 발생될 수 있다. 레벨 증폭부(120)는 변곡점 전압(VREFAPRE)을 수신하여 기준 전압(VREFA)을 발생하는 데, 그 이득은 1.2/1.08 정도로 계산될 수 있다.
도 2는 도 1의 기준 전압 발생부(100)의 동작을 설명하는 그래프이다.
도 2를 참조하면, 제1 전원 전압(VEXT) 레벨을 따라서 발생되는 변곡점 전압(VREFAPRE) 레벨과 기준 전압(VREFA) 레벨을 보여준다. 변곡점 전압(VREFAPRE)은, 제1 전원 전압(VEXT)의 상승을 따라서 제1 전원 전압(VEXT)과 거의 동일하게 발생되다가 1.08V 정도에서 클램프된다. 기준 전압(VREFA)은 변곡점 전압(VREFAPRE)에 레벨 증폭부(120)의 이득 1.2/1.08을 곱한 전압 레벨로, 즉, 수학식 3과 같이 발생된다.
[수학식 3]
Figure pat00003
도 3은 본 발명의 제2 실시예에 따른 기준 전압 발생부를 설명하는 도면이다.
도 3을 참조하면, 기준 전압 발생부(300)는 제2 전원 전압(VPPE)에 의해 구동되고, 제2 전압(VPERI)을 수신하여 기준 전압(VREFA)을 발생한다. 제2 전원 전압(VPPE)은, 도 1에서 설명된 바와 같이, 외부 전원 전압인 제1 전원 전압(VEXT) 보다 높은 전압 레벨을 갖도록 설정될 수 있다. 예컨대, 외부 전원 전압(VEXT)이 1.2V 정도의 전압 레벨을 갖는 경우, 제2 전원 전압(VPPE)은 1.6V 정도로 설정될 수 있다.
기준 전압 발생부(300)는 반도체 메모리 장치인 DRAM에 포함될 수 있다. DRAM은 크게 코어 블락과 주변 회로 블락으로 구성될 수 있다. 코어 블락은 DRAM 셀 어레이를 포함하는 블락을 칭하고, 주변 회로 블락은 코어 블락 이외의 나머지 블락을 칭한다. 제2 전압(VPERI)은 DRAM의 주변 회로 블락에서 사용되는 전압들 중의 하나일 수 있다. 제2 전압(VPERI)은, 예컨대 1.08V 정도로 설정될 수 있다.
기준 전압 발생부(300)은 비교부(322), 스위칭부(324) 그리고 레벨 조절부(325)를 포함할 수 있다. 비교부(322)는 제2 전원 전압(VPPE)에 의해 구동되고, 제2 전압(VPERI)과 제1 노드(NE) 전압을 비교하여 제2 노드(NF) 전압을 출력할 수 있다. 비교부(322)는 제1 노드 전압(NE)이 제2 전압(VPERI) 보다 낮으면 제2 노드(NF)로 로직 로우레벨을 출력할 수 있다. 또한, 비교부(322)는 제1 노드 전압(NE)이 제2 전압(VPERI) 보다 높으면 제2 노드(NF)로 로직 하이레벨을 출력할 수 있다. 제2 노드(NF)는 스위칭부(324)와 연결될 수 있다.
스위칭부(324)는 제2 전원 전압(VPPE)에 의해 구동되고, 제2 노드(NF)에 게이팅되는 피모스 트랜지스터일 수 있다. 피모스 트랜지스터의 소스에 제2 전원 전압(VPPE)이 연결되고, 그 게이트에 제2 노드(NF)가 연결되고, 그 드레인은 기준 전압(VREFA)으로 출력된다. 스위칭부(324)는 로직 로우레벨에 해당하는 제2 노드(NF) 전압에 응답하여 피모스 트랜지스터가 턴온될 수 있다. 턴온된 피모스 트랜지스터를 통하여 제2 전원 전압(VPPE)이 공급되어, 기준 전압(VREFA) 레벨을 상승시킬 수 있다. 또한, 스위칭부(324)는 로직 하이레벨에 해당하는 제2 노드(NF) 전압에 응답하여 피모스 트랜지스터가 턴오프될 수 있다. 턴오프된 피모스 트랜지스터는 제2 전원 전압(VPPE)의 공급을 차단하여 기준 전압(VREFA) 레벨을 상승시키지 않는다.
기준 전압(VREFA)과 접지 전압(VSS) 사이에 레벨 조절부(325)가 연결될 수 있다. 레벨 조절부(325)에는 제1 및 제2 저항들(326, 328)이 직렬 연결될 수 있다. 제1 저항(326)과 제2 저항(328) 사이의 연결 노드는 제1 노드(NE)가 된다. 비교부(322)와 스위칭부(324)의 동작에 의해, 제1 노드(NE) 전압은 제2 전압(VPERI)과 거의 같아진다. 이에 따라, 기준 전압(VREFA)은 제1 저항(326)의 저항값(R3)과 제2 저항(328)의 저항값(R4)에 의해, 수학식 4와 같이, 결정될 수 있다.
[수학식 4]
Figure pat00004
즉, 기준 전압(VREFA) 레벨은 제2 전압(VPERI) 레벨과 제3 저항(126)의 저항값(R3)과 제4 저항(128)의 저항값(R4)을 조정함으로써 조절될 수 있다. 기준 전압(VREFA)은, 제2 전압(VPERI)이 1.08V 정도일 경우, 예컨대 1.2V 정도로 발생될 수 있다.
도 4는 본 발명의 제3 실시예에 따른 기준 전압 발생부를 설명하는 도면이다.
도 4를 참조하면, 기준 전압 발생부(400)는 변곡점 조절부(410), 차아지 펌핑부(415) 그리고 레벨 증폭부(420)를 포함한다. 기준 전압 발생부(400)는 외부 전원 전압인 제1 전원 전압(VEXT)에 의해 구동되고, 제1 전압(VREF)을 수신하여 변곡점 전압(VREFAPRE)과 기준 전압(VREFA)을 발생할 수 있다.
변곡점 조절부(410)는 도 1에서 설명된 변곡점 조절부(110)와 거의 동일하게 구성될 수 있다. 설명의 중복을 피하기 위하여, 변곡점 조절부(410)에 대한 구체적인 설명은 생략된다. 변곡점 조절부(410)는, 예컨대 1.2V 정도의 제1 전원 전압(VEXT)에 의해 구동되고, 0.75V 정도의 제1 전압(VREF)을 수신하여 1.08V 정도의 변곡점 전압(VREFAPRE)을 발생할 수 있다.
차아지 펌핑부(415)는 제1 전원 전압(VEXT)을 입력하고, 차아지 펌핑 동작을 통하여 제1 전원 전압(VEXT) 보다 높은 제2 전원 전압(VPPE)을 출력할 수 있다. 제1 전원 전압(VEXT)이 예컨대, 1.2V 정도인 경우, 제2 전원 전압(VPPE)은 예컨대, 1.6V 정도인 것으로 설정될 수 있다. 차아지 펌핑부(415)는 오실레이터와 펌핑 커패시터를 포함할 수 있다. 오실레이터는 오실레이팅 신호를 발생하고, 펌핑 커패시터는 오실레이팅 신호에 응답하여 제1 전원 전압(VEXT)으로부터 펌핑 전압을 발생할 수 있다. 또한, 차아지 펌핑부(415)는 펌핑 전압이 일정 전압 레벨에 이르면 차아지 펌핑 동작을 멈추는 펌핑 제어부를 포함할 수 있다. 펌핑 전압은 제2 전원 전압(VPPE)으로 출력될 수 있다.
레벨 증폭부(420)는 제2 전원 전압(VPPE)으로 구동되고, 변곡점 조절부(410)에서 발생된 변곡점 전압(VREFAPRE)을 수신하여 기준 전압(VREFA)을 발생할 수 있다. 레벨 증폭부(420)는 도 1에서 설명된 레벨 증폭부(120)와 거의 동일하게 구성될 수 있다. 설명의 중복을 피하기 위하여, 레벨 증폭부(420)의 구체적인 설명은 생략된다. 레벨 증폭부(420)는 1.6V 정도의 제2 전원 전압(VPPE)에 의해 구동되고, 변곡점 전압(VREFAPRE)이 1.08V 정도인 경우, 1.2V 정도의 기준 전압을 발생할 수 있다. 레벨 증폭부(420)는 변곡점 전압(VREFAPRE)을 수신하여 기준 전압(VREFA)을 발생하는 데, 그 이득은 1.2/1.08 정도로 계산될 수 있다.
도 5는 본 발명의 제4 실시예에 따른 기준 전압 발생부를 설명하는 도면이다.
도 5를 참조하면, 기준 전압 발생부(500)는 변곡점 조절부(510), 전압 강하부(515) 그리고 레벨 증폭부(520)를 포함한다. 기준 전압 발생부(500)는 제1 및 제2 외부 전원 전압들(VEXT1, VEXT2)에 의해 구동되고, 제1 전압(VREF)을 수신하여 변곡점 전압(VREFAPRE)과 기준 전압(VREFA)을 발생할 수 있다. 제1 외부 전원 전압(VEXT1) 레벨과 제2 외부 전원 전압(VEXT2) 레벨은 서로 다를 수 있다. 제2 외부 전원 전압(VEXT2)은 제1 외부 전원 전압(VEXT1) 보다 높게 설정될 수 있다.
변곡점 조절부(510)는 도 1에서 설명된 변곡점 조절부(110)와 거의 동일하게 구성될 수 있다. 설명의 중복을 피하기 위하여, 변곡점 조절부(510)에 대한 구체적인 설명은 생략된다. 변곡점 조절부(510)는, 예컨대 1.2V 정도의 제1 외부 전원 전압(VEXT1)에 의해 구동되고, 0.75V 정도의 제1 전압(VREF)을 수신하여 1.08V 정도의 변곡점 전압(VREFAPRE)을 발생할 수 있다.
전압 강하부(515)는 제2 외부 전원 전압(VEXT2)을 입력하고, 전압 강하시켜 제2 전원 전압(VPPE)을 출력할 수 있다. 제2 외부 전원 전압(VEXT2)이 예컨대, 2.5V 정도인 경우, 제2 전원 전압(VPPE)은 예컨대, 1.6V 정도인 것으로 설정될 수 있다. 전압 강하부(515)는 제2 외부 전원 전압(VEXT2)과 제2 전원 전압(VPPE) 사이에 직렬 연결되는 다수개의 다이오드 소자들로 구성될 수 있다. 다이오드 소자는 도통시 PN 접합 순방향 강하 전압(Vf)만큼 전압 강하를 생기게 한다. 예컨대, 다이오드 소자들이 n개인 경우, 제2 전원 전압(VPPE)은 VEXT2-n·Vf 로 결정될 수 있다.
또한, 전압 강하부(515)는 제2 외부 전원 전압(VEXT2)과 제2 전원 전압(VPPE) 사이에 직렬 연결되는 다수개의 MOS 트랜지스터들로 구성될 수 있다. 이들 MOS 트랜지스터들은, 각각, 게이트와 드레인이 상호 접속될 수 있다. 이들 MOS 트랜지스터들은, 각각, 다이오드 모드로 동작하고, 도통시 임계치 전압(VTN)만큼 전압 강하를 생기게 한다. 예컨대, 이들 MOS 트랜지스터들이 n개인 경우, 제2 전원 전압(VPPE)은 VEXT2-n·VTN 로 결정될 수 있다.
레벨 증폭부(520)는 제2 전원 전압(VPPE)으로 구동되고, 변곡점 조절부(510)에서 발생된 변곡점 전압(VREFAPRE)을 수신하여 기준 전압(VREFA)을 발생할 수 있다. 레벨 증폭부(520)는 도 1에서 설명된 레벨 증폭부(120)와 거의 동일하게 구성될 수 있다. 설명의 중복을 피하기 위하여, 레벨 증폭부(520)의 구체적인 설명은 생략된다. 레벨 증폭부(520)는 1.6V 정도의 제2 전원 전압(VPPE)에 의해 구동되고, 변곡점 전압(VREFAPRE)이 1.08V 정도인 경우, 1.2V 정도의 기준 전압을 발생할 수 있다. 레벨 증폭부(520)는 변곡점 전압(VREFAPRE)을 수신하여 기준 전압(VREFA)을 발생하는 데, 그 이득은 1.2/1.08 정도로 계산될 수 있다.
도 6은 본 발명의 제5 실시예에 따른 기준 전압 발생부를 설명하는 도면이다.
도 6을 참조하면, 기준 전압 발생부(600)는 전압 분배부(610)와 레벨 증폭부(620)를 포함한다. 전압 분배부(610)는 제1 전원 전압(VEXT)과 제3 전원 전압(VSS) 사이를 전압 분배하여 변곡점 전압(VREFAPRE)을 발생할 수 있다. 전압 분배부(610)는 제1 전원 전압(VEXT)과 변곡점 전압(VREFAPRE) 사이에 연결되는 제1 저항 소자과 변곡점 전압(VREFAPRE)과 제3 전원 전압(VSS) 사이에 연결되는 제2 저항 소자로 구성될 수 있다. 제1 및 제2 저항 소자들의 저항값들을 조절함으로써, 변곡점 전압(VREFAPRE) 레벨을 조절할 수 있다. 제1 전원 전압(VEXT)은 예컨대, 1.2V 정도의 전압 레벨이고, 제3 전원 전압은 접지 전압일 수 있다. 변곡점 전압(VREFAPRE)은 1.08V 정도로 발생되도록 제1 및 제2 저항 소자들의 저항값들을 조절할 수 있다.
레벨 증폭부(620)는 제2 전원 전압(VPPE)으로 구동되고, 전압 분배부(610)에서 발생된 변곡점 전압(VREFAPRE)을 수신하여 기준 전압(VREFA)을 발생할 수 있다. 레벨 증폭부(620)는 도 1에서 설명된 레벨 증폭부(120)와 거의 동일하게 구성될 수 있다. 설명의 중복을 피하기 위하여, 레벨 증폭부(420)의 구체적인 설명은 생략된다. 레벨 증폭부(620)는 1.6V 정도의 제2 전원 전압(VPPE)에 의해 구동되고, 변곡점 전압(VREFAPRE)이 1.08V 정도인 경우, 1.2V 정도의 기준 전압을 발생할 수 있다. 레벨 증폭부(620)는 변곡점 전압(VREFAPRE)을 수신하여 기준 전압(VREFA)을 발생하는 데, 그 이득은 1.2/1.08 정도로 계산될 수 있다.
본 발명의 다양한 실시예들에 따른 기준 전압 발생부에서 발생되는 기준 전압(VREFA)은 DRAM에 사용되는 내부 전원들의 발생에 기준이 되는 전압으로 작용할 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 기준 전압 발생부를 포함하는 DRAM의 제1 예를 설명하는 도면이다.
도 7을 참조하면, DRAM(700)은 메모리 셀 어레이(702)와 센스 앰프부(703)을 포함하는 코어 블락(701), 주변 회로부(704) 그리고 출력 버퍼부(705)를 포함할 수 있다. 메모리 셀 어레이(702)는 복수의 워드라인들, 워드라인들 위를 교차하는 비트라인들, 워드라인들과 비트라인들 사이의 교차점들에 배열되는 복수의 메모리 셀들, 복수의 워드라인들 중 소정의 워드라인을 선택할 수 있는 로우 디코더, 그리고 복수의 비트라인들 중 소정의 비트라인을 선택할 수 있는 칼럼 디코더를 포함할 수 있다. 센스 앰프부(703)는 복수의 비트라인들에서 판독된 메모리 셀 데이터를 감지 증폭할 수 있다. 주변 회로부(704)는 어드레스 버퍼, 데이터 입력 버퍼, 그리고 제어 회로들을 포함할 수 있다. 출력 버퍼부(705)는 외부 전원 전압(VEXT)으로 구동되고, 감지 증폭된 메모리 셀 데이터를 외부로 독출할 수 있다.
또한, DRAM(700)은 제1 기준 전압 발생부(706), 제1 내부 전압 발생부(707), 제2 기준 전압 발생부(708), 그리고 제2 내부 전압 발생부(709)를 포함할 수 있다. 제1 기준 전압 발생부(706)는 외부 전원 전압(VEXT)을 수신하여 제1 기준 전압(VREF)을 발생할 수 있다. 제1 내부 전압 발생부(707)는 외부 전원 전압(VEXT)으로 구동되고, 제1 기준 전압(VREF)을 수신하여 제1 내부 전원 전압(IVC)을 발생할 수 있다. 제1 내부 전원 전압(IVC)은 주변 회로부(704)를 구동하는 전원으로 사용될 수 있다.
제2 기준 전압 발생부(708)은 외부 전원 전압(VEXT)과 제2 전원 전압(VPPE)에 의해 구동되고, 제1 기준 전압(VREF)을 수신하여 제2 기준 전압(VREFA)을 발생할 수 있다. 제2 기준 전압 발생부(708)은, 도 1에서 설명된 기준 전압 발생부(100)와 같이, 변곡점 조절부(110)와 레벨 증폭부(120)를 포함할 수 있다. 변곡점 조절부(110)는 외부 전원 전압(VEXT)에 의해 구동되고, 제1 기준 전압(VREF)을 수신하여 변곡점 전압(Clamp Voltage, VREFAPRE)을 발생할 수 있다. 레벨 증폭부(120)는 외부 전원 전압(VEXT) 보다 높은 제2 전원 전압(VPPE)에 의해 구동되고, 변곡점 전압(VREFAPRE)을 수신하여 제2 기준 전압(VREFA)을 발생할 수 있다. 또한, 제2 기준 전압 발생부(708)은 도 3 내지 도 6에서 설명된 다양한 실시예들의 기준 전압 발생부들 중 어느 하나의 실시예로 구현될 수도 있다.
제2 내부 전압 발생부(709)는 제2 전원 전압(VPPE)으로 구동되고, 제2 기준 전압(VREFA)을 수신하여 제2 내부 전원 전압(AIVC)을 발생할 수 있다. 제2 내부 전원 전압(AIVC)은 코어 블락(702)을 구동하는 전원으로 사용될 수 있다.
도 8은 도 7의 제1 기준 전압 발생부(706)를 설명하는 회로 다이어그램이다.
도 8을 참조하면, 제1 기준 전압 발생부(706)는 외부 전원 전압(VEXT)을 전압 분배하여 제1 기준 전압(VREF)을 발생할 수 있다. 제1 기준 전압 발생부(706)는 바이어스부(810), 제어부(820) 그리고 구동부(830)를 포함할 수 있다. 바이어스부(810)는 외부 전원 전압(VEXT)과 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항들(801, 802)과 제1 내지 제3 엔모스 트랜지스터들(803-805)을 포함할 수 있다. 제1 저항(801)과 제2 저항(802) 사이의 제1 노드 전압(VREF_F)은 제1 및 제2 엔모스 트랜지스터들(803, 804)의 게이트들에 연결될 수 있다. 제3 엔모스 트랜지스터(805)의 게이트는 외부 전원 전압(VEXT)에 연결될 수 있다. 외부 전원 전압(VEXT)은 제1 및 제2 저항들(801, 802)과 제1 내지 제3 엔모스 트랜지스터들(803-805)에 의해 전압 분배되어, 그 분배된 전압이 제1 노드 전압(VREF_F)으로 나타날 수 있다.
제어부(820)는 외부 전원 전압(VEXT)이 안정될 때까지 제1 노드 전압(VREF_F)을 제어할 수 있다. 제어부(820)는 제1 노드 전압(VREF_F)과 접지 전압(VSS) 사이에 연결되는 피모스 트랜지스터(806)를 포함할 수 있다. 피모스 트랜지스터(806)의 게이트는 제2 저항(802)과 제1 엔모스 트랜지스터(803) 사이의 제2 노드(ND_A)에 연결될 수 있다. 피모스 트랜지스터(806)는 외부 전원 전압(VEXT)이 인가되는 초기에 턴온되어, 제1 노드 전압(VREF_F)을 접지 전압(VSS)으로 안정화시킬 수 있다. 이 후, 피모스 트랜지스터(806)는 외부 전원 전압(VEXT)이 예컨대, 1.2V 정도로 일정하게 인가되면 턴오프될 수 있다.
구동부(830)는 제1 노드 전압(VREF_F)에 응답하여 제1 기준 전압(VREF)을 발생시킬 수 있다. 구동부(830)는 제1 노드 전압(VREF_F)과 접지 전압(VSS) 사이에 직렬 연결되는 제3 저항(807)과 제4 및 제5 엔모스 트랜지스터들(808, 809)을 포함할 수 있다. 제4 엔모스 트랜지스터(808)의 게이트는 제1 노드 전압(VREF_F)에 연결되고, 제5 엔모스 트랜지스터(809)의 게이트는 외부 전원 전압(VEXT)에 연결될 수 있다. 제3 저항(807)과 제4 엔모스 트랜지스터(808) 사이의 연결 노드는 제1 기준 전압(VREF)으로 발생될 수 있다.
외부 전원 전압(VEXT)이 상승하면, 제1 노드 전압(VREF_F)이 상승되고 제1 기준 전압(VREF)이 상승될 수 있다. 제1 노드 전압(VREF_F)이 상승하면, 제4 엔모스 트랜지스터(808)가 턴온될 수 있다. 이것은 제1 기준 전압(VREF)이 상승하는 것을 방지할 수 있다.
외부 전원 전압(VEXT)이 하강하면, 제1 노드 전압(VREF_F)이 하강되고 제1 기준 전압(VREF_F)도 하강될 수 있다. 제1 노드 전압(VREF_F)이 하강하면, 제4 엔모스 트랜지스터(808)이 턴오프될 수 있다. 이것은 제1 기준 전압(VREF)이 하강하는 것을 방지할 수 있다.
그러므로, 제1 기준 전압 발생부(706)은 외부 전원 전압(VEXT) 변동에 의존하지 않고 제1 기준 전원 전압(VREF)을 안정적으로 발생할 수 있다. 제1 기준 전압 발생부(706)는, 외부 전원 전압(VEXT)이 1.2V 정도일 때, 제1 기준 전압(VREF)은 예컨대, 0.75V 정도로 발생할 수 있다. 제1 기준 전압(VREF)은 도 1, 도 3 내지 도 5에서 설명된 다양한 실시예들의 기준 전압 발생부들의 제1 전압(VREF)으로 제공될 수 있다.
도 9는 도 7의 제1 내부 전압 발생 회로(707)를 설명하는 회로 다이어그램이다.
도 9를 참조하면, 제1 내부 전압 발생 회로(707)은 외부 전원 전압(VEXT)에 의해 구동되고, 제1 기준 전압(VREF)을 수신하여 제1 내부 전원 전압(IVC)을 발생할 수 있다. 제1 내부 전압 발생 회로(707)는 비교부(902), 스위칭부(903), 그리고 레벨 제어부(905)를 포함할 수 있다. 비교부(902)는 외부 전원 전압(VEXT)으로 구동되고, 제1 기준 전압(VREF)과 구동부(903)의 제1 노드(ND_B) 전압을 비교하여 그 비교 결과를 제2 노드(ND_C)로 출력할 수 있다. 외부 전원 전압(VEXT)은 예컨대, 1.2V 정도의 전압 레벨이고, 제1 기준 전압(VREF)는, 예컨대 0.75V 정도의 전압 레벨일 수 있다. 제1 비교부(112)는 제1 노드(ND_B) 전압이 제1 기준 전압(VREF) 보다 낮으면 제2 노드(ND_C)로 로직 로우레벨을 출력할 수 있다. 또한, 제1 비교부(112)는 제1 노드(ND_B) 전압이 제1 기준 전압(VREF) 보다 높으면 제2 노드(ND_C)로 로직 하이레벨을 출력할 수 있다. 제2 노드(ND_C)는 스위칭부(904)와 연결될 수 있다.
스위칭부(904)는 외부 전원 전압(VEXT)에 의해 구동되고, 제2 노드(ND_C)에 게이팅되는 피모스 트랜지스터일 수 있다. 피모스 트랜지스터의 소스에 외부 전원 전압(VEXT)이 연결되고, 그 게이트에 제2 노드(ND_C)가 연결되고, 그 드레인은 내부 전원 전압(IVC)으로 출력된다. 스위칭부(904)는 로직 로우레벨에 해당하는 제2 노드(ND_C) 전압에 응답하여 피모스 트랜지스터가 턴온될 수 있다. 턴온된 피모스 트랜지스터를 통하여 외부 전원 전압(VEXT)이 공급되어, 제1 내부 전원 전압(IVC) 레벨을 상승시킬 수 있다. 또한, 스위칭부(904)는 로직 하이레벨에 해당하는 제2 노드(ND_C) 전압에 응답하여 피모스 트랜지스터가 턴오프될 수 있다. 턴오프된 피모스 트랜지스터는 외부 전원 전압(VEXT)의 공급을 차단하여 제1 내부 전원 전압(IVC) 레벨을 상승시키지 않는다.
제1 내부 전원 전압(IVC)과 접지 전압(VSS) 사이에 레벨 조절부(905)가 연결될 수 있다. 레벨 조절부(905)에는 제1 및 제2 저항들(906, 908)이 직렬 연결될 수 있다. 제1 저항(906)과 제2 저항(908) 사이의 연결 노드는 제1 노드(ND_B)가 된다. 비교부(902)와 스위칭부(904)의 동작에 의해, 제1 노드(ND_B) 전압은 제1 기준 전압(VREF)과 거의 같아진다. 이에 따라, 제1 내부 전원 전압(IVC)은 제1 저항(906)의 저항값과 제2 저항(908)의 저항값에 의해 결정될 수 있다.
도 10a는 도 7의 제2 내부 전압 발생부(709)와 코어 블락(702)의 센스 앰프부(703)를 설명하는 회로 다이어그램이다.
도 10a를 참조하면, 제2 내부 전압 발생부(709)는 제2 전원 전압(VPPE)으로 구동되고, 제2 기준 전압 발생부(708)에서 발생된 제2 기준 전압(VREFA)을 수신하여 제2 내부 전원 전압(AIVC)을 발생할 수 있다. 제2 내부 전압 발생부(709)는 비교부(1002)와 구동부(1004)를 포함할 수 있다.
비교부(1002)는 제2 기준 전압(VREFA)과 제2 내부 전원 전압(AIVC)을 비교하고, 그 비교 결과를 출력할 수 있다. 비교부(1002)는 제2 내부 전원 전압(AIVC)이 제2 기준 전압(VREFA) 보다 낮으면 로직 로우레벨을 출력할 수 있다. 또한, 비교부(1002)는 제2 내부 전원 전압(AIVC)이 제2 기준 전압(VREFA) 보다 높으면 로직 하이레벨을 출력할 수 있다. 비교부(1002)의 출력은 구동부(1004)와 연결될 수 있다.
구동부(1004)는 제2 전원 전압(VPPE)에 의해 구동되고, 비교부(1002)의 출력에 응답하여 제2 내부 전원 전압(AIVC)을 발생할 수 있다. 구동부(1004)는 비교부(1002)의 출력에 게이팅되는 피모스 트랜지스터일 수 있다. 피모스 트랜지스터의 소스에 제2 전원 전압(VPPE)이 연결되고, 그 게이트에 비교부(1002)의 출력이 연결되고, 그 드레인은 제2 내부 전원 전압(AIVC)으로 출력된다. 구동부(1004)는 로직 로우레벨의 비교부(1002) 출력에 응답하여 피모스 트랜지스터가 턴온될 수 있다. 턴온된 피모스 트랜지스터를 통하여 제2 전원 전압(VPPE)이 공급되어, 제2 내부 전원 전압(AIVC) 레벨을 상승시킬 수 있다. 구동부(1004)는 로직 하이레벨의 비교부(1002) 출력에 응답하여 피모스 트랜지스터가 턴오프될 수 있다. 턴오프된 피모스 트랜지스터는 제2 전원 전압(VPPE)의 공급을 차단하여 제2 내부 전원 전압(AIVC) 레벨을 상승시키지 않는다.
따라서, 제2 내부 전압 발생 회로(709)는 제2 기준 전압(VREFA)과 거의 동일한 전압 레벨의 제2 내부 전원 전압(AIVC)을 발생할 수 있다. 제2 전원 전압(VPPE)이 1.6V 정도이고 제2 기준 전압 발생부(708)에서 발생되는 제2 기준 전압(VREFA)이 1.2V 정도일 때, 제2 내부 전원 전압(AIVC)은 1.2V 정도로 발생할 수 있다.
센스 앰프부(703)은 센싱부(1030)와 등화부(1040)를 포함할 수 있다. 센싱부(1030)는 메모리 셀 어레이(702)의 비트라인(BL)과 상보 비트라인(BLB) 상의 데이터를 감지 증폭할 수 있다. 센싱부(1030)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되는 제1 센싱부(PSA)와 제2 센싱부(NSA)를 포함할 수 있다. 제1 센싱부(PSA)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 그 게이트들이 교차 연결되는 피모스 트랜지스터들로 구성될 수 있다. 제2 센싱부(NSA)는 되고, 그 게이트들이 교차 연결되는 비트라인(BL)과 상보 비트라인(BLB) 사이에 그 게이트들이 교차 연결되는 엔모스 트랜지스터들로 구성될 수 있다. 등화부(703)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되고, 비트라인 등화 신호(PEQI)에 응답하는 엔모스 트랜지스터들로 구성될 수 있다.
제1 센싱부(PSA)는 제2 내부 전압 발생부(709)에서 발생된 제2 내부 전원 전압(AIVC)으로 구동되고, 제2 센싱부(NSA)는 접지 전압(VSS)으로 구동될 수 있다. 제2 내부 전원 전압(AIVC)은 제1 인에이블 신호(LAPG)에 응답하는 제1 스위칭부(1010)을 통하여 제1 센싱부(PSA)로 제공되고, 접지 전압(VSS)은 제2 인에이블 신호(LANG)에 응답하는 제2 스위칭부(1020)을 통하여 제2 센싱부(NSA)로 제공될 수 있다.
센싱부(1030)를 구동하는 제2 내부 전원 전압(AIVC)는, 비트라인(BL)에 연결된 메모리 셀(MC)로의 데이터 기입시, 셀 리스토어 동작에 중요한 요소가 될 수 있다. 특히, 도 10b에 도시된 바와 같이, 비트라인(BL)과 상보 비트라인(BLB)의 이전 로직레벨을 반전시키고, 반전된 로직레벨을 메모리 셀(MC)에 데이터를 기입하는 경우, 제2 내부 전원 전압(AIVC)은 일정한 전압 레벨을 유지할 필요가 있다. DRAM의 전력 소비 감소를 위하여 외부 전원 전압(VEXT) 레벨을 낮추더라도, 제2 내부 전원 전압(AIVC)은 목표 전압 레벨로 일정하게 발생되는 것이 바람직하다.
제2 내부 전압 발생부(709)는 제2 기준 전압(VREFA)과 동일한 제2 내부 전원 전압(AIVC)을 발생할 수 있다. 외부 전원 전압(VEXT)이 1.2V 정도로 낮아져서 제1 기준 전압(VREF)이 0.75V 정도로 발생되더라도, 제2 기준 전압 발생부(708)는 제1 기준 전압(VREF) 보다 높게 1.08V 정도의 변곡점 전압(VREFAPRE)을 발생할 수 있다. 변곡점 전압(VREFAPRE) 레벨은, DRAM의 비트라인(BL)에 연결된 메모리 셀(MC)로 데이터 기입시, 셀 리스토어 동작을 보장하는 최소한의 전압 레벨로 설정될 수 있다. 제2 기준 전압 발생부(708)는 변곡점 전압(VREFAPRE)을 이용하여 1.2V 정도의 제2 기준 전압(VREFA)을 발생할 수 있다. 이에 따라, 제2 내부 전원 전압(AIVC)은 메모리 셀 리스토어 동작을 보장하는 목표 전압 레벨인 1.2V 정도로 발생될 수 있다. 또한, 외부 전압(VEXT) 레벨과는 상관없이 목표 전압 1.2V 정도의 제2 내부 전원 전압(AIVC)은, 메모리 셀(MC)의 셀 커패시턴스가 줄어드는 현실에서, 리프레쉬 시간을 확보할 수 있다.
도 11은 본 발명의 다양한 실시예들에 따른 기준 전압 발생부를 포함하는 DRAM의 제2 예를 설명하는 도면이다.
도 11을 참조하면, DRAM(1100)은, 도 7의 DRAM(700)과 동일하게, 메모리 셀 어레이(702)와 센스 앰프부(703)을 포함하는 코어 블락(701), 주변 회로부(704), 출력 버퍼부(705), 제1 기준 전압 발생부(706), 그리고 제2 기준 전압 발생부(708)를 포함할 수 있다. 또한, DRAM(1100)은 하나의 내부 전압 발생부(709)를 포함할 수 있는데, 이는 도 7의 제2 내부 전압 발생부(709)와 동일하게 구성될 수 있다. 다만, DRAM(1100)은, 도 7의 DRAM(700)과는 달리, 주변 회로부(704)를 구동하는 제1 내부 전압 발생부(707)를 포함하지 않는다는 점에서 차이가 있다.
DRAM(1100)의 저소비 전력 특성을 만족시키기 위하여, 외부 전원 전압(VEXT)이 예컨대, 1.2V 이하로 낮아질 수 있다. 이 경우, 주변 회로부(709)와 출력 버퍼부(705)는 낮아진 외부 전원 전압(VEXT)에 연결되어 구동되도록 설정될 수 있다. 주변 회로부(704)는 어드레스 버퍼, 데이터 입력 버퍼, 그리고 제어 회로들을 포함할 수 있다. 출력 버퍼부(705)는 외부 전원 전압(VEXT)으로 구동되고, 감지 증폭된 메모리 셀 데이터를 외부로 독출할 수 있다.
제1 기준 전압 발생부(706)는 외부 전원 전압(VEXT)을 수신하여 제1 기준 전압(VREF)을 발생할 수 있다. 제2 기준 전압 발생부(708)은 외부 전원 전압(VEXT)과 제2 전원 전압(VPPE)에 의해 구동되고, 제1 기준 전압(VREF)을 수신하여 제2 기준 전압(VREFA)을 발생할 수 있다.
제2 기준 전압 발생부(708)은, 도 1에서 설명된 기준 전압 발생부(100)와 같이, 변곡점 조절부(110)와 레벨 증폭부(120)를 포함할 수 있다. 변곡점 조절부(110)는 외부 전원 전압(VEXT)에 의해 구동되고, 제1 기준 전압(VREF)을 수신하여 변곡점 전압(Clamp Voltage, VREFAPRE)을 발생할 수 있다. 외부 전원 전압(VEXT)이 1.2V 이하로 낮아져서 제1 기준 전압(VREF)이 0.75V 이하로 발생되더라도, 제2 기준 전압 발생부(708)는 제1 기준 전압(VREF) 보다 높게 1.08V 정도의 변곡점 전압(VREFAPRE)을 발생시킬 수 있다. 변곡점 전압(VREFAPRE) 레벨은, DRAM의 비트라인(BL)에 연결된 메모리 셀(MC)로 데이터 기입시, 셀 리스토어 동작을 보장하는 최소한의 전압 레벨로 설정될 수 있다. 레벨 증폭부(120)는 외부 전원 전압(VEXT) 보다 높은 제2 전원 전압(VPPE)에 의해 구동되고, 1.08V 정도의 변곡점 전압(VREFAPRE)을 이용하여 1.2V 정도의 제2 기준 전압(VREFA)을 발생할 수 있다. 또한, 제2 기준 전압 발생부(708)은 도 3 내지 도 6에서 설명된 다양한 실시예들의 기준 전압 발생부들 중 어느 하나의 실시예로 구현될 수도 있다.
내부 전압 발생부(709)는 제2 전원 전압(VPPE)으로 구동되고, 제2 기준 전압(VREFA)을 수신하여 제2 내부 전원 전압(AIVC)을 발생할 수 있다. 내부 전압 발생부(709)는 제2 기준 전압(VREFA)과 동일한 제2 내부 전원 전압(AIVC)을 발생할 수 있다. 제2 내부 전원 전압(AIVC)은 목표 전압 레벨인 1.2V 정도로 발생될 수 있다. 제2 내부 전원 전압(AIVC)은 코어 블락(702)을 구동하는 전원으로 사용될 수 있다. 제2 내부 전원 전압(AIVC)는, 비트라인(BL)에 연결된 메모리 셀(MC)로의 데이터 기입시, 셀 리스토어 동작을 보장하는 목표 전압 레벨을 갖는다. 또한, 1.2 V 정도의 제2 내부 전원 전압(AIVC)은 외부 전압(VEXT) 레벨과는 상관없이 메모리 셀(MC)의 리프레쉬 시간을 확보할 수 있다.
본 실시예들에서 설명되는 전압 발생부들은 도 12와 같은 반도체 메모리 장치, 예컨대, DDR-SDRAM에 포함될 수 있다.
도 12를 참조하면, DDR-SDRAM(1200)은 DRAM 셀을 포함하는 메모리 셀 어레이(1201) 및 DRAM 셀을 구동하기 위한 각종 회로 블록들을 구비할 수 있다. 예컨대, 타이밍 레지스터(1202)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(1202)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(command) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.
타이밍 레지스터(1202)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(1204)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(1204)에 저장될 수 있다. 프로그래밍 레지스터(1204)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(1206)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(1206)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(1208)를 통하여 칼럼 디코더(1210)나 출력 버퍼(1212)로 제공할 수 있다.
어드레스 레지스터(1220)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(1222)를 통하여 로우 디코더(1224)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(1208)를 통하여 칼럼 디코더(1210)로 제공될 수 있다. 로우 어드레스 버퍼(1222)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(1224)로 제공할 수 있다. 또한, 어드레스 레지스터(1220)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(1226)로 제공할 수 있다.
로우 디코더(1224)는 로우 어드레스 버퍼(1222)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1201)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(1210)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1201)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(1200)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.
감지 증폭기(1230)는 로우 디코더(1224)와 칼럼 디코더(1210)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(1212)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(1232)를 통하여 메모리 셀 어레이(1201)로 제공되며, 입출력 컨트롤러(1234)는 데이터 입력 레지스터(1232)를 통한 데이터 전달 동작을 제어할 수 있다.
기준 전압 발생부(100)는, 도 1과 같이, 변곡점 조절부(110)와 레벨 증폭부(120)를 포함할 수 있다. 변곡점 조절부(110)는 외부 전원 전압(VEXT)에 의해 구동되고, 제1 기준 전압(VREF)을 수신하여 변곡점 전압(Clamp Voltage, VREFAPRE)을 발생할 수 있다. 외부 전원 전압(VEXT)이 1.2V 이하로 낮아져서 제1 기준 전압(VREF)이 0.75V 이하로 발생되더라도, 제2 기준 전압 발생부(708)는 제1 기준 전압(VREF) 보다 높게 1.08V 정도의 변곡점 전압(VREFAPRE)을 발생시킬 수 있다. 변곡점 전압(VREFAPRE) 레벨은, DRAM의 비트라인(BL)에 연결된 메모리 셀(MC)로 데이터 기입시, 셀 리스토어 동작을 보장하는 최소한의 전압 레벨로 설정될 수 있다. 레벨 증폭부(120)는 외부 전원 전압(VEXT) 보다 높은 제2 전원 전압(VPPE)에 의해 구동되고, 1.08V 정도의 변곡점 전압(VREFAPRE)을 이용하여 1.2V 정도의 제2 기준 전압(VREFA)을 발생할 수 있다. 또한, 기준 전압 발생부(100)은 도 3 내지 도 6에서 설명된 다양한 실시예들의 기준 전압 발생부들 중 어느 하나의 실시예로 구현될 수도 있다. 제2 기준 전압(VREFA)은 감지 증폭부(1230)을 구동하는 내부 전원 전압(AIVC) 발생의 기준 전압 레벨이 될 수 있다. 내부 전원 전압(AIVC)은 비트라인(BL)에 연결된 메모리 셀(MC)로의 데이터 기입시, 셀 리스토어 동작을 보장하는 목표 전압 레벨을 갖는다. 1.2 V 정도의 내부 전원 전압(AIVC)은 외부 전압(VEXT) 레벨과는 상관없이 메모리 셀(MC)의 리프레쉬 시간을 확보할 수 있다.
도 13은 도 12의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 13을 참조하면, 메모리 시스템(1300)은 메모리 모듈(1310) 및 메모리 콘트롤러(1320)을 포함할 수 있다. 메모리 모듈(1310)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(1330)를 장착할 수 있다. 반도체 메모리 장치(1330)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(1330)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(1331)과 하나 이상의 슬레이브 칩(1332)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
본 실시예에서는 반도체 레이어들 사이의 신호의 전달이 관통 실리콘 비아(TSV)를 통하여 수행되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조에도 적용할 수 있다.
또한, 반도체 레이어들 사이의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다.
유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다.
비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.
마스터 칩(1331)과 슬레이브 칩(1332)은 본 발명의 실시예들에 따른 기준 전압 발생부를 포함할 수 있다. 기준 전압 발생부는, 도 1과 같이, 변곡점 조절부와 레벨 증폭부를 포함할 수 있다. 변곡점 조절부는 외부 전원 전압에 의해 구동되고, 제1 기준 전압을 수신하여 변곡점 전압을 발생할 수 있다. 외부 전원 전압이 1.2V 이하로 낮아져서 제1 기준 전압이 0.75V 이하로 발생되더라도, 기준 전압 발생부는 제1 기준 전압 보다 높게 1.08V 정도의 변곡점 전압을 발생시킬 수 있다. 변곡점 전압 레벨은, DRAM의 비트라인(BL)에 연결된 메모리 셀(MC)로 데이터 기입시, 셀 리스토어 동작을 보장하는 최소한의 전압 레벨로 설정될 수 있다. 레벨 증폭부는 외부 전원 전압 보다 높은 제2 전원 전압에 의해 구동되고, 1.08V 정도의 변곡점 전압을 이용하여 1.2V 정도의 제2 기준 전압을 발생할 수 있다. 또한, 기준 전압 발생부은 도 3 내지 도 6에서 설명된 다양한 실시예들의 기준 전압 발생부들 중 어느 하나의 실시예로 구현될 수도 있다. 제2 기준 전압은 감지 증폭부을 구동하는 내부 전원 전압 발생의 기준 전압 레벨이 될 수 있다. 내부 전원 전압은 비트라인에 연결된 메모리 셀로의 데이터 기입시, 셀 리스토어 동작을 보장하는 목표 전압 레벨을 갖는다. 내부 전원 전압은 낮아진 외부 전원 전압 레벨과는 상관없이 메모리 셀(MC)의 리프레쉬 시간을 확보할 수 있다.
메모리 모듈(1310)은 시스템 버스를 통해 메모리 콘트롤러(1320)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1310)과 메모리 콘트롤러(1320) 사이에서 송수신될 수 있다.
도 14는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 14를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(1400)에 본 발명의 반도체 메모리 장치가 램(1420)으로 장착될 수 있다. 램(1420)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(1420)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 램(1420)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(1400)은 중앙처리 장치(1410), 램(1420), 유저 인터페이스(1430)와 불휘발성 메모리(1440)를 포함하며, 이들 구성요소는 각각 버스(1450)에 전기적으로 연결되어 있다. 불휘발성 메모리(1440)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
컴퓨팅 시스템(1400)에서, 램(1420)은, 본 발명의 실시예들에 따른 기준 전압 발생부를 포함할 수 있다. 기준 전압 발생부는, 도 1과 같이, 변곡점 조절부와 레벨 증폭부를 포함할 수 있다. 변곡점 조절부는 외부 전원 전압에 의해 구동되고, 제1 기준 전압을 수신하여 변곡점 전압을 발생할 수 있다. 외부 전원 전압이 1.2V 이하로 낮아져서 제1 기준 전압이 0.75V 이하로 발생되더라도, 기준 전압 발생부는 제1 기준 전압 보다 높게 1.08V 정도의 변곡점 전압을 발생시킬 수 있다. 변곡점 전압 레벨은, DRAM의 비트라인(BL)에 연결된 메모리 셀(MC)로 데이터 기입시, 셀 리스토어 동작을 보장하는 최소한의 전압 레벨로 설정될 수 있다. 레벨 증폭부는 외부 전원 전압 보다 높은 제2 전원 전압에 의해 구동되고, 1.08V 정도의 변곡점 전압을 이용하여 1.2V 정도의 제2 기준 전압을 발생할 수 있다. 또한, 기준 전압 발생부은 도 3 내지 도 6에서 설명된 다양한 실시예들의 기준 전압 발생부들 중 어느 하나의 실시예로 구현될 수도 있다. 제2 기준 전압은 감지 증폭부을 구동하는 내부 전원 전압 발생의 기준 전압 레벨이 될 수 있다. 내부 전원 전압은 비트라인에 연결된 메모리 셀로의 데이터 기입시, 셀 리스토어 동작을 보장하는 목표 전압 레벨을 갖는다. 내부 전원 전압은 낮아진 외부 전원 전압 레벨과는 상관없이 메모리 셀의 리프레쉬 시간을 확보할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (28)

  1. 외부에서 인가되는 제1 전원 전압에 의해 구동되고, 제1 전압을 수신하여 변곡점 전압을 발생하는 변곡점 조절부; 및
    상기 제1 전원 전압보다 높은 제2 전원 전압에 의해 구동되고, 상기 변곡점 전압을 수신하여 기준 전압을 발생하는 레벨 증폭부를 구비하는 것을 특징으로 하는 기준 전압 발생부.
  2. 제1항에 있어서,
    상기 기준 전압 발생부는 DRAM(Dynamic Ramdom Access Memory)에 포함되고,
    상기 변곡점 전압은 상기 DRAM 내 메모리 셀 데이터의 리스토어 동작을 보장하는 최소한의 전압 레벨을 갖도록 설정되는 것을 특징으로 하는 기준 전압 발생부.
  3. 제1항에 있어서, 상기 변곡점 조절부는
    상기 제1 전원 전압에 의해 구동되고, 상기 제1 전압과 제1 노드 전압을 비교하여 제2 노드 전압을 출력하는 제1 비교부;
    상기 제1 전원 전압에 의해 구동되고, 상기 제2 노드 전압에 응답하여 상기 변곡점 전압을 출력하는 제1 스위칭부; 및
    상기 제1 전압의 레벨과 동일한 상기 제1 노드 전압을 출력하고, 상기 변곡점 전압의 레벨을 조절하는 제1 레벨 제어부를 구비하는 것을 특징으로 하는 기준 전압 발생부.
  4. 제3항에 있어서, 상기 제1 스위칭부는
    상기 제1 전원 전압이 그 소스에 연결되고, 상기 제2 노드가 그 게이트에 연결되고, 상기 변곡점 전압이 그 드레인에 연결되는 피모스 트랜지스터인 것을 특징으로 하는 기준 전압 발생부.
  5. 제3항에 있어서, 상기 제1 레벨 제어부는
    상기 변곡점 전압과 상기 제2 노드 사이에 연결되는 제1 저항; 및
    상기 제2 노드와 접지 전압 사이에 연결되는 상기 제2 저항을 구비하는 것을 특징으로 하는 기준 전압 발생부.
  6. 제1항에 있어서, 상기 레벨 증폭부는
    상기 제2 전원 전압에 의해 구동되고, 변곡점 전압과 제3 노드 전압을 비교하여 제4 노드 전압을 출력하는 제2 비교부;
    상기 제2 전원 전압에 의해 구동되고, 상기 제4 노드 전압에 응답하여 상기 기준 전압을 출력하는 제2 스위칭부; 및
    상기 변곡점 전압의 레벨과 동일한 상기 제3 노드 전압을 출력하고, 상기 기준 전압의 레벨을 조절하는 제2 레벨 제어부를 구비하는 것을 특징으로 하는 기준 전압 발생부.
  7. 제6항에 있어서, 상기 제2 스위칭부는
    상기 제2 전원 전압이 그 소스에 연결되고, 상기 제4 노드가 그 게이트에 연결되고, 상기 기준 전압이 그 드레인에 연결되는 피모스 트랜지스터인 것을 특징으로 하는 기준 전압 발생부.
  8. 제6항에 있어서, 상기 제2 레벨 제어부는
    상기 기준 전압과 상기 제3 노드 사이에 연결되는 제3 저항; 및
    상기 제3 노드와 접지 전압 사이에 연결되는 상기 제4 저항을 구비하는 것을 특징으로 하는 기준 전압 발생부.
  9. 제1항에 있어서, 상기 기준 전압 발생부는
    상기 제1 전원 전압을 입력하고, 차아지 펌핑 동작을 통하여 상기 제2 전원 전압을 출력하는 차아지 펌핑부를 더 구비하는 것을 특징으로 하는 기준 전압 발생부.
  10. 제1항에 있어서, 상기 기준 전압 발생부는
    상기 제1 전원 전압보다 높은 제3 전원 전압을 입력하고, 상기 제3 전원 전압을 전압 강하시켜 상기 제2 전원 전압을 출력하는 전압 강하부를 더 구비하는 것을 특징으로 하는 기준 전압 발생부.
  11. 외부로부터 제1 전원 전압이 인가되는 DRAM에 있어서,
    상기 제1 전원 전압보다 높은 제2 전원 전압에 의해 구동되고, 제1 전압과 제1 노드 전압을 비교하여 제2 노드 전압을 발생하는 비교부;
    상기 제2 전원 전압에 의해 구동되고, 상기 제2 노드 전압에 응답하여 기준 전압을 출력하는 스위칭부; 및
    상기 제1 전압의 레벨과 동일한 상기 제1 노드 전압을 출력하고, 상기 기준 전압의 레벨을 조절하는 레벨 제어부를 구비하고,
    상기 제1 전압은 상기 DRAM 내 메모리 셀 데이터의 리스토어 동작을 보장하는 최소한의 전압 레벨을 갖도록 설정되는 것을 특징으로 하는 기준 전압 발생부.
  12. 제11항에 있어서, 상기 스위칭부는
    상기 제2 전원 전압이 그 소스에 연결되고, 상기 제2 노드가 그 게이트에 연결되고, 상기 기준 전압이 그 드레인에 연결되는 피모스 트랜지스터인 것을 특징으로 하는 기준 전압 발생부.
  13. 제11항에 있어서, 상기 레벨 제어부는
    상기 기준 전압과 상기 제1 노드 사이에 연결되는 제1 저항; 및
    상기 제1 노드와 접지 전압 사이에 연결되는 상기 제2 저항을 구비하는 것을 특징으로 하는 기준 전압 발생부.
  14. 외부로부터 제1 전원 전압이 인가되는 DRAM에 있어서,
    제1 전원 전압과 접지 전압 사이를 전압 분배하여 변곡점 전압을 발생하는 전압 분배부; 및
    상기 제1 전원 전압보다 높은 제2 전원 전압에 의해 구동되고, 상기 변곡점 전압을 수신하여 기준 전압을 발생하는 레벨 증폭부를 구비하고,
    상기 변곡점 전압은 상기 DRAM 내 메모리 셀 데이터의 리스토어 동작을 보장하는 최소한의 전압 레벨을 갖도록 설정되는 것을 특징으로 하는 기준 전압 발생부.
  15. 제14항에 있어서, 전압 분배부는
    상기 제1 전원 전압과 상기 변곡점 전압 사이에 연결되는 제1 저항; 및
    상기 변곡점 전압과 상기 접지 전압 사이에 연결되는 제2 저항을 구비하는 것을 특징으로 하는 기준 전압 발생부.
  16. 제14항에 있어서, 상기 레벨 증폭부는
    상기 제2 전원 전압에 의해 구동되고, 변곡점 전압과 제1 노드 전압을 비교하여 제2 노드 전압을 출력하는 비교부;
    상기 제2 전원 전압에 의해 구동되고, 상기 제2 노드 전압에 응답하여 상기 기준 전압을 출력하는 스위칭부; 및
    상기 변곡점 전압의 레벨과 동일한 상기 제1 노드 전압을 출력하고, 상기 기준 전압의 레벨을 조절하는 레벨 제어부를 구비하는 것을 특징으로 하는 기준 전압 발생부.
  17. 제16항에 있어서, 상기 스위칭부는
    상기 제2 전원 전압이 그 소스에 연결되고, 상기 제2 노드가 그 게이트에 연결되고, 상기 기준 전압이 그 드레인에 연결되는 피모스 트랜지스터인 것을 특징으로 하는 기준 전압 발생부.
  18. 제16항에 있어서, 상기 레벨 제어부는
    상기 기준 전압과 상기 제1 노드 사이에 연결되는 제1 저항; 및
    상기 제1 노드와 접지 전압 사이에 연결되는 상기 제2 저항을 구비하는 것을 특징으로 하는 기준 전압 발생부.
  19. 외부에서 인가되는 제1 전원 전압을 수신하여 제1 기준 전압을 발생하는 제1 기준 전압 발생부;
    상기 제1 전원 전압과 상기 제1 전원 전압보다 높은 제2 전원 전압에 의해 구동되고, 상기 제1 기준 전압을 수신하여 변곡점 전압과 제2 기준 전압을 발생하는 제2 기준 전압 발생부; 및
    상기 제2 전원 전압으로 구동되고, 상기 제2 기준 전압을 수신하여 내부 전원 전압을 발생하는 내부 전압 발생부를 구비하고,
    상기 변곡점 전압은 메모리 셀 데이터의 리스토어 동작을 보장하는 최소한의 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 제1 기준 전압 발생부는
    상기 제1 전원 전압과 접지 전압 사이를 전압 분배하여 제1 노드 전압을 발생하는 바이어스부;
    상기 제1 전원 전압이 안정될 때까지 상기 제1 노드 전압을 제어하는 제어부; 및
    상기 제1 노드 전압에 응답하여 상기 제1 기준 전압을 발생하는 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 바이어스부는
    상기 제1 전원 전압과 상기 제1 노드 전압 사이에 연결되는 제1 저항;
    상기 제1 노드 전압에 그 일단이 연결되는 제2 저항;
    상기 제2 저항의 다른 단에 직렬 연결되는 제1 내지 제3 엔모스 트랜지스터들을 구비하고,
    상기 제1 및 제2 엔모스 트랜지스터의 게이트들은 상기 제1 노드 전압에 연결되고, 상기 제3 엔모스 트랜지스터의 게이트는 상기 제1 전원 전압에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제20항에 있어서, 상기 제어부는
    상기 제1 노드 전압과 상기 접지 전압 사이에 연결되고, 상기 제2 저항과 상기 제1 엔모스 트랜지스터 사이의 제2 노드에 그 게이트가 연결되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제20항에 있어서, 상기 구동부는
    상기 제1 노드 전압과 상기 제1 기준 전압 사이에 연결되는 저항; 및
    상기 제1 기준 전압과 상기 접지 전압 사이에 직렬 연결되는 제1 및 제2 엔모스 트랜지스터들을 구비하고,
    상기 제1 엔모스 트랜지스터의 게이트는 상기 제1 노드 전압에 연결되고, 상기 제2 엔모스 트랜지스터의 게이트는 외부 전원 전압에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제19항에 있어서, 상기 제2 기준 전압 발생부는
    상기 제1 전원 전압에 의해 구동되고, 제1 기준 전압을 수신하여 상기 변곡점 전압을 발생하는 변곡점 조절부; 및
    상기 제2 전원 전압에 의해 구동되고, 상기 변곡점 전압을 수신하여 기준 전압을 발생하는 레벨 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서, 상기 제2 기준 전압 발생부는
    상기 제1 전원 전압을 입력하고, 차아지 펌핑 동작을 통하여 상기 제2 전원 전압을 출력하는 차아지 펌핑부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제24항에 있어서, 상기 제2 기준 전압 발생부는
    상기 제1 전원 전압보다 높은 상기 제3 전원 전압을 입력하고, 상기 제3 전원 전압을 전압 강하시켜 상기 제2 전원 전압을 출력하는 전압 강하부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제19항에 있어서, 상기 내부 전압 발생 회로는
    상기 제2 기준 전압과 상기 제1 내부 전원 전압을 비교하고, 그 비교 결과를 출력하는 비교부; 및
    상기 제2 전원 전압에 의해 구동되고, 상기 비교부의 출력에 응답하여 상기 제1 내부 전원 전압을 발생하는 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제27항에 있어서, 상기 구동부는
    상기 제2 전원 전압이 그 소스에 연결되고, 상기 비교부의 출력이 그 게이트에 연결되고, 상기 내부 전원 전압이 그 게이트로 연결되는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
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US13/661,297 US9053814B2 (en) 2012-02-27 2012-10-26 Voltage generators adaptive to low external power supply voltage
DE102012111282A DE102012111282A1 (de) 2012-02-27 2012-11-22 Spannungsgeneratoren, welche an kleine externe Versorgungsspannungen anpassbar sind
TW102100761A TWI620189B (zh) 2012-02-27 2013-01-09 適用於低外部電源供應電壓之電壓產生器
JP2013003386A JP5911437B2 (ja) 2012-02-27 2013-01-11 低い外部電源電圧に適した電圧発生部
CN201310061459.8A CN103295623B (zh) 2012-02-27 2013-02-27 自适应于低外部供电电压的电压生成器

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200007695A (ko) * 2018-07-13 2020-01-22 쟈인 에레쿠토로닉스 가부시키가이샤 이퀼라이저 조정 장치, 이퀼라이저 조정 방법, 수신기 및 송수신 시스템

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9036369B2 (en) * 2012-10-12 2015-05-19 Power Integrations, Inc. Programming of an integrated circuit on a multi-function terminal
US9496007B2 (en) * 2013-10-25 2016-11-15 Texas Instruments Incorporated Method and apparatus for generating piece-wise linear regulated supply
CN104699153B (zh) * 2013-12-10 2017-02-08 展讯通信（上海）有限公司 低压差线性稳压器
KR102171261B1 (ko) * 2013-12-27 2020-10-28 삼성전자 주식회사 다수의 전압 발생부들을 갖는 메모리 장치
CN105206297B (zh) * 2014-06-25 2018-12-18 华邦电子股份有限公司 内部电压产生装置
JP2016170303A (ja) * 2015-03-13 2016-09-23 シナプティクス・ジャパン合同会社 半導体装置及び電子機器
KR102374228B1 (ko) * 2015-08-27 2022-03-15 삼성전자주식회사 저항성 메모리 장치의 부스트 전압 생성기, 이를 포함하는 전압 생성기 및 이를 포함하는 저항성 메모리 장치
CN107276553B (zh) * 2016-04-06 2019-01-11 综合器件技术公司 具有宽输入电压范围的单端信号限幅器
JP2017224978A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体装置
KR20180051984A (ko) * 2016-11-09 2018-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP2018147533A (ja) * 2017-03-03 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、情報処理装置及びリファレンス電位設定方法
JP7020798B2 (ja) 2017-05-01 2022-02-16 株式会社トーキン 固体電解コンデンサ
US10496115B2 (en) 2017-07-03 2019-12-03 Macronix International Co., Ltd. Fast transient response voltage regulator with predictive loading
US10860043B2 (en) 2017-07-24 2020-12-08 Macronix International Co., Ltd. Fast transient response voltage regulator with pre-boosting
US20190050012A1 (en) * 2017-08-10 2019-02-14 Macronix International Co., Ltd. Voltage regulator with improved slew rate
JP6522201B1 (ja) * 2018-05-14 2019-05-29 ウィンボンド エレクトロニクス コーポレーション 半導体装置
KR20210093606A (ko) * 2020-01-20 2021-07-28 삼성전자주식회사 메모리 장치의 전압 발생 회로 및 그것의 동작 방법
TWI729887B (zh) 2020-07-21 2021-06-01 華邦電子股份有限公司 電壓調整器
US11636891B2 (en) * 2021-04-28 2023-04-25 Micron Technology, Inc. Varying a time average for feedback of a memory system
CN117406847B (zh) * 2023-12-14 2024-04-09 浙江地芯引力科技有限公司 芯片及其供电电路和电子设备

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940003406B1 (ko) * 1991-06-12 1994-04-21 삼성전자 주식회사 내부 전원전압 발생회로
IT1272933B (it) 1994-01-28 1997-07-01 Fujitsu Ltd Dispositivo a circuito integrato di semiconduttore
KR100210604B1 (ko) 1994-12-27 1999-07-15 류정열 기관의 배기 과급기
KR970006745B1 (ko) 1995-01-28 1997-04-30 대우자동차 주식회사 차량의 주행거리 음성경보장치
KR0141157B1 (ko) * 1995-04-24 1998-07-15 김광호 기준전압발생회로
KR0131930B1 (ko) 1995-05-08 1998-04-13 홍건희 카카스의 연결구조
KR0149577B1 (ko) * 1995-06-12 1998-12-01 김광호 반도체 메모리 장치의 내부 전원전압 발생회로
KR0132918B1 (ko) 1995-08-25 1998-04-21 전성원 마찰재 마모분진 회수에 의한 브레이크의 소음발생 방지장치
KR0174889B1 (ko) 1995-12-19 1999-03-20 배순훈 전원오프시 방송 프로그램 안내기능을 가진 텔레비젼 수신장치 및 전원오프시 방송 프로그램 안내방법
KR100205546B1 (ko) 1996-08-22 1999-07-01 윤종용 기준전압발생회로
KR19990015338A (ko) 1997-08-05 1999-03-05 안양순 황토제 경량 건축재
US6157332A (en) * 1998-05-01 2000-12-05 Ati Technologies, Inc. Self-calibrating video digital to analog converter
JPH11328954A (ja) 1998-05-12 1999-11-30 Toshiba Microelectronics Corp 基準電圧発生回路およびこれを用いた半導体記憶装置
US6285242B1 (en) * 1999-02-05 2001-09-04 United Microelectronics Corporation Reference voltage shifter
US6226205B1 (en) 1999-02-22 2001-05-01 Stmicroelectronics, Inc. Reference voltage generator for an integrated circuit such as a dynamic random access memory (DRAM)
JP5102413B2 (ja) * 2000-07-12 2012-12-19 ユナイテッド・マイクロエレクトロニクス・コーポレイション 第１の電源電圧から第２の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置
JP3851791B2 (ja) * 2001-09-04 2006-11-29 株式会社東芝 半導体集積回路
KR20030021916A (ko) 2001-09-10 2003-03-15 현대자동차주식회사 내마모성이 강화된 밸브 시이트용 소결합금재 조성물 및그의 제조방법
JP3739760B2 (ja) * 2003-06-04 2006-01-25 ローム株式会社 スイッチングレギュレータ
JP2005038482A (ja) * 2003-07-17 2005-02-10 Toshiba Microelectronics Corp 半導体装置
JP4652726B2 (ja) * 2004-06-11 2011-03-16 富士通セミコンダクター株式会社 Ｄｃ−ｄｃコンバータの制御回路、ｄｃ−ｄｃコンバータ及び電子機器
US7356716B2 (en) * 2005-02-24 2008-04-08 International Business Machines Corporation System and method for automatic calibration of a reference voltage
US7961546B2 (en) * 2008-02-05 2011-06-14 Texas Instruments Incorporated Memory power management systems and methods
KR20090103118A (ko) 2008-03-27 2009-10-01 삼성전자주식회사 내부전압 발생회로
JP5535447B2 (ja) * 2008-05-15 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 電源電圧降圧回路、半導体装置および電源電圧回路
KR101131940B1 (ko) 2009-06-16 2012-04-12 주식회사 하이닉스반도체 반도체 장치
KR101144079B1 (ko) 2010-08-27 2012-05-23 기아자동차주식회사 자동차 도어의 임팩트빔 고정용 브라켓
KR101802439B1 (ko) * 2011-07-14 2017-11-29 삼성전자주식회사 전압 레귤레이터 및 이를 포함하는 메모리 장치
JP2013070462A (ja) * 2011-09-21 2013-04-18 Elpida Memory Inc 半導体装置及びこれを備える情報処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200007695A (ko) * 2018-07-13 2020-01-22 쟈인 에레쿠토로닉스 가부시키가이샤 이퀼라이저 조정 장치, 이퀼라이저 조정 방법, 수신기 및 송수신 시스템

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