JP2013175263A - 低い外部電源電圧に適した電圧発生部 - Google Patents

低い外部電源電圧に適した電圧発生部 Download PDF

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Abstract

【課題】低い外部電源電圧に適した電圧発生部を提供する。
【解決手段】低い外部電源電圧に対しても高い目標電圧レベルを発生させる電圧発生部について開示され、該基準電圧発生部は、外部から印加される第１電源電圧によって駆動され、第１電圧を受信してクランプ電圧を発生させるクランプ調節部と、第１電源電圧より高い第２電源電圧によって駆動され、クランプ電圧を受信して基準電圧を発生させるレベル増幅部と、を含む。該クランプ電圧は、ＤＲＡＭ内メモリセルデータのリストア動作を保証する最小限の電圧レベルを有するように設定される。
【選択図】図１

Description

本発明は、半導体メモリ装置に係り、特に、低い外部電源電圧でも、一定レベルの内部電圧を発生させる電圧発生部、それを含む半導体メモリ装置及びメモリシステムに関する。
半導体メモリ装置の動作環境は、低い動作電圧を使用して電流消耗を減らす方向にある。半導体メモリ装置は、外部から印加される電圧から電圧降下された内部電圧によって駆動されるように設計される。半導体メモリ装置の低消費電力の傾向によって、動作電圧である外部電源電圧のレベルが低くなっている。低くなった外部電源電圧によって、内部電圧のレベルも低くなっている。内部電圧のレベルが目標電圧以下に低くなれば、半導体メモリ装置の動作特性が悪化することがある。
韓国特許出願公開第１９９９−００１５３３８号公報 韓国特許出願公開第１９９６−００２９１５２号公報 韓国特許出願公開第１９９６−００４０６９３号公報 韓国特許出願公開第１９９７−００１０４９６号公報 韓国特許出願公開第２００３−００２１９１６号公報 韓国特許出願公開第１９９６−００２３６８５号公報 韓国特許出願公開第１９９７−００５７７４３号公報 韓国特許出願公開第２００９−０１０３１１８号公報 韓国特許出願公開第２０１０−０１３５０６２号公報 韓国特許第０２０５５４６号公報 特開平１１−３２８９５４号公報 特開２０００−２４３０８１号公報 米国特許第５，７５７，２２６号公報
本発明が解決しようとする技術的課題は、低い外部電源電圧でも、一定レベルの基準電圧と内部電源電圧とを発生させる電圧発生部、それを含むメモリ装置及びメモリシステムを提供するところにある。
本発明の一面による基準電圧発生部は、外部から印加される第１電源電圧によって駆動され、第１電圧を受信してクランプ電圧を発生させるクランプ調節部と、第１電源電圧より高い第２電源電圧によって駆動され、クランプ電圧を受信して基準電圧を発生させるレベル増幅部と、を含む。
本発明の一実施形態によって、該基準電圧発生部は、ＤＲＡＭ（dynamic random access memory）に含まれ、クランプ電圧は、前記ＤＲＡＭ内メモリセルデータのリストア（restore）動作を保証する最小限の電圧レベルを有するように設定されてもよい。
本発明の一実施形態によって、クランプ調節部は、第１電源電圧によって駆動され、第１電圧と第１ノード電圧とを比較し、第２ノード電圧を出力する第１比較部、第１電源電圧によって駆動され、第２ノード電圧に応答してクランプ電圧を出力する第１スイッチング部、及び第１電圧のレベルと同一である第１ノード電圧を出力し、クランプ電圧のレベルを調節する第１レベル調節部を含んでもよい。
本発明の一実施形態によって、第１スイッチング部は、第１電源電圧がそのソースに連結され、第２ノードがそのゲートに連結され、クランプ電圧がそのドレインに連結されるＰＭＯＳ（positive channel metal oxide semiconductor）トランジスタであってもよい。
本発明の一実施形態によって、第１レベル調節部は、クランプ電圧と第２ノードとの間に連結される第１抵抗と、第２ノードと接地電圧との間に連結される第２抵抗と、を含んでもよい。
本発明の一実施形態によって、レベル増幅部は、第２電源電圧によって駆動され、クランプ電圧と第３ノード電圧とを比較し、第４ノード電圧を出力する第２比較部、第２電源電圧によって駆動され、第４ノード電圧に応答して基準電圧を出力する第２スイッチング部、及びクランプ電圧のレベルと同一である第３ノード電圧を出力し、基準電圧のレベルを調節する第２レベル調節部を含んでもよい。
本発明の一実施形態によって、第２スイッチング部は、第２電源電圧がそのソースに連結され、第４ノードがそのゲートに連結され、基準電圧がそのドレインに連結されるＰＭＯＳトランジスタであってもよい。
本発明の一実施形態によって、第２レベル調節部は、基準電圧と第３ノードとの間に連結される第３抵抗と、第３ノードと接地電圧との間に連結される第４抵抗と、を含んでもよい。
本発明の一実施形態によって、基準電圧発生部は、第１電源電圧を入力され、チャージ・ポンピング動作を介して、第２電源電圧を出力するチャージ・ポンピング部をさらに含んでもよい。
本発明の一実施形態によって、基準電圧発生部は、第１電源電圧より高い前記第３電源電圧を入力され、前記第３電源電圧を電圧降下させ、前記第２電源電圧を出力する電圧降下部をさらに含んでもよい。
本発明の他の一面による基準電圧発生部は、外部から第１電源電圧が印加されるＤＲＡＭにおいて、第１電源電圧より高い第２電源電圧によって駆動され、第１電圧と第１ノード電圧とを比較し、第２ノード電圧を発生させる比較部、第２電源電圧によって駆動され、第２ノード電圧に応答して基準電圧を出力するスイッチング部、及び第１電圧のレベルと同一である第１ノード電圧を出力し、基準電圧のレベルを調節するレベル調整部を含み、第１電圧は、ＤＲＡＭ内メモリセルデータのリストア動作を保証する最小限の電圧レベルを有するように設定されてもよい。
本発明の他の一面による基準電圧発生部は、外部から第１電源電圧が印加されるＤＲＡＭにおいて、第１電源電圧と接地電圧とを電圧分配してクランプ電圧を発生させる電圧分配部と、第１電源電圧より高い第２電源電圧によって駆動され、クランプ電圧を受信して基準電圧を発生させるレベル増幅部と、を含み、クランプ電圧は、ＤＲＡＭ内メモリセルデータのリストア動作を保証する最小限の電圧レベルを有するように設定されてもよい。
本発明の他の一面による半導体メモリ装置は、外部から印加される第１電源電圧を受信して第１基準電圧を発生させる第１基準電圧発生部、第１電源電圧と、第１電源電圧より高い第２電源電圧と、によって駆動され、第１基準電圧を受信してクランプ電圧と第２基準電圧とを発生させる第２基準電圧発生部、及び第１電源電圧によって駆動され、第２基準電圧を受信して第１内部電源電圧を発生させる第１内部電圧発生部を含み、クランプ電圧は、メモリセルデータのリストア動作を保証する最小限の電圧レベルを有するように設定される。
本発明によれば、低い外部電源電圧でも、一定レベルの基準電圧と内部電源電圧とを発生させる電圧発生部、それを含むメモリ装置及びメモリシステムを提供することが可能である。
本発明の第１実施形態による基準電圧発生部について説明する図面である。 図１の基準電圧発生部の動作について説明するグラフである。 本発明の第２実施形態による基準電圧発生部について説明する図面である。 本発明の第３実施形態による基準電圧発生部について説明する図面である。 本発明の第４実施形態による基準電圧発生部について説明する図面である。 本発明の第５実施形態による基準電圧発生部について説明する図面である。 本発明の多様な実施形態による基準電圧発生部を含むＤＲＡＭの第１例について説明する図面である。 図７の第１基準電圧発生部について説明する回路ダイヤグラムである。 図７の第１内部電圧発生回路について説明する回路ダイヤグラムである。 図７の第２内部電圧発生部と、コアブロックのセンスアンプ部とについて説明する回路ダイヤグラムである。 図１０Ａのビットライン上のデータ書き込み動作について説明する図面である。 本発明の多様な実施形態による基準電圧発生部を含むＤＲＡＭの第２例について説明する図面である。 本発明の多様な実施形態による電圧発生部を含む半導体メモリ装置について説明する図面である。 図１２の半導体メモリ装置が適用されたメモリシステムの一具現例を示す図面である。 本発明の一実施形態によるメモリシステムを装着するコンピュータ・システムを示すブロック図である。
以下、添付した図面を参照しつつ、本発明の実施形態について詳細に説明する。本発明の実施形態は、当業界で当業者に、本発明についてさらに完全に説明するために提供される。本発明は、多様な変更を加えることができ、さまざまな形態を有することができるが、特定実施形態を図面に例示して詳細に説明する。しかし、それらは、本発明を特定の開示形態について限定するものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含むということを理解しなければならない。各図面について説明しつつ、類似した参照符号を類似した構成要素に対して使用する。添付された図面において、構造物の寸法は、本発明の明確性を期するために、実際より拡大させたり縮小させて図示されている。
本発明で使用した用語は、ただ特定の実施形態について説明するために使用されたものであり、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。本発明で、「含む」または「有する」というような用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはそれらを組み合わせたものが存在するということを指定するものであり、一つまたはそれ以上の他の特徴や、数字、段階、動作、構成要素、部分品、またはそれらを組み合わせたもの存在または付加の可能性をあらかじめ排除しないと理解されなければならない。
取り立てて定義されない限り、技術的であったり、科学的な用語を含み、ここで使用されるあらゆる用語は、本発明が属する技術分野で当業者によって一般的に理解されるところと同一の意味を有する。一般的に使用される辞典に定義されているような用語は、関連技術の文脈上で有する意味と一致する意味を有すると解釈されなければならず、本発明で明白に定義しない限り、理想的であったり、過度に形式的な意味に解釈されるものではない。
半導体メモリ装置は、外部電源電圧ＶＥＸＴから内部電源電圧ＡＩＶＣを発生させる内部電圧発生回路（internal voltage down converter）を含む。半導体メモリ装置がＤＲＡＭ（dynamic random access memory）で構成される場合、内部電源電圧ＡＩＶＣは、ＤＲＡＭセルアレイを含むコアブロックの電源電圧として使用される。
ＤＲＡＭの動作特性のうち、リフレッシュ時間は、セルノードに保存されるチャージの量に比例する。セルノードは、ＤＲＡＭセルトランジスタとセルキャパシタとの間のノードをいう。セルノードに保存されるチャージ量Ｑは、Ｑ＝ＣＶによって、セルキャパシタンスＣに比例し、保存される電圧Ｖである内部電圧ＩＶＣに比例する。半導体製造工程の微細化によって、セルキャパシタのサイズが小さくなるにつれて、セルキャパシタンスが小さくなる。セルキャパシタンスが小さくなるという現実で、リフレッシュ時間を確保するためには、内部電源電圧ＡＩＶＣのレベルが高くなければならない。そして、内部電源電圧ＡＩＶＣは、外部電圧ＶＥＸＴのレベルとは係わりなく、目標電圧レベルに一定して維持されてこそ、リフレッシュ時間を保証することができる。
内部電源電圧ＡＩＶＣは、一般的に、外部電源電圧ＶＥＸＴから電圧降下されて発生する。ＤＲＡＭの低電力消耗化の傾向によって、外部電源電圧ＶＥＸＴが低くなる。低くなった外部電源電圧ＶＥＸＴのレベルが、内部電源電圧ＡＩＶＣの目標電圧レベルより低くなることがあり、その場合、内部電源電圧ＡＩＶＣは、低くなった外部電源電圧ＶＥＸＴによって、目標電圧レベルより低く発生する。目標電圧レベルより低くなった内部電源電圧ＡＩＶＣによって、ＤＲＡＭのリフレッシュ時間を確保し難いという問題点が生じてしまう。従って、外部電源電圧ＶＥＸＴが低くなっても、内部電源電圧ＡＩＶＣの目標電圧レベルを一定に維持することができる電圧発生部が要求される。
図１は、本発明の一実施形態による基準電圧発生部について説明する図面である。
図１を参照すれば、基準電圧発生部１００は、クランプ調節部１１０とレベル増幅部１２０とを含む。クランプ調節部１１０は、第１電源電圧ＶＥＸＴによって駆動され、第１電圧ＶＲＥＦを受信してクランプ電圧（clamp voltage）ＶＲＥＦＡＰＲＥを発生させることができる。第１電源電圧ＶＥＸＴは、外部電源電圧であってもよい。レベル増幅部１２０は、第２電源電圧ＶＰＰＥによって駆動され、クランプ電圧ＶＲＥＦＡＰＲＥを受信し、基準電圧ＶＲＥＦＡを発生させることができる。第２電源電圧ＶＰＰＥは、第１電源電圧ＶＥＸＴより高い電圧レベルを有するように設定されてもよい。
クランプ調節部１１０は、第１比較部１１２、第１スイッチング部１１４及び第１レベル調節部１１５を含んでもよい。第１比較部１１２は、第１電源電圧ＶＥＸＴによって駆動され、第１電圧ＶＲＥＦと第１ノードＮＡ電圧とを比較し、第２ノードＮＢ電圧を出力することができる。第１電源電圧ＶＥＸＴは、例えば、１．２Ｖほどの電圧レベルであってもよい。第１電圧ＶＲＥＦは、例えば、０．７５Ｖほどの電圧レベルであってもよい。第１比較部１１２は、第１ノード電圧ＮＡが第１電圧ＶＲＥＦより低ければ、第２ノードＮＢに、ロジック・ローレベルを出力することができる。また、第１比較部１１２は、第１ノード電圧ＮＡが第１電圧ＶＲＥＦより高ければ、第２ノードＮＢに、ロジック・ハイレベルを出力することができる。第２ノードＮＢは、第１スイッチング部１１４と連結される。
第１スイッチング部１１４は、第１電源電圧ＶＥＸＴによって駆動され、第２ノードＮＢにゲーティングされるＰＭＯＳ（positive channel metal oxide semiconductor）トランジスタである。ＰＭＯＳトランジスタのソースに、第１電源電圧ＶＥＸＴが連結され、そのゲートに、第２ノードＮＢが連結され、そのドレインは、クランプ電圧ＶＲＥＦＡＰＲＥを出力する。第１スイッチング部１１４は、ロジック・ローレベルに該当する第２ノードＮＢ電圧に応答し、ＰＭＯＳトランジスタがターンオンされる。ターンオンされたＰＭＯＳトランジスタを介して、第１電源電圧ＶＥＸＴが供給され、クランプ電圧ＶＲＥＦＡＰＲＥレベルを上昇させることができる。また、第１スイッチング部１１４は、ロジック・ハイレベルに該当する第２ノードＮＢ電圧に応答し、ＰＭＯＳトランジスタがターンオフされる。ターンオフされたＰＭＯＳトランジスタは、第１電源電圧ＶＥＸＴの供給を遮断し、クランプ電圧ＶＲＥＦＡＰＲＥレベルを上昇させない。
クランプ電圧ＶＲＥＦＡＰＲＥと接地電圧ＶＳＳとの間には、第１レベル調節部１１５が連結されてもよい。第１レベル調節部１１５には、第１抵抗１１６及び第２抵抗１１８が直列連結される。第１抵抗１１６と第２抵抗１１８との連結ノードは、第１ノードＮＡになる。クランプ調節部１１０内の第１比較部１１２並びに第１スイッチング部１１４の動作によって、第１ノードＮＡ電圧は、第１電圧ＶＲＥＦとほぼ同じようになる。これによって、クランプ電圧ＶＲＥＦＡＰＲＥは、第１抵抗１１６の抵抗値Ｒ１と、第２抵抗１１８の抵抗値Ｒ２とによって、数式１のように決定される。
すなわち、クランプ電圧ＶＲＥＦＡＰＲＥレベルは、第１抵抗１１６の抵抗値Ｒ１と、第２抵抗１１８の抵抗値Ｒ２とを調整することによって調節される。クランプ電圧ＶＲＥＦＡＰＲＥレベルは、ＤＲＡＭのビットラインＢＬ（図１０Ａ）に連結されたメモリセルＭＣ（図１０Ａ）へのデータ書き込み時、セルリストア（cell restore）動作を保証する最小限の電圧レベルに設定されてもよい。クランプ電圧ＶＲＥＦＡＰＲＥは、例えば、１．０８Ｖほどに調節される。
レベル増幅部１２０は、第２比較部１２２、第２スイッチング部１２４及び第２レベル調節部１２５を含んでもよい。第２比較部１２２は、第２電源電圧ＶＰＰＥによって駆動され、クランプ電圧ＶＲＥＦＡＰＲＥと第３ノードＮＣ電圧とを比較し、第４ノードＮＤ電圧を出力することができる。第２電源電圧ＶＰＰＥは、第１電源電圧ＶＥＸＴより高い電圧レベルを有するように設定される。第１電源電圧ＶＥＸＴが１．２Ｖほどの場合、第２電源電圧ＶＰＰＥは、例えば、１．６Ｖほどの電圧レベルである。
第２比較部１２２は、第３ノード電圧ＮＣがクランプ電圧ＶＲＥＦＡＰＲＥより低ければ、第４ノードＮＤに、ロジック・ローレベルを出力することができる。また、第２比較部１２２は、第３ノード電圧ＮＣがクランプ電圧ＶＲＥＦＡＰＲＥより高ければ、第４ノードＮＤに、ロジック・ハイレベルを出力することができる。第４ノードＮＤは、第２スイッチング部１２４と連結される。
第２スイッチング部１２４は、第２電源電圧ＶＰＰＥによって駆動され、第４ノードＮＤにゲーティングされるＰＭＯＳトランジスタであってもよい。ＰＭＯＳトランジスタのソースに、第２電源電圧ＶＰＰＥが連結され、そのゲートに、第４ノードＮＤが連結され、そのドレインは、基準電圧ＶＲＥＦＡを出力する。第２スイッチング部１２４は、ロジック・ローレベルに該当する第４ノードＮＤ電圧に応答し、ＰＭＯＳトランジスタがターンオンされる。ターンオンされたＰＭＯＳトランジスタを介して、第２電源電圧ＶＰＰＥが供給され、基準電圧ＶＲＥＦＡレベルを上昇させることができる。また、第２スイッチング部１２４は、ロジック・ハイレベルに該当する第４ノードＮＤ電圧に応答し、ＰＭＯＳトランジスタがターンオフされる。ターンオフされたＰＭＯＳトランジスタは、第２電源電圧ＶＰＰＥの供給を遮断し、基準電圧ＶＲＥＦＡレベルを上昇させない。
基準電圧ＶＲＥＦＡと接地電圧ＶＳＳとの間に、第２レベル調節部１２５が連結されてもよい。第２レベル調節部１２５には、第３抵抗１２６及び第４抵抗１２８が直列連結される。第３抵抗１２６と第４抵抗１２８との連結ノードは、第３ノードＮＣになる。レベル増幅部１２０内の第２比較部１２２並びに第２スイッチング部１２４の動作によって、第３ノードＮＣ電圧は、クランプ電圧ＶＲＥＦＡＰＲＥとほぼ同じようになる。これによって、基準電圧ＶＲＥＦＡは、第３抵抗１２６の抵抗値Ｒ３と、第４抵抗１２８の抵抗値Ｒ４とによって、数式２のように決定される。
すなわち、基準電圧ＶＲＥＦＡレベルは、クランプ電圧ＶＲＥＦＡＰＲＥレベル、第３抵抗１２６の抵抗値Ｒ３、及び第４抵抗１２８の抵抗値Ｒ４を調整することによって調節される。基準電圧ＶＲＥＦＡは、クランプ電圧ＶＲＥＦＡＰＲＥが１．０８Ｖほどである場合、例えば、１．２Ｖほどに発生する。レベル増幅部１２０は、クランプ電圧ＶＲＥＦＡＰＲＥを受信し、基準電圧ＶＲＥＦＡを発生させるが、その利得は１．２／１．０８ほどと計算される。
図２は、図１の基準電圧発生部１００の動作について説明するグラフである。
図２を参照すれば、第１電源電圧ＶＥＸＴレベルによって発生するクランプ電圧ＶＲＥＦＡＰＲＥレベルと、基準電圧ＶＲＥＦＡレベルとを示している。クランプ電圧ＶＲＥＦＡＰＲＥは、第１電源電圧ＶＥＸＴの上昇によって、第１電源電圧ＶＥＸＴとほぼ同一に発生していて、１．０８Ｖほどでクランプされる。基準電圧ＶＲＥＦＡは、クランプ電圧ＶＲＥＦＡＰＲＥに、レベル増幅部１２０の利得１．２／１．０８を乗じた電圧レベルに、すなわち、数式３のように発生する。
図３は、本発明の第２実施形態による基準電圧発生部について説明する図面である。
図３を参照すれば、基準電圧発生部３００は、第２電源電圧ＶＰＰＥによって駆動され、第２電圧ＶＰＥＲＩを受信し、基準電圧ＶＲＥＦＡを発生させる。第２電源電圧ＶＰＰＥは、図１で説明されたように、外部電源電圧である第１電源電圧ＶＥＸＴより高い電圧レベルを有するように設定されてもよい。例えば、外部電源電圧ＶＥＸＴが１．２Ｖほどの電圧レベルを有する場合、第２電源電圧ＶＰＰＥは、１．６Ｖほどに設定される。
基準電圧発生部３００は、半導体メモリ装置であるＤＲＡＭに含まれる。ＤＲＡＭは、大きく見て、コアブロックと、周辺回路ブロックとから構成される。コアブロックは、ＤＲＡＭセルアレイを含むブロックを称し、周辺回路ブロックは、コアブロック以外の残りのブロックを称する。第２電圧ＶＰＥＲＩは、ＤＲＡＭの周辺回路ブロックで使用される電圧のうち一つである。第２電圧ＶＰＥＲＩは、例えば、１．０８Ｖほどに設定される。
基準電圧発生部３００は、比較部３２２、スイッチング部３２４及びレベル調節部３２５を含んでもよい。比較部３２２は、第２電源電圧ＶＰＰＥによって駆動され、第２電圧ＶＰＥＲＩと第１ノードＮＥ電圧とを比較し、第２ノードＮＦ電圧を出力することができる。比較部３２２は、第１ノード電圧ＮＥが第２電圧ＶＰＥＲＩより低ければ、第２ノードＮＦに、ロジック・ローレベルを出力することができる。また、比較部３２２は、第１ノード電圧ＮＥが第２電圧ＶＰＥＲＩより高ければ、第２ノードＮＦに、ロジック・ハイレベルを出力することができる。第２ノードＮＦは、スイッチング部３２４と連結されてもよい。
スイッチング部３２４は、第２電源電圧ＶＰＰＥによって駆動され、第２ノードＮＦにゲーティングされるＰＭＯＳトランジスタであってもよい。ＰＭＯＳトランジスタのソースに、第２電源電圧ＶＰＰＥが連結され、そのゲートに、第２ノードＮＦが連結され、そのドレインは、基準電圧ＶＲＥＦＡを出力する。スイッチング部３２４は、ロジック・ローレベルに該当する第２ノードＮＦ電圧に応答し、ＰＭＯＳトランジスタがターンオンされる。ターンオンされたＰＭＯＳトランジスタを介して、第２電源電圧ＶＰＰＥが供給され、基準電圧ＶＲＥＦＡレベルを上昇させることができる。また、スイッチング部３２４は、ロジック・ハイレベルに該当する第２ノードＮＦ電圧に応答し、ＰＭＯＳトランジスタがターンオフされる。ターンオフされたＰＭＯＳトランジスタは、第２電源電圧ＶＰＰＥの供給を遮断し、基準電圧ＶＲＥＦＡレベルを上昇させない。
基準電圧ＶＲＥＦＡと接地電圧ＶＳＳとの間にレベル調節部３２５が連結されてもよい。レベル調節部３２５には、第１抵抗３２６及び第２抵抗３２８が直列連結される。第１抵抗３２６と第２抵抗３２８との連結ノードは、第１ノードＮＥになる。比較部３２２並びにスイッチング部３２４の動作によって、第１ノードＮＥ電圧は、第２電圧ＶＰＥＲＩとほぼ同じようになる。これによって、基準電圧ＶＲＥＦＡは、第１抵抗３２６の抵抗値Ｒ３と、第２抵抗３２８の抵抗値Ｒ４とによって、数式４のように決定される。
すなわち、基準電圧ＶＲＥＦＡレベルは、第２電圧ＶＰＥＲＩレベル、第３抵抗１２６の抵抗値Ｒ３及び第４抵抗１２８の抵抗値Ｒ４を調整することによって調節される。基準電圧ＶＲＥＦＡは、第２電圧ＶＰＥＲＩが１．０８Ｖほどである場合、例えば、１．２Ｖほどに発生する。
図４は、本発明の第３実施形態による基準電圧発生部について説明する図面である。
図４を参照すれば、基準電圧発生部４００は、クランプ調節部４１０、チャージ・ポンピング部４１５及びレベル増幅部４２０を含む。基準電圧発生部４００は、外部電源電圧である第１電源電圧ＶＥＸＴによって駆動され、第１電圧ＶＲＥＦを受信してクランプ電圧ＶＲＥＦＡＰＲＥと基準電圧ＶＲＥＦＡとを発生させることができる。
クランプ調節部４１０は、図１で説明されたクランプ調節部１１０とほぼ同一に構成されてもよい。説明の重複を避けるために、クランプ調節部４１０についての具体的な説明は省略する。クランプ調節部４１０は、例えば、１．２Ｖほどの第１電源電圧ＶＥＸＴによって駆動され、０．７５Ｖほどの第１電圧ＶＲＥＦを受信して１．０８Ｖほどのクランプ電圧ＶＲＥＦＡＰＲＥを発生させることができる。
チャージ・ポンピング部４１５は、第１電源電圧ＶＥＸＴを入力され、チャージ・ポンピング動作を介して、第１電源電圧ＶＥＸＴより高い第２電源電圧ＶＰＰＥを出力することができる。第１電源電圧ＶＥＸＴが例えば、１．２Ｖほどである場合、第２電源電圧ＶＰＰＥは、例えば、１．６Ｖほどに設定される。チャージ・ポンピング部４１５は、オシレータと、ポンピング・キャパシタを含んでもよい。オシレータは、オシレーティング信号を発し、ポンピング・キャパシタは、オシレーティング信号に応答し、第１電源電圧ＶＥＸＴからポンピング電圧を発生させることができる。また、チャージ・ポンピング部４１５は、ポンピング電圧が一定電圧レベルに達すれば、チャージ・ポンピング動作を停止させるポンピング制御部を含んでもよい。ポンピング電圧は、第２電源電圧ＶＰＰＥを出力する。
レベル増幅部４２０は、第２電源電圧ＶＰＰＥで駆動され、クランプ調節部４１０で生じたクランプ電圧ＶＲＥＦＡＰＲＥを受信し、基準電圧ＶＲＥＦＡを発生させることができる。レベル増幅部４２０は、図１で説明されたレベル増幅部１２０とほぼ同一に構成されてもよい。説明の重複を避けるために、レベル増幅部４２０の具体的な説明は省略する。レベル増幅部４２０は、１．６Ｖほどの第２電源電圧ＶＰＰＥによって駆動され、クランプ電圧ＶＲＥＦＡＰＲＥが１．０８Ｖほどである場合、１．２Ｖほどの基準電圧を発生させることができる。レベル増幅部４２０は、クランプ電圧ＶＲＥＦＡＰＲＥを受信し、基準電圧ＶＲＥＦＡを発生させるが、その利得は１．２／１．０８ほどと計算される。
図５は、本発明の第４実施形態による基準電圧発生部について説明する図面である。
図５を参照すれば、基準電圧発生部５００は、クランプ調節部５１０、電圧降下部５１５及びレベル増幅部５２０を含む。基準電圧発生部５００は、第１外部電源電圧ＶＥＸＴ１及び第２外部電源電圧ＶＥＸＴ２によって駆動され、第１電圧ＶＲＥＦを受信し、クランプ電圧ＶＲＥＦＡＰＲＥと基準電圧ＶＲＥＦＡとを発生させることができる。第１外部電源電圧ＶＥＸＴ１レベルと、第２外部電源電圧ＶＥＸＴ２レベルは、互いに異なることがある。第２外部電源電圧ＶＥＸＴ２は、第１外部電源電圧ＶＥＸＴ１より高く設定されてもよい。
クランプ調節部５１０は、図１で説明されたクランプ調節部１１０とほぼ同一に構成される。説明の重複を避けるために、クランプ調節部５１０についての具体的な説明は省略する。クランプ調節部５１０は、例えば、１．２Ｖほどの第１外部電源電圧ＶＥＸＴ１によって駆動され、０．７５Ｖほどの第１電圧ＶＲＥＦを受信し、１．０８Ｖほどのクランプ電圧ＶＲＥＦＡＰＲＥを発生させることができる。
電圧降下部５１５は、第２外部電源電圧ＶＥＸＴ２を入力され、電圧降下させて第２電源電圧ＶＰＰＥを出力することができる。第２外部電源電圧ＶＥＸＴ２が、例えば、２．５Ｖほどである場合、第２電源電圧ＶＰＰＥは、例えば、１．６Ｖほどに設定される。電圧降下部５１５は、第２外部電源電圧ＶＥＸＴ２と第２電源電圧ＶＰＰＥとの間に直列連結される多数のダイオード素子から構成されてもよい。ダイオード素子は、導通時、ＰＮ接合順方向降下電圧Ｖｆほど電圧降下を行わせる。例えば、ダイオード素子がｎ個である場合、第２電源電圧ＶＰＰＥは、ＶＥＸＴ２−ｎ・Ｖｆと決定される。
また、電圧降下部５１５は、第２外部電源電圧ＶＥＸＴ２と、第２電源電圧ＶＰＰＥとの間に直列連結される多数のＭＯＳ（metal oxide semiconductor）トランジスタから構成されてもよい。これらＭＯＳトランジスタは、それぞれ、ゲートとドレインが相互接続されてもよい。それらＭＯＳトランジスタは、それぞれ、ダイオードモードで動作し、導通時、臨界値電圧ＶＴＮほど電圧降下を行わせる。例えば、それらＭＯＳトランジスタがｎ個である場合、第２電源電圧ＶＰＰＥは、ＶＥＸＴ２−ｎ・ＶＴＮと決定される。
レベル増幅部５２０は、第２電源電圧ＶＰＰＥで駆動され、クランプ調節部５１０で生じたクランプ電圧ＶＲＥＦＡＰＲＥを受信し、基準電圧ＶＲＥＦＡを発生させることができる。レベル増幅部５２０は、図１で説明されたレベル増幅部１２０とほぼ同一に構成されてもよい。説明の重複を避けるために、レベル増幅部５２０の具体的な説明は省略する。レベル増幅部５２０は、１．６Ｖほどの第２電源電圧ＶＰＰＥによって駆動され、クランプ電圧ＶＲＥＦＡＰＲＥが１．０８Ｖほどである場合、１．２Ｖほどの基準電圧を発生させることができる。レベル増幅部５２０は、クランプ電圧ＶＲＥＦＡＰＲＥを受信し、基準電圧ＶＲＥＦＡを発生させるが、その利得は、１．２／１．０８ほどと計算される。
図６は、本発明の第５実施形態による基準電圧発生部について説明する図面である。
図６を参照すれば、基準電圧発生部６００は、電圧分配部６１０と、レベル増幅部６２０とを含む。電圧分配部６１０は、第１電源電圧ＶＥＸＴと第３電源電圧ＶＳＳとを電圧分配し、クランプ電圧ＶＲＥＦＡＰＲＥを発生させることができる。電圧分配部６１０は、第１電源電圧ＶＥＸＴとクランプ電圧ＶＲＥＦＡＰＲＥとの間に連結される第１抵抗素子と、クランプ電圧ＶＲＥＦＡＰＲＥと第３電源電圧ＶＳＳとの間に連結される第２抵抗素子と、から構成されてもよい。第１抵抗素子及び第２抵抗素子の抵抗値を調節することによって、クランプ電圧ＶＲＥＦＡＰＲＥレベルを調節することができる。第１電源電圧ＶＥＸＴは、例えば、１．２Ｖほどの電圧レベルであり、第３電源電圧は、接地電圧である。クランプ電圧ＶＲＥＦＡＰＲＥは、１．０８Ｖほどに発生するように、第１抵抗素子及び第２抵抗素子の抵抗値を調節することができる。
レベル増幅部６２０は、第２電源電圧ＶＰＰＥで駆動され、電圧分配部６１０で生じたクランプ電圧ＶＲＥＦＡＰＲＥを受信し、基準電圧ＶＲＥＦＡを発生させることができる。レベル増幅部６２０は、図１で説明されたレベル増幅部１２０とほぼ同一に構成されてもよい。説明の重複を避けるために、レベル増幅部６２０の具体的な説明は省略する。レベル増幅部６２０は、１．６Ｖほどの第２電源電圧ＶＰＰＥによって駆動され、クランプ電圧ＶＲＥＦＡＰＲＥが１．０８Ｖほどである場合、１．２Ｖほどの基準電圧を発生させることができる。レベル増幅部６２０は、クランプ電圧ＶＲＥＦＡＰＲＥを受信し、基準電圧ＶＲＥＦＡを発生させるが、その利得は、１．２／１．０８ほどと計算される。
本発明の多様な実施形態による基準電圧発生部で発生する基準電圧ＶＲＥＦＡは、ＤＲＡＭに使用される内部電源の発生に基準になる電圧として作用することができる。
図７は、本発明の多様な実施形態による基準電圧発生部を含むＤＲＡＭの第１例について説明する図面である。
図７を参照すれば、ＤＲＡＭ ７００は、メモリセル・アレイ７０２並びにセンスアンプ部７０３を含むコアブロック７０１、周辺回路部７０４及び出力バッファ部７０５を含む。メモリセル・アレイ７０２は、複数本のワードライン、ワードライン上を交差するビットライン、ワードラインとビットラインとの交差点に配列される複数のメモリセル、複数本のワードラインのうち所定のワードラインを選択することができるロウデコーダ、及び複数本のビットラインのうち所定のビットラインを選択することができるカラムデコーダを含む。センスアンプ部７０３は、複数のビットラインで読み取られたメモリセルデータを感知増幅することができる。周辺回路部７０４は、アドレスバッファ、データ入力バッファ及び制御回路を含んでもよい。出力バッファ部７０５は、外部電源電圧ＶＥＸＴで駆動され、感知増幅されたメモリセルデータを外部に読み取ることができる。
また、ＤＲＡＭ ７００は、第１基準電圧発生部７０６、第１内部電圧発生部７０７、第２基準電圧発生部７０８及び第２内部電圧発生部７０９を含んでもよい。第１基準電圧発生部７０６は、外部電源電圧ＶＥＸＴを受信して第１基準電圧ＶＲＥＦを発生させることができる。第１内部電圧発生部７０７は、外部電源電圧ＶＥＸＴで駆動され、第１基準電圧ＶＲＥＦを受信して第１内部電源電圧ＩＶＣを発生させることができる。第１内部電源電圧ＩＶＣは、周辺回路部７０４を駆動する電源として使用される。
第２基準電圧発生部７０８は、外部電源電圧ＶＥＸＴと第２電源電圧ＶＰＰＥとによって駆動され、第１基準電圧ＶＲＥＦを受信して第２基準電圧ＶＲＥＦＡを発生させることができる。第２基準電圧発生部７０８は、図１で説明された基準電圧発生部１００のように、クランプ調節部１１０とレベル増幅部１２０とを含んでもよい。クランプ調節部１１０は、外部電源電圧ＶＥＸＴによって駆動され、第１基準電圧ＶＲＥＦを受信してクランプ電圧ＶＲＥＦＡＰＲＥを発生させることができる。レベル増幅部１２０は、外部電源電圧ＶＥＸＴより高い第２電源電圧ＶＰＰＥによって駆動され、クランプ電圧ＶＲＥＦＡＰＲＥを受信して第２基準電圧ＶＲＥＦＡを発生させることができる。また、第２基準電圧発生部７０８は、図３ないし図６で説明された多様な実施形態の基準電圧発生部のうちいずれか１つの実施形態で具現される。
第２内部電圧発生部７０９は、第２電源電圧ＶＰＰＥで駆動され、第２基準電圧ＶＲＥＦＡを受信して第２内部電源電圧ＡＩＶＣを発生させることができる。第２内部電源電圧ＡＩＶＣは、コアブロック７０２を駆動する電源として使用される。
図８は、図７の第１基準電圧発生部７０６について説明する回路ダイヤグラムである。
図８を参照すれば、第１基準電圧発生部７０６は、外部電源電圧ＶＥＸＴを電圧分配し、第１基準電圧ＶＲＥＦを発生させることができる。第１基準電圧発生部７０６は、バイアス部８１０、制御部８２０及び駆動部８３０を含んでもよい。バイアス部８１０は、外部電源電圧ＶＥＸＴと接地電圧との間に直列連結される第１抵抗８０１及び第２抵抗８０２と、第１ ＮＭＯＳ（negative channel metal oxide semiconductor）トランジスタ８０３ないし第３ ＮＭＯＳトランジスタ８０５を含む。第１抵抗８０１と第２抵抗８０２との間の第１ノード電圧ＶＲＥＦ＿Ｆは、第１ ＮＭＯＳトランジスタ８０３及び第２ ＮＭＯＳトランジスタ８０４のゲートに連結されてもよい。第３ ＮＭＯＳトランジスタ８０５のゲートは、外部電源電圧ＶＥＸＴに連結されてもよい。外部電源電圧ＶＥＸＴは、第１抵抗８０１及び第２抵抗８０２と、第１ ＮＭＯＳトランジスタないし８０３第３ ＮＭＯＳトランジスタ８０５とによって電圧分配され、その分配された電圧が第１ノード電圧ＶＲＥＦ＿Ｆとして現れる。
制御部８２０は、外部電源電圧ＶＥＸＴが安定するまで、第１ノード電圧ＶＲＥＦ＿Ｆを制御することができる。制御部８２０は、第１ノード電圧ＶＲＥＦ＿Ｆと、接地電圧ＶＳＳとの間に連結されるＰＭＯＳトランジスタ８０６を含んでもよい。ＰＭＯＳトランジスタ８０６のゲートは、第２抵抗８０２と、第１ ＮＭＯＳトランジスタ８０３との間の第２ノードＮＤ＿Ａに連結される。ＰＭＯＳトランジスタ８０６は、外部電源電圧ＶＥＸＴが印加される初期にターンオンされ、第１ノード電圧ＶＲＥＦ＿Ｆを接地電圧ＶＳＳに安定化させることができる。以後、ＰＭＯＳトランジスタ８０６は、外部電源電圧ＶＥＸＴが、例えば、１．２Ｖほどに一定に印加されれば、ターンオフされる。
駆動部８３０は、第１ノード電圧ＶＲＥＦ＿Ｆに応答し、第１基準電圧ＶＲＥＦを発生させることができる。駆動部８３０は、第１ノード電圧ＶＲＥＦ＿Ｆと、接地電圧ＶＳＳとの間に直列連結される第３抵抗８０７と、第４ ＮＭＯＳトランジスタ８０８及び第５ ＮＭＯＳトランジスタ８０９とを含んでもよい。第４ ＮＭＯＳトランジスタ８０８のゲートは、第１ノード電圧ＶＲＥＦ＿Ｆに連結され、第５ ＮＭＯＳトランジスタ８０９のゲートは、外部電源電圧ＶＥＸＴに連結されてもよい。第３抵抗８０７と第４ ＮＭＯＳトランジスタ８０８との連結ノードは、第１基準電圧ＶＲＥＦを発生させる。
外部電源電圧ＶＥＸＴが上昇すれば、第１ノード電圧ＶＲＥＦ＿Ｆが上昇し、第１基準電圧ＶＲＥＦが上昇する。第１ノード電圧ＶＲＥＦ＿Ｆが上昇すれば、第４ ＮＭＯＳトランジスタ８０８がターンオンされる。これは、第１基準電圧ＶＲＥＦの上昇を防止することができる。
外部電源電圧ＶＥＸＴが降下すれば、第１ノード電圧ＶＲＥＦ＿Ｆが下降し、第１基準電圧ＶＲＥＦ＿Ｆも下降する。第１ノード電圧ＶＲＥＦ＿Ｆが降下すれば、第４ ＮＭＯＳトランジスタ８０８がターンオフされる。これは、第１基準電圧ＶＲＥＦの降下を防止することができる。
それにより、第１基準電圧発生部７０６は、外部電源電圧ＶＥＸＴの変動に依存せず、第１基準電源電圧ＶＲＥＦを安定して発生させることができる。第１基準電圧発生部７０６は、外部電源電圧ＶＥＸＴが１．２Ｖほどであるとき、第１基準電圧ＶＲＥＦは、例えば、０．７５Ｖほどに発生することができる。第１基準電圧ＶＲＥＦは、図１、図３ないし図５で説明された多様な実施形態の基準電圧発生部の第１電圧ＶＲＥＦでもって提供されてもよい。
図９は、図７の第１内部電圧発生回路７０７について説明する回路ダイヤグラムである。
図９を参照すれば、第１内部電圧発生回路７０７は、外部電源電圧ＶＥＸＴによって駆動され、第１基準電圧ＶＲＥＦを受信して第１内部電源電圧ＩＶＣを発生させることができる。第１内部電圧発生回路７０７は、比較部９０２、スイッチング部９０４及びレベル調整部９０５を含んでもよい。比較部９０２は、外部電源電圧ＶＥＸＴで駆動され、第１基準電圧ＶＲＥＦと、レベル調節部９０５の第１ノードＮＤ＿Ｂ電圧とを比較し、その比較結果を第２ノードＮＤ＿Ｃに出力することができる。外部電源電圧ＶＥＸＴは、例えば、１．２Ｖほどの電圧レベルであり、第１基準電圧ＶＲＥＦは、例えば、０．７５Ｖほどの電圧レベルであってもよい。比較部９０２は、第１ノードＮＤ＿Ｂ電圧が第１基準電圧ＶＲＥＦより低ければ、第２ノードＮＤ＿Ｃに、ロジック・ローレベルを出力することができる。また、比較部９０２は、第１ノードＮＤ＿Ｂ電圧が第１基準電圧ＶＲＥＦより高ければ、第２ノードＮＤ＿Ｃに、ロジック・ハイレベルを出力することができる。第２ノードＮＤ＿Ｃは、スイッチング部９０４と連結される。
スイッチング部９０４は、外部電源電圧ＶＥＸＴによって駆動され、第２ノードＮＤ＿ＣにゲーティングされるＰＭＯＳトランジスタであってもよい。ＰＭＯＳトランジスタのソースに、外部電源電圧ＶＥＸＴが連結され、そのゲートに、第２ノードＮＤ＿Ｃが連結され、そのドレインは、内部電源電圧ＩＶＣに出力される。スイッチング部９０４は、ロジック・ローレベルに該当する第２ノードＮＤ＿Ｃ電圧に応答し、ＰＭＯＳトランジスタがターンオンされる。ターンオンされたＰＭＯＳトランジスタを介して、外部電源電圧ＶＥＸＴが供給され、第１内部電源電圧ＩＶＣレベルを上昇させることができる。また、スイッチング部９０４は、ロジック・ハイレベルに該当する第２ノードＮＤ＿Ｃ電圧に応答し、ＰＭＯＳトランジスタがターンオフされる。ターンオフされたＰＭＯＳトランジスタは、外部電源電圧ＶＥＸＴの供給を遮断し、第１内部電源電圧ＩＶＣレベルを上昇させない。
第１内部電源電圧ＩＶＣと接地電圧ＶＳＳとの間に、レベル調節部９０５が連結されてもよい。レベル調節部９０５には、第１抵抗９０６及び第２抵抗９０８が直列連結される。第１抵抗９０６と第２抵抗９０８との連結ノードは、第１ノードＮＤ＿Ｂになる。比較部９０２とスイッチング部９０４との動作によって、第１ノードＮＤ＿Ｂ電圧は、第１基準電圧ＶＲＥＦとほぼ同じようになる。これによって、第１内部電源電圧ＩＶＣは、第１抵抗９０６の抵抗値と、第２抵抗９０８の抵抗値とによって決定される。
図１０Ａは、図７の第２内部電圧発生部７０９と、コアブロック７０２のセンスアンプ部７０３とについて説明する回路ダイヤグラムである。
図１０Ａを参照すれば、第２内部電圧発生部７０９は、第２電源電圧ＶＰＰＥで駆動され、第２基準電圧発生部７０８で生じた第２基準電圧ＶＲＥＦＡを受信し、第２内部電源電圧ＡＩＶＣを発生させることができる。第２内部電圧発生部７０９は、比較部１００２と駆動部１００４とを含む。
比較部１００２は、第２基準電圧ＶＲＥＦＡと、第２内部電源電圧ＡＩＶＣとを比較し、その比較結果を出力することができる。比較部１００２は、第２内部電源電圧ＡＩＶＣが第２基準電圧ＶＲＥＦＡより低ければ、ロジック・ローレベルを出力することができる。また、比較部１００２は、第２内部電源電圧ＡＩＶＣが第２基準電圧ＶＲＥＦＡより高ければ、ロジック・ハイレベルを出力することができる。比較部１００２の出力は、駆動部１００４と連結される。
駆動部１００４は、第２電源電圧ＶＰＰＥによって駆動され、比較部１００２の出力に応答し、第２内部電源電圧ＡＩＶＣを発生させることができる。駆動部１００４は、比較部１００２の出力にゲーティングされるＰＭＯＳトランジスタであってもよい。ＰＭＯＳトランジスタのソースに、第２電源電圧ＶＰＰＥが連結され、そのゲートに比較部１００２の出力が連結され、そのドレインは、第２内部電源電圧ＡＩＶＣを出力する。駆動部１００４は、ロジック・ローレベルの比較部１００２出力に応答し、ＰＭＯＳトランジスタがターンオンされる。ターンオンされたＰＭＯＳトランジスタを介して、第２電源電圧ＶＰＰＥが供給され、第２内部電源電圧ＡＩＶＣレベルを上昇させることができる。駆動部１００４は、ロジック・ハイレベルの比較部１００２出力に応答し、ＰＭＯＳトランジスタがターンオフされる。ターンオフされたＰＭＯＳトランジスタは、第２電源電圧ＶＰＰＥの供給を遮断し、第２内部電源電圧ＡＩＶＣレベルを上昇させない。
従って、第２内部電圧発生回路７０９は、第２基準電圧ＶＲＥＦＡとほぼ等しい電圧レベルの第２内部電源電圧ＡＩＶＣを発生させることができる。第２電源電圧ＶＰＰＥが１．６Ｖほどであり、第２基準電圧発生部７０８で発生する第２基準電圧ＶＲＥＦＡが１．２Ｖほどであるとき、第２内部電源電圧ＡＩＶＣは、１．２Ｖほどに発生することができる。
センスアンプ部７０３は、センシング部１０３０と等化部１０４０とを含んでもよい。センシング部１０３０は、メモリセル・アレイ７０２のビットラインＢＬ上、及び相補ビットラインＢＬＢ上のデータを感知増幅することができる。センシング部１０３０は、ビットラインＢＬと、相補ビットラインＢＬＢとの間に連結される第１センシング部ＰＳＡと、第２センシング部ＮＳＡとを含んでもよい。第１センシング部ＰＳＡは、ビットラインＢＬと、相補ビットラインＢＬＢとの間で、そのゲートが交差連結されるＰＭＯＳトランジスタから構成される。第２センシング部ＮＳＡは、ビットラインＢＬと相補ビットラインＢＬＢとの間で、そのゲートが交差連結されるＮＭＯＳトランジスタから構成されてもよい。等化部７０３は、ビットラインＢＬと相補ビットラインＢＬＢとの間に連結され、ビットライン等化信号ＰＥＱＩに応答するＮＭＯＳトランジスタから構成されてもよい。
第１センシング部ＰＳＡは、第２内部電圧発生部７０９で生じた第２内部電源電圧ＡＩＶＣで駆動され、第２センシング部ＮＳＡは、接地電圧ＶＳＳで駆動される。第２内部電源電圧ＡＩＶＣは、第１イネーブル信号ＬＡＰＧに応答する第１スイッチング部１０１０を介して、第１センシング部ＰＳＡに提供され、接地電圧ＶＳＳは、第２イネーブル信号ＬＡＮＧに応答する第２スイッチング部１０２０を介して、第２センシング部ＮＳＡに提供される。
センシング部１０３０を駆動する第２内部電源電圧ＡＩＶＣは、ビットラインＢＬに連結されたメモリセルＭＣへのデータ書き込み時、セルリストア動作に重要な要素になる。特に、図１０Ｂに図示されているように、ビットラインＢＬと相補ビットラインＢＬＢとの以前ロジックレベルを反転させ、反転されたロジックレベルを、メモリセルＭＣにデータ書き込みを行う場合、第２内部電源電圧ＡＩＶＣは、一定の電圧レベルを維持する必要がある。ＤＲＡＭの電力消費低下のために、外部電源電圧ＶＥＸＴレベルを低めても、第２内部電源電圧ＡＩＶＣは、目標電圧レベルで一定して発生することが望ましい。
第２内部電圧発生部７０９は、第２基準電圧ＶＲＥＦＡと同一である第２内部電源電圧ＡＩＶＣを発生させることができる。外部電源電圧ＶＥＸＴが１．２Ｖほどに低くなり、第１基準電圧ＶＲＥＦが０．７５Ｖほどに発生しても、第２基準電圧発生部７０８は、第１基準電圧ＶＲＥＦより高く、１．０８Ｖほどのクランプ電圧ＶＲＥＦＡＰＲＥを発生させることができる。クランプ電圧ＶＲＥＦＡＰＲＥレベルは、ＤＲＡＭのビットラインＢＬに連結されたメモリセルＭＣへのデータ書き込み時、セルリストア動作を保証する最小限の電圧レベルに設定されてもよい。第２基準電圧発生部７０８は、クランプ電圧ＶＲＥＦＡＰＲＥを利用し、１．２Ｖほどの第２基準電圧ＶＲＥＦＡを発生させることができる。これによって、第２内部電源電圧ＡＩＶＣは、メモリセルリストア動作を保証する目標電圧レベルである１．２Ｖほどに発生する。また、外部電圧ＶＥＸＴレベルとは係わりなく、目標電圧１．２Ｖほどの第２内部電源電圧ＡＩＶＣは、メモリセルＭＣのセルキャパシタンスが小さくなる現実で、リフレッシュ時間を確保することができる。
図１１は、本発明の多様な実施形態による基準電圧発生部を含むＤＲＡＭの第２例について説明する図面である。
図１１を参照すれば、ＤＲＡＭ １１００は、図７のＤＲＡＭ ７００と同一に、メモリセル・アレイ７０２とセンスアンプ部７０３とを含むコアブロック７０１、周辺回路部７０４、出力バッファ部７０５、第１基準電圧発生部７０６、及び第２基準電圧発生部７０８を含んでもよい。また、ＤＲＡＭ １１００は、１つの内部電圧発生部７０９’を含んでもよいが、これは、図７の第２内部電圧発生部７０９と同一に構成されてもよい。ただし、ＤＲＡＭ １１００は、図７のＤＲＡＭ ７００とは異なり、周辺回路部７０４を駆動する第１内部電圧発生部７０７を含まないという点で違いがある。
ＤＲＡＭ １１００の低消費電力特性を満足させるために、外部電源電圧ＶＥＸＴが、例えば、１．２Ｖ以下に低くなる。その場合、周辺回路部７０４と、出力バッファ部７０５は、低くなった外部電源電圧ＶＥＸＴに連結されて駆動されるように設定されてもよい。周辺回路部７０４は、アドレスバッファ、データ入力バッファ及び制御回路を含む。出力バッファ部７０５は、外部電源電圧ＶＥＸＴで駆動され、感知増幅されたメモリセルデータを外部に読み取ることができる。
第１基準電圧発生部７０６は、外部電源電圧ＶＥＸＴを受信し、第１基準電圧ＶＲＥＦを発生させることができる。第２基準電圧発生部７０８は、外部電源電圧ＶＥＸＴと、第２電源電圧ＶＰＰＥとによって駆動され、第１基準電圧ＶＲＥＦを受信し、第２基準電圧ＶＲＥＦＡを発生させることができる。
第２基準電圧発生部７０８は、図１で説明された基準電圧発生部１００のように、クランプ調節部１１０と、レベル増幅部１２０とを含んでもよい。クランプ調節部１１０は、外部電源電圧ＶＥＸＴによって駆動され、第１基準電圧ＶＲＥＦを受信してクランプ電圧ＶＲＥＦＡＰＲＥを発生させることができる。外部電源電圧ＶＥＸＴが１．２Ｖ以下に低くなり、第１基準電圧ＶＲＥＦが０．７５Ｖ以下に発生しても、第２基準電圧発生部７０８は、第１基準電圧ＶＲＥＦより高く、１．０８Ｖほどのクランプ電圧ＶＲＥＦＡＰＲＥを発生させることができる。クランプ電圧ＶＲＥＦＡＰＲＥレベルは、ＤＲＡＭのビットラインＢＬに連結されたメモリセルＭＣへのデータ書き込み時、セルリストア動作を保証する最小限の電圧レベルに設定されてもよい。レベル増幅部１２０は、外部電源電圧ＶＥＸＴより高い第２電源電圧ＶＰＰＥによって駆動され、１．０８Ｖほどのクランプ電圧ＶＲＥＦＡＰＲＥを利用し、１．２Ｖほどの第２基準電圧ＶＲＥＦＡを発生させることができる。また、第２基準電圧発生部７０８は、図３ないし図６で説明された多様な実施形態の基準電圧発生部のうち、いずれか１つの実施形態で具現される。
内部電圧発生部７０９’は、第２電源電圧ＶＰＰＥで駆動され、第２基準電圧ＶＲＥＦＡを受信し、第２内部電源電圧ＡＩＶＣを発生させることができる。内部電圧発生部７０９’は、第２基準電圧ＶＲＥＦＡと同一である第２内部電源電圧ＡＩＶＣを発生させることができる。第２内部電源電圧ＡＩＶＣは、目標電圧レベルである１．２Ｖほどに発生する。第２内部電源電圧ＡＩＶＣは、コアブロック７０２を駆動する電源として使用されてもよい。第２内部電源電圧ＡＩＶＣは、ビットラインＢＬに連結されたメモリセルＭＣへのデータ書き込み時、セルリストア動作を保証する目標電圧レベルを有する。また、１．２Ｖほどの第２内部電源電圧ＡＩＶＣは、外部電圧ＶＥＸＴレベルとは係わりなく、メモリセルＭＣのリフレッシュ時間を確保することができる。
本実施形態で説明される電圧発生部は、図１２のような半導体メモリ装置、例えば、ＤＤＲ−ＳＤＲＡＭ（double data rate synchronous dynamic random access memory）に含まれる。
図１２を参照すれば、ＤＤＲ−ＳＤＲＡＭ １２００は、ＤＲＡＭセルを含むメモリセル・アレイ１２０１、及びＤＲＡＭセルを駆動するための各種回路ブロックを具備することができる。例えば、タイミング・レジスタ１２０２は、チップ選択信号ＣＳが非活性化レベル（例えば、ロジックハイ）から活性化レベル（例えば、ロジックロー）に変化するときに活性化される。タイミング・レジスタ１２０２は、外部からクロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップ選択信号ＣＳＢ、ロウ（row）アドレス・ストローブ信号ＲＡＳＢ、カラム（column）アドレス・ストローブ信号ＣＡＳＢ、書き込みイネーブル信号ＷＥＢ及びデータ入力／出力マスク信号ＤＱＭなどのコマンド（command）信号を受信し、受信されたコマンド信号を処理し、回路ブロックを制御するための各種内部コマンド信号ＬＲＡＳ，ＬＣＢＲ，ＬＷＥ，ＬＣＡＳ，ＬＷＣＢＲ，ＬＤＱＭを生成することができる。
タイミング・レジスタ１２０２から生成された一部内部コマンド信号は、プログラミング・レジスタ１２０４に保存される。例えば、データ出力に係わるレイテンシ（latency）情報やバースト長（burst length）情報などがプログラミング・レジスタ１２０４に保存される。プログラミング・レジスタ１２０４に保存された内部コマンド信号は、レイテンシ／バースト長制御部１２０６で提供され、レイテンシ／バースト長制御部１２０６は、データ出力のレイテンシやバースト長を制御するための制御信号を、カラムバッファ１２０８を介して、カラムデコーダ１２１０や出力バッファ１２１２に提供することができる。
アドレス・レジスタ１２２０は、外部からアドレス信号ＡＤＤを受信することができる。ロウアドレス信号は、ロウアドレスバッファ１２２２を介して、ロウデコーダ１２２４に提供される。また、カラムアドレス信号は、カラムアドレスバッファ１２０８を介して、カラムデコーダ１２１０に提供される。ロウアドレスバッファ１２２２は、リフレッシュ命令ＬＲＡＳ，ＬＣＢＲに応答し、リフレッシュ・カウンタで発生するリフレッシュアドレス信号をさらに受信することができ、ロウアドレス信号及びリフレッシュアドレス信号のうち、いずれか一つをロウデコーダ１２２４に提供することができる。また、アドレス・レジスタ１２２０は、バンクを選択するためのバンク信号を、バンク選択部１２２６に提供することができる。
ロウデコーダ１２２４は、ロウアドレスバッファ１２２２から入力されるロウアドレス信号またはリフレッシュアドレス信号をデコーディングし、メモリセル・アレイ１２０１のワードラインを活性化させることができる。カラムデコーダ１２１０は、カラムアドレス信号をデコーディングし、メモリセル・アレイ１２０１のビットラインに対する選択動作を遂行することができる。一例として、カラム選択ライン（column selection line）が半導体メモリ装置（ＤＤＲ−ＳＤＲＡＭ）１２００に適用され、カラム選択ラインを介した選択動作が遂行されてもよい。
センスアンプ部１２３０は、ロウデコーダ１２２４とカラムデコーダ１２１０とによって選択されたメモリセルのデータを増幅し、増幅されたデータを、出力バッファ１２１２に提供することができる。データセルの記録のためのデータは、データ入力レジスタ１２３２を介して、メモリセル・アレイ１２０１に提供され、入出力コントローラ１２３４は、データ入力レジスタ１２３２を介して、データ伝達動作を制御することができる。
基準電圧発生部１００は、図１のように、クランプ調節部１１０と、レベル増幅部１２０とを含んでもよい。クランプ調節部１１０は、外部電源電圧ＶＥＸＴによって駆動され、第１基準電圧ＶＲＥＦを受信してクランプ電圧ＶＲＥＦＡＰＲＥを発生させることができる。外部電源電圧ＶＥＸＴが１．２Ｖ以下に低くなり、第１基準電圧ＶＲＥＦが０．７５Ｖ以下に発生しても、第２基準電圧発生部７０８は、第１基準電圧ＶＲＥＦより高く、１．０８Ｖほどのクランプ電圧ＶＲＥＦＡＰＲＥを発生させることができる。クランプ電圧ＶＲＥＦＡＰＲＥレベルは、ＤＲＡＭのビットラインＢＬに連結されたメモリセルＭＣへのデータ書き込み時、セルリストア動作を保証する最小限の電圧レベルに設定されてもよい。レベル増幅部１２０は、外部電源電圧ＶＥＸＴより高い第２電源電圧ＶＰＰＥによって駆動され、１．０８Ｖほどのクランプ電圧ＶＲＥＦＡＰＲＥを利用し、１．２Ｖほどの第２基準電圧ＶＲＥＦＡを発生させることができる。また、基準電圧発生部１００は、図３ないし図６で説明された多様な実施形態の基準電圧発生部のうち、いずれか１つの実施形態で具現される。第２基準電圧ＶＲＥＦＡは、センスアンプ部１２３０を駆動する内部電源電圧ＡＩＶＣ発生の基準電圧レベルになる。内部電源電圧ＡＩＶＣは、ビットラインＢＬに連結されたメモリセルＭＣへのデータ書き込み時、セルリストア動作を保証する目標電圧レベルを有する。１．２Ｖほどの内部電源電圧ＡＩＶＣは、外部電圧ＶＥＸＴレベルとは係わりなく、メモリセルＭＣのリフレッシュ時間を確保することができる。
図１３は、図１２の半導体メモリ装置が適用されたメモリシステムの一具現例を示す図面である。
図１３を参照すれば、メモリシステム１３００は、メモリモジュール１３１０及びメモリ・コントローラ１３２０を含んでもよい。メモリモジュール１３１０は、モジュールボード（Module board）上に、少なくとも一つ以上の半導体メモリ装置１３３０を装着することができる。半導体メモリ装置１３３０は、ＤＲＡＭチップで具現されてもよく、それぞれの半導体メモリ装置１３３０は、多数層の半導体レイヤを含んでもよい。半導体レイヤは、一つ以上のマスターチップ１３３１と、一つ以上のスレーブチップ１３３２とを含んでもよい。半導体レイヤ間の信号伝達は、貫通シリコンビアＴＳＶを介して行われる。
本実施形態では、半導体レイヤ間の信号伝達が貫通シリコンビアＴＳＶを介して行われる構造について説明しているが、これに限定されるものではなく、ワイヤポンディング、インタポーズ、または配線が形成されたテープを介して積層される構造にも適用することができる。
また、半導体レイヤ間の信号伝達が、光学的入出力接続（optical ＩＯ connection）で行われてもよい。例えば、ラジオ周波数（ＲＦ：radio frequency）波または超音波を利用する放射型（radiative）方式、磁気誘導（magnetic induction）を利用する誘導カップリング（Inductive coupling）方式、または磁場共振を利用する非放射型（non-radiative）方式を利用して互いに連結される。
放射型方式は、モノポール（monopole）アンテナやＰＩＦＡ（planar inverted-Ｆ antenna）などのアンテナを利用し、無線で信号を伝達する方式である。経時的に変化する電界や磁界が互いに影響を与えつつ放射が起き、同じ周波数のアンテナがある場合、入射波の極（polarization）特性に合うように信号を受信することができる。
誘導カップリング方式は、コイルを何回か巻いて一方向に強い磁界を発生させ、類似した周波数で共振するコイルを近接させてカップリングを発生させる方式である。
非放射型方式は、近距離電磁場を介して、同じ周波数で共振する２つの媒体間で電磁波を移動させる減衰波結合（evanescent wave coupling）を利用する方式である。
マスターチップ１３３１とスレーブチップ１３３２は、本発明の実施形態による基準電圧発生部を含んでもよい。基準電圧発生部は、図１のように、クランプ調節部と、レベル増幅部とを含んでもよい。クランプ調節部は、外部電源電圧によって駆動され、第１基準電圧を受信してクランプ電圧を発生させることができる。外部電源電圧が１．２Ｖ以下に低くなり、第１基準電圧が０．７５Ｖ以下に発生しても、基準電圧発生部は、第１基準電圧より高く、１．０８Ｖほどのクランプ電圧を発生させることができる。クランプ電圧レベルは、ＤＲＡＭのビットラインＢＬに連結されたメモリセルＭＣへのデータ書き込み時、セルリストア動作を保証する最小限の電圧レベルに設定されてもよい。レベル増幅部は、外部電源電圧より高い第２電源電圧ＶＰＰＥによって駆動され、１．０８Ｖほどのクランプ電圧を利用し、１．２Ｖほどの第２基準電圧を発生させることができる。また、基準電圧発生部は、図３ないし図６で説明された多様な実施形態の基準電圧発生部のうち、いずれか１つの実施形態で具現される。第２基準電圧は、センスアンプ部を駆動する内部電源電圧発生の基準電圧レベルになる。内部電源電圧は、ビットラインに連結されたメモリセルへのデータ書き込み時、セルリストア動作を保証する目標電圧レベルを有する。内部電源電圧は、低くなった外部電源電圧レベルとは係わりなく、メモリセルＭＣのリフレッシュ時間を確保することができる。
メモリモジュール１３１０は、システムバスを介して、メモリ・コントローラ１３２０と通信することができる。システムバスを介して、データＤＱ、コマンド／アドレスＣＭＤ／ＡＤＤ、及びクロック信号ＣＬＫなどが、メモリモジュール１３１０とメモリ・コントローラ１３２０との間で送受信される。
図１４は、本発明の一実施形態によるメモリシステムを装着するコンピュータ・システムを示すブロック図である。
図１４を参照すれば、モ、バイル機器や、デスクトップ・コンピュータのようなコンピュータ・システム１４００に本発明の半導体メモリ装置が、ＲＡＭ １４２０として装着されてもよい。ＲＡＭ １４２０として装着される半導体メモリ装置は、前述の多数の実施形態のうちいずれか一つが適用される。例えば、ＲＡＭ １４２０は、前記実施形態のうち半導体メモリ装置が適用されてもよく、またはメモリ・モジュール形態で適用されることも可能である。また、ＲＡＭ １４２０は、半導体メモリ装置とメモリ・コントローラとを含む概念であってもよい。
本発明の一実施形態によるコンピュータ・システム１４００は、中央処理装置（ＣＰＵ）１４１０、ＲＡＭ １４２０、ユーザ・インターフェース１４３０及び揮発性メモリ１４４０を含み、これら構成要素は、それぞれバス１４５０に電気的に連結されている。不揮発性メモリ１４４０は、ＳＳＤ（solid state drive）やＨＤＤ（hard disk drive）のような大容量保存装置が使用されてもよい。
コンピュータ・システム１４００で、ＲＡＭ １４２０は、本発明の実施形態による基準電圧発生部を含んでもよい。基準電圧発生部は、図１のように、クランプ調節部とレベル増幅部とを含む。クランプ調節部は、外部電源電圧によって駆動され、第１基準電圧を受信してクランプ電圧を発生させることができる。外部電源電圧が１．２Ｖ以下に低くなり、第１基準電圧が０．７５Ｖ以下に発生しても、基準電圧発生部は、第１基準電圧より高く、１．０８Ｖほどのクランプ電圧を発生させることができる。クランプ電圧レベルは、ＤＲＡＭのビットラインＢＬに連結されたメモリセルＭＣへのデータ書き込み時、セルリストア動作を保証する最小限の電圧レベルに設定されてもよい。レベル増幅部は、外部電源電圧より高い第２電源電圧によって駆動され、１．０８Ｖほどのクランプ電圧を利用し、１．２Ｖほどの第２基準電圧を発生させることができる。また、基準電圧発生部は、図３ないし図６で説明された多様な実施形態の基準電圧発生部のうち、いずれか１つの実施形態で具現されもする。第２基準電圧は、センスアンプ部を駆動する内部電源電圧発生の基準電圧レベルになる。内部電源電圧は、ビットラインに連結されたメモリセルへのデータ書き込み時、セルリストア動作を保証する目標電圧レベルを有する。内部電源電圧は、低くなった外部電源電圧レベルとは係わりなく、メモリセルのリフレッシュ時間を確保することができる。
本発明は、図面に図示された実施形態を参照に説明したが、それらは、例示的なものに過ぎず、本技術分野の当業者であるならば、今後多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。
本発明の低い外部電源電圧に適した電圧発生部は、例えば、半導体メモリ装置関連の技術分野に効果的に適用可能である。
１００，３００，４００，５００，６００ 基準電圧発生部
１１０，４１０，５１０ クランプ調節部
１１２ 第１比較部
１１４，１０１０ 第１スイッチング部
１１５ 第１レベル調節部
１１６，３２６，８０１，９０６ 第１抵抗
１１８，３２８，８０２，９０８ 第２抵抗
１２０，４２０，５２０，６２０ レベル増幅部
１２２ 第２比較部
１２４，１０２０ 第２スイッチング部
１２５ 第２レベル調節部
１２６，８０７ 第３抵抗
１２８ 第４抵抗
３２２，９０２，１００２ 比較部
３２４，９０４ スイッチング部
３２５，９０５ レベル調節部
４１５ チャージ・ポンピング部
５１５ 電圧降下部
６１０ 電圧分配部
７００，１１００ ＤＲＡＭ
７０１ コアブロック
７０２，１２０１ メモリセル・アレイ
７０３，１２３０ センスアンプ部
７０４ 周辺回路部
７０５ 出力バッファ部
７０６ 第１基準電圧発生部
７０７ 第１内部電圧発生部
７０８ 第２基準電圧発生部
７０９ 第２内部電圧発生部
７０９’ 内部電圧発生部
８０３ 第１ ＮＭＯＳトランジスタ
８０４ 第２ ＮＭＯＳトランジスタ
８０５ 第３ ＮＭＯＳトランジスタ
８０６ ＰＭＯＳトランジスタ
８０８ 第４ ＮＭＯＳトランジスタ
８０９ 第５ ＮＭＯＳトランジスタ
８１０ バイアス部
８２０ 制御部
８３０，１００４ 駆動部
１０３０ センシング部
１０４０ 等化部
１２００ ＤＤＲ−ＳＤＲＡＭ
１２０２ タイミング・レジスタ
１２０４ プログラミング・レジスタ
１２０６ レイテンシ／バースト長制御部
１２０８ カＲＡＭバッファ
１２１０ カＲＡＭデコーダ
１２１２ 出力バッファ
１２２０ アドレス・レジスタ
１２２２ ロウアドレスバッファ
１２２４ ロウデコーダ
１２２６ バンク選択部
１２３２ データ入力レジスタ
１２３４ 入出力コントローラ
１３００ メモリシステム
１３１０ メモリモジュール
１３２０ メモリ・コントローラ
１４００ コンピュータ・システム
１４１０ ＣＰＵ
１４２０ ＲＡＭ
１４３０ ユーザ・インターフェース
１４４０ 不揮発性メモリ
１４５０ バス

Claims (23)

  1. 外部から印加される第１電源電圧によって駆動され、第１電圧を受信してクランプ電圧を発生させるクランプ調節部と、
    前記第１電源電圧より高い第２電源電圧によって駆動され、前記クランプ電圧を受信して基準電圧を発生させるレベル増幅部と、を具備することを特徴とする基準電圧発生部。
  2. 前記基準電圧発生部は、ＤＲＡＭに含まれ、
    前記クランプ電圧は、前記ＤＲＡＭ内メモリセルデータのリストア動作を保証する最小限の電圧レベルを有するように設定されることを特徴とする請求項１に記載の基準電圧発生部。
  3. 前記クランプ調節部は、
    前記第１電源電圧によって駆動され、前記第１電圧と第１ノード電圧とを比較し、第２ノード電圧を出力する第１比較部と、
    前記第１電源電圧によって駆動され、前記第２ノード電圧に応答し、前記クランプ電圧を出力する第１スイッチング部と、
    前記第１電圧のレベルと同一である前記第１ノード電圧を出力し、前記クランプ電圧のレベルを調節する第１レベル調節部と、を具備することを特徴とする請求項１に記載の基準電圧発生部。
  4. 前記第１スイッチング部は、
    前記第１電源電圧がそのソースに連結され、前記第２ノードがそのゲートに連結され、前記クランプ電圧がそのドレインに連結されるＰＭＯＳトランジスタであることを特徴とする請求項３に記載の基準電圧発生部。
  5. 前記第１レベル調節部は、
    前記クランプ電圧と前記第２ノードとの間に連結される第１抵抗と、
    前記第２ノードと接地電圧との間に連結される前記第２抵抗と、を具備することを特徴とする請求項３に記載の基準電圧発生部。
  6. 前記レベル増幅部は、
    前記第２電源電圧によって駆動され、クランプ電圧と第３ノード電圧とを比較し、第４ノード電圧を出力する第２比較部と、
    前記第２電源電圧によって駆動され、前記第４ノード電圧に応答し、前記基準電圧を出力する第２スイッチング部と、
    前記クランプ電圧のレベルと同一である前記第３ノード電圧を出力し、前記基準電圧のレベルを調節する第２レベル調節部と、を具備することを特徴とする請求項１に記載の基準電圧発生部。
  7. 前記第２スイッチング部は、
    前記第２電源電圧がそのソースに連結され、前記第４ノードがそのゲートに連結され、前記基準電圧がそのドレインに連結されるＰＭＯＳトランジスタであることを特徴とする請求項６に記載の基準電圧発生部。
  8. 前記第２レベル調節部は、
    前記基準電圧と前記第３ノードとの間に連結される第３抵抗と、
    前記第３ノードと接地電圧との間に連結される前記第４抵抗と、を具備することを特徴とする請求項６に記載の基準電圧発生部。
  9. 前記基準電圧発生部は、
    前記第１電源電圧を入力され、チャージ・ポンピング動作を介して、前記第２電源電圧を出力するチャージ・ポンピング部をさらに具備することを特徴とする請求項１に記載の基準電圧発生部。
  10. 前記基準電圧発生部は、
    前記第１電源電圧より高い第３電源電圧を入力され、前記第３電源電圧を電圧降下させ、前記第２電源電圧を出力する電圧降下部をさらに具備することを特徴とする請求項１に記載の基準電圧発生部。
  11. 外部から第１外部電源電圧が印加されるＤＲＡＭにおいて、
    前記第１外部電源電圧より高い第２電源電圧によって駆動され、第１電圧と第１ノード電圧とを比較し、第２ノード電圧を発生させる比較部と、
    前記第２電源電圧によって駆動され、前記第２ノード電圧に応答し、基準電圧を出力するスイッチング部と、
    前記第１電圧のレベルと同一である前記第１ノード電圧を出力し、前記基準電圧のレベルを調節するレベル調整部と、を具備することを特徴とするＤＲＡＭ。
  12. 前記第１電圧は、前記ＤＲＡＭ内メモリセルデータのリストア動作を保証する最小限の電圧レベルを有するように設定されることを特徴とする請求項１１に記載のＤＲＡＭ。
  13. 前記スイッチング部は、
    前記第２電源電圧がそのソースに連結され、前記第２ノードがそのゲートに連結され、前記基準電圧がそのドレインに連結されるＰＭＯＳトランジスタであることを特徴とする請求項１１に記載のＤＲＡＭ。
  14. 前記レベル調整部は、
    前記基準電圧と前記第１ノードとの間に連結される第１抵抗と、
    前記第１ノードと接地電圧との間に連結される前記第２抵抗と、を具備することを特徴とする請求項１１に記載のＤＲＡＭ。
  15. 外部から第１外部電源電圧が印加されるＤＲＡＭにおいて、
    前記第１外部電源電圧と接地電圧とを電圧分配してクランプ電圧を発生させる電圧分配部と、
    前記第１電源電圧より高い第２電源電圧によって駆動され、前記クランプ電圧を受信して基準電圧を発生させるレベル増幅部と、を具備し、
    前記クランプ電圧は、前記ＤＲＡＭ内メモリセルデータのリストア動作を保証する最小限の電圧レベルを有するように設定されることを特徴とするＤＲＡＭ。
  16. 電圧分配部は、
    前記第１電源電圧と前記クランプ電圧との間に連結される第１抵抗と、
    前記クランプ電圧と前記接地電圧との間に連結される第２抵抗と、を具備することを特徴とする請求項１５に記載のＤＲＡＭ。
  17. 前記レベル増幅部は、
    前記第２電源電圧によって駆動され、クランプ電圧と第１ノード電圧とを比較し、第２ノード電圧を出力する比較部と、
    前記第２電源電圧によって駆動され、前記第２ノード電圧に応答し、前記基準電圧を出力するスイッチング部と、
    前記クランプ電圧のレベルと同一である前記第１ノード電圧を出力し、前記基準電圧のレベルを調節するレベル調整部と、を具備することを特徴とする請求項１５に記載の基準電圧発生部。
  18. 前記スイッチング部は、
    前記第２電源電圧がそのソースに連結され、前記第２ノードがそのゲートに連結され、前記基準電圧がそのドレインに連結されるＰＭＯＳトランジスタであることを特徴とする請求項１７に記載のＤＲＡＭ。
  19. 前記レベル調整部は、
    前記基準電圧と前記第１ノードとの間に連結される第１抵抗と、
    前記第１ノードと接地電圧との間に連結される前記第２抵抗と、を具備することを特徴とする請求項１７に記載のＤＲＡＭ。
  20. 外部電圧源と基準電圧源とに連結され、前記外部電圧源から入力される外部電圧と、前記基準電圧源から入力される基準電圧とを基に決定される調節された電圧を出力する電圧調節部と、
    前記電圧調節部と第２電圧源とに連結され、前記電圧調節部から出力される前記調節された電圧と、前記第２電圧源に入力される電圧とを基に決定される増幅された調節基準電圧を出力する増幅部と、を具備し、
    前記外部電圧源から前記電圧調節部に入力される電圧は、前記第２電圧源から前記増幅部に入力される前記電圧より低いことを特徴とする基準電圧発生部。
  21. 前記第２電圧源は、外部電圧源であることを特徴とする請求項２０に記載の基準電圧発生部。
  22. 前記基準電圧発生部は、
    前記増幅された調節基準電圧が、前記電圧調節部から出力される前記調節された電圧より高く、前記基準電圧と同一であることを特徴とする請求項２０に記載の基準電圧発生部。
  23. 前記電圧調節部は、
    前記外部電源電圧によって駆動され、前記基準電圧と第１ノード電圧とを比較し、第２ノード電圧を出力する第１比較部と、
    前記外部電源電圧によって駆動され、前記第２ノード電圧に応答し、前記調節された電圧を出力する第１スイッチング部と、
    前記基準電圧のレベルに収斂するレベルを有する前記第１ノード電圧を出力する第１レベル調節部と、を具備することを特徴とする請求項２０に記載の基準電圧発生部。
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