CN103295623A - 自适应于低外部供电电压的电压生成器 - Google Patents

Abstract

电压生成器可以对于低外部供电电压生成高目标电压的电平。参考电压生成器包括钳位调节器和电平放大器，该钳位调节器由从外部源提供的第一供电电压驱动并且接收第一电压以便生成钳位电压，该电平放大器由比第一供电电压高的第二供电电压驱动并且接收钳位电压以便生成参考电压。钳位电压可以被设置为具有导致对于动态随机访问存储器（DRAM）中的存储器单元阵列的成功的恢复操作的电压电平。

Description

自适应于低外部供电电压的电压生成器

相关申请的交叉引用

本申请要求在韩国知识产权局2012年2月27日提交的韩国专利申请No.10-2012-0019832的权益，其公开通过引用整体合并于此。

技术领域

本公开涉及半导体存储器设备，特别涉及即使在低外部供电电压也可以生成特定电平的内部电压的电压生成器，以及包括该电压生成器的半导体存储器设备以及存储器系统。

背景技术

半导体存储器设备的操作环境倾向于通过使用低操作电压减少功率消耗。半导体存储器设备可以被设计为通过内部电压驱动，该内部电压是从自外部源提供的电压下降的电压。随着半导体存储器设备的低功率消耗趋势，作为操作电压的外部供电电压的电平被进一步降低。由于降低的电平的外部供电电压，内部电压的电平也被进一步降低。如果内部电压的电平被降低到目标电压以下，半导体存储器设备的操作特性可能劣化。

发明内容

公开的实施例提供电压生成器以及包括该电压生成器的半导体存储器设备和存储器系统，即使在低外部供电电压，该电压生成器也可以生成特定电平的参考电压和特定电平的内部供电电压。

根据一个实施例，提供参考电压生成器，其包括钳位调节器，该钳位调节器由从外部源提供的第一供电电压驱动并且接收第一电压以便生成钳位电压；以及电平放大器，该电平放大器由比第一供电电压更高的第二供电电压驱动并且接收钳位电压以便生成参考电压。

可以在动态随机访问存储器（DRAM）中包括参考电压生成器，并且钳位电压可以被设置为具有导致对于DRAM中的存储器单元（memory cell）数据的成功的恢复操作的电压电平。

钳位调节器可以包括第一比较单元，该第一比较单元通过第一供电电压驱动并且被配置为将第一电压与第一节点的电压相比较并且输出第二节点的电压；第一开关单元，该第一开关单元通过第一供电电压驱动并且被配置为响应于第二节点的电压输出钳位电压；以及第一电平控制单元，其被配置为输出具有与第一电压的电平相同电平的第一节点的电压并且调节钳位电压的电平。

第一开关单元可以是p沟道金属氧化物半导体（PMOS）晶体管，该PMOS晶体管中第一供电电压被连接到源极，第二节点被连接到栅极，并且钳位电压被连接到漏极。

第一电平控制单元可以包括在钳位电压和第二节点之间连接的第一电阻器以及在第二节点和地电压（ground voltage）之间连接的第二电阻器。

电平放大器可以包括第二比较单元，该第二比较单元通过第二供电电压驱动并且将钳位电压与第三节点的电压相比较以便输出第四节点的电压；第二开关单元，该第二开关单元通过第二供电电压驱动并且响应于第四节点的电压输出参考电压；以及第二电平控制单元，其用于输出具有与钳位电压的电平相同电平的第三节点的电压并且调节参考电压的电平。

第二开关单元可以是p沟道金属氧化物半导体（PMOS）晶体管，该PMOS晶体管中第二供电电压被连接到源极，第四节点被连接到栅极，并且参考电压被连接到漏极。

第二电平控制单元可以包括在参考电压和第三节点之间连接的第三电阻器以及在第三节点和地电压之间连接的第四电阻器。

参考电压生成器还可以包括电荷泵送单元（charge pumping unit），该电荷泵送单元被配置为通过电荷泵送操作接收第一供电电压并且输出第二供电电压。

参考电压生成器还可以包括降压（voltage dropping）单元，该降压单元被配置为接收比第一供电电压更高的第三供电电压并且使第三供电电压下降以便输出第二供电电压。

根据公开的实施例的另一方面，提供动态随机访问存储器（DRAM），来自外部源的第一供电电压被提供到该DRAM，该DRAM包括比较单元，该比较单元通过比第一供电电压更高的第二供电电压驱动并且被配置为将第一电压与第一节点的电压相比较以便生成第二节点的电压；开关单元，该开关单元通过第二供电电压驱动并且被配置为响应于第二节点的电压输出参考电压；以及电平控制单元，其被配置为输出具有与第一电压的电平相同电平的第一节点的电压并且调节参考电压的电平，其中第一电压被设置为具有导致对于DRAM中的存储器单元（cell）数据的成功的恢复操作的电压电平。

根据另一实施例，提供动态随机访问存储器（DRAM），来自外部源的第一供电电压被提供到该DRAM，该DRAM包括分压器，该分压器被配置为对第一供电电压和地电压之间的电压进行分压以便生成钳位电压；以及电平放大器，该电平放大器通过比第一供电电压更高的第二供电电压驱动并且被配置为接收钳位电压以便生成参考电压，其中钳位电压被设置为具有导致对于DRAM中的存储器单元数据的成功的恢复操作的最小电压电平。

根据另一实施例，提供半导体存储器设备，其包括第一参考电压生成器，该第一参考电压生成器被配置为接收从外部源提供的第一供电电压并且生成第一参考电压；第二参考电压生成器，该第二参考电压生成器通过比第一供电电压更高的第二供电电压驱动并且被配置为接收第一参考电压以便生成钳位电压和第二参考电压；以及内部电压生成器，该内部电压生成器通过第二供电电压驱动并且被配置为接收第二参考电压以便生成内部供电电压。

附图说明

从以下结合附图的详细描述将更清楚地理解示例实施例，其中：

图1是用于描述根据本发明的构思的第一示例实施例的参考电压生成器的图；

图2是根据一个实施例的用于描述图1的参考电压生成器的示例操作的图；

图3是用于描述根据第二示例实施例的参考电压生成器的图；

图4是用于描述根据第三示例实施例的参考电压生成器的图；

图5是用于描述根据第四示例实施例的参考电压生成器的图；

图6是用于描述根据第五示例实施例的参考电压生成器的图；

图7是用于描述包括根据各种示例实施例的参考电压生成器的动态随机访问存储器（DRAM）的示例的图；

图8是根据一个实施例的用于描述图7的第一参考电压生成器的示例电路图；

图9是根据一个实施例的用于描述图7的第一内部电压生成电路的示例电路图；

图10A是根据一个实施例的用于描述图7的第二内部电压生成器和核心区块的感测放大器（sense amplifter）的示例电路图；

图10B是根据一个实施例的用于描述图10A的位线上的数据写操作的示例图；

图11是用于描述包括根据各种示例实施例的参考电压生成器的DRAM的另一示例的图；

图12是用于包括描述根据各种示例实施例的参考电压生成器的半导体存储器设备的图；

图13是根据一个实施例的示出应用图12的半导体存储器设备的存储器系统的实施示例的图；以及

图14是根据一个示例实施例的在其上安装存储器系统的计算系统的框图。

具体实施方式

以下，将参考附图描述实施例。提供实施例以便向本领域普通技术人员更完整地描述本公开。虽然将在附图中说明并且详细描述某些示例实施例，但是可以对公开的实施例做出各种改变，并且公开的实施例可以具有各种形式。这些实施例不意图限制本发明的构思，并且应理解实施例包括在本发明的构思的实质和范围内的所有的改变、等效物和代替物。贯穿整个附图，相同的附图标记指代相同的组件。在附图中，为了清楚，结构可能被放大或夸大地示出。

在此使用的术语仅仅是为了描述本公开的目的并且不意图作为限制。如在此使用的，单数形式也意图包括复数形式，除非上下文清楚地另有指示。还将理解术语“包括”、“包含”和/或“具有”当在这个说明书中使用时指定说明的特征、数量、步骤、操作、组件、部件或他们的组合的存在，但不排除一个或多个其他特征、数量、步骤、操作、组件、部件或他们的组合的存在或添加。

将理解当部件被称为被“连接”或“耦接”到另一部件或“在”另一部件“上”时，该部件可以被直接连接或耦接到其他部件或直接在其他部件上或者可以存在中间部件（intervening element）。相反，当部件被称为被“直接连接”或“直接耦接”到另一部件时，不存在中间部件。如在此使用的，术语“和/或”包括相关联的列出的项目中的一个或多个的任意和所有组合并且可以被缩写为“/”。

将理解，虽然可以在此使用术语第一、第二等以便描述各种部件，但是这些部件不应该受这些术语限制。除非另有指示，这些术语仅被用于区别一个部件和另一个部件。例如，第一芯片可以被称为第二芯片，并且类似地，第二芯片可以被称为第一芯片而不背离本公开的教导。

只要在此使用的术语被不同的定义，该术语（包括技术和科学术语）就具有与本领域技术人员通常理解的术语相同的含义。应理解在通常使用的字典中定义的术语具有与相关技术中的那些术语一致的含义。只要该术语未被明确地定义，它们就不应该被理想地或过度地分析为正式的含义。

半导体存储器设备可以包括内部降压转换器（down-converter），该内部降压转换器从外部供电电压VEXT生成内部供电电压AIVC。当半导体存储器设备被实施为动态随机访问存储器（DRAM）时，内部供电电压AIVC可以被用作包括DRAM单元阵列（cell array）的核心区块的供电电压。

在DRAM的操作特性中，刷新时间可以与存储在单元节点（cell node）中的电荷的数量成比例。单元节点是指在DRAM单元晶体管和单元电容器之间的节点。存储在单元节点中的电荷的数量Q基于Q=CV与单元电容C成比例，并且与作为存储的电压V的内部电压IVC成比例。当单元电容器的大小由于半导体制造工艺的分割而减小时，单元电容也减小。在单元电容减少的这种情况下，为了保证刷新时间，内部供电电压AIVC的电平需要为高电平。不管外部供电电压VEXT的电平为何，当内部供电电压AIVC在目标电压电平维持恒定时，刷新时间就可以被维持在特定的期望水平。

通常通过对外部供电电压VEXT执行电压下降而生成内部供电电压AIVC。随着DRAM的低功率消耗趋势，外部供电电压VEXT的电平被降低。外部供电电压VEXT的降低的电平可能比内部供电电压AIVC的目标电压电平低。在这种情况下，由于降低的电平的外部供电电压VEXT，内部供电电压AIVC可能被生成为具有比目标电压电平低的电平。因为具有比目标电压电平低的电平的内部供电电压AIVC，所以DRAM的刷新时间很难保证。因此，存在对于即使当外部供电电压VEXT的电平被降低时，也能够维持内部供电电压AIVC的目标电压电平恒定的电压生成器的需要。

图1是用于描述根据示例实施例的参考电压生成器100的图。

参考图1，参考电压生成器100可以包括钳位调节器（clamp regulator）110和电平放大器120。钳位调节器110由第一供电电压VEXT驱动并且接收第一电压VREF以便生成钳位电压VREFA_PRE。第一外部供电电压VEXT可以是外部供电电压（例如从半导体存储器设备外部的电压源接收的）。电平放大器120由第二供电电压VPPE驱动并且接收钳位电压VREFA_PRE以便生成参考电压VREFA。第二供电电压VPPE可以被设置为具有比第一供电电压VEXT高的电平。第二供电电压VPPE也可以是外部供电电压。

钳位调节器110可以是包括第一比较单元112、第一开关单元114、和第一电平控制单元115的电压调节器电路。第一比较单元112由第一供电电压VEXT驱动并且将第一电压VREF与第一节点NA的电压相比较以便输出第二节点NB的电压。第一供电电压VEXT可以是例如大约1.2V。第一电压VREF可以是例如大约0.75V。如果第一节点NA的电压比第一电压VREF低，则第一比较单元112可以将逻辑低电平输出到第二节点NB。如果第一节点NA的电压比第一电压VREF高，则第一比较单元112可以将逻辑高电平输出到第二节点NB。第一比较单元112可以包括形成比较器的电路部件，并因此在此可以被称为比较器电路。第二节点NB可以与第一开关单元114连接。

第一开关单元114可以是包括例如p沟道金属氧化物半导体（PMOS）晶体管的电路，该PMOS晶体管由第一供电电压VEXT驱动并且随第二节点NB而选通。在PMOS晶体管中，第一供电电压VEXT被连接到源极，第二节点NB被连接到栅极，并且漏极输出钳位电压VREFA_PRE。关于第一开关单元114，PMOS晶体管可以响应于与逻辑低电平对应的第二节点NB的电压而导通。通过导通的PMOS晶体管提供第一供电电压VEXT以便因此增加钳位电压VREFA_PRE的电平。关于第一开关单元114，PMOS晶体管可以响应于与逻辑高电平对应的第二节点NB的电压而截止。因为截止的晶体管切断第一供电电压VEXT的提供，该截止的晶体管不增加钳位电压VREFA_PRE的电平。

可以将第一电平控制单元115连接在钳位电压VREFA_PRE和地电压VSS之间，该第一电平控制单元115也被称为第一电平电压调节器电路115，其中第一电阻器116和第二电阻器118可以串联连接。在第一电阻器116和第二电阻器118之间的连接节点是第一节点NA。由于包括在钳位调节器110中的第一比较单元112和第一开关单元114的操作，第一节点NA的电压变得几乎等于第一电压VREF（例如，第一节点NA的电压被配置为趋近第一电压VREF）。因此，如下所示，可以由第一电阻器116的电阻R1和第二电阻器118的电阻R2确定钳位电压VREFA_PRE。

${\mathrm{VREFA}}_{\mathrm{PRE}}=\mathrm{VREF}\left(\frac{R1+R2}{R2}\right)---\left(1\right)$

因此，通过调整第一电阻器116的电阻R1和第二电阻器118的电阻R2，钳位电压VREFA_PRE的电平可以被调节为具有与VREF相关的某个值。钳位电压VREFA_PRE可以被设置为最小电压电平，当数据被写到连接到DRAM的位线BL的存储器单元MC时，该最小电压电平导致成功的单元恢复操作。钳位电压VREFA_PRE可以被调节为例如大约1.08V。

电平放大器120可以是包括第二比较单元122、第二开关单元124、和第二电平控制单元125的电压调节器电路。第二比较单元122由第二供电电压VPPE驱动，并且将钳位电压VREFA_PRE与第三节点NC的电压相比较以便输出第四节点ND的电压。第二供电电压VPPE可以被设置为具有比第一供电电压VEXT的电平高的电平。例如，当第一供电电压VEXT是大约1.2V时，第二供电电压VPPE可以是例如大约1.6V。第二比较单元122可以包括形成比较器的电路部件，并因此在此可以被称为比较器电路。

如果第三节点NC的电压比钳位电压VREFA_PRE低，则第二比较单元122可以将逻辑低电平输出到第四节点ND。如果第三节点NC的电压比钳位电压VREFA_PRE高，则第二比较单元122可以将逻辑高电平输出到第四节点ND。第四节点ND可以与第二开关单元124连接。

第二开关单元124可以是包括例如PMOS晶体管的电路，该PMOS晶体管由第二供电电压VPPE驱动并且随第四节点ND而选通。在PMOS晶体管中，第二供电电压VPPE被连接到源极，第四节点ND被连接到栅极，并且漏极输出参考电压VREFA。关于第二开关单元124，PMOS晶体管可以响应于与逻辑低电平对应的第四节点ND的电压而导通。通过导通的PMOS晶体管提供第二供电电压VPPE，以便因此增加参考电压VREFA的电平。关于第二开关单元124，PMOS晶体管可以响应于与逻辑高电平对应的第四节点ND的电压而截止。因为截止的PMOS晶体管切断第二供电电压VPPE的提供，该截止的PMOS晶体管不增加参考电压VREFA的电平。

可以将第二电平控制单元125连接在参考电压VREFA和地电压VSS之间，该第二电平控制单元125也被称为第二电平电压调节器电路115，其中第三电阻器126和第四电阻器128可以串联连接。第三电阻器126和第四电阻器128之间的连接节点是第三节点NC。由于包括在电平放大器120中的第二比较单元122和第二开关单元124的操作，第三节点NC的电压变得几乎等于钳位电压VREFA_PRE。因此，如下所示，可以由第三电阻器126的电阻R3和第四电阻器128的电阻R4确定参考电压VREFA。

$\mathrm{VREFA}={\mathrm{VREFA}}_{\mathrm{PRE}}\left(\frac{R3+R4}{R4}\right)---\left(2\right)$

因此，通过调整钳位电压VREFA_PRE的电平、第三电阻器126的电阻R3和第四电阻器128的电阻R4，参考电压VREFA的电平可以被调节为具有某个值。当钳位电压VREFA_PRE是例如大约1.08V时，参考电压VREFA可以被生成为例如大约1.2V。电平放大器120接收钳位电压VREFA_PRE以便生成参考电压VREFA，并且其增益可以被计算为大约1.2/1.08。在这个示例中，参考电压VREFA可以被调节为大约与参考电压VREF相同，使得即使降低外部电压VEXT和/或VPPE，参考电压VREF也可以被维持。

图2是用于描述图1的参考电压生成器100的操作的图。

参考图2，示出根据第一供电电压VEXT的电平而生成的钳位电压VREFA_PRE的电平和参考电压VREFA的电平。钳位电压VREFA_PRE被生成为几乎等于第一供电电压VEXT加上第一供电电压VEXT的增量，接着该钳位电压VREFA_PRE被钳位在大约1.08V。如下所示，参考电压VREFA被生成为具有作为钳位电压VREFA_PRE和电平放大器120的增益1.2/1.08的乘积的电压电平。

$\mathrm{VREFA}={\mathrm{VREFA}}_{\mathrm{PRE}}*\frac{1.2}{1.08}---\left(3\right)$

图3是用于描述根据第二示例实施例的参考电压生成器300的图。

参考图3，参考电压生成器300由第二供电电压VPPE驱动并且接收第二电压VPERI以便生成参考电压VREFA。如以上参考图1所述，第二供电电压VPPE可以被设置为具有比作为外部供电电压的第一外部供电电压VEXT高的电平。例如，如果第一外部供电电压VEXT是大约1.2V，第二供电电压VPPE可以被设置为大约1.6V。

可以在例如DRAM的半导体存储器设备中包括参考电压生成器300。DRAM可以大致包括核心区块和外围电路区块。核心区块是指包括DRAM单元阵列的区块并且外围电路区块是指除了核心区块之外的剩余区块。第二电压VPERI可以是在DRAM的外围电路区块中使用的电压中的一个。第二电压VPERI可以被设置为例如大约1.08V。在一个实施例中，基于第一外部供电电压VEXT设置第二电压VPERI。

参考电压生成器300可以包括比较单元322、开关单元324和电平调节器电路或控制单元325。比较单元322由第二供电电压VPPE驱动并且包括诸如比较器的被配置为将第二电压VPERI与第一节点NE的电压相比较以便生成第二节点NF的电压的电路。如果第一节点NE的电压比第二电压VPERI低，则比较单元322可以将逻辑低电平输出到第二节点NF。如果第一节点NE的电压比第二电压VPERI高，则比较单元322可以将逻辑高电平输出到第二节点NF。第二节点NF可以与开关单元324连接。

开关单元324可以是包括例如PMOS晶体管的电路，该PMOS晶体管由第二供电电压VPPE驱动并且随第二节点NF而选通。在PMOS晶体管中，第二供电电压VPPE被连接到源极，第二节点NF被连接到栅极，并且漏极输出参考电压VREFA。关于开关单元324，PMOS晶体管可以响应于与逻辑低电平对应的第二节点NF的电压而导通。通过导通的PMOS晶体管提供第二供电电压VPPE以便因此增加参考电压VREFA的电平。关于开关单元324，PMOS晶体管可以响应于与逻辑高电平对应的第二节点NF的电压而截止。因为截止的PMOS晶体管切断第二供电电压VPPE的提供，所以截止的PMOS晶体管不增加参考电压VREFA的电平。

可以将电平调节器电路325连接在参考电压VREFA和地电压VSS之间，在电平调节器电路325中，第一电阻器326和第二电阻器328可以串联连接。第一电阻器326和第二电阻器328之间的连接节点是第一节点NE。由于比较单元322和开关单元324的操作，第一节点NE的电压变得几乎等于第二电压VPERI。因此，如下所示，可以由第一电阻器326的电阻R3和第二电阻器328的电阻R4确定参考电压VREFA。

$\mathrm{VREFA}=\mathrm{VPERI}\left(\frac{R3+R4}{R4}\right)---\left(4\right)$

因此，通过调整第二电压VREFA的电平、第一电阻器326的电阻R3和第二电阻器328的电阻R4可以调节参考电压VREFA的电平。当第二参考电压VPERI是例如大约1.08V时，参考电压VREFA可以被生成为例如大约1.2V。

图4是用于描述根据第三实施例的参考电压生成器400的图。

参考图4，参考电压生成器400可以包括钳位调节器410、电荷泵送单元415和电平放大器420。参考电压生成器400由作为外部供电电压的第一供电电压VEXT驱动，并且接收第一电压VREF以便生成钳位电压VREFA_PRE和参考电压VREFA。

钳位调节器410可以被构造为基本上与参考图1描述的钳位调节器110相同。为了避免重复描述，没有提供对钳位调节器410的详细描述。钳位调节器410由例如大约1.2V的第一供电电压VEXT驱动，并且接收例如大约0.75V的第一电压VREF以便生成例如大约1.08V的钳位电压VREFA_PRE。

电荷泵送单元415通过电荷泵送操作接收第一供电电压VEXT并且输出电平比第一供电电压VEXT的电平高的第二供电电压VPPE。如果第一供电电压VEXT是大约1.2V，则第二供电电压VPPE可以被设置为例如大约1.6V。电荷泵送单元415可以包括振荡器和泵送电容器（pumping capacitor）。振荡器生成振荡信号并且泵送电容器响应于该振荡信号从第一供电电压VEXT生成泵送电压。电荷泵送单元415可以包括泵送控制单元，当泵送电压达到预定的电压电平时，该泵送控制单元停止电荷泵送操作。泵送电压可以被输出作为第二供电电压VPPE。

电平放大器420由第二供电电压VPPE驱动并且接收由钳位调节器410生成的钳位电压VREFA_PRE以便生成参考电压VREFA。电平放大器420可以被构造为基本上与参考图1描述的电平放大器120相同。为了避免重复描述，没有提供对电平放大器420的详细描述。电平放大器420由具有例如大约1.6V的电平的第二供电电压VPPE驱动，并且在一个实施例中，当钳位电压VREFA_PRE是大约1.08V时，该电平放大器420生成大约1.2V的参考电压VREFA。电平放大器420接收钳位电压VREFA_PRE以便生成参考电压VREFA，并且其增益可以被计算为大约1.2/1.08。

图5是用于描述根据第四实施例的参考电压生成器500的图。

参考图5，参考电压生成器500包括钳位调节器510、降压(voltagedropping)单元515和电平放大器520。参考电压生成器500由第一外部供电电压VEXT1和第二外部供电电压VEXT2驱动，并且接收第一电压VREF以便生成钳位电压VREFA_PRE和参考电压VREFA。第一外部供电电压VEXT1的电平和第二外部供电电压VEXT2的电平可以彼此不同。第二外部供电电压VEXT2可以被设置为具有比第一外部供电电压VEXT1的电平高的电平。

钳位调节器510可以被构造为基本上与参考图1描述的钳位调节器110相同。为了避免重复描述，没有提供对钳位调节器510的详细描述。钳位调节器510由例如大约1.2V的第一外部供电电压VEXT1驱动，并且接收例如大约0.75V的第一电压VREF以便生成例如大约1.08V的钳位电压VREFA_PRE。

降压单元515接收第二外部供电电压VEXT2并且使该电压下降以便输出第二供电电压VPPE。当第二外部供电电压VEXT2是例如大约2.5V时，第二供电电压VPPE可以被设置为例如1.6V。降压单元515可以包括在第二外部供电电压VEXT2和第二供电电压VPPE之间串联连接的多个二极管部件。二极管部件在导通时（in conduction）引起对应于PN结正向压降Vf的压降。例如，对于n个二极管部件，第二供电电压VPPE可以被确定为VEXT2–n·Vf。

降压单元515可以包括在第二外部供电电压VEXT2和第二供电电压VPPE之间串联连接的多个MOS晶体管。在每个MOS晶体管中，其栅极和漏极可以相互连接。每个MOS晶体管以二极管方式操作并且在导通时引起对应于阈值电压VTN的压降。例如，对于n个MOS晶体管，第二供电电压VPPE可以被确定为VEXT2-n·VTN。

电平放大器520由第二供电电压VPPE驱动并且接收在钳位调节器510中生成的钳位电压VREFA_PRE以便生成参考电压VREFA。电平放大器520可以被构造为基本上与参考图1描述的电平放大器120相同。为了避免重复描述，没有提供对电平放大器520的详细描述。在一个实施例中，电平放大器520由大约1.6V的第二供电电压VPPE驱动，并且对于大约1.08V的钳位电压VREFA_PRE可以生成大约1.2V的参考电压VREFA。电平放大器520接收钳位电压VREFA_PRE以便生成参考电压VREFA，并且其增益可以被计算为大约1.2/1.08。

图6是用于描述根据第五实施例的参考电压生成器600的图。

参考图6，参考电压生成器600包括分压器610和电平放大器620。分压器610对第一供电电压VEXT和第三供电电压VSS之间的电压进行分压以便生成钳位电压VREFA_PRE。分压器610可以包括连接在第一供电电压VEXT和钳位电压VREFA_PRE之间的第一电阻器以及连接在钳位电压VREFA_PRE和第三供电电压VSS之间的第二电阻器。通过调整第一电阻器和第二电阻器的电阻，可以调节钳位电压VREFA_PRE的电平。第一供电电压VEXT可以是例如大约1.2V，并且第三供电电压VSS可以是地电压。可以调整第一电阻器和第二电阻器的电阻以便生成大约1.08V的钳位电压VREFA_PRE。

电平放大器620由第二供电电压VPPE驱动并且接收由分压器610生成的钳位电压VREFA_PRE以便生成参考电压VREFA。电平放大器620可以被构造为基本上与参考图1描述的电平放大器120相同。为了避免重复描述，没有提供对电平放大器620的详细描述。在一个实施例中，电平放大器620由大约1.6V的第二供电电压VPPE驱动，并且对于大约1.08V的钳位电压VREFA_PRE可以生成大约1.2V的参考电压VREFA。电平放大器620接收钳位电压VREFA_PRE以便生成参考电压VREFA，并且其增益可以被计算为大约1.2/1.08。

由根据各种实施例的参考电压生成器生成的参考电压VREFA可以作为充当用于生成在DRAM中使用的内部供电电压的判据(criterion)的电压。

图7是用于描述包括根据各种实施例的参考电压生成器的DRAM700的示例的图。

参考图7，DRAM700可以包括包含存储器单元阵列702和感测放大器703的核心区块701、外围电路单元704以及输出缓冲器单元705。存储器单元阵列702可以包括多个字线、在多个字线上与多个字线相交的多个位线、在字线和位线之间的交点附近布置的多个存储器单元、能够在多个字线中选择预定字线的行解码器以及能够在多个位线中选择预定位线的列解码器。感测放大器703可以感测放大从多个位线读取的存储器单元数据。外围电路单元704可以包括地址缓冲器、数据输入缓冲器和控制电路。输出缓冲器单元705由外部供电电压VEXT驱动并且读出感测放大的存储器单元数据。

DRAM700可以包括第一参考电压生成器706、第一内部电压生成器707、第二参考电压生成器708和第二内部电压生成器709。第一参考电压生成器706接收外部供电电压VEXT以便生成第一参考电压VREF。第一内部电压生成器707由外部供电电压VEXT驱动并且接收第一参考电压VREF以便生成第一内部供电电压IVC。第一内部供电电压IVC可以被用作用于驱动外围电路单元704的电源。

第二参考电压生成器708由外部供电电压VEXT和第二供电电压VPPE驱动并且接收第一参考电压VREF以便生成第二参考电压VREFA。像参考图1描述的参考电压生成器100那样，第二参考电压生成器708可以包括钳位调节器110和电平放大器120。钳位调节器110由外部供电电压VEXT驱动并且接收第一参考电压VREF以便生成钳位电压VREFA_PRE。电平放大器120由比外部供电电压VEXT高的第二供电电压VPPE驱动并且接收钳位电压VREFA_PRE以便生成第二参考电压VREFA。可以根据参考图3到6描述的参考电压生成器的实施例中的一个来实施第二参考电压生成器708。

第二内部电压生成器709由第二供电电压VPPE驱动并且接收第二参考电压VREFA以便生成第二内部供电电压AIVC。第二内部供电电压AIVC可以被用作用于驱动核心区块701的电源。

图8是根据一个示例实施例的用于描述图7的第一参考电压生成器706的电路图。

参考图8，第一参考电压生成器706可以通过对外部供电电压VEXT进行分压，来生成第一参考电压VREF。第一参考电压生成器706可以包括偏压（bias）单元810、控制单元820和驱动单元830。偏压单元810可以是这样的电路，该电路包括在外部供电电压VEXT和地电压VSS以及第一到第三n沟道金属氧化物半导体（NMOS）晶体管803到805之间串联连接的第一和第二电阻器801和802。第一电阻器801和第二电阻器802之间的第一节点电压VREF_F可以被连接到第一和第二NMOS晶体管803和804的栅极。第三NMOS晶体管805的栅极可以被连接到外部供电电压VEXT。由第一电阻器801、第二电阻器802和第一到第三NMOS晶体管803到805对外部供电电压VEXT进行分压，使得可以由第一节点电压VREF_F来指示分压后的电压。

控制单元820可以控制第一节点电压VREF_F直到外部供电电压VEXT稳定为止。控制单元820可以包括连接在第一节点电压VREF_F和地电压VSS之间的PMOS晶体管806。PMOS晶体管806的栅极可以被连接到第二电阻器802和第一NMOS晶体管803之间的第二节点ND_A。PMOS晶体管806在施加外部供电电压VEXT的初始阶段导通，因此将第一节点电压VREF_F稳定到地电压VSS。其后，如果在诸如大约1.2V恒定地施加外部供电电压VEXT，则PMOS晶体管806可以截止。

驱动单元830可以响应于第一节点电压VREF_F生成第一参考电压VREF。驱动单元830可以包括在第一节点电压VREF_F和地电压VSS之间串联连接的第三电阻器807以及第四和第五NMOS晶体管808和809。第四NMOS晶体管808的栅极被连接到第一节点电压VREF_F，并且第五NMOS晶体管809的栅极可以被连接到外部供电电压VEXT。第三电阻器807和第四NMOS晶体管808之间的连接节点的电压可以被生成为第一参考电压VREF。

一旦外部供电电压VEXT增加，第一节点电压VREF_F就增加并且第一参考电压VREF也增加。如果第一节点电压VREF_F增加，则可以导通第四NMOS晶体管808，因此防止第一参考电压VREF增加。

一旦外部供电电压VEXT下降，第一节点电压VREF_F就下降并且第一参考电压VREF也下降。如果第一节点电压VREF_F下降，则可以截止第四NMOS晶体管808，因此防止第一参考电压VREF下降。

因此，第一参考电压生成器706可以不依赖于外部供电电压VEXT的改变而稳定地生成第一参考电压VREF。对于大约1.2V的外部供电电压VEXT，第一参考电压生成器706可以生成例如大约0.75V的第一参考电压VREF。第一参考电压VREF可以被提供为根据参考图1和图3到5描述的各种实施例的参考电压生成器的第一电压VREF。

图9是根据一个示例实施例的用于描述的图7的第一内部电压生成器707的电路图。

参考图9，第一内部电压生成器707由外部供电电压VEXT驱动并且接收第一参考电压VREF以便生成第一内部供电电压IVC。第一内部电压生成器707可以包括形成比较单元902、开关单元904和电平控制单元905的电路。比较单元902由外部供电电压VEXT驱动，将第一参考电压VREF与第一节点ND_B的电压相比较，并且将比较结果输出到第二节点ND_C。外部供电电压VEXT可以是例如大约1.2V，并且第一参考电压VREF可以是例如大约0.75V。如果第一节点ND_B的电压比第一参考电压VREF低，则比较单元902可以将逻辑低电平输出到第二节点ND_C。如果第一节点ND_B的电压比第一参考电压VREF高，则比较单元902可以将逻辑高电平输出到第二节点ND_C。第二节点ND_C可以与开关单元904连接。

在一个实施例中，开关单元904可以是由外部供电电压VEXT驱动并且随第二节点ND_C而选通的PMOS晶体管。在PMOS晶体管中，外部供电电压VEXT被连接到源极，第二节点ND_C被连接到栅极，并且漏极输出内部供电电压IVC。开关单元904可以响应于与逻辑低电平对应的第二节点ND_C的电压而导通PMOS晶体管。通过导通的PMOS晶体管提供外部供电电压VEXT，因此增加内部供电电压IVC的电平。关于开关单元904，可以响应于与逻辑高电平对应的第二节点ND_C的电压截止PMOS晶体管。因为截止的PMOS晶体管切断外部供电电压VEXT的提供，所以截止的PMOS晶体管不增加内部供电电压IVC的电平。

可以将电平控制单元905连接在内部供电电压IVC和地电压VSS之间，在该电平控制单元905中，第一电阻器906和第二电阻器908可以串联连接。第一电阻器906和第二电阻器908之间的连接节点是第一节点ND_B。由于比较单元902和开关单元904的操作，第一节点ND_B的电压变得几乎等于第一参考电压VREF。因此，可以由第一电阻器906的电阻和第二电阻器908的电阻确定内部供电电压IVC。

图10A是根据一个示例实施例的用于描述图7的第二内部电压生成器709和核心区块701的感测放大器703的电路图。

参考图10A，第二内部电压生成器709由第二供电电压VPPE驱动并且接收由第二参考电压生成器708生成的第二参考电压VREFA以便生成第二内部供电电压AIVC。第二内部电压生成器709可以包括比较单元1002和驱动单元1004。

比较单元1002将第二参考电压VREFA与第二内部供电电压AIVC相比较并且输出比较结果。如果第二内部供电电压AIVC比第二参考电压VREFA低，则比较单元1002可以输出逻辑低电平。如果第二内部供电电压AIVC比第二参考电压VREFA高，则比较单元1002可以输出逻辑高电平。比较单元1002的输出可以与驱动单元1004连接。

驱动单元1004由第二供电电压VPPE驱动并且响应于比较单元1002的输出生成第二内部供电电压AIVC。例如，驱动单元1004可以是随比较单元1002的输出而选通的PMOS晶体管。在PMOS晶体管中，第二供电电压VPPE被连接到源极，比较单元1002的输出被连接到栅极，并且漏极输出第二内部供电电压AIVC。关于驱动单元1004，可以响应于比较单元1002的逻辑低电平输出而导通PMOS晶体管。通过导通的PMOS晶体管提供第二供电电压VPPE，因此增加第二内部供电电压AIVC的电平。对于驱动单元1004，响应于比较单元1002的逻辑高电平输而截止PMOS晶体管。因为截止的PMOS晶体管切断第二供电电压VPPE的提供，所以截止的PMOS晶体管不增加第二内部供电电压AIVC的电平。

因此，第二内部电压生成器709可以生成具有几乎与第二参考电压VREFA的电平相同的电平的第二内部供电电压AIVC。在一个实施例中，当第二供电电压VPPE是大约1.6V并且由第二参考电压生成器708生成的第二参考电压VREFA是大约1.2V时，可以在大约1.2V生成第二内部供电电压AIVC。

感测放大器703可以包括感测单元1030和均衡单元1040。感测单元1030可以感测放大存储器单元阵列702的位线BL和互补位线（complementary bitline）BLB上的数据。感测单元1030可以包括在位线BL和互补位线BLB之间连接的第一感测单元PSA和第二感测单元NSA。第一感测单元PSA可以包括PMOS晶体管，所述PMOS晶体管的栅极在位线BL和互补位线BLB之间相交。第二感测单元NSA可以包括NMOS晶体管，所述NMOS晶体管的栅极在位线BL和互补位线BLB之间相交。均衡单元703可以包括NMOS晶体管，所述NMOS晶体管被连接在位线BL和互补位线BLB之间并且对位线均衡信号PEQI做出响应。

第一感测单元PSA由第二内部电压生成器709生成的第二内部供电电压AIVC驱动，并且第二感测单元NSA由地电压VSS驱动。通过对第一使能信号LAPG做出响应的第一开关单元1010将第二内部供电电压AIVC提供到第一感测单元PSA，并且通过对第二使能信号LANG做出响应的第二开关单元1020将地电压VSS提供到第二感测单元NSA。

当数据被写到连接到位线BL的存储器单元MC时，驱动感测单元1030的第二内部供电电压AIVC可以是用于单元恢复操作的重要因素。具体来说，如图10B所示，当位线BL和互补位线BLB的先前的逻辑电平被反转并且反转的逻辑电平被写入存储器单元MC时，第二内部供电电压AIVC需要维持特定的电压电平。即使当降低外部供电电压VEXT的电平以便减少DRAM的功率消耗时，也可以在目标电压电平恒定地生成第二内部供电电压AIVC。

第二内部电压生成器709可以生成第二内部供电电压AIVC，该第二内部供电电压AIVC几乎与第二参考电压VREFA相同。在一个实施例中，即使当由于外部供电电压VEXT降低到大约1.2V而在大约0.75V生成第一参考电压VREF时，第二参考电压生成器708也可以生成比第一参考电压VREF高的大约1.08V的钳位电压VREFA_PRE。钳位电压VREFA_PRE的电平可以被设置为最小电压电平，当数据被写入连接到DRAM的位线BL的存储器单元MC时，该最小电压电平导致成功的单元恢复操作(cell restore operation)。通过使用钳位电压VREFA_PRE，第二参考电压生成器708可以生成大约1.2V的第二参考电压VREFA。因此，可以在大约1.2V的目标电压电平生成第二内部供电电压AIVC，该目标电压电平导致成功的单元恢复操作。不管外部供电电压VEXT的电平为何值，具有目标电压（例如，1.2V）的第二内部供电电压AIVC都可以在存储器单元MC的单元电容（cell capacitance）减小的情况下保证刷新时间。

图11是用于描述包括根据各种实施例的参考电压生成器的DRAM1000的另一示例的图。

参考图11，DRAM1100可以包括包含存储器单元阵列702和感测放大器703的核心区块701、外围电路单元704、输出缓冲器单元705、第一参考电压生成器706以及第二参考电压生成器708。DRAM1100可以包括单个内部电压生成器709，该单个内部电压生成器709可以被构造为基本上与图7的第二内部电压生成器709相同。然而，与图7的DRAM700不同，DRAM1100不包括驱动外围电路单元704的第一内部电压生成器707。

为了满足DRAM1100的低消耗的功率特性，外部供电电压VEXT可以被降低到例如1.2V或更低。在这种情况下，外围电路单元704和输出缓冲器单元705可以被配置为连接到降低的外部供电电压VEXT并且可以由VEXT驱动。例如，外围电路单元704可以包括地址缓冲器、数据输入缓冲器和控制电路。输出缓冲器单元705由外部供电电压VEXT驱动并且读出感测放大的存储器单元数据。

第一参考电压生成器706接收外部供电电压VEXT并且生成第一参考电压VREF。第二参考电压生成器708由外部供电电压VEXT和第二供电电压VPPE驱动并且接收第一参考电压VREF以便生成第二参考电压VREFA。

像参考图1描述的参考电压生成器100那样，第二参考电压生成器708可以包括钳位调节器110和电平放大器120。钳位调节器110由外部供电电压VEXT驱动并且接收第一参考电压VREF以便生成钳位电压VREFA_PRE。在一个实施例中，即使当由于外部供电电压VEXT降低到1.2V或更低而在0.75V或更低生成第一参考电压VREF时，第二参考电压生成器708也可以生成比第一参考电压VREF高的大约1.08V的钳位电压VREFA_PRE。钳位电压VREFA_PRE的电平可以被设置为最小电压电平，当数据被写入连接到DRAM的位线BL的存储器单元MC时，该最小电压电平导致成功的单元恢复操作。在一个实施例中，电平放大器120由高于外部供电电压VEXT的第二供电电压VPPE驱动，并且通过使用大约1.08V的钳位电压VREFA_PRE生成大约1.2V的第二参考电压VREFA。第二参考电压生成器708也可以例如根据参考图3到6描述的参考电压生成器的实施例中的一个来实施。

内部电压生成器709由第二供电电压VPPE驱动并且接收第二参考电压VREFA以便生成第二内部供电电压AIVC。内部电压生成器709可以生成第二内部供电电压AIVC，该第二内部供电电压AIVC与第二参考电压VREFA相同。在一个实施例中，可以在作为目标电压电平的大约1.2V生成第二内部供电电压AIVC。第二内部供电电压AIVC可以被用作用于驱动核心区块701的电源。第二内部供电电压AIVC具有目标电压电平，当数据被写入连接到位线BL的存储器单元MC时，该目标电压电平导致成功的单元恢复操作。不管外部供电电压VEXT的电平为何值，大约1.2V的第二内部供电电压AIVC都可以保证存储器单元MC的刷新时间。

可以在图12中示出的半导体存储器设备（例如，双倍数据速率同步动态随机访问存储器（DDR-SDRAM））中包括根据在此公开的实施例的参考电压生成器。

参考图12，DDR-SDRAM1200可以包括包含DRAM单元的存储器单元阵列1201和用于驱动DRAM单元的各种电路区块。例如，当芯片选择信号CS从非激活电平（inactive level）（例如，逻辑高）改变到激活电平（activelevel）（例如，逻辑低）时，定时寄存器1202可以被激活。定时寄存器1202接收诸如时钟信号CLK、时钟使能信号CKE、芯片选择信号CSB、行地址选通信号RASB、列地址选通信号CASB、写使能信号WEB、数据输入/输出屏蔽信号(mask signal)DQM等的命令信号，处理接收的命令信号，并且生成用于控制电路区块的各种内部命令信号LRLS、LCBR、LWE、LCAS、LWCBR和LDQM。

在编程寄存器1204中存储在定时寄存器1202中生成的一些内部命令信号。例如，可以在编程寄存器1204中存储与数据输出相关联的延迟信息和突发长度信息。可以将存储在编程寄存器1204中的内部命令信号提供到延迟/突发长度控制单元1206，该延迟/突发长度控制单元1206接着提供用于控制输出到列解码器1210或输出缓冲器1212的数据的延迟或突发长度的控制信号。

地址寄存器1220可以从外部源接收地址信号ADD。通过行地址缓冲器1222可以将行地址信号提供到行解码器1224。通过列地址缓冲器1208可以将列地址信号提供到列解码器1210。行地址缓冲器1222还可以响应于刷新命令LRAS和LCBR接收从刷新计数器生成的刷新地址信号，并且将行地址信号和刷新地址信号中的一个提供到行解码器1224。地址寄存器1220可以将用于选择存储体（bank）的存储体信号提供到存储体选择单元1226。

行解码器1224解码从行地址缓冲器1222输入的行地址信号或刷新地址信号并且激活存储器单元阵列1201的字线。列解码器1210解码列地址信号并且选择存储器单元阵列1201的位线。例如，将列选择线应用到半导体存储器设备1200，使得可以执行通过列选择线的选择。

感测放大器1230放大由行解码器1224和列解码器1210选择的存储器单元的数据，并且将放大的数据提供到输出缓冲器1212。要被写到数据单元(datacell)的数据被通过数据输入寄存器1232提供到存储器单元阵列1201，并且输入/输出控制器1234可以控制通过数据输入寄存器1232的数据转发操作。

如图1中所示，参考电压生成器100可以包括钳位调节器110和电平放大器120。钳位调节器110由外部供电电压VEXT驱动并且接收第一参考电压VREF以便生成钳位电压VREFA_PRE。在一个实施例中，即使当由于外部供电电压VEXT降低到1.2V或更低而在0.75V或更低生成第一参考电压VREF时，第二参考电压生成器708也可以生成比第一参考电压VREF高的大约1.08V的钳位电压VREFA_PRE。钳位电压VREFA_PRE的电平可以被设置为最小电压电平，当数据被写入连接到DRAM的位线BL的存储器单元MC时，该最小电压电平导致成功的单元恢复操作。在一个实施例中，电平放大器120由比外部供电电压VEXT高的第二供电电压VPPE驱动，并且通过使用大约1.08V的钳位电压VREFA_PRE生成大约1.2V的第二参考电压VREFA。参考电压生成器100也可以根据参考图3到6描述的参考电压生成器的实施例中的一个来实施。第二参考电压VREFA可以具有用于内部供电电压AIVC的生成的参考电压电平（例如，通过内部电压生成器700），该内部供电电压AIVC驱动感测放大器1230。内部供电电压AIVC具有目标电压电平，当数据被写到连接到位线BL的存储器单元MC时，该目标电压电平导致成功的单元恢复操作。在一个实施例中，不论外部供电电压VEXT的电平为何值，大约1.2V的内部供电电压AIVC都可以保证存储器单元MC的刷新时间。

图13是根据一个实施例的示出应用图12的半导体存储器设备的存储器系统1300的实施示例的图。

参考图13，存储器系统1300可以包括存储器模块1310和存储器控制器1320。存储器模块1310可以包括安装在模块板上的至少一个半导体存储器设备1330。例如，半导体存储器设备1330可以被实施为DRAM芯片，并且半导体存储器设备1330可以包括多个半导体层。半导体层可以包括一个或多个主芯片1331和一个或多个从芯片1332。可以通过诸如硅通孔（through-siliconvia）（TSV）的基材通孔（through-substrate via）执行半导体层之间的信号转发。

虽然在当前实施例中描述了其中通过TSV执行半导体层之间的信号转发的结构，但是这样的信号转发也可以被应用到其中通过引线接合（wire-bonding）、插入（interposing）或线形成带（wire-formed tape）沉积的半导体层的结构。

也可以通过光输入/输出（IO）连接执行半导体层之间的信号转发。例如，可以通过使用使用射频（RF）波或超声波的辐射型连接、使用磁感应的感应耦合型连接或使用磁场谐振的非辐射型连接，将半导体层相互连接。

辐射型通过使用诸如单极天线或平面倒F型天线（PIFA）无线地转发信号。辐射当随时间改变的电场或磁场彼此影响时发生，并且如果存在任何具有相同频率的天线，则该具有相同频率的天线可以针对入射波的偏振特性适当地接收信号。

感应耦合型通过缠绕线圈若干次来生成强磁场，并且以相似的频率谐振的线圈接近强磁场，因此产生耦合。

非辐射型使用倏逝波耦合（evanescent wave coupling），该倏逝波耦合通过附近电磁场（near electromagnetic field）在以相同频率谐振的两种媒质之间传导电磁波。

根据各种公开的实施例，主芯片1331和从芯片1332可以包括参考电压生成器。如图1中所示，参考电压生成器可以包括钳位调节器和电平放大器。钳位调节器由外部供电电压驱动并且接收第一参考电压以便生成钳位电压。在一个实施例中，即使当因为外部供电电压被降低到1.2V或更低而在0.75V或更低生成第一参考电压时，参考电压生成器也可以生成比第一参考电压高的大约1.08V的钳位电压。钳位电压电平可以被设置为最小电压电平，当数据被写到连接到DRAM的位线BL的存储器单元MC时，该最小电压电平导致成功的单元恢复操作。电平放大器由高于外部供电电压的第二供电电压驱动，并且通过使用例如大约1.08V的钳位电压生成例如大约1.2V的第二参考电压。可以根据参考图3到6描述的参考电压生成器的实施例中的一个实施参考电压生成器。第二参考电压可以具有用于内部供电电压的生成的参考电压电平，该内部供电电压驱动感测放大器。内部供电电压具有目标电压电平，当数据被写到连接到位线的存储器单元时，该目标电压电平导致成功的单元恢复操作。不论外部供电电压的电平为何值，内部供电电压都可以保证存储器单元MC的刷新时间。

存储器模块1310通过系统总线可以与存储器控制器1320通信。通过系统总线，可以在存储器模块1310和存储器控制器1320之间传送和接收数据DQ、命令（CMD）/地址（ADD）、时钟信号CLK等。

图14是根据示例实施例的在其上安装存储器系统的计算系统1400的框图。

参考图14，根据一个实施例的半导体存储器设备可以作为RAM1420安装在诸如移动设备或桌面计算机的计算系统1400上。作为RAM1420安装的半导体存储器设备可以符合上述实施例中的任何一个。例如，RAM1420可以是根据前述实施例的半导体存储器设备或者可以是存储器模块。RAM1420可以具有包括半导体存储器设备和存储器控制器的构思。

根据示例实施例的计算系统1400包括电连接到总线1450的中央处理设备（CPU）1410、RAM1420、用户界面1430和非易失性存储器1440。非易失性存储器1440可以是诸如固态驱动器（SSD）或硬盘驱动器（HDD）的大容量存储设备。

在计算系统1400中，RAM1420可以包括根据在此公开的实施例的参考电压生成器。如图1中所示，参考电压生成器可以包括钳位调节器和电平放大器。钳位调节器由外部供电电压驱动并且接收第一参考电压以便生成钳位电压。即使当由于外部供电电压降低到例如1.2V或更低而在例如大约0.75V或更低生成第一参考电压时，参考电压生成器也可以生成比第一参考电压高的例如大约1.08V的钳位电压。钳位电压电平可以被设置为最小电压电平，当数据被写到连接到DRAM的位线BL的存储器单元MC时，该最小电压电平导致成功的单元恢复操作。电平放大器由高于外部供电电压的第二供电电压驱动，并且通过使用例如大约1.08V的钳位电压生成例如大约1.2V的第二参考电压。可以根据参考图3到6描述的各种实施例中的一个实施参考电压生成器。第二参考电压可以具有用于生成内部供电电压的参考电压电平，该内部供电电压驱动感测放大器。内部供电电压具有目标电压电平，当数据被写到连接到位线的存储器单元时，该目标电压电平导致成功的单元恢复操作。不管降低的外部供电电压电平为何值，内部供电电压都可以保证存储器单元的刷新时间。

虽然参考本公开的示例实施例具体描述了本公开，但是这些示例实施例仅是说明性的并且本领域普通技术人员将理解各种改变和其他等效实施例是可能的。因此，应该由所附权利要求的技术实质定义本发明构思的真正的技术范围。

Claims (23)

1.一种参考电压生成器，其包括：

钳位调节器，其由从外部源提供的第一外部供电电压驱动并且被配置为接收第一电压以便生成钳位电压；以及

电平放大器，其由高于第一供电电压的第二供电电压驱动并且被配置为接收钳位电压以便生成参考电压。

2.如权利要求1所述的参考电压生成器，其中参考电压生成器被包括在动态随机访问存储器（DRAM）中，并且钳位电压被设置为具有最小电压电平，该最小电压电平导致对于DRAM中的存储器单元数据的成功的恢复操作。

3.如权利要求1所述的参考电压生成器，其中钳位调节器包括：

第一比较单元，其由第一供电电压驱动并且被配置为将第一电压与第一节点的电压相比较以便输出第二节点的电压；

第一开关单元，其由第一供电电压驱动并且被配置为响应于第二节点的电压输出钳位电压；以及

第一电平控制单元，其被配置为输出具有与第一电压的电平相同的电平的第一节点的电压并且调节钳位电压的电平。

4.如权利要求3所述的参考电压生成器，其中第一开关单元是p沟道金属氧化物半导体（PMOS）晶体管，在该PMOS晶体管中，第一供电电压被连接到源极，第二节点被连接到栅极，并且钳位电压被连接到漏极。

5.如权利要求3所述的参考电压生成器，其中第一电平控制单元包括：

第一电阻器，其被连接在钳位电压和第二节点之间；以及

第二电阻器，其被连接在第二节点和地电压之间。

6.如权利要求1所述的参考电压生成器，其中电平放大器包括：

第二比较单元，其由第二供电电压驱动并且被配置为将钳位电压与第三节点的电压相比较以便输出第四节点的电压；

第二开关单元，其由第二供电电压驱动并且被配置为响应于第四节点的电压输出参考电压；以及

第二电平控制单元，其被配置为输出具有与钳位电压的电平相同的电平的第三节点的电压并且调节参考电压的电平。

7.如权利要求6所述的参考电压生成器，其中第二开关单元是p沟道金属氧化物半导体（PMOS）晶体管，在该PMOS晶体管中，第二供电电压被连接到源极，第四节点被连接到栅极，并且参考电压被连接到漏极。

8.如权利要求6所述的参考电压生成器，其中第二电平控制单元包括：

第三电阻器，其被连接在参考电压和第三节点之间；以及

第四电阻器，其被连接在第三节点和地电压之间。

9.如权利要求1所述的参考电压生成器，还包括电荷泵送单元，该电荷泵送单元用于通过电荷泵送操作接收第一供电电压，并且输出第二供电电压。

10.如权利要求1所述的参考电压生成器，其中参考电压生成器还包括降压单元，该降压单元用于接收高于第一供电电压的第三供电电压并且使第三供电电压下降以便输出第二供电电压。

11.一种动态随机访问存储器（DRAM），向该DRAM提供来自外部源的第一外部供电电压，该DRAM包括：

比较电路，其由高于第一供电电压的第二供电电压驱动并且被配置为将第一电压与第一节点的电压相比较以便生成第二节点的电压；

开关电路，其由第二供电电压驱动并且被配置为响应于第二节点的电压输出参考电压；以及

电平控制电路，其被配置为输出趋近第一电压的电平的第一节点的电压并且调节参考电压的电平，

其中第一电压被设置为具有导致对于DRAM中的存储器单元数据的成功的恢复操作的电压电平。

12.如权利要求11所述的DRAM，其中第一电压被设置为具有导致对于DRAM中的存储器单元数据的成功的恢复操作的最小电压电平。

13.如权利要求11所述的DRAM，其中开关电路是p沟道金属氧化物半导体（PMOS）晶体管，在该PMOS晶体管中，第二供电电压被连接到源极，第二节点被连接到栅极，并且参考电压被连接到漏极。

14.如权利要求11所述的DRAM，其中电平控制电路包括：

第一电阻器，其被连接在参考电压和第一节点之间；以及

第二电阻器，其被连接在第一节点和地电压之间。

15.一种动态随机访问存储器（DRAM），向该DRAM提供来自外部源的第一外部供电电压，该DRAM包括：

分压器，其用于对第一外部供电电压和地电压之间的电压进行分压以便生成钳位电压；以及

电平放大器，其由高于第一供电电压的第二供电电压驱动并且被配置为接收钳位电压以便生成参考电压，

其中，钳位电压被设置为具有导致对于DRAM中的存储器单元数据的成功的恢复操作的最小电压电平。

16.如权利要求15所述的DRAM，其中分压器包括：

第一电阻器，其被连接在第一供电电压和钳位电压之间；以及

第二电阻器，其被连接在钳位电压和地电压之间。

17.如权利要求15所述的DRAM，其中电平放大器包括：

比较电路，其由第二供电电压驱动并且被配置为将钳位电压与第一节点的电压相比较；

开关电路，其由第二供电电压驱动并且被配置为响应于第二节点的电压输出参考电压；以及

电平控制电路，其被配置为输出具有与钳位电压的电平相同的电平的第一节点的电压并且调节参考电压的电平。

18.如权利要求17所述的DRAM，其中开关电路是p沟道金属氧化物半导体（PMOS）晶体管，在该PMOS晶体管中，第二供电电压被连接到源极，第二节点被连接到栅极，并且参考电压被连接到漏极。

19.如权利要求17所述的DRAM，其中电平控制电路包括：

第一电阻器，其被连接在参考电压和第一节点之间；以及

第二电阻器，其被连接在第一节点和地电压之间。

20.一种参考电压生成器，其包括：

电压调节器，其被连接到外部电压源和参考电压源，并且被配置为输出基于从外部电压源输入的外部电压和从参考电压源输入的参考电压确定的调节后的电压；以及

放大器，其被连接到电压调节器和第二电压源，并且被配置为输出基于从电压调节器输出的调节后的电压和从第二电压源输入的电压确定的放大的调节后的参考电压，

其中从外部电压源输入到电压调节器的电压具有比从第二电压源输入到放大器的电压低的电平。

21.如权利要求20所述的参考电压生成器，其中：

第二电压源是外部电压源。

22.如权利要求20所述的参考电压生成器，其中：

参考电压生成器被配置为使得放大的调节后的参考电压比从电压调节器输出的调节后的电压大并且大约与参考电压相同。

23.如权利要求20所述的参考电压生成器，其中电压调节器包括：

第一比较电路，其由外部电压驱动并且被配置为将参考电压与第一节点的电压相比较以便输出第二节点的电压；

第一开关电路，其由外部电压驱动并且被配置为响应于第二节点的电压输出调节后的电压；以及

第一电平控制电路，其被配置为输出具有趋近参考电压的电平的电平的第一节点的电压。

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