JP2013004136A - 半導体装置 - Google Patents

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Hidekazu Noguchi
英和 野口
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エルピーダメモリ株式会社
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Abstract

【課題】ワード線の活性化電位への立ち上がりの遅れを回避しチップサイズの縮小化、動作速度の高速化に対応可能とする。
【解決手段】メモリセル容量(C)と、前記メモリセル容量及びビット線(BLT)との間に設けられたメモリセルトランジスタ(NM)と、前記メモリセルトランジスタの制御電極に接続されるワード線(SWL)と、前記ワード線を駆動するワードドライバ(SWD)と、を備えた半導体装置であって、前記ワードドライバは、前記ワード線を活性化させる第1の期間、及びそれに続く第2の期間において、それぞれ第1の電源電圧、及び、第2の電源電圧により前記ワード線を駆動し、前記第1の電源電圧は前記第2の電源電圧よりも高い電位である。
【選択図】図2

Description

本発明は、半導体装置に関し、特にメモリセルアレイを備えた半導体装置に関する。

書き込み及び読み出し可能なメモリセルアレイを備えた半導体装置において、それぞれが複数のメモリセルトランジスタのゲートに共通に接続されたワード線を複数備えており、複数のワード線の中から、ロウアドレスをデコードするロウデコーダ(Xデコーダ)で選択されたワード線がワードドライバで活性化電位に駆動され、当該活性化したワード線に接続されるメモリセルトランジスタをオン(導通)状態とし、カラムアドレスをデコードするカラムデコーダで選択されたカラム(ビット線)に接続するメモリセルからのデータの読み出し、又は書き込みが行われる。

かかるメモリセルアレイを備えた半導体装置においては、近時、半導体加工の微細化の進展による高集積密度化等による、ワード線に接続するセル数の増大、チップサイズ縮小化の要請等による、ワード線長の増大等の影響により、選択されたワード線の活性化電位(高電位)への立ち上がり時間の短縮が難しくなっている。

また、近時、ワード線を、1つのメインワード線に対して複数のワード線(サブワード線)を備えた階層ワード線構造のメモリセルアレイが採用されている。階層ワード線構造の場合、ワード線(サブワード線)は、当該ワード線の属するメインワード線が活性化され、且つ、当該メインワード線に属する複数のワード線の中から選択されたワード線が活性化電位(高電位)に活性化される。ワード線は、配線抵抗と負荷容量の時定数等から、その遠端側では、近端側と比べて遅れて活性化電位(高電位)に立ち上がる。ワード線の活性化が遅れると、ワード線の活性化以降のデータ増幅動作やリード(ライト)動作の遅れにも繋がる。

なお、ワード線の駆動に関連して、例えば特許文献1には、ワード線のHigh電位(活性化電位)として電源電圧よりも高い昇圧電圧を用いることが記載されている。

特開2002−170398号公報

以下に、関連技術の分析を与える。

上記したように、メモリセルアレイを備えた半導体装置において、ワード線の立ち上がり時間の高速化、チップサイズの縮小等が求められている。

半導体装置においては、チップサイズの縮小化、動作速度の高速化が技術トレンドであることはよく知られている。

そこで、例えばセンスアンプ(SAMP)及びワードドライバ(SWD)で囲まれるメモリセルマットの領域を大きくする(1ワード線/1ビット線:256セル→512セル等)ことも一案であるが、この場合、其々の寄生容量(負荷)も倍化することになる。このため、動作速度の高速化に支障を来たす場合がある。特に、ワード線の活性化が遅れると、その後のセンスアンプにおけるデータの増幅動作の遅れや、リード、ライトのアクセス時間の遅れにも繋がってしまうことから、望ましくない。

本発明は、上記問題点の少なくとも1つを解決するために創案されたものであって、概略以下の構成とされる(ただし、以下に制限されるものではない)。

1つの側面によれば、メモリセル容量と、前記メモリセル容量及びビット線との間に設けられたメモリセルトランジスタと、前記メモリセルトランジスタの制御電極に接続されるワード線と、前記ワード線を駆動するワードドライバと、を備えた半導体装置であって、前記ワードドライバは、前記ワード線を活性化させる第1の期間、及びそれに続く第2の期間において、それぞれ第1の電源電圧及び第2の電源電圧で前記ワード線を駆動し、前記第1の電源電圧は前記第2の電源電圧よりも高い電位である半導体装置が提供される。

本発明によれば、ワード線の活性化電位への立ち上がりの遅れを回避することができる。このため、チップサイズの縮小化、動作速度の高速化に対応可能としている。本発明による、これ以外の特徴や効果は、好ましい態様のいくつかを例示したに過ぎない以下の記載及び添付図面(本発明を制限するためのものでない)から、当業者には明らかとされよう。

本発明の一実施形態の構成を示す図である。 本発明の一実施形態のメモリセルアレイの構成の一例を示す図である。 本発明の一実施形態のサブワードドライバ(SWD)の構成の一例を示す図である。 実施例1のFX駆動回路(Fx_drv)の構成を示す図である。 実施例1の動作波形の一例を示す図である。 実施例2のFX駆動回路(Fx_drv)の構成を示す図である。 実施例2の動作波形の一例を示す図である。 実施例3のFX駆動回路(Fx_drv)の構成を示す図である。 実施例3の動作波形の一例を示す図である。

本発明を実施するためのいくつかの好ましい形態に説明する。好ましいいくつかの形態によれば、ワード線を高速に駆動すべく、第1の期間において、ワード線の立ち上がり時に高電位の電源電圧を用い、続く第2の期間において、高電位の電源電圧も低い電位の電源で、ワード線を保持する。より詳しくは、メモリセル容量と、前記メモリセル容量及びビット線との間に設けられたメモリセルトランジスタと、前記メモリセルトランジスタの制御電極に接続されるワード線と、前記ワード線を駆動するワードドライバと、を備えた半導体装置であって、前記ワードドライバは、前記ワード線を活性化させる第1の期間、及びそれに続く第2の期間において、それぞれ第1の電源電圧、及び第2の電源電圧によって、前記ワード線を駆動し、前記第1の電源電圧は、前記第2の電源電圧よりも高い電位である。

いくつかの好ましい形態によれば、ワードドライバは、高電位電源端子と前記ワード線(SWL_k0〜3)間に接続され、前記ワード線が選択された場合、オン状態とされ、前記ワード線を前記高電位電源端子の電位に駆動する第1のトランジスタ(PM1)と、前記ワード線と低電位電源端子(VKK)間に接続され、前記ワード線が非選択の場合、オン状態とされ、前記ワード線を低電位に設定する第2のトランジスタ(NM2)と、を含む出力回路を備え、前記出力回路の前記高電位電源端子に出力(FXT)が接続され、前記ワード線が選択され活性化させる場合、前記出力回路の前記高電位電源端子に対して前記第1の電源電圧及び前記第2の電源電圧(VPP)を与える駆動電源供給回路(FX_drv)を備えた構成としてもよい。

好ましい形態の1つによれば、前記駆動電源供給回路(FX_drv)は、前記ワード線の活性化にあたり、前記第2の電源電圧(VPP)に充電されたノード(FXBST)に一端が接続された第1の容量(C1)の他端を低電位(VSS)から前記第2電源電圧(VPP)に切り替えることで前記ノード(FXBST)を前記第2の電源電圧(VPP)よりも高電位の前記第1の電源電圧に昇圧する昇圧回路を備えている。前記駆動電源供給回路(FX_drv)は、前記第1の期間には、前記出力(FXT)から、前記昇圧回路で昇圧された前記ノード(FXBST)の前記第1の電源電圧を、前記出力回路の前記高電位電源端子に供給し、前記第2の期間には、前記昇圧回路の前記ノード(FXBST)を前記出力から切り離し、前記第2の電源電圧(VPP)を、前記出力回路の前記高電位電源端子に供給する構成としてもよい。

好ましい形態の1つによれば、前記ワードドライバが、複数のワード線(SWL_k0〜3)にそれぞれ接続される複数の前記出力回路((PM1_0、NM1_0、NM2_0)〜(PM1_3、NM1_3、NM2_3))を備え、前記複数の前記出力回路が、前記複数のワード線に対して1つ設けられるメインワード線(MWL)を共通に入力するサブワードドライバ(SWD)からなる。ロウアドレスのデコードの結果、前記メインワード線(MWL)が選択されており、複数の前記出力回路のうち、選択されたワード線に接続する前記出力回路では、前記駆動電源供給回路(FX_drv)から前記高電位電源端子に与えられる電源電圧で前記ワード線を駆動し、残りの非選択のワード線に接続する前記出力回路の前記高電位電源端子に対して、対応する前記駆動電源供給回路の前記出力から低電位が与えられ、前記メインワード線(MWL)が非選択とされ非活性状態のとき、前記メインワード線(MWL)を共通に入力する前記複数の出力回路((PM1_0、NM1_0、NM2_0)〜(PM1_3、NM1_3、NM2_3))は、前記複数の出力回路にそれぞれ接続する前記複数のワード線(SWL_k0〜3)を、低電位電源電圧(VKK)に設定する構成としてもよい。

好ましい形態の1つによれば、前記駆動電源供給回路(FX_drv)は、ロウアドレスのデコードの結果出力される第1の信号(FXb2_0〜3)を受け、前記第1の信号が、前記ワード線が選択されたことを示す場合、オン状態とされ、前記出力を、前記第2の電源電圧(VPP)に駆動する第3のトランジスタ(PM11_0〜3)と、ロウアドレスのデコードの結果出力される第2の信号(RFX_0〜3)を受け、前記第2の信号が非活性状態(VSS)のとき、オン状態とされ、前記出力を低電位に設定する第4のトランジスタ(NM11_0〜3)と、を備えた駆動回路を、前記複数の出力回路に対応させて複数備え、さらに、前記複数の出力回路に共通に、前記昇圧回路を備え、前記昇圧回路の前記ノードと、複数の前記駆動回路の前記出力との間に、それぞれ複数の第1のスイッチ素子(PM12_0〜3)を備えている。選択されたワード線を駆動する前記出力回路の前記高電位電源端子に接続された前記駆動回路の前記第3のトランジスタ(PM11_i、iは0〜3のいずれか)が前記出力を前記第2の電源電圧(VPP)に駆動したのち、前記第1の期間、前記第3のトランジスタ(PM11_i)をオフとし、前記複数の第1のスイッチ素子(PM12_0〜3)のうち、選択されたワード線を駆動する前記出力回路の前記高電位電源端子に接続された前記駆動回路の前記出力に接続する前記第1のスイッチ素子(PM12_i)をオン状態として、前記昇圧されたノード(FXBST)を前記駆動回路の前記出力(FXT_i)に接続し、前記出力から前記出力回路の前記高電位電源端子に、前記第1の電源電圧を供給して、前記選択されたワード線を前記第1の電源電圧に駆動し、つづく前記第2の期間では、前記第1の期間でオン状態とされた前記第1のスイッチ素子(PM12_i)をオフし、前記第3のトランジスタ(PM11_i)を再度オンして前記駆動回路の前記出力を前記第2の電源電圧(VPP)とし、前記出力回路の前記高電位電源端子に前記第2の電源電圧(VPP)を与え、前記選択されたワード線を前記第1の電源電圧とする。

好ましい形態の1つによれば、前記昇圧回路は、前記第2の電源電圧(VPP)を受ける電源端子と、前記ノード(FXBST)との間に接続され、前記第1の期間の直前にオンとされ、前記ノード(FXBST)を前記第2の電源電圧(VPP)に充電する第2のスイッチ素子(PM13)と、前記ノード(FXBST)と低電位電源端子間に第2の容量(C2)を備えている。前記第2のスイッチ素子(PM13)は、前記第1の期間にはオフ状態とされる。

好ましい形態の1つによれば、前記第1の電源電圧(VPU)及び第2の電源電圧(VPP)をそれぞれ発生する第1、第2の電源(電源回路:115)を備え、前記駆動電源供給回路(FX_drv)が、前記第1電源からの前記第1の電源電圧(VPU)が印加される電源端子と前記出力(FXT)との間に挿入された第5のトランジスタ(PM25)と、前記第2の電源からの前記第2の電源電圧(VPP)が印加される電源端子と前記出力(FXT)との間に挿入された第6のトランジスタ(PM23)と、ロウアドレスのデコードの結果出力される信号に基づき、非選択ワード線に接続する前記出力回路の前記高電位電源端子に接続する前記出力(FXT)を低電位に設定し(NAND、NM21)、選択ワード線に接続する前記出力回路の前記高電位電源端子を、前記第1の期間では、前記第5のトランジスタ(PM25)をオンとし、前記第6のトランジスタ(PM23)をオフとして、前記第1の電源電圧(VPU)で駆動し、前記第2の期間では、前記第5のトランジスタ(PM25)をオフとし、前記第6のトランジスタ(PM23)をオンとして、前記第2の電源電圧(VPP)で駆動するように制御する回路(NAND、PM21、PM22、NM22、PM24)と、を備えた駆動回路を含む。前記駆動電源供給回路において、駆動回路は、非選択ワード線に接続する前記出力回路の前記高電位電源端子を低電位とする回路(NAND、MN21)を備える。

好ましい形態の1つによれば、前記第1の電源電圧(VPU)を発生する第1の電源と、前記第1又は第2の電源電圧に切り替え可能な第3の電源(VFX)を備え、前記駆動電源供給回路(FX_drv)が、前記第1の電源電圧(VPU)が印加される電源端子と低電位電源端子間に配設され、ロウアドレスのデコードの結果出力される信号を入力する第1の回路(例えばCMOSインバータ(PM31、NM31))と、前記第3の電源(VFX)の電源端子と低電位電源端子間に配設され、前記第1の回路(例えばCMOSインバータ(PM31、NM31))の出力を入力する第2の回路(例えばCMOSインバータ(PM32、NM32))と、を備え、さらに、前記第1の電源電圧(VPU)が印加される電源端子と前記出力(FXT)との間に設けられた第3のスイッチ素子(PM33)と、前記第1の期間を制御する信号と、ロウアドレスのデコードの結果出力される信号に基づき、ロウアドレスのデコードの結果出力される信号(RFX)が、前記ワード線が選択されたことを示す場合、前記第1の期間には、前記第3のスイッチ素子(PM33)をオンとし、前記第2の期間に、前記第3のスイッチ素子(PM33)をオフにする制御を行う論理回路(NAND)を備え、前記第1の期間には、前記第3の電源(VFX)は前記第1の電源電圧(VPU)とされ、前記出力(FXT)は、前記第1の電源電圧(VPU)とされ、選択ワード線に接続する前記出力回路の前記高電位電源端子を前記第1の電源電圧で駆動し、前記第2の期間、前記第3の電源は前記第2の電源電圧(VPP)とされ、前記出力は、前記第2の回路(例えばCMOSインバータ(PM32、NM32))から出力される第3の電源(VFX)の前記第2の電源電圧(VPP)とされ、選択ワード線に接続する前記出力回路の前記高電位電源端子を前記第2の電源電圧(VPP)で駆動する駆動回路を備える。前記ワードドライバが、複数のワード線にそれぞれ接続される複数の前記出力回路を備え、前記複数の前記出力回路が、前記複数のワード線に対して1つ設けられるメインワード線を共通に入力するサブワードドライバからなり、前記駆動回路を前記複数の前記出力回路に対応させて複数備えている。以下、いくつかの実施形態、実施例に即して説明する。

図1は、同期式半導体装置の一つである同期式半導体メモリの全体構成の一例を模式的に示す図である。なお、以下では、半導体メモリとして、クロック同期式のDRAM(Dynamic Random Access Memory)を例に説明するが、本発明は、以下のDRAMに制限されるものでなく、SRAM(Static Random Access Memory)であってもよいことは勿論である。

図1を参照すると、メモリセルアレイ101は、ワード線WLとビット線BLの交差部にメモリセルを複数アレイ状に備える。後述されるように、メモリセルは、ゲートにワード線が接続され、ビット線にソースとドレインの一方が接続され、ソースとドレインの他方が該容量に接続された1つのMOSトランジスタと、該1つの容量とからなるDRAMセルとする。

アドレス入力回路104は、アドレス端子ADDに外部から入力されたアドレス信号を入力する入力回路(レシーバ)である。アドレスラッチ回路105は、アドレス端子ADDに外部から入力されたアドレス信号をラッチし、ロウデコーダ(Xデコーダ)102、カラムデコーダ(Yデコーダ)103に供給する。

ロウデコーダ(Xデコーダ)102は、ロウアドレス信号をデコードしてワード線を選択し、不図示のワードドライバにて選択されたワード線を活性化電位(高電位)に駆動する。

カラムデコーダ103は、入力された前記アドレス信号のカラムアドレスをデコードし選択されたカラム(ビット線)のカラムスイッチ(不図示)をオンとし、選択されたカラムのセンスアンプ(不図示)を入出力線(不図示)に接続する。

コマンド入力回路106は、コマンド信号を入力する。特に制限されるものではないが、コマンド信号として、例えば、/CS(チップセレクト)、/RAS(ロウアドレスストローブ)、/CAS(カラムアドレスストローブ)、/WE(ライトイネーブル)等の信号の値の組み合せとアドレス信号の予め定められたビットフィールドがコマンドの引数(パラメータ)として入力される。

コマンドデコーダ(デコード回路)107は、コマンド信号をデコードし、デコーダ結果を、カラムデコーダ103、ロウデコーダ102、リフレッシュ制御回路109等に与える。

モードレジスタ108には、コマンド信号として入力されるモードレジスタセットコマンド等により、同期式半導体メモリの動作モードを指定するパラメータ等(例えばバースト長)が設定される。

リフレッシュ制御回路109は、リフレッシュコマンドの入力により(あるいは、セルフリフレッシュ)により、メモリセルアレイ101のリフレッシュを制御する。メモリセルアレイ101のリフレッシュ時、リフレッシュアドレスがロウデコーダ102に供給され、メモリセルアレイ101の選択されたワード線のメモリセルのデータがビット線に読み出されたセンスアンプで増幅され、もとのメモリセルに書き戻される。

クロック入力回路110は、外部から入力される相補のクロック信号CK、/CKを差動で入力し、またクロックイネーブル信号CKEを入力し、内部クロック信号(内部基準クロック信号)を出力する。フリップフロップ等順序回路を含む内部回路の動作は内部クロック信号に同期して行われる。なお、クロック入力回路110は、クロックイネーブル信号CKEがLowのとき、次のクロックCKの立ち上がりエッジ(/CKの立ち下りエッジ)の動作は無視され、内部動作は行われない。クロックイネーブル信号CKEがHighのとき、CK、/CKに同期した内部クロック信号を出力する。

DLL(Delay−Lock Loop:遅延同期ループ)111は、外部クロック信号CK、/CKを入力し、可変遅延回路で遅延させたクロック信号を出力し、可変遅延回路の出力は、端子DQに接続する出力バッファ回路のダミー回路であるダミーバッファを通して位相比較器で入力クロックと位相が比較され、比較結果に基づき、可変遅延回路の遅延時間を可変に設定する。

図1において、タイミングジェネレータ112は、クロック入力回路110からの内部クロック信号を入力し各種タイミング信号を生成する。

入出力回路114は、データ入出力端子DQをそれぞれ駆動する出力バッファ(不図示)と、データ入出力端子DQに入力されたビットデータ(書き込みデータ)をそれぞれ受けるレシーバ回路(不図示)を備えている。なお、レシーバ回路でデータ受信時、出力バッファ回路は出力ディスエーブル状態(出力=ハイ・インピーダンス状態)とされる。

メモリセルアレイ101の選択された複数のカラム(例えば、バースト長が4の場合、4本のカラム)からパラレルに読み出されたパラレルビットデータ(例えば4ビットパラレルデータ)は、FIFO(Fisrt In First Out:先入れ先出し)回路113に一旦書き込まれ、所定のレーテンシに対応して、入出力回路114を介してDQ端子に出力される。なお、同期式DRAM(SDARM)等では、上記所定のレーテンシは、READコマンド投入からDQ端子より最初のビットデータが出力されるまでのクロックサイクル数であるCASレーテンシに対応する。DLL回路111からのクロック信号はFIFO回路113、入出力回路114に供給される。FIFO回路113は、リード系のバッファ回路であり、先入れ先出し方式のメモリFIFO(First In First Out)とその書き込み、読み出しを制御する制御部(不図示)と、FIFOから出力されるパラレルビットをシリアルビットに変換するパラレルシリアル変換回路(不図示)を備えている。入出力回路114では、FIFO回路113から転送されたビットデータをDLL回路111のクロック信号を用いてレジスタ(不図示)に取り込んでタイミング調整し、出力バッファ(不図示)に供給し、出力バッファ(不図示)がDQ端子(配線)を駆動する。

内部電源発生回路115は、内部電源(後述のVPUや昇圧電圧VPP)を生成する回路である。VPU、VPPは高電圧、VPERIは内部動作電圧、VKKはGND電位(0V)よりも低い負電圧である。非選択ワード線の電位を負電圧VKKとする。図1では、内部電源発生回路115がVPUを出力しているが、以下の第1実施例においては、ワード線の高電位を与えるFX信号の発生回路においてVPUのレベルを生成しているため、内部電源発生回路115で電源電圧VPUを発生することは不要である。電位レベルは、VPU>VPP>VDD>VPERI>VSS(=0V)>VKKの関係にある。

図2以降で説明されるFXT/FXB、MWL(Main Word Line:メインワード線)は、いずれも、ACTコマンドに対応して、ロウデコーダにより、アドレス端子から入力され、アドレスラッチ回路105でラッチされたロウアドレスをロウデコーダでデコードして生成される信号である。

図2は、図1のメモリセルアレイ101の一部を拡大して示した図であり、階層ワード線構造とされる。階層ワード線構造は、半導体基板(シリコン基板)上層のメタル層においてメタル配線(MWL)を間隔を開けて配置し、このメタル配線(MWL)に対して、例えば下層のゲートポリシリコン配線(SWL:Sub Word Line)を例えば4〜8本配置し、活性化されたMWLを入力するサブワードドライバ(SWD:Sub Word Driver)において、複数のワード線の中から1本のワード線(SWL)を選択して、選択したワード線を内部電源電圧VDDよりも高い電位(昇圧電位)に駆動する。

メモリセルアレイ101は複数のメモリセルマット1012(「メモリマット」ともいう)からなる。メモリマットは、サブワードドライバ(SWD)1013とセンスアンプ群(SAMP)1014に対応して割り当てられたメモリセル領域であり、ワード線(SWL)が延在される1の方向と、該1の方向と直交しビット線(BLT/BLB)が延在される方向に沿って格子状に配置される。

メモリセル1011は、前述したように、ワード線(SWL)にゲートが接続され、第1端子(ドレイン又はソース)が例えばビット線BLTに接続されNMOSトランジスタNMと、一端が電源(プレート電源)に接続され他端が、NMOSトランジスタNMの第2端子(ソース又はドレイン)に接続された容量Cからなる。なお、ビット線BLT、BLBの「T」、「B」はそれぞれTrue、Barを表し、相補のビット線対を構成している。図2に示す例では、図の左右両側のメモリマットに挟まれたセンスアンプは、左右両側のビット線でBLT、BLBにそれぞれスイッチ等を介して接続される。両端部に位置するセンスアンプには、ビット線BLT又はBLBと、例えばダミービット線が接続される。メモリマット内の複数本のビット線に対応して配設された複数のセンスアンプがセンスアンプ群(SAMP)1014を構成している。例えば図2のメモリセル1011のデータ読み出し時、予めプリチャージ電圧にプリチャージされたビット線BLTと右隣りのメモリマットの相補のビット線BLBに対して、ワード線(SWL)の活性化によりオン状態とされたメモリセル1011のNMOSトランジスタNMを介してビット線BLBにメモリセル1011の容量Cの電圧が読み出され、当該ビット線BLTと、右隣りのメモリマットの相補ビット線BLBに接続されるセンスアンプが活性化されて、BLT/BLBの電位を差動増幅し、オン状態のカラムスイッチを介して入出力線に伝達される。なお、図2では、ビット線構造として、オープンビット線方式が例示されているが、かかる構成に制限されるものでなく、例えば、隣接するワード線にそれぞれ接続するメモリセルがBLT、BLBに交互に接続されるフォールデッド(折り返し型)線方式であってもよいことは勿論である。

階層型ワード線構造において、ロウデコーダ102は、ロウアドレスを構成する複数ビットの1部をなす所定のビットフィールドのデコード結果に基づき、メモリセルアレイ(メモリバンク)内のメモリマット(メインワード線MWL)を選択し、残りのビットでメモリマット内のワード線(SWL)を選択する。すなわち、ロウデコーダ102は、サブワードドライバ(SWD)へ駆動信号FX(FXT_0〜3)を供給するFXドライバ(FX_drv:第1のロウデコード部)1021と、メインワードドライバ(MWD:第2のロウデコード部)1022を備えている。FXドライバ(FX_drv)1021の4ビットの出力FXT_0〜FXT_3は、複数のメモリマット1012に対応して設けられた複数のサブワードドライバ(SWD)1013に共通に入力される。

メインワードドライバ(MWD)1022は、ロウアドレスのデコード結果に基づき、選択されたメモリマットに対応するメインワード線MWLを駆動するドライバであり、活性化時、メインワード線MWLはLow電位とされる。メインワード線MWLは、1列の複数のメモリマット1012に対して1本設けられており、MWL_k(k=1、2、3・・)は、第k列のメモリマット列に対応するメインワード線MWLを表している。k列のメモリマット群に対応するサブワードドライバ(SWD)1013では、メインワード線MWL_kを受け、MWL_kがLowのとき、FXT_0〜FXT_3に基づき、4本のワード線(SWL)の中から、高電位のFXTに対応する1本のワード線(SWL)を選択し、選択したワード線(SWL)を高電圧(FXTの電圧)に駆動する。図2では、FXを4ビットとし、1本のMWLに対して4本のSWLを割り当てる構成とされているが、1本のMWLに対して、2本、8本、あるいは16本以上のSWL構成等としてもよいことは勿論である。

図3は、図2におけるサブワードドライバ(SWD)の回路構成の一例を示す図である。前述したように、図2の構成において、1本のメインワード線MWLに対して4本のワード線(SWL)が割り当てられ、4本のSWLのうち、1本が選択的に、FX信号(FXT_0〜FXT_3)によって、高電位に活性化される。他の3本に対応するFXTは、非活性状態(Low電位)を保持する。なお、図3において、FXB_0〜FXB_3は、それぞれ、図2のFXT_0〜FXT_3の相補信号である。

メインワード線MWL_kを入力するサブワードドライバ(SWD)から出力される4本のワード線SWL_k0〜SWL_k3に関して、MWL_kがLowのとき、HighのFXT_i(iは0、1、2、3のいずれか1つ)、LowのFXB_iの場合、ワード線SWL_kiがFXT_iの電位に駆動され、SWL_ki以外の残りの3本のワード線はLow電位とされる。

図3を参照すると、FXT_i(i=0、1、2、3)にソースが接続されたPMOSトランジスタPM1_i(i=0、1、2、3)と、ソースが負電源VKKに接続されドレインがPMOSトランジスタPM1_iのドレインに接続され、ゲートがPMOSトランジスタPM1_iのゲートと共通にMWL_kに接続されたNMOSトランジスタNM1_i(i=0、1、2、3)を備え、ソースがVKKに接続され、ドレインがワード線WL_ki(i=0、1、2、3)に接続され、ゲートがFXB_iに接続されたNMOSトランジスタNM2_i(i=0、1、2、3)を備えている。なお、特に制限されるものではないが、本実施形態では、例えばメモリセルのリーク電流の抑制のため、非選択のメモリセルに接続するワード線(ロウデコーダ102で非選択とされたワード線)を負電圧VKKとするネガティブワード線方式が採用されている。

FXT_0〜FXT_3のうちの1つ、例えばFXT_0が高電位に設定されると(FXB_0はLow)、残りのFXT_1、FXT_2、FXT_3はLow(FXB_1、FXB_2、FXT_Bはいずれも高電位)とされる。このとき、メインワード線MWK_kが選択され活性化されている(MWK_k=Low)場合、FXT_0にソースが接続されたPMOSトランジスタPM1_0がオン状態、NMOSトランジスタNM1_0はオフ状態、NMOSトランジスタNM2_0がオフ状態となり、ワード線SWL_k0は負電位VKKからFXT_0の電位にプルアップされる。このとき、PMOSトランジスタPM1_1、PM1_2、PM1_3はオフ、NMOSトランジスタNM1_1、NM1_2、NM1_3がオン、NMOSトランジスタNM2_1、NM2_2、NM2_3がオンであり、ワード線SWL_k1、SWL_k2、SWL_k3はいずれも負電源電圧VKKである。

なお、FXT_0〜FXT_3のうちの1つ、例えばFXT_0が高電圧に設定されており(FXB_0はLow)、メインワード線MWK_kが非選択の場合(MWK_k=High電位)、NMOSトランジスタNM1_0がオン、PMOSトランジスタPM1_0がオフとなり、SWL_k0は負電源電圧VKKとなる。また、このとき、残りのFXT_1、FXT_2、FXT_3はいずれもLow電位とされ、これらの相補信号FXB_1、FXB_2、FXB_3はいずれもHigh電位とされる。このため、NMOSトランジスタNM2_1、NM2_2、NM2_3がいずれもオン状態とされる。またLow電位のFXT_1〜3にソースがそれぞれ接続されたPMOSトランジスタPM1_1〜3はゲートがHigh電位(メインワード線MWK_kのHigh電位)とされ、いずれもオフ状態とされ、NMOSトランジスタNM1_0〜3はオン状態とされる。このため、ワード線SWL_k1〜k3は、それぞれオン状態のNMOSトランジスタNM1_1〜3、NM2_1〜3を介していずれも負電源電圧VKKとされる。すなわち、メインワード線MWK_kが非選択の場合、サブワードドライバ(SWD)で当該メインワード線MWK_kから派生するワード線SWL_k0〜3はいずれも非活性状態(負電源電圧VKK)とされる。

FXTは、活性化時(ワード線駆動時)に、高電圧(例えば昇圧電位VPP)に駆動されるが、本実施形態では、ワード線駆動の所定期間には、当該高電圧(昇圧電圧VPP)よりも高電位の電源電圧(第1の電源電圧)で駆動することで、サブワードドライバ(SWD)によるワード線の駆動の高速化を図っている。

<実施例1>
図4は、図2のFXドライバ(FX_drv)1021の回路構成の一例を示す図である。図4において、FXb2、RFXはアクティブコマンド(ACT)及びロウアドレスに対応して選択的に所定の波形で生成される信号である。上記FXTの駆動電圧である第1の電源電圧の生成は、制御信号GBSTT(GBSTB)、制御信号PUMP等により、制御される。

図4を参照すると、ソースが高電位VPPに接続されゲートに信号FXb2_i(i=0、1、2、3)を受けるPMOSトランジスタPM11_iと、ソースが電源VSSに接続され、ドレインがPMOSトランジスタPM11_iと共通にFXT_0に接続され、リセット制御信号RFXをインバータINV0で反転した信号をゲートに受けるNMOSトランジスタNM11_iと、FXT_iとノードFXBST間に接続され、ゲートに制御信号GBSTB_0を受けるPMOSトランジスタ12_i(パストランジスタ)とを備えている。PMOSトランジスタPM11_iは、FXT_iを電源電圧(第2の電源電圧)VPPに駆動する出力トランジスタである。

さらに、ソースが電源電圧VPPに接続され、ゲートが制御信号GBSTTに接続され、ドレインがノードFXBSTに接続されたPMOSトランジスタPM13と、制御信号PUMPに一端が接続され、他端がノードFXBSTに接続された容量C1と、一端が電源VSSに接続され、他端がノードFXBSTに接続された容量C2からなる昇圧回路(スイッチトキャパシタ回路)を、FXT_0〜FXT_3に対して、共通に備えている。FXT_0〜FXT_3は、それぞれPMOSトランジスタ12_0〜12_3を介してノードFXBSTに接続されている。

図4において、FXT_i(i=0、1、2、3)と電源VSS間にそれぞれ接続される容量Cf_i(i=0、1、2、3)はFXT_iの寄生容量である。なお、低電位電源として、電源VSS(=0V)ではなく、負電源VKKを用いてもよい。

図5は、図4のFXドライバの回路動作を説明するための波形図である。図5には、図4の回路のシミュレーション結果の波形が一部示されており、信号として、コマンド(ACT、READ、PRE)、GBSTB、GBSTT、FXb2、PUMP、FXB、FXT、SWL、RFXが示されている。ビット線対BLT、BLB等も示されているが、本発明に関係しないため説明は省略する。なお、図5の信号波形図において、GBSTBの添え字、GBSTB_i(i=0、1、2、3)は省略されているが、選択されたワード線の番号(例えば)とする。FXb2、FXB、FXT、SWL、RFXについても同様である。

コマンドACTはアクティベートバンクコマンドであり、アドレス端子からバンクアドレスとロウアドレスを入力する。コマンドREADは、リード(読み出し)コマンドであり、カラムアドレスを入力する。なお、WRITEは、ライトコマンドでも、カラムアドレスを入力する。コマンドPREはプリチャージコマンドであり、当該バンクのアクセスを終了する処理である。DRAMにおいて、ACTコマンドからREADコマンドまでの最小サイクル間隔をtRCDともいう。なお、図5において、READコマンド入力以降のタイミング波形は、時間軸上短縮され、READコマンド入力からDQ端子にデータが出力されるまでのCASレイテンシに対応する時間等は図面上省略されている。

ACTコマン入力のタイミングt0において、GBSTTはLow、GBSTBはHigh、FXb2はHigh、RFXはLow、PUMPはLowであり、NMOSトランジスタNM11_0〜3はオン、PMOSトランジスタPM11_0〜3はオフ、PMOSトランジスタPM13はオン、PM12_0〜3はオフであり、FXT_0〜3はLow(0V)とされ、ノードFXBSTは、電源電圧VPP(2.5V)とされる。なお、このとき、図4には図示されないFXB_0〜3(FXT_0〜3の相補信号)は、電源電圧VPPとなる。

t1のタイミングで、アドレス信号のデコード結果に基づき、RFX_i(iは1〜3のいずれか1つ)がLowからHighとなり、FXb2_iがHighからLowとなる。RFX_iをインバータINV_iで反転した信号(Low)をゲートに受けるNMOSトランジスタNM11_iがオフし、FXb2_iをゲートに受けるPMOSトランジスタPM11_iがオンする。このため、FXT_iは、PMOSトランジスタPM11_iによりVPP電位側にプルアップされる。なお、このとき、図4には図示されない、FXB_i(FXT_iの相補信号)はLow電位となる。

タイミングt2で、GBSTTがLowからHigh、GBSTB_iがHighからLowとなり、FXb2がLowからHigh、PUMPがLowからHighとなる。この結果、PMOSトランジスタPM13はオフし、PMOSトランジスタPM12_iがオンし、FXT_iは、ノードFXBSTと通電する。またタイミングt2でHighとなったFXb2_iをゲートに受けるPMOSトランジスタPM11_iはオフし、オフ状態のPMOSトランジスタPM11_iとNMOSトランジスタNM11_iは、FXT_iから電気的に非接続とされる。

そして、タイミングt2におけるPUMPのLowからHigh(VPP)への立ち上がり時、容量C1により、その時点でVPP電位に充電されているノードFXBSTの電位を昇圧させる。

ここで、例えばノードFXBSTとVSS間の容量C2が存在せず、ノードFXBSTが完全にフローティング状態の場合、一端がPUMPに接続された容量C1の他端(電源電圧VPP)は、このPUMPのLowからHigh(VPP)への立ち上がりにより、ほぼVPPの2倍の電圧に昇圧されることになる(ノードFXBSTはVPPの2倍の電圧となる)が、本実施例では、ノードFXBSTは、容量C2を介して電源VSSに接続されており、さらに、オン状態のPMOSトランジスタPM12_iを介してFXT_iに接続される(FXT_iには寄生容量Cf_iが接続する)。このため、ノードFXBSTの電位は、VPP+ΔVとなる(0<ΔV<VPP)。特に制限されないが、図5の例では、VPP=2.5Vに対して、ノードFXBSTの昇圧電圧(請求範囲の第1の電源電圧に対応)は3V近辺となる。なお、C1、C2の容量値は、寄生容量Cfxと信号PUMPのパルス幅等に対応して、適宜設定される。このノードFXBSTの電位はオン状態のPMOSトランジスタPM12_iを介してFXT_iに伝達され、サブワードドライバのPMOSトランジスタPM1_iのソースに供給され、ワード線WL_ki(SWL)をVPPよりもさらに高電圧に設定する。

その後、タイミングt3で、GBSTT、FXb2_iがHighからLowとなり、GBSTB_iがLowからHighとなり、PMOSトランジスタPM13がオンし、PMOSトランジスタPM11_iがオンし、PMOSトランジスタPM12_iがオフする。このため、FXT_iとFXBSTが電気的に非接続となり、オン状態のPMOSトランジスタPM11_iのドレインが接続されたFXT_iをVPP電位に安定化させる。このように、選択されたワード線用の高電位電源電圧を与えるFXTは、タイミングt2からt3の期間(請求範囲の第1の期間に対応)で、VPP(第2の電源電圧)よりも高電位とされ、タイミングt3以降の期間(請求範囲の第2の期間に対応)では、リセットされるまで、VPPとされる。

タイミングt4でREADコマンド、カラムアドレスが入力され、カラムデコーダでカラムアドレスをデコードした結果、出力されるカラム選択信号により、選択されたカラムのカラムスイッチがオンする。選択されたカラム(ビット線)のセンスアンプで増幅されたデータが、入出力線に出力され、DQ端子から出力される。

タイミングt5でプリチャージコマンドPREが入力され、FXb2_iがHighとなり、RFX_iがLowとなり、PMOSトランジスタPM11_iがオフし、NMOSトランジスタNM11_iがオンし、FXTはVSSとなる。

なお、図5にタイミング波形を示した制御信号(GBSTB、GBSTT、FXb2、PUM、RFX)のタイミング制御は、図1のタイミングジェネレータ112からのタイミング信号に基づき行われる。

<実施例2>
図6は、FXドライバの別の構成例を示す図である。本実施例では、電源電圧VPU(VPU>VPP)を内部電源発生回路115で生成し、図6のFXドライバ(FX_drv)では、図4に示した構成と相違して容量による昇圧動作を行わない。

図4の構成において、FXT_iの寄生容量Cf_iが大きい場合等、このCf_iに、PUMPの立ち上がり時の容量C1による昇圧電圧の電荷が流れ込んでしまい、望ましい昇圧効率が得られない場合がある。そこで、本実施例では、FXドライバ(FX_drv)では、容量による昇圧動作を行わず、FXTに与える、電源電圧VPP(第1の電源電圧)よりも高電位の電源電圧VPU(第1の電源電圧)を、内部電源発生回路(図1の115)側で生成し、FXドライバ(FX_drv)において、ワード線駆動時のFXTの電圧をVPU又はVPPに切り替える構成としている。

図6を参照すると、電源(第1の電源)VPUにソースが接続され、ゲートに制御信号RFXODを受け、ドレインがノードN22に接続されたPMOSトランジスタPM24と、電源VPUにソースが接続され、ゲートがノードN22に接続され、ドレインがFXT_i(i=0、1、2、3)に接続されたPMOSトランジスタPM25と、制御信号RFX_i(i=0、1、2、3)とR2を入力する否定論理積回路NANDと、NANDの出力ノードN21とノードN22間に接続され、ゲートにRFXODB(RFXODの相補信号)を受けるPMOSトランジスタPM22と、ゲートにRFXODを受けるNMOSトランジスタNM22からなるCMOSトランスファゲートと、電源(第2の電源)VPPにソースが接続され、ゲートにRFXODを受けるPMOSトランジスタPM23と、PMOSトランジスタPM23のドレインにソースが接続され、ゲートがノードN21に接続され、ドレインがFXT_i(i=0、1、2、3)に接続されたPMOSトランジスタPM21と、ソースが電源(低電位電源)VSSに接続され、ゲートがノードN21に接続され、ドレインがFXT_i(i=0、1、2、3)に接続されたNMOSトランジスタNM21を備えている。なお、低電位電源として電源VSSではなく、負電源VKKを用いてもよい。

図7は、実施例2の動作の一例を示す信号波形図である。図7には、図6のRFX、R2、RFXOD,RFXODB、FXTの信号波形が示されている。なお、RFX、FXTは、それぞれ、RFX_i、FXT_i(ただし、iは0〜3)のうち選択されたいずれかに対応する。なお、以下の説明でRFX_i、FXT_iの添え字_iは省略する。タイミングt0〜t5は、図5のt0〜t5に対応している。タイミングt0でACTコマンド、タイミングt4でREADコマンド、タイミングt5でPREコマンドがそれぞれ入力される。

タイミングt0では、RFX:Low(VSS)、R2:Low、RFXOD:High(VPU)、RFXODB:Lowであり、NANDの出力ノードN21がHighとなり、NMOSトランジスタNM21がオンし、PMOSトランジスタPM23とPM24はオフし、CMOSトランスファゲート(PM22、NM22)はオンし、ノードN21のHigh電位がノードN22に伝達され、PMOSトランジスタPM25はオフし、FXTはLow(VSS)とされる。

タイミングt1で、RFXがLow(VSS)からHigh(VPU)に立ち上がり、t1からわずかに遅れたタイミングt2で、R2がLow(VSS)からHigh(VPU)に立ち上がり、NANDの出力ノードN21はLowとなる。

ノードN21がLowとなると、NMOSトランジスタNM21がオフする。また、CMOSトランスファゲート(PM22、NM22)はオン状態であるため、ノードN21のLow電位がノードN22に伝達され、PMOSトランジスタPM25がオンし、FXTはVSSからVPUに立ち上がる。

タイミングt3で、RFXODがLow(VSS)、RFXODBはHigh(VPU)となり、CMOSトランスファゲート(PM22、NM22)がオフする。また、このとき、RFXODのLow(VSS)への遷移に応答して、PMOSトランジスタPM24とPM23がオンする。PMOSトランジスタPM24のオンにより、そのドレインが接続されるノードN22はVPU電位にプルアップされ、PMOSトランジスタPM25はオフする。また、このとき、ノードN21はLow(VSS)であり、PMOSトランジスタPM21はオン状態である。したがって、FXTは、オン状態のPMOSトランジスタPM21とPM23を介して電源電圧VPPに接続される。このため、FXTの電圧は、タイミングt3で、VPUからVPPに下がっている。

タイミングt4で、R2がLow(VSS)となり、NANDの出力ノードN21はHighとなり、NMOSトランジスタNM21がオンし、FXTの電圧はVSSとなる。このとき、RFXODはLow(VSS)、RFXODBはHigh(VPU)のため、CMOSトランスファゲート(PM22、NM22)はオフし、PMOSトランジスタPM24がオンであるため、ノードN22は電源電圧VPUであり、POSトランジスタPM25はオフ状態とされる。また、PMOSトランジスタPM23はオンであるが、PMOSトランジスタPM21はオフし、よってFXTの電圧はVSSとなる。

タイミングt5でRFXはLowとなり、RFXODはHigh(VPU)、RFXODBはLowとなり、CMOSトランスファゲート(PM22、NM22)がオンし、PMOSトランジスタPM24.PM23はオフし、ノードN21のHigh電位がノードN22に伝達され、PMOSトランジスタPM25はオフし、NMOSトランジスタNM21がオンであり、FXTの電圧はVSSとされる。

なお、図7にタイミング波形を示した制御信号(RFX、R2、RFXOD、RFXODB)のタイミング制御は、図1のタイミングジェネレータ112からのタイミング信号に基づき行われる。

この実施例2では、前記実施例1のポンプ用の容量が不要とされており、FXTの寄生容量Cfが大きい場合に有効である。また、昇圧電圧の制御が容易である。またVPU電源(第1の電源)は、VPP(第2の電源)と別電源(内部電源電圧発生回路)であるため、FXT電圧上昇後の電圧の調整も容易化している。

<実施例3>
図8は、さらに別のFXドライバの構成を示す図である。本実施例は、FXの立ち上げ時に全てのPMOSトランジスタで一度に駆動する構成としており、効率がよく、また構成も簡素化される。図8を参照すると、電源VPUにソースが接続され、ゲートがRFX_i(i=0、1、2、3)に接続されたPMOSトランジスタPM31と、ソースが電源VSSに接続され、ドレインがPMOSトランジスタPM31のドレインに接続され、ゲートがRFX_0に接続されたNMOSトランジスタNM31と、電源VFXにソースが接続され、PMOSトランジスタPM31とNMOSトランジスタNM31の共通ドレインノードN32にゲートが接続されたPMOSトランジスタPM32と、ソースが電源VSSに接続され、ドレインがPMOSトランジスタPM32のドレインとともにFXT_i(i=0、1、2、3)に接続され、ゲートがノードN32に接続されたNMOSトランジスタNM32と、RFXODとRFX_i(i=0、1、2、3)を入力する否定論理積回路NANDと、ソースが電源VPUに接続され、ゲートがNANDの出力ノードN31に接続され、ドレインがFXT_i(i=0、1、2、3)に接続されたPMOSトランジスタPM33と、を備えている。なお、低電位電源として、電源VSSではなく、負電源VKKを用いてもよい。

図9は、実施例3の動作を示す波形図である。タイミングt0、t1、t2、t3は、図4のタイミングt0、t1、t3、t5に対応する。なお、RFXは、図8のRFX_0〜3のうちの選択されたいずれかとし、以下の説明で添え字は省略する。

タイミングt0で、RFX:Low、RFXOD:High(VPU)、VFX(VPU)とされ、NANDの出力ノードN31はHigh(VPU)であるため、PMOSトランジスタPM33はオフである。RFXがLow(VSS)であることから、PMOSトランジスタPM31がオンし、ノードN32はHigh(VPU)となり、NMOSトランジスタNM32がオンし、FXTの電圧は、VSS(VSS)とされる。

タイミングt1でRFXがHigh(VPU)に立ち上がり、PMOSトランジスタPM31がオフし、NMOSトランジスタNM31がオンとなり、ノードN32はLow(VSS)となり、PMOSトランジスタPM32がオンし、NMOSトランジスタNM32がオフし、さらにNANDの出力ノードN31がLow(VSS)となり、PMOSトランジスタPM33がオンし、FXTの電圧は、オン状態のPMOSトランジスタPM33、PM32を介してVSSからVPUに立ち上がる。なお、このとき、VFXの電位はVPUとされ、PMOSトランジスタPM32のソースは、PM33のソースと共通電位とされる。

タイミングt2で、RFXODがHigh(VPU)からLowとなり、NANDの出力ノードN31はHighとなり、PMOSトランジスタPM33がオフする。このタイミングt2で、RFXはHigh(VPU)のままであり、ノードN32はLowであり、PMOSトランジスタPM32はオン、NMOSトランジスタNM32はオフ状態とされる。したがって、FXTは、オン状態のPMOSトランジスタPM32を介して、VFX電位とされる。また、タイミングt2で、VFXは、電源電圧VPUからVPPに切り替えられる。したがって、FXTは、オン状態のPMOSトランジスタPM32によりVPP電位とされる。

タイミングt3(PREコマンド入力)で、RFXがHigh(VPU)からLowとなる。また、RFXODはHigh(VPU)、VFXはVPUとなり、FXTはVSSとなる。

なお、図9にタイミング波形を示した制御信号(RFX、RFXOD)のタイミング制御、及びVFXの電源電圧切り替えのタイミング制御等は、例えば図1のタイミングジェネレータ112で生成されたタイミング信号に基づき行われる。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

101 メモリセルアレイ
102 ロウデコーダ
103 カラムデコーダ
104 アドレス入力回路
105 アドレスラッチ回路
106 コマンド入力回路
107 コマンドデコード回路
108 モードレジスタ
109 リフレッシュ制御回路
110 クロック入力回路
111 DLL回路
112 タイミングジェネレータ
113 FIFO回路
114 入出力回路
115 内部電源発生回路
1011 メモリセル
1012 メモリマット
1013 サブワードドライバ(SWD)
1014 センスアンプ(群)
1021 FXドライバ
1022 メインワードドライバ(MWD)

Claims (10)

  1. メモリセル容量と、
    前記メモリセル容量及びビット線との間に設けられたメモリセルトランジスタと、
    前記メモリセルトランジスタの制御電極に接続されるワード線と、
    前記ワード線を駆動するワードドライバと、
    を備えた半導体装置であって、
    前記ワードドライバは、前記ワード線を活性化させる第1の期間、及び前記第1の期間に続く第2の期間において、それぞれ第1の電源電圧及び第2の電源電圧で前記ワード線を駆動し、
    前記第1の電源電圧は前記第2の電源電圧よりも高い電位である、ことを特徴とする半導体装置。
  2. 前記ワードドライバが、高電位電源端子と前記ワード線間に接続され、前記ワード線が選択された場合、オン状態とされ、前記ワード線を前記高電位電源端子の電位に駆動する第1のトランジスタと、
    前記ワード線と低電位電源端子間に接続され、前記ワード線が非選択の場合、オン状態とされ、前記ワード線を低電位に設定する第2のトランジスタと、
    を含む出力回路を備え、
    前記ワードドライバの前記出力回路の前記高電位電源端子に出力が接続され、前記ワード線が選択され活性化させる場合、前記出力回路の前記高電位電源端子に対して前記第1の電源電圧及び前記第2の電源電圧を与える駆動電源供給回路を備えた、請求項1記載の半導体装置。
  3. 前記駆動電源供給回路が、前記ワード線の活性化にあたり、前記第2の電源電圧に充電されたノードに一端が接続された第1の容量の他端を低電位から前記第2の電源電圧に切り替えることで前記ノードを前記第2電源電圧よりも高電位の前記第1の電源電圧に昇圧する昇圧回路を備え、
    前記駆動電源供給回路は、
    前記第1の期間には、前記出力から、前記昇圧回路で昇圧された前記ノードの前記第1の電源電圧を、前記ワードドライバの前記出力回路の前記高電位電源端子に供給し、
    前記第2の期間には、前記昇圧回路の前記ノードを前記出力から切り離し、前記第2の電源電圧を、前記ワードドライバの前記出力回路の前記高電位電源端子に供給する、請求項2記載の半導体装置。
  4. 前記ワードドライバが、複数のワード線にそれぞれ接続される複数の前記出力回路を備え、前記複数の前記出力回路が、前記複数のワード線に対して1つ設けられるメインワード線を共通に入力するサブワードドライバからなり、
    ロウアドレスのデコードの結果、前記メインワード線が選択されており、複数の前記出力回路のうち、選択されたワード線に接続する前記出力回路では、前記駆動電源供給回路から前記高電位電源端子に与えられる電源電圧で前記ワード線を駆動し、残りの非選択のワード線に接続する前記出力回路の前記高電位電源端子に対して、対応する前記駆動電源供給回路の前記出力から低電位が与えられ、
    前記メインワード線が非選択とされ非活性状態のとき、前記メインワード線を共通に入力する前記複数の出力回路は、前記複数の出力回路にそれぞれ接続する前記複数のワード線を、低電位電源電圧に設定する、請求項2又は3記載の半導体装置。
  5. 前記駆動電源供給回路が、
    ロウアドレスのデコードの結果出力される第1の信号を受け、前記第1の信号が、前記ワード線が選択されたことを示す場合、オン状態とされ、前記出力を、前記第2の電源電圧に駆動する第3のトランジスタと、
    前記ロウアドレスのデコードの結果出力される第2の信号を受け、前記第2の信号が非活性状態のとき、オン状態とされ、前記出力を低電位に設定する第4のトランジスタと、
    を備えた駆動回路を、前記複数の出力回路に対応させて複数備え、
    さらに、前記複数の出力回路に共通に、前記昇圧回路を備え、
    前記昇圧回路の前記ノードと、複数の前記駆動回路の前記出力との間に、それぞれ複数の第1のスイッチ素子を備え、
    選択されたワード線を駆動する前記出力回路の前記高電位電源端子に接続された前記駆動回路の前記第3のトランジスタが、前記出力を前記第2の電源電圧に駆動したのち、前記第1の期間、前記第3のトランジスタをオフとし、前記複数の第1のスイッチ素子のうち、選択されたワード線を駆動する前記出力回路の前記高電位電源端子に接続された前記駆動回路の前記出力に接続する前記第1のスイッチ素子をオン状態として、前記昇圧されたノードを前記駆動回路の前記出力に接続し、前記出力から前記出力回路の前記高電位電源端子に、前記第1の電源電圧を供給して、前記選択されたワード線を前記第1の電源電圧に駆動し、
    つづく前記第2の期間では、前記第1の期間でオン状態とされた前記第1のスイッチ素子をオフし、前記第3のトランジスタを再度オンして前記駆動回路の前記出力を前記第2の電源電圧とし、前記出力回路の前記高電位電源端子に前記第2の電源電圧を与え、前記選択されたワード線を前記第2の電源電圧とする、請求項4記載の半導体装置。
  6. 前記昇圧回路は、前記第2の電源電圧を受ける電源端子と、前記ノードとの間に接続され、前記第1の期間の直前にオンとされ、前記ノードを前記第2の電源電圧に充電する第2のスイッチ素子と、
    前記ノードと低電位電源端子間に第2の容量と、
    を備え、前記第2のスイッチ素子は、前記第1の期間には、オフ状態とされる、請求項5記載の半導体装置。
  7. 前記第1及び第2の電源電圧をそれぞれ発生する第1及び第2の電源を備え、
    前記駆動電源供給回路が、
    前記第1の電源からの前記第1の電源電圧が印加される電源端子と、前記出力との間に挿入された第5のトランジスタと、
    前記第2の電源からの前記第2の電源電圧が印加される電源端子と、前記出力との間に挿入された第6のトランジスタと、
    ロウアドレスのデコードの結果出力される信号に基づき、非選択ワード線に接続する前記出力回路の前記高電位電源端子に接続する前記出力を低電位に設定し、
    選択ワード線に接続する前記出力回路の前記高電位電源端子を、前記第1の期間では、前記第5のトランジスタをオンとし、前記第6のトランジスタをオフとして、前記第1の電源電圧で駆動し、前記第2の期間では、前記第5のトランジスタをオフとし、前記第6のトランジスタをオンとして、前記第2の電源電圧で駆動するように制御する回路と、を備えた駆動回路を含む、請求項2記載の半導体装置。
  8. 前記駆動電源供給回路の駆動回路が、非選択ワード線に接続する前記出力回路の前記高電位電源端子を低電位とする回路を備えた、請求項7記載の半導体装置。
  9. 前記第1の電源電圧を発生する第1の電源と、発生する電圧が前記第1又は第2の電源電圧に切り替え可能な第3の電源とを備え、
    前記駆動電源供給回路が、
    前記第1の電源の電源端子と低電位電源端子間に配設され、ロウアドレスのデコードの結果出力される信号を入力する第1の回路と、
    前記第3の電源の電源端子と低電位電源端子間に配設され、前記第1の回路の出力を入力する第2の回路と、
    を備え、さらに、
    前記第1の電源の電源端子と前記出力との間に設けられた第3のスイッチ素子と、
    前記第1の期間を制御する信号と、ロウアドレスのデコードの結果出力される信号に基づき、ロウアドレスのデコードの結果出力される信号が、前記ワード線が選択されたことを示す場合、前記第1の期間に前記第3のスイッチ素子をオンとし、前記第2の期間に、前記第3のスイッチ素子をオフにする制御を行う論理回路を備え、
    前記第1の期間には、前記第3のスイッチ素子がオンし、前記第3の電源の電圧は前記第1の電源電圧とされ、前記出力は前記第1の電源電圧とされ、選択ワード線に接続する前記出力回路の前記高電位電源端子を前記第1の電源電圧で駆動し、
    前記第2の期間に、前記第3の電源の電圧は前記第2の電源電圧に切り替えられ、前記第3のスイッチ素子がオフとされ、前記出力は、前記第2の回路から出力される前記第3の電源の電圧である前記第2の電源電圧とされ、選択ワード線に接続する前記出力回路の前記高電位電源端子を前記第2の電源電圧で駆動する駆動回路を備えた、請求項2記載の半導体装置。
  10. 前記ワードドライバが、複数のワード線にそれぞれ接続される複数の前記出力回路を備え、前記複数の前記出力回路が、前記複数のワード線に対して1つ設けられるメインワード線を共通に入力するサブワードドライバからなり、
    前記駆動回路を前記複数の前記出力回路に対応させて複数備えた、請求項7、8、9のいずれか1項に記載の半導体装置。
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