KR102374228B1

KR102374228B1 - 저항성 메모리 장치의 부스트 전압 생성기, 이를 포함하는 전압 생성기 및 이를 포함하는 저항성 메모리 장치

Info

Publication number: KR102374228B1
Application number: KR1020150120749A
Authority: KR
Inventors: 아르투르 안토니안
Original assignee: 삼성전자주식회사
Priority date: 2015-08-27
Filing date: 2015-08-27
Publication date: 2022-03-15
Also published as: KR20170024997A; CN106486152A; US9711203B2; TW201711038A; TWI699765B; US20170062035A1; CN106486152B

Abstract

저항성 메모리 장치의 부스트 전압 생성기는 차이 전압 생성기, 제1 충전 회로, 제2 충전 회로 및 스위치 회로를 포함한다. 차이 전압 생성기는 기준 전압과 전원 전압에 기초하여 제1 노드에 차이 전압을 출력한다. 제1 충전 회로는 제1 노드와 접지 전압 사이에 연결되고, 제1 펄스 신호에 응답하여 제1 페이즈에서 그 내부에 차이 전압을 충전한다. 제2 충전 회로는 제1 노드와 접지 전압 사이에 연결되고, 제2 펄스 신호에 응답하여 제2 페이즈에서 그 내부에 차이 전압을 충전한다. 스위치 회로는 제1 충전 회로 내부의 제2 노드와 제2 충전 회로 내부의 제3 노드 및 출력 노드 사이에 연결되고, 제1 페이즈와 제2 페이즈에서 각각 출력 노드에 타겟 전압 레벨을 추종하는 부스트 전압을 제공한다.

Description

저항성 메모리 장치의 부스트 전압 생성기, 이를 포함하는 전압 생성기 및 이를 포함하는 저항성 메모리 장치{Boosted voltage generator of resistive type memory device, voltage generator including the same and resistive type memory device including the same}

본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 저항성 메모리 장치의 부스트 전압 생성기, 이를 포함하는 전압 생성기 및 저항성 메모리 장치에 관한 것이다.

정보를 저장하기 위한 장치로서, 반도체 메모리 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류될 수 있다. 불휘발성 메모리 장치는, PRAM(Phase change Random Access Memory)이나, 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory), 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory), 강 유전체 커패시터를 이용한 FRAM(Ferroelectric Random

Access Memory) 등의 메모리 장치를 포함한다.

반도체 메모리 장치 분야에서, 집적도 증가, 동작 속도의 증가 및 데이터 신뢰성 확보 등의 성능(performance) 향상을 위한 다양한 연구가 시도되고 있다.

이에 따라, 본 발명의 일 목적은 피드백 경로를 구비하지 않아 안정적으로 부스트 전압을 공급할 수 있는 부스트 전압 생성기를 제공하는 것이다.

본 발명의 일 목적은 상기 부스트 전압 생성기를 포함하는 전압 생성기를 제공하는 것이다.

본 발명의 일 목적은 상기 부스트 전압 생성기를 포함하는 저항성 메모리 장치를 제공하는 것이다.

상기 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 저항성 메모리 장치의 부스트 전압 생성기는 차이 전압 생성기, 제1 충전 회로, 제2 충전 회로 및 스위치 회로를 포함한다. 상기 차이 전압 생성기는 기준 전압과 전원 전압에 기초하여 제1 노드에 차이 전압을 출력한다. 상기 제1 충전 회로는 상기 제1 노드와 접지 전압 사이에 연결되고, 제1 펄스 신호에 응답하여 제1 페이즈에서 그 내부에 상기 차이 전압을 충전한다. 상기 제2 충전 회로는 상기 제1 노드와 상기 접지 전압 사이에 연결되고, 제2 펄스 신호에 응답하여 제2 페이즈에서 그 내부에 상기 차이 전압을 충전한다. 상기 스위치 회로는 상기 제1 충전 회로 내부의 제2 노드와 상기 제2 충전 회로 내부의 제3 노드 및 출력 노드 사이에 연결되고, 상기 제1 페이즈와 상기 제2 페이즈에서 각각 상기 출력 노드에 타겟 전압 레벨을 추종하는 부스트 전압을 제공한다.

예시적인 실시예에 있어서, 상기 차이 전압 생성기는 연산 증폭기, 제1 저항 및 제2 저항을 포함할 수 있다. 상기 연산 증폭기는 제1 입력 단자, 제2 입력 단자 및 상기 제1 노드에 연결되는 출력 단자를 가질 수 있다. 상기 제1 저항은 상기 제1 입력 단자에 연결될 수 있다. 상기 제2 저항은 제1 입력 단자와 상기 출력 단자에 연결될 수 있다. 상기 제1 입력 단자에는 상기 제1 저항을 통하여 상기 전원 전압이 인가되고, 상기 제2 입력 단자에는 상기 기준 전압이 인가될 수 있다.

상기 제1 저항의 제1 저항 값과 상기 제2 저항의 제2 저항 값은 서로 동일하고, 상기 차이 전압은 상기 기준 전압의 두 배에서 상기 전원 전압을 뺀 값에 해당할 수 있다.

예시적인 실시예에 있어서, 상기 제1 충전 회로는 제1 엔모스 트랜지스터, 모스 커패시터, 피모스 트랜지스터 및 제2 엔모스 트랜지스터를 포함할 수 있다. 상기 제1 엔모스 트랜지스터는 상기 제1 노드에 연결되는 드레인, 상기 제1 펄스 신호를 인가받는 게이트 및 상기 제2 노드에 연결되는 소소를 구비할 수 있다. 상기 모스 커패시터는 상기 제2 노드에 연결되는 게이트 및 서로 연결되는 소스와 드레인을 구비할 수 있다. 상기 피모스 트랜지스터는 상기 전원 전압에 연결되는 소스, 상기 제1 펄스 신호가 인가되는 게이트 및 상기 모스 커패시터에 연결되는 제4 노드에 연결되는 드레인을 구비할 수 있다. 상기 제2 엔모스 트랜지스터는 상기 제4 노드에 연결되는 드레인, 상기 제1 펄스 신호가 인가되는 게이트 및 상기 접지 전압에 연결되는 소스를 구비할 수 있다.

상기 제1 충전 회로는 상기 제1 펄스 신호가 제1 로직 레벨인 상기 제1 페이즈에서, 상기 제1 노드에서 상기 접지 전압으로의 전류 경로를 제공하여 상기 차이 전압을 상기 모스 커패시터에 충전하고, 상기 제1 펄스 신호가 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 상기 제2 페이즈에서 상기 기준 전압의 두 배에 해당하는 전압을 상기 모스 커패시터에 충전할 수 있다.

상기 스위치 회로는 상기 제2 페이즈에서 상기 제2 노드의 전압을 상기 출력 노드에 상기 부스트 전압으로 제공할 수 있다.

예시적인 실시예에 있어서, 상기 제2 충전 회로는 제1 엔모스 트랜지스터, 모스 커패시터, 피모스 트랜지스터 및 제2 엔모스 트랜지스터를 포함할 수 있다. 상기 제1 엔모스 트랜지스터는 상기 제1 노드에 연결되는 드레인, 상기 제2 펄스 신호를 인가받는 게이트 및 상기 제3 노드에 연결되는 소소를 구비할 수 있다. 상기 모스 커패시터는 상기 제3 노드에 연결되는 게이트 및 서로 연결되는 소스와 드레인을 구비할 수 있다. 상기 피모스 트랜지스터는 상기 전원 전압에 연결되는 소스, 상기 제2 펄스 신호가 인가되는 게이트 및 상기 모스 커패시터에 연결되는 제5 노드에 연결되는 드레인을 구비할 수 있다. 상기 제2 엔모스 트랜지스터는 상기 제5 노드에 연결되는 드레인, 상기 제2 펄스 신호가 인가되는 게이트 및 상기 접지 전압에 연결되는 소스를 구비할 수 있다.

상기 제2 충전 회로는 상기 제2 펄스 신호가 제1 로직 레벨인 상기 제2 페이즈에서, 상기 제1 노드에서 상기 접지 전압으로의 전류 경로를 제공하여 상기 차이 전압을 상기 모스 커패시터에 충전하고, 상기 제2 펄스 신호가 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 상기 제1 페이즈에서 상기 기준 전압의 두 배에 해당하는 전압을 상기 모스 커패시터에 충전할 수 있다.

상기 스위치 회로는 상기 제1 페이즈에서 상기 제3 노드의 전압을 상기 출력 노드에 상기 부스트 전압으로 제공할 수 있다.

예시적인 실시예에 있어서, 상기 스위치 회로는 제1 피모스 트랜지스터 및 제2 피모스 트랜지스터를 포함할 수 있다. 상기 제1 피모스 트랜지스터는 상기 제2 노드에 연결되는 소스, 상기 출력 노드에 연결되는 드레인 및 상기 제3 노드에 연결되는 게이트를 구비할 수 있다. 상기 제2 피모스 트랜지스터는 상기 제3 노드에 연결되는 소스, 상기 출력 노드에 연결되는 드레인 및 상기 제2 노드에 연결되는 게이트를 구비할 수 있다.

상기 스위치 회로는 상기 제1 페이즈에서는 상기 제2 피모스 트랜지스터를 통하여 상기 제3 노드의 전압을 상기 부스트 전압으로 상기 출력 노드에 제공하고, 상기 제2 페이즈에서는 상기 제1 피모스 트랜지스터를 통하여 상기 제2 노드의 전압을 상기 부스트 전압으로 상기 출력 노드에 제공할 수 있다.

예시적인 실시예에 있어서, 상기 부스트 전압 생성기는 상기 출력 노드에 연결되어 상기 제2 노드의 전압 또는 상기 제3 노드의 전압을 충전하는 모스 커패시터를 더 포함할 수 있다.

상기 모스 커패시터는 상기 출력 노드에 연결되는 게이트 및 서로 연결되는 드레인과 소스를 구비하는 엔모스 커패시터일 수 있다.

예시적인 실시예에 있어서, 상기 제1 페이즈와 상기 제2 페이즈가 교번적으로 반복됨에 따라 상기 부스트 전압은 상기 타겟 전압 레벨보다 낮은 레벨에서 상기 타겟 레벨로 수렴할 수 있다.

상기 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 저항성 메모리 장치의 전압 생성기는 펄스 생성기, 기준 전압 생성기 및 부스트 전압 생성기를 포함한다. 상기 펄스 생성기는 클럭 신호에 기초하여 반대의 위상을 가지는 제1 펄스 신호 및 제2 펄스 신호를 생성한다. 상기 기준 전압 생성기는 트림 신호에 기초한 전압 레벨을 가지는 기준 전압을 생성한다. 상기 부스트 전압 생성기는 상기 제1 펄스 신호, 상기 제2 펄스 신호, 상기 기준 전압 및 전원 전압에 기초하여 타겟 전압 레벨을 추종하는 부스트 전압을 생성한다. 상기 부스트 전압 생성기는 차이 전압 생성기, 제1 충전 회로, 제2 충전 회로 및 스위치 회로를 포함한다. 상기 차이 전압 생성기는 상기 기준 전압과 상기 전원 전압에 기초하여 제1 노드에 차이 전압을 출력한다. 상기 제1 충전 회로는 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 펄스 신호에 응답하여 제1 페이즈에서 그 내부에 상기 차이 전압을 충전한다. 상기 제2 충전 회로는 상기 제1 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 펄스 신호에 응답하여 제2 페이즈에서 그 내부에 상기 차이 전압을 충전한다. 상기 스위치 회로는 상기 제1 충전 회로 내부의 제2 노드와 상기 제2 충전 회로 내부의 제3 노드 및 출력 노드 사이에 연결되고, 상기 제1 페이즈와 상기 제2 페이즈에서 각각 상기 출력 노드에 타겟 전압 레벨을 추종하는 부스트 전압을 제공한다.

예시적인 실시예에 있어서, 상기 차이 전압 생성기는 상기 기준 전압의 두 배에서 상기 전원 전압을 뺀 값에 해당하는 상기 차이 전압을 상기 제1 노드에 출력할 수 있다. 상기 타겟 전압 레벨은 상기 기준 전압의 두 배에 해당할 수 있다. 상기 트림 신호는 복수의 비트들을 포함하고, 상기 기준 전압 생성기는 상기 비트들의 값에 따라 상기 기준 전압의 레벨을 가변시킬 수 있다.

예시적인 실시예에 있어서, 상기 제1 충전 회로는 상기 제1 펄스 신호가 제1 로직 레벨인 상기 제1 페이즈에서, 상기 제1 노드에서 상기 접지 전압으로의 전류 경로를 제공하여 상기 차이 전압을 내부의 제1 모스 커패시터에 충전하고, 상기 제1 펄스 신호가 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 상기 제2 페이즈에서 상기 기준 전압의 두 배에 해당하는 전압을 상기 제1 모스 커패시터에 충전할 수 있다.

상기 제2 충전 회로는 상기 제2 펄스 신호가 제1 로직 레벨인 상기 제2 페이즈에서, 상기 제1 노드에서 상기 접지 전압으로의 전류 경로를 제공하여 상기 차이 전압을 내부의 제2 모스 커패시터에 충전하고, 상기 제2 펄스 신호가 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 상기 제1 페이즈에서 상기 기준 전압의 두 배에 해당하는 전압을 상기 제2 모스 커패시터에 충전할 수 있다.

상기 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 저항성 메모리 장치는 메모리 셀 어레이, 전압 생성기, 로우 디코더 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 저항성 메모리 셀들을 구비한다. 상기 전압 생성기는 제어 신호들에 기초하여 워드라인 전압들을 생성한다. 상기 로우 디코더는 어드레스 신호에 기초하여 상기 워드라인 전압들을 상기 메모리 셀 어레이에 제공한다. 상기 제어 로직 회로는 상기 전압 생성기를 제어한다. 상기 전압 생성기는 제1 펄스 신호, 상기 제2 펄스 신호, 기준 전압 및 전원 전압에 기초하여 타겟 전압 레벨을 추종하는 부스트 전압을 생성하는 부스트 전압 생성기를 포함한다. 상기 부스트 저압은 상기 워드라인 전압들에 포함되고, 상기 로우 디코더는 상기 부스트 전압을 상기 메모리 셀들이 연결되는 워드라인들 중 선택된 워드라인에 제공한다.

예시적인 실시예에 있어서, 상기 부스트 전압 생성기는 차이 전압 생성기, 제1 충전 회로, 제2 충전 회로 및 스위치 회로를 포함한다. 상기 차이 전압 생성기는 상기 기준 전압과 상기 전원 전압에 기초하여 제1 노드에 차이 전압을 출력한다. 상기 제1 충전 회로는 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 펄스 신호에 응답하여 제1 페이즈에서 그 내부에 상기 차이 전압을 충전한다. 상기 제2 충전 회로는 상기 제1 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 펄스 신호에 응답하여 제2 페이즈에서 그 내부에 상기 차이 전압을 충전한다. 상기 스위치 회로는 상기 제1 충전 회로 내부의 제2 노드와 상기 제2 충전 회로 내부의 제3 노드 및 출력 노드 사이에 연결되고, 상기 제1 페이즈와 상기 제2 페이즈에서 각각 상기 출력 노드에 상기 부스트 전압을 제공한다.

본 발명의 예시적인 실시예들에 따르면, 부스트 전압 생성기가 고정된 기준 전압을 사용하여 타겟 레벨을 추종하는 부스트 전압을 공급하고 피드백 루프를 포함하지 않아서 안정적으로 동작하고 회로 구조를 단순화할 수 있다.

도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 저항성 메모리 장치의 구성을 나타내는 블록도이다.
도 4a 내지 도 4d는 도 3에 도시된 저항성 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 5는 본 발명의 일 실시예에 따른 도 3의 저항성 메모리 장치에서 제1 뱅크 어레이를 설명하는 도면이다.
도 6은 도 5의 STT(spin transfer torque)-MRAM(magnetic random access memory) 셀의 구현 예를 나타내는 입체도이다.
도 7a 및 도 7b는 도 6의 MTJ(magnetic tunnel junction) 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
도 8은 도 6의 STT-MRAM 셀의 기입 동작을 나타낸다.
도 9a 및 도 9b는 도 6의 STT-MRAM셀에서 MTJ 소자의 다른 실시 예들을 설명하는 도면이다.
도 10은 도 6의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 설명하는 도면이다.
도 11a 및 도 11b는 도 6의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다.
도 12는 본 발명의 실시예들에 따른 전압 생성기의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 12의 부스트 전압 생성기의 구성을 나타내는 회로도이다.
도 14는 제1 페이즈에서 도 13의 부스트 전압 생성기의 동작을 나타낸다.
도 15는 제2 페이즈에서 도 13의 부스트 전압 생성기의 동작을 나타낸다.
도 16은 제1 페이즈와 제2 페이즈가 반복됨에 따라 도 13의 부스트 전압 생성기의 여러 전압들을 나타낸다.
도 17은 도 13의 부스트 전압 생성기를 포함하는 도 3의 저항성 메모리 장치의 여러 신호들을 나타낸다.
도 18은 본 발명의 실시예들에 따른 저항성 메모리 장치의 배치를 나타낸다.
도 19는 도 18의 뱅크 어레이의 배치를 나타낸다.
도 20은 본 발명의 실시예들에 따른 저항성 메모리 장치의 구성을 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 도 20의 서브 워드라인 드라이버의 구성을 나타낸다.
도 22는 본 발명의 일 실시예에 따른 도 21의 반도체 메모리 장치의 워드라인의 천이를 나타내는 타이밍도이다.
도 23은 도 3에 도시된 메모리 셀 어레이의 3차원 구조를 간략히 보여주는 사시도이다.
도 24는 도 23에서 하나의 층에 형성되는 저항성 메모리 셀을 보여주는 단면도이다.
도 25는 도 23의 단면을 보여주는 도면이다.
도 26은 도 23의 메모리 셀 어레이를 간략히 보여주는 회로도이다.
도 27은 본 발명의 실시예들에 따른 3차원 적층 구조의 저항성 메모리 장치를 보여주는 도면이다.
도 28은 본 발명의 실시예들에 따른 저항성 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 다른 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.

도 1을 참조하면, 전자 시스템(10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(100) 및 복수의 저항성 메모리 장치들(200a~200k)을 포함할 수 있다.

호스트(15)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(20)과 통신할 수 있다. 또한 호스트(15)와 메모리 시스템(20)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.

메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 저항성 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(15)의 요청에 따라 저항성 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).

또한, 메모리 컨트롤러(100)는 저항성 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 저항성 메모리 장치들(200a~200k)의 동작을 제어한다.

실시예에 따라, 저항성 메모리 장치들(200a~200k) 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory)이나, RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), 및 FRAM(Ferroelectric Random Access Memory) 일 수 있다.

MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.

일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.

MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자성층의 자화 방향에 따라 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 제거할 수 있다.

스핀 전달 토크(spin transfer torque: STT) 현상을 이용한 MRAM은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 방식을 이용한다. 하나의 자성층(고정 층, pinned layer)의 자화 방향이 고정되고, 다른 하나의 자성층(자유 층, free layer)은 프로그램 전류에 의해 발생되는 자기장에 의해 자화 방향이 변할 수 있다.

프로그램 전류의 자기장은 두 자성층의 자화 방향을 평행(parallel) 하거나 반-평행(anti-parallel) 하게 배열할 수 있다. 자화 방향이 평행하면, 두 자성층들 사이의 저항이 낮은 로우("0") 상태를 나타낸다. 자화 방향이 반-평행하면, 두 자성층들 사이의 저항이 높은 하이("1") 상태를 나타낸다. 자유 층의 자화 방향 스위칭과 그 결과 자성층들 사이의 하이 또는 로우 저항 상태는 MRAM의 기입 및 독출 동작을 제공한다.

MRAM은 DRAM(Dynamic Random Access Memory)의 저비용, 고용량 특성과 SRAM (Static Random Access Memory)의 고속 동작 특성, 그리고 플래쉬 메모리(Fresh Memory)의 불휘발성 특성을 모두 갖는 메모리 장치이다.

도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.

도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.

도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100)와 저항성 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)는 저항성 메모리 장치에(200a) 커맨드 신호(CMD)와 어드레스 신호(ADDR)를 전송할 수 있다. 메모리 컨트롤러(100)는 저항성 메모리 장치(200a)와 데이터(DQ)를 교환할 수 있다.

도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(15)의 요청에 기초하여 저항성 메모리 장치(200a)로 데이터를 입력하거나 저항성 메모리 장치(200a)로부터 데이터를 출력할 수 있다.

도 3은 본 발명의 일 실시예에 따른 도 2의 저항성 메모리 장치의 구성을 나타내는 블록도이다.

도 3을 참조하면, 저항성 메모리 장치(200a)는 제어 로직(210, 또는 제어 로직 회로), 어드레스 레지스터(220), 뱅크 제어 로직(230), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 전압 생성기(400)를 포함할 수 있다.

상기 메모리 셀 어레이(300)는 제1 내지 제4 뱅크 어레이들(310~340)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a~260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a~285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340), 제1 내지 제4 뱅크 센스 앰프들(285a~285d), 제1 내지 제4 뱅크 칼럼 디코더들(270a~270d) 및 제1 내지 제4 뱅크 로우 디코더들(260a~260d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 저항성 셀(RMC)들을 포함할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 저항성 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 저항성 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.

어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 디코더(260)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.

뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.

제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스(ROW_ADDR)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.

컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)에 각각 인가할 수 있다.

제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.

입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(310~340)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(310~340)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.

제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.

제어 로직(210)은 저항성 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 저항성 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(200a)은 상기 메모리 컨트롤러로(100)부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 저항성 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 모드 레지스터(212)는 MRS (Mode Register Set) 커맨드에 의해 프로그램될 수 있고, 사용자 설정 값들(user defined variables)로 프로그램될 수 있다. 모드 레지스터(212)는 프로그램된 동작 모드에 따라 해당되는 모드 신호를 발생할 수 있다.

예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한 제어 로직(210)은 제어 신호들(CTLs)을 전압 생성기(400)에 제공하여 전압 생성기(400)의 동작을 제어하고, 전압 생성기(400)가 워드라인 전압들(VWLs)을 로우 디코더(260)에 제공하도록 할 수 있다.

전압 생성기(400)는 제어 신호들(CTLs)에 응답하여 워드라인 전압들(VWLs)을 생성하고, 생성된 워드라인 전압들(VWLs)을 로우 디코더(260)에 제공할 수 있다. 로우 디코더(260)는 워드라인 전압들(VWLs) 중 일부를 선택된 워드라인에 제공하여 선택된 워드라인를 구동시킬 수 있다.

도 4a 내지 도 4d는 도 3에 도시된 저항성 메모리 셀을 예시적으로 나타내는 회로도들이다.

도 4a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 4b 내지 도 4d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.

도 4a를 참조하면, 저항성 메모리 셀(resistive type memory cell, RMC)은 비트라인(BL) 및 워드라인(WL)에 연결되는 저항성 소자(RE)를 포함한다. 이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀(RMC)은 비트라인(BL)과 워드라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.

도 4b를 참조하면, 저항성 메모리 셀(RMC)은 저항성 소자(RE)와 다이오드(D)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드라인(WL) 및 비트라인(BL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지않는다.

도 4c를 참조하면, 저항성 메모리 셀(RMC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트라인(BL)과 양방향 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.

도 4d를 참조하면, 저항성 메모리 셀(RMC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트라인(BL)과 트랜지스터(CT) 사이에 연결된다. 트랜지스터(CT)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 저항성 메모리 셀(RMC)은 워드라인(WL)에 의해서 구동되는 트랜지스터(CT)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.

도 5는 본 발명의 일 실시예에 따른 도 3의 저항성 메모리 장치에서 제1 뱅크 어레이를 설명하는 도면이다.

도 5를 참조하면, 뱅크 어레이(310)는 복수개의 워드라인들(WL0~WLn, n은 2 이상의 자연수), 복수개의 비트라인들(BL0~BLm, m은 2 이상의 자연수) 복수개의 소스라인들(SL0~SLn) 그리고 워드라인들(WL0~WLn)과 비트라인들(BL0~BLm)이 교차하는 영역에 배치되는 복수개의 저항성 메모리 셀(30)들을 포함한다. 저항성 메모리 셀(30)은 STT-MRAM셀로 구현될 수 있다. 저항성 메모리 셀(30)은 자성 물질을 가지는 자기 터널 접합 소자(magnetic tunnel junction, MTJ 소자, 40)를 포함할 수 있다.

복수개의 저항성 메모리 셀들(30)은 셀 트랜지스터(CT) 및 MTJ소자(40)를 포함할 수 있다. 하나의 저항성 메모리 셀(30)을 살펴보면, 셀 트랜지스터(CT)의 드레인(제1 전극)은 MTJ 소자(40)의 고정 층(41)과 연결된다.

MTJ 소자(40)의 자유 층(43)은 비트라인(BL0)과 연결되고, 셀 트랜지스터(CT)의 소스(제2 전극)는 소스 라인(SL0)과 연결된다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL0)과 연결된다.

MTJ 소자(40)들은 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이 금속 산화물 (Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체물질을 이용한 MRAM(Magnetic Random Access Memory) 등의 저항성 소자로 대체될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다.

워드라인(WL0)은 제1 로우 디코더(260a)에 의해 활성화되고, 워드라인 선택 전압을 구동하는 워드라인 구동부(WDU)와 연결된다. 워드라인 구동부(WLD)는 서브-워드라인 드라이버(SWD)를 통하여 워드라인 선택 전압을 워드라인(WL0)에 제공하여 MTJ 소자(40)의 로직 상태를 독출 또는 기입한다.

소스 라인(SL0)은 소스 라인 전압 생성기(294)에 연결된다. 소스 라인 전압 생성기(294)는 어드레스 신호와 독출/기입 신호를 수신하고, 이를 디코딩하여 선택된 소스 라인(SL0)으로 소스 라인 전압을 생성한다. 비선택된 소스 라인들(SL1~SLN)로는 접지 전압을 제공한다.

비트라인(BL0)은 칼럼 선택 신호(CSL0-CSLm)에 의해 구동되는 칼럼 선택 회로(292)와 연결된다. 칼럼 선택 신호(CSL0-CSLm)는 칼럼 어드레스(COL_ADDR)에 기초하여 제1 칼럼 디코더(270a)에 의해 선택된다. 예컨대, 선택된 칼럼 선택 신호(CSL0)는 칼럼 선택 회로(292)내 칼럼 선택 트랜지스터를 온시키고 비트라인(BL0)을 선택한다. 선택된 비트라인(BL0)으로 MTJ 소자(40)의 로직 상태가 제1 센스 앰프(285a)를 통해 독출된다. 또는 선택된 비트라인(BL0)으로 기입 드라이버(291)를 통해 인가되는 기입 전류가 전달되어 MTJ 소자(40)에 기입된다.

도 6은 도 5의 STT-MRAM 셀의 구현 예를 나타내는 입체도이다.

도 6을 참조하면, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(예컨대, 제 1 소스라인 SL0)에 연결된다.

MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.

STT-MRAM 셀(30)의 기입 동작을 하기 위해서, 워드라인(WL0)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL0)과 소스 라인(SL0)에는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(40)에 기입될 로직 상태에 의해 결정된다.

STT-MRAM 셀(30)의 독출 동작을 하기 위해서, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL0)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(285a)에 의해 센싱되고, MTJ 소자(40)에 기입된 로직 상태를 결정하기 위한 기준 전압과 비교된다. 이에 따라, MTJ 소자(40)에 저장된 데이터를 판별할 수 있다.

도 7a 및 도 7b는 도 6의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.

MTJ 소자(40)의 저항 값은 자유 층(41)의 자화 방향에 따라 달라진다. MTJ 소자(40)에 독출 전류(IR)를 흘리면 MTJ 소자(40)의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(IR)의 세기는 쓰기 전류의 세기보다 매우 작기때문에, 독출 전류(IR)에 의해 자유 층(41)의 자화 방향이 변화되지 않는다.

도 7a를 참조하면, MTJ 소자(40)에서 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, MTJ 소자(40)는 낮은 저항 값을 가진다. 이 경우, 데이터 "0"을 독출할 수 있다.

도 7b를 참조하면, MTJ 소자(40)는 자유 층(41)의 자화 방향이 고정 층(43)의 자화 방향과 반-평행(antiparallel)으로 배치된다. 이 때, MTJ 소자(40)는 높은 저항 값을 가진다. 이 경우, 데이터 "1"을 독출할 수 있다.

본 실시예에서 MTJ 소자(40)는 자유 층(41)과 고정 층(43)을 수평 자기 소자로 도시하였으나, 다른 실시예로서 자유 층(41)과 고정 층(43)은 수직 자기 소자를 이용할 수도 있다.

도 8은 도 6의 STT-MRAM 셀의 기입 동작을 나타낸다.

도 8을 참조하면, MTJ 소자(40)를 흐르는 기입 전류(IW)의 방향에 따라 자유 층(43)의 자화 방향이 결정될 수 있다. 예컨대, 자유 층(41)에서 고정 층(43)으로 제1 기입 전류(IWC1)을 인가하면, 고정층(43)과 동일한 스핀 방향을 갖는 자유 전자들이 자유 층(41)에 토크(torque)를 인가한다. 이로 인해, 자유 층(41)은 고정층(43)과 평행(Parallel)하게 자화된다.

고정 층(43)에서 자유층(41)으로 제2 기입 전류(IWC2)를 인가하면, 고정층(41)과 반대의 스핀을 갖는 전자들이 자유 층(43)으로 되돌아와 토크를 인가한다. 이로 인해, 자유 층(41)은 고정층(43)과 반-평행(Anti-Parallel)하게 자화된다. 즉, MTJ 소자(40)에서 자유 층(41)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.

도 9a 및 도 9b는 도 6의 STT-MRAM셀에서 MTJ 소자의 다른 실시 예들을 설명하는 도면이다.

도 9a를 참조하면, MTJ 소자(50)는 자유 층(51), 터널 층(52), 고정 층(53) 및 반강자성층(54)을 포함할 수 있다. 자유 층(51)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유 층(51)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유 층(51)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(51)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO₂, MnOFe₂O₃, FeOFe₂O₃, NiOFe₂O₃, CuOFe₂O₃, MgOFe₂O₃, EuO 및 Y₃Fe₅O₁₂중 선택된 적어도 하나를 포함할 수 있다.

터널 층(52)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널 층(52)은 비자성 물질을 포함할 수 있다. 일 예로, 터널 층(52)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.

고정층(53)은 반강자성층(54)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(53)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(53)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe₂O₃, FeOFe₂O₃, NiOFe₂O₃, CuOFe₂O₃, MgOFe₂O₃, EuO 및 Y₃Fe₅O₁₂중 선택된 적어도 하나를 포함할 수 있다.

반강자성층(54)은 반-강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(54)은 PtMn, IrMn, MnO, MnS, MnTe, MnF₂, FeCl₂, FeO, CoCl₂, CoO, NiCl₂, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.

MTJ 소자(50)의 자유 층(51)과 고정 층(53)은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층(51)의 저항 자력을 증가시킬 수 있다. 게다가, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성할 수 있다. 따라서, MTJ 소자(50) 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요하다.

도 9b를 참조하면, MTJ 소자(60)의 고정층(63)은 합성 반 강자성체(Synthetic Anti Ferromagnetic, SAF)로 제공될 수 있다. 고정층(63)은 제 1 강자성층(63_1), 결합 층(63_2), 제 2 강자성층(63_3)을 포함할 수 있다.

제 1 및 제 2 강자성층(63_1, 63_3)은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe₂O₃, FeOFe₂O₃, NiOFe₂O₃, CuOFe₂O₃, MgOFe₂O₃, EuO 및 Y₃Fe₅O₁₂중 선택된 적어도 하나를 포함할 수 있다. 이때, 제 1 강자성층(63_1)의 자화 방향과 제 2 강자성층(63_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 결합 층(33_2)은 루테늄(Ru)을 포함할 수 있다.

도 10은 도 6의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 설명하는 도면이다.

도 10을 참조하면, MTJ 소자(70)는 자화 방향이 수직이고, 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행하다. MTJ 소자(70)는 자유 층(71), 터널 층(72) 그리고 고정 층(73)을 포함한다. 자유 층(71)의 자화 방향과 고정 층(73)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 자유 층(71)의 자화 방향과 고정 층(73)의 자화 방향이 반-평행(Anti-Parallel) 하면 저항 값이 커진다. 이러한 저항 값에 따라 MTJ 소자(70)에 데이터가 저장될 수 있다.

자화 방향이 수직인 MTJ 소자(70)를 구현하기 위해서, 자유 층(71)과 고정 층(73)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n

이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유 층(71)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 또한, 자유 층(71)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예를 들어 화학 정량적인 표현으로, Fe₅₀Pt₅₀, Fe₅₀Pd₅₀, Co₅₀Pd₅₀, Co₅₀Pt₅₀, Fe₃₀Ni₂₀Pt₅₀, Co₃₀Fe₂₀Pt₅₀, 또는 Co₃₀Ni₂₀Pt₅₀ 일 수 있다.

고정 층(73)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 고정층(73)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예를 들어 화학 정량적인 표현으로, Fe₅₀Pt₅₀, Fe₅₀Pd₅₀, Co₅₀Pd₅₀, Co₅₀Pt₅₀, Fe₃₀Ni₂₀Pt₅₀, Co₃₀Fe₂₀Pt₅₀, 또는 Co₃₀Ni₂₀Pt₅₀ 일 수 있다.

도 11a 및 도 11b는 도 6의 STT-MRAM 셀에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다. 듀얼 MTJ 소자는 자유 층을 기준으로 양 끝 단에 터널 층과 고정 층이 각각 배치되는 구조를 가진다.

도 11a를 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자(80)는 제1 고정층(81), 제1 터널 층(82), 자유 층(83), 제2 터널 층(84) 및 제2 고정층(85)을 포함할 수 있다. 제1 및 제2 고정 층들(81, 85)을 구성하는 물질은 도 9a의 고정 층(53)과 유사하고, 제1 및 제2 터널 층들(82, 84)은 도 9a의 터널 층(52)과 유사하고, 자유 층(83)은 도 9a의 자유 층(51)과 유사하다.

제1 고정층(81)의 자화 방향과 제2 고정층(85)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정 층들(81, 85)에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(80)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 기입 동작을 수행할 수 있다. 듀얼 MTJ 소자(80)는 제2 터널 층(84)으로 인하여 독출 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터값을 얻을 수 있도록 하는 장점이 있다.

도 11b를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자(90)는 제 1 고정 층(91), 제1 터널 층(92), 자유 층(93), 제2 터널 층(94) 및 제2 고정층(95)을 포함한다. 제1 및 제2 고정 층들(91, 95)을 구성하는 물질은 도 10의 고정 층(73)과 유사하고, 제1 및 제2 터널 층들(92, 94)은 도 10의 터널 층(72)과 유사하고, 자유 층(93)은 도 10의 자유 층(71)과 유사하다. 이 때, 제1 고정층(91)의 자화 방향과 제2 고정층(95)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제 2 고정 층들(91, 95)에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(90)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 기입 동작을 수행할 수 있다.

도 12는 본 발명의 실시예들에 따른 전압 생성기의 구성을 나타내는 블록도이다.

도 12를 참조하면, 전압 생성기(400)는 부스트 전압 생성기(410), 네거티브 전압 생성기(480), 기준 전압 생성기(490) 및 펄스 생성기(495)를 포함할 수 있다.

펄스 생성기(495)는 클럭 신호들(CLK0, CLK1)중 적어도 하나에 기초하여 서로 반대의 위상을 가지는 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)를 생성할 수 있다.

기준 전압 생성기(490)는 트림 신호(TRIM)에 기초한 전압 레벨을 가지는 기준 전압(VREF)을 생성할 수 있다. 트림 신호(TRIM)는 복수의 비트들로 구성될 수 있고, 상기 복수의 비트들의 값에 따라서 기준 전압(VREF)의 레벨이 결정될 수 있다.

부스트 전압 생성기(410)는 제1 펄스 신호(P1), 제2 펄스 신호(P2), 기준 전압(VREF) 및 전원 전압(VDDC)에 기초하여 타겟 전압 레벨을 추종하는 부스트 전압(VPP)을 생성할 수 있다. 전압 생성기(400)가 동작하기 시작하면, 전원 전압(VDDC)의 레벨은 점진적으로 상승하게 되는데, 부스트 전압 생성기(410)는 전원 전압(VDDC)의 레벨은 점진적으로 상승에 따라 타겟 전압 레벨로 상승하는 부스트 전압(VPP)을 생성할 수 있다.

네거티브 전압 생성기(480)는 네거티브 전압(VBB)을 생성할 수 있다. 부스트 전압(VPP)과 네거티브 전압(VBB)은 도 5의 제1 로우 디코더(260a)를 통하여 서브워드라인 드라이버(SWD)에 제공되고, 서브워드라인 드라이버(SWD)는 상응하는 워드라인을 부스트 전압(VPP) 레벨로 활성화시키거나 네거티브 전압(VBB) 레벨로 비활성화시킬 수 있다.

도 12에서는 기준 전압 생성기(490)와 펄스 생성기(495)가 부스트 전압 생성기(410)에 포함되지 않는 것으로 도시되었으나, 실시예에 따라서 기준 전압 생성기(490)와 펄스 생성기(495)는 부스트 전압 생성기(410) 내에 포함될 수 있다.

또한, 클럭 신호들(CLK0, CLK1)과 트림 신호(TRIM)는 도 3의 제어 신호들(CTLs)에 포함될 수 있다. 여기서 클럭 신호(CLK0)는 전원 전압(VDDC)의 레벨이 안정되지 않은 대기 모드에서 펄스 생성기(495)에 제공될 수 있고, 클럭 신호(CLK1)는 전원 전압(VDDC)의 레벨이 안정된 동작 모드에서 펄스 생성기(495)에 제공될 수 있다. 따라서 펄스 생성기(495)는 대기 모드에서는 클럭 신호(CLK0)를 기초로 제1 펄스 신호(P1)와 제2 펄스 신호(P2)를 생성하고 동작 모드에서는 클럭 신호(CLK1)을 기초로 제1 펄스 신호(P1)와 제2 펄스 신호(P2)를 생성할 수 있다.

도 13은 본 발명의 실시예들에 따른 도 12의 부스트 전압 생성기의 구성을 나타내는 회로도이다.

도 13을 참조하면, 부스트 전압 생성기(410)는 차이 전압 생성기(420), 제1 충전 회로(430), 제2 충전 회로(440), 스위치 회로(450) 및 모스 커패시터(460)를 포함할 수 있다.

차이 전압 생성기(420)는 기준 전압(VREF)과 전원 전압(VDDC)에 기초하여 제1 노드(N1)에 차이 전압(VDDC)을 출력할 수 있다.

차이 전압 생성기(420)는 제1 입력 단자, 제2 입력 단자, 출력 단자를 가지는 연산 증폭기(421), 제1 저항(R1) 및 제2 저항(R2)을 포함할 수 있다. 제1 저항(R1)은 제1 입력 단자에 연결되고, 기준 전압(VDDC)은 제1 저항(R1)을 통하여 제1 입력 단자에 인가된다. 제2 저항(R2)은 입력 단자와 출력 단자에 연결된다. 기준 전압(VREF)는 제2 입력 단자에 연결된다. 출력 단자는 제1 노드(N1)에 연결된다. 제1 저항(R1)의 저항값과 제2 저항(R2)의 저항값은 저항(R)으로서 동일할 수 있다. 따라서 차이 전압(VDO)은 2*VREF-VDDC에 해당할 수 있다.

제1 충전 회로(430)는 제1 노드(N1)와 접지 전압(GND) 사이에 연결되고, 제1 펄스 신호(P1)에 응답하여 제1 페이즈에서 그 내부에 차이 전압(VDDC)을 충전할 수 있다.

제1 충전 회로(430)는 엔모스 트랜지스터(431), 모스 커패시터(433), 피모스 트랜지스터(435) 및 엔모스 트랜지스터(436)를 포함할 수 있다.

엔모스 트랜지스터(431)는 제1 노드(N1)에 연결되는 드레인, 제1 펄스 신호(P1)를 인가받는 게이트 및 제2 노드(N2)에 연결되는 소소를 구비할 수 있다. 모스 커패시터(433)는 제2 노드(N2)에 연결되는 게이트 및 서로 연결되는 소스와 드레인을 구비할 수 있다. 피모스 트랜지스터(435)는 전원 전압(VDDC)에 연결되는 소스, 제1 펄스 신호(P1)가 인가되는 게이트 및 제4 노드(N4)에 연결되는 드레인을 구비할 수 있다. 엔모스 트랜지스터(436)는 제4 노드(N4)에 연결되는 드레인, 제1 펄스 신호(P1)가 인가되는 게이트 및 접지 전압(GND)에 연결되는 소스를 구비할 수 있다. 피모스 트랜지스터(435)와 엔모스 트랜지스터(436)는 인버터를 구성할 수 있다.

제2 충전 회로(440)는 제1 노드(N1)와 접지 전압(GND) 사이에 연결되고, 제2 펄스 신호(P2)에 응답하여 제2 페이즈에서 그 내부에 차이 전압(VDDC)을 충전할 수 있다.

제2 충전 회로(440)는 엔모스 트랜지스터(441), 모스 커패시터(443), 피모스 트랜지스터(445) 및 엔모스 트랜지스터(446)를 포함할 수 있다.

엔모스 트랜지스터(441)는 제1 노드(N1)에 연결되는 드레인, 제2 펄스 신호(P2)를 인가받는 게이트 및 제3 노드(N3)에 연결되는 소소를 구비할 수 있다. 모스 커패시터(443)는 제3 노드(N3)에 연결되는 게이트 및 서로 연결되는 소스와 드레인을 구비할 수 있다. 피모스 트랜지스터(445)는 전원 전압(VDDC)에 연결되는 소스, 제2 펄스 신호(P2)가 인가되는 게이트 및 제5 노드(N5)에 연결되는 드레인을 구비할 수 있다. 엔모스 트랜지스터(446)는 제5 노드(N5)에 연결되는 드레인, 제2 펄스 신호(P2)가 인가되는 게이트 및 접지 전압(GND)에 연결되는 소스를 구비할 수 있다. 피모스 트랜지스터(445)와 엔모스 트랜지스터(446)는 인버터를 구성할 수 있다.

스위치 회로(450)는 제1 충전 회로(430) 내부의 제2 노드(N2)와 제2 충전 회로(440) 내부의 제3 노드(N3) 및 출력 노드(N6) 사이에 연결되고, 상기 제1 페이즈와 상기 제2 페이즈에서 각각 출력 노드(N6)에 타겟 전압 레벨을 추종하는 부스트 전압(VPP)을 제공할 수 있다.

스위치 회로(450)는 피모스 트랜지스터들(451, 453)을 포함할 수 있다. 피모스 트랜지스터(451)는 제2 노드(N2)에 연결되는 소스, 출력 노드(N6)에 연결되는 드레인 및 제3 노드(N3)에 연결되는 게이트를 구비할 수 있다. 피모스 트랜지스터(453)는 제3 노드(N3)에 연결되는 소스, 출력 노드(N6)에 연결되는 드레인 및 제2 노드(N2)에 연결되는 게이트를 구비할 수 있다. 즉 피모스 트랜지스터들(451, 453)은 크로스-커플드 래치 구조로 연결될 수 있다.

모스 커패시터(460)는 출력 노드(N6)에 연결되는 게이트 및 서로 연결되는 드레인과 소스를 구비하는 엔모스 커패시터일 수 있다.

제1 페이즈(PH1)에서는 제1 펄스 신호(P1)가 제1 로직 레벨(로직 하이 레벨)을 갖고, 제2 펄스 신호(P2)가 제2 로직 레벨(로직 로우 레벨)을 갖을 수 있다. 제2 페이즈(PH2)에서는 1 펄스 신호(P1)가 제2 로직 레벨을 갖고, 제2 펄스 신호(P2)가 제1 로직 레벨을 가질 수 있다. 제1 페이즈(PH1)와 제2 페이즈(PH2)는 동일한 주기를 가지고 교번적으로 반복될 수 있다.

제1 페이즈(PH1)에서는 제1 펄스(P1)가 하이 레벨이므로, 엔모스 트랜지스터들(431, 436)은 턴-온되고, 피모스 트랜지스터(435)는 턴-오프된다. 따라서, 제1 충전 회로(430)는 제1 페이즈(PH1)에서는 제1 노드(N1)로부터 접지 전압(GND)으로의 전류 경로를 제공하여 차이 전압(VDO)이 모스 커패시터(433)에 충전된다. 노드(N2)의 전압을 VN2라 하면, VN2=VDO+VN4(제4 노드(N4)의 전압)의 관계가 성립한다. 따라서, 제4 노드(N4)는 접지 전압(GND)으로 디스차지되므로, 모스 커패시터(433)는 제1 페이즈(PH1)에서 차이 전압(VDO)으로 충전된다.

또한 제1 페이즈(PH1)에서 제2 펄스(P2)가 로우 레벨이므로, 엔모스 트랜지스터들(441, 446)은 턴-오프되고, 피모스 트랜지스터(445)는 턴-온된다. 제3 노드(N3)의 전압을 VN3라 하면, VN3=VDO+VN5(제5 노드(N5)의 전압)의 관계가 성립한다. 따라서, 제5 노드(N5)는 전원 전압(VDDC)으로 프리차지되므로, 모스 커패시터(443)는 제1 페이즈(PH1)에서 2VREF로 충전된다.

또한, 제1 페이즈(PH1)에서 제2 노드(N2)의 전압에 의하여 피모스 트랜지스터(453)는 턴-온되고, 제3 노드(N3)의 전압에 의하여 피모스 트랜지스터(451)는 턴-오프되므로 모스 커패시터(443)에 충전된 전압이 모스 커패시터(460)로 디스차지되어 출력 노드(N6)에는 2VREF의 전압이 부스트 전압(VPP)으로 제공된다.

즉 제1 페이즈(PH1)에서는 스위칭 회로(450)는 제3 노드(N3)의 전압을 피모스 트랜지스터(453)를 통하여 출력 노드(N6)에 부스트 전압(VPP)로 제공할 수 있다.

제2 페이즈(PH2)에서는 제2 펄스(P2)가 하이 레벨이고, 제1 펄스(P1)가 로우 레벨이므로, 엔모스 트랜지스터들(441, 446)은 턴-온되고, 피모스 트랜지스터(445)는 턴-오프된다. 따라서, 제2 충전 회로(440)는 제2 페이즈(PH2)에서는 제1 노드(N1)로부터 접지 전압(GND)으로의 전류 경로를 제공하여 차이 전압(VDO)이 모스 커패시터(443)에 충전된다. 노드(N3)의 전압을 VN3라 하면, VN3=VDO+VN5(제5 노드(N5)의 전압)의 관계가 성립한다. 따라서, 제5 노드(N5)는 접지 전압(GND)으로 디스차지되므로, 모스 커패시터(443)는 제2 페이즈(PH2)에서 차이 전압(VDO)으로 충전된다.

또한 제2 페이즈(PH2)에서 제1 펄스(P1)가 로우 레벨이므로, 엔모스 트랜지스터들(431, 436)은 턴-오프되고, 피모스 트랜지스터(435)는 턴-온된다. VN2=VDO+VN4관계에서, 제4 노드(N4)는 전원 전압(VDDC)으로 프리차지되므로, 모스 커패시터(433)는 제2 페이즈(PH2)에서 2VREF로 충전된다.

따라서 제4 노드(N4)는 전원 전압(VDD)으로 프리차지되고, 제5 노드(N5)는 접지 전압(GND)로 디스차치되므로, 제2 노드(N2)의 전압에 의하여 피모스 트랜지스터(453)는 턴-오프되고, 제3 노드(N3)의 전압에 의하여 피모스 트랜지스터(451)는 턴-온되므로 모스 커패시터(433)에 충전된 전압이 모스 커패시터(460)로 디스차지되어 출력 노드(N6)에는 2VREF의 전압이 부스트 전압(VPP)으로 제공된다.

즉 제2 페이즈(PH2)에서는 스위칭 회로(450)는 제2 노드(N2)의 전압을 피모스 트랜지스터(451)를 통하여 출력 노드(N6)에 부스트 전압(VPP)으로 제공할 수 있다.

도 13의 부스트 전압 생성기(410)는 도시된 바와 같이 출력 노드(N6)에서 출력되는 부스트 전압(VPP)이 차이 전압 생성기(420)로 피드백되는 피드백 루프를 포함하지 않는다. 따라서 부스트 전압 생성기(410)는 피드백 루프 구조를 채용하는 부스트 전압 생성기나 차지 펌프에서 발생할 수 있는 안정성 문제와 관련되지 않는다. 또한 부스트 전압(VPP)은 기준 전압(VREF)의 2배되는 타겟 전압 레벨을 추종하므로, 부스트 전압(VPP)은 전원 전압(VDDC)과의 변동에는 영향을 받지 않는다. 따라서 부스트 전압 생성기(410)는 회로 구조를 단순화하여 점유 면적을 감소시킬 수 있다.

도 14는 제1 페이즈에서 도 13의 부스트 전압 생성기의 동작을 나타낸다.

도 14를 참조하면, 도 13을 참조하여 상술한 바와 같이, 제1 페이즈(PH1)에서 제1 충전 회로(430)는 제1 경로(PTH11)를 통하여 제1 노드(N1)로부터 접지 전압(GND)으로의 전류 경로를 제공하여 모스 커패시터(433)에 차이 전압(VDO)을 충전하고, 제2 충전 회로(440)는 제2 경로(PTH12)를 통하여 2VREF에 해당하는 전압을 부스트 전압(VPP)으로서 출력 노드(N6)에 제공할 수 있다.

도 15는 제2 페이즈에서 도 13의 부스트 전압 생성기의 동작을 나타낸다.

도 15를 참조하면, 도 13을 참조하여 상술한 바와 같이, 제2 페이즈(PH2)에서 제1 충전 회로(430)는 제1 경로(PTH21)를 통하여 2VREF에 해당하는 전압을 부스트 전압(VPP)으로서 출력 노드(N6)에 제공하고, 제2 충전 회로(440)는 제2 경로(PTH22)를 통하여 제1 노드(N1)로부터 접지 전압(GND)으로의 전류 경로를 제공하여 모스 커패시터(443)에 차이 전압(VDO)을 충전할 수 있다.

도 16은 제1 페이즈와 제2 페이즈가 반복됨에 따라 도 13의 부스트 전압 생성기의 여러 전압들을 나타낸다.

도 13 내지 도 16을 참조하면, 제1 페이즈(PH1)와 제2 페이즈(PH2)가 교번적으로 반복됨에 따라, 제2 노드(N2)의 전압(VN2)과 제3 노드(N3)의 전압(VN3)은 교번적으로 충전/방전되고, 이에 따라 부스트 전압(VPP)의 레벨을 타겟 레벨을 향하여 점진적으로 상승하게 된다. 제1 페이즈(PH1)와 제2 페이즈(PH2)가 교번적으로 반복됨에 따라, 제4 노드(N4)와 제5 노드(N5)는 교번적으로 접지 전압(GND)으로 방전과 전원 전압(VDDC)으로의 프리차지를 반복함을 알 수 있다.

도 17은 도 13의 부스트 전압 생성기를 포함하는 도 3의 저항성 메모리 장치의 여러 신호들을 나타낸다.

도 17에서 클럭 신호(CK)는 저항성 메모리 장치(200a)에 장치에 인가되는 클럭 신호를 나타내고, CSN은 저항성 메모리 장치(200a)에 인가되는 칩 선택 신호를 나타내고, CLK0는 스탠바이 모드에서 펄스 신호 생성기(495)에 인가되는 대기 클럭 신호를 나타내고, CLK1은 동작 모드에서 펄스 신호 생성기(495)에 인가되는 동작 클럭 신호를 나타낸다.

도 12, 도 13 내지 도 15 및 도 17을 참조하면, 시각(T21)에서 부스트 전압 생성기(410)가 동작을 시작하고 시각(T21)에서 시각(T22)까지의 스탠바이 모드에서는 전원 전압(VDDC)의 레벨이 점진적으로 증가하기 시작하고, 펄스 생성기(495)는 클럭 신호(CLK0)에 기초하여 제1 펄스 신호(P1)와 제2 펄스 신호(P2)를 생성한다. 이 때, 부스트 전압 생성기(410)는 타겟 전압 레벨로 점진적으로 증가하는 부스트 전압(VPP)을 생성한다. 시각(T22)에 부스트 전압(VPP)이 타겟 레벨에 도달하게 되면, 펄스 생성기(495)는 클럭 신호(CLK1)에 기초하여 제1 펄스 신호(P1)와 제2 펄스 신호(P2)를 생성하고, 부스트 전압 생성기(410)는 타겟 전압 레벨을 가지는 부스트 전압(VPP)을 생성하고, 로우 디코더(260a)는 부스트 전압(VPP)으로 상응하는 워드라인을 구동하게 된다. 이러한 상황이 시각(T23)까지 계속되고, 시각(T23) 이후에는 로우 디코더(260a)는 구동 동작을 수행하지 않는다. 시각(T22)에서 시각(T23)까지 워드라인이 구동됨에 따라 워드라인 전압(WL VOLTAGE)이 변화하고, 부스트 전압 생성기(410)에 연결되는 부하(LOAD)가 동작함을 알 수 있다.

도 18은 본 발명의 실시예들에 따른 저항성 메모리 장치의 배치를 나타낸다.

도 18을 참조하면, 저항성 메모리 장치(500)는 4개의 뱅크 어레이(510)들을 포함할 수 있다. 뱅크 어레이(510)들 각각에는 복수의 STT-MRAM 셀들을 포함하는 복수의 서브 어레이 블록이 배치될 수 있다. 각 뱅크 어레이(510)마다 로우 디코더(RD, 520) 와 칼럼 디코더(CD, 530)가 인접하게 배치된다. 또한, 저항성 메모리 장치(500)의 가장자리와 가운데 위치한 주변(peripheral) 영역에는 외부와 통신하는 데 이용하기 위한 패드들(PAD)이 배치될 수 있다. 또한, 저항성 메모리 장치(500)의 가운데 위치한 주변(peripheral) 영역에 소스라인 전압 생성기(541, 542)가 배치될 수 있다. 로우 디코더, 컬럼 디코더, 소스라인 전압 발생기 등은 주변 회로를 이룬다. 저항성 메모리 장치(500)의 하부에는 전압 생성기(400)가 배치될 수 있다.

도 18의 실시예에는 2 개의 소스라인 전압 생성기(541, 542)가 도시되어 있지만, 소스라인 전압 생성기는 뱅크 어레이들마다 독립적으로 소스라인 구동전압을 공급하도록 뱅크 어레이의 수만큼 소스라인 전압 발생기를 구비할 수도 있다.

로우 디코더(520)는 뱅크 어레이(510)의 워드라인(WL) 방향으로 배치되고, 칼럼 디코더(530)는 뱅크 어레이(510)의 비트라인(BL) 방향으로 배치될 수 있다. 또한 이웃하는 두 뱅크 어레이에 각각 할당된 로우 디코더들(520)은 서로 근접하게 배치되어 컨트롤 라인(미도시)을 공유할 수 있도록 할 수 있다.

도 19는 도 18의 뱅크 어레이의 배치를 나타낸다.

도 19를 참조하면, 뱅크 어레이(510)에는 제1 방향(D1)으로 I개, 제1 방향(D1)과 직교하는 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인과, 복수의 워드라인과, 비트라인과 워드라인이 교차하는 지점에 위치하는 복수의 STT-MRAM 셀들이 배치될 수 있다.

제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWD)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWD)에는, 서브 워드라인 드라이버들이 배치될 수 있다.

제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역들(BLSAB)에는, 저항성 메모리 셀에 저장된 데이터를 감지하기 위한 비트라인 센스 앰프 회로들이 배치될 수 있다.

도 20은 본 발명의 실시예들에 따른 저항성 메모리 장치의 구성을 나타내는 블록도이다.

도 20을 참조하면, 저항성 메모리 장치(600)는 워드라인 컨트롤러(610), 적어도 하나의 메모리 셀 블록(640), 부스트 전압 생성기(VPP GENERATOR, 410), 네거티브 전압 생성기(VBB GENERATOR, 630) 및 서브 워드라인 드라이버(550)를 포함할 수 있다.

적어도 하나의 메모리 셀 블록(640)은 데이터를 저장하며 복수의 워드라인들(WLi)에 연결되는 복수의 저항성 메모리 셀들을 포함할 수 있다. 부스트 전압 생성기(410)는 부스트 전압(VPP)을 생성하여 서브 워드라인 드라이버(550)에 제공한다. 네거티브 전압 생성기(480)는 네거티브 전압(VBB)를 생성하여 서브 워드라인 드라이버(550)에 제공한다.

워드라인 컨트롤러(610)는 디코딩된 로우 어드레스 신호(DRA)에 응답하여 서브 워드라인 드라이버(550)를 제어하기 위한 제1 및 제2 워드라인 인에이블 제어신호들(PXi, PXiB)을 생성하여 서브워드라인 드라이버(550)에 제공한다.

도 20의 저항성 메모리 장치(600)에서 서브 워드라인 드라이버(550)는 메모리 셀 블록(640)에 포함되는 워드라인들(WLi)의 수만큼 구비될 수 있다.

도 21은 본 발명의 실시예들에 따른 도 20의 서브 워드라인 드라이버의 구성을 나타낸다.

도 21을 참조하면, 서브 워드라인 드라이버(550)는 인버터(551), 피모스 트랜지스터들(552, 553) 및 엔모스 트랜지스터들(554, 555)을 포함할 수 있다. 피모스 트랜지스터(552)는 승압 단자(VPN)에 연결되는 소스, 인버터(551)의 출력을 인가받는 게이트 및 승압 노드(NO3)에 연결되는 드레인을 구비할 수 있다. 피모스 트랜지스터(553)는 승압 노드(NO3)에 연결되는 소스, 워드라인 인에이블 신호(NEWiB)를 인가받는 게이트 및 인에이블 노드(NO4)에 연결되는 드레인을 구비한다. 엔모스 트랜지스터(554)는 인에이블 노드(NO4)에 연결되는 드레인, 워드라인 인에이블 신호(NEWiB)를 인가받는 게이트 및 네거티브 전압 단자(VBN)에 연결되는 소스를 구비한다. 엔모스 트랜지스터(555)는 인에이블 노드(NO4)에 연결되는 드레인, 제2 워드라인 인에이블 제어 신호(PXiB)를 인가받는 게이트 및 네거티브 전압 단자(VBN)에 연결되는 소스를 구비한다. 승압 단자(VPN)에는 부스트 전압(VPP) 제공되고, 네거티브 단자(VBN)에는 네거티브 전압(VBB)이 제공될 수 있다.

피모스 트랜지스터(552)는 승압 단자(VPN)에 인가되는 부스트 전압(VPP)을 제1 워드라인 인에이블 제어 신호(PXi)에 응답하여 승압 노드(NO3)에 전달한다. 피모스 트랜지스터(553)는 워드라인 인에이블 신호(NEWiB)에 응답하여 인에이블 노드(NO4)에 연결되는 해당 워드라인(WLi)을 부스트 전압(VPP) 레벨로 인에이블시킨다. 엔모스 트랜지스터(554)는 워드라인 인에이블 신호(NEWiB)에 응답하여 네거티브 전압 단자(VBN)에 인가되는 네거티브 전압(VBB)을 인에이블 노드(NO4)에 전달하고, 엔모스 트랜지스터(555)는 제2 워드라인 인에이블 제어신호(PXiB)에 응답하여 인에이블 노드(NO4)에 연결되는 해당 워드라인(WLi)을 네거티브 전압(VBB) 레벨로 디스에이블시킨다.

도 22는 본 발명의 일 실시예에 따른 도 21의 반도체 메모리 장치의 워드라인의 천이를 나타내는 타이밍도이다.

도 20 내지 도 22를 참조하면, 제1 워드라인 인에이블 신호(PXi)는 초기에 로우 레벨을 유지하였다가 로우 어드레스 해당 워드라인(WLi)을 인에이블하고자 하는 경우에 시각(T11, T13)에 하이 레벨(VCC)로 천이되고, 다른 워드라인을 활성화하게 되면 시각(T12, T13)에 로우 레벨(VSS)로 천이된다.

승압 노드 전압 신호(PXiD)는 초기에 로우 레벨을 유지하다가 제1 워드라인 인에이블 제어 신호(PXi)가 시각(T11, T13)에서 하이 레벨, 타이밍(T12, T14)에 로우 레벨로 천이되면, 각각 승압 전압 레벨 및 접지 전압 레벨(VSS)로 천이된다.

워드라인 인에이블 신호(NEWiB)는 초기에 하이 레벨(VCC)을 유지하여 해?? 워드라인(WLi)을 네거티브 전압 레벨로 디스에이블시킨 후에 해당 워드라인(WLi)을 활성화하고자 하는 경우에 시각(T11, T13)에서 로우 레벨로 천이되고, 다른 워드라인을 활성화하고자 하는 경우에 시점(T12, T14)에서 하이 레벨(VCC)로 천이된다.

제2 워드라인 인에이블 제어 신호(PXiB)는 초기에 하이 레벨을 유지하여 해당 워드라인(WLi)을 네거티브 전압 레벨로 디스에이블시키고 로우 어드레스 해당 워드라인(WLi)을 인에이블하고자 하는 경우에 시각(T11, T13)에 로우 레벨(VSS)로 천이되고, 다른 워드라인을 활성화하게 되면 시각(T22, T23)에 하이 레벨(VCC)로 천이된다.

해당 워드라인(WLi)은 초기에 제2 워드라인 인에이블 신호(PXiB)에 응답하여 네거티브 레벨로 유지되었다가 시각(T11, T13)에 워드라인 인에이블 제어 신호(NEWiB)가 로우 레벨(VSS)로 천이되면, 승압 노드 전압 신호(PXiD)가 일정 시간 지연되어 전달되고, 다른 워드라인이 활성화되는 타이밍(T12, 14)에서 워드라인 인에이블 신호(NEWiB)가 하이 레벨(VCC)로 천이되면, 제2 워드라인 인에이블 제어 신호(PXiB)에 응답하여 네거티브 레벨(VBB)로 비활성화된다.

도 23은 도 3에 도시된 메모리 셀 어레이의 3차원 구조를 간략히 보여주는 사시도이다.

도 23을 참조하면, 메모리 셀 어레이(300)는 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.

메모리 셀 어레이(300)를 형성하기 위해서는, 우선 기판(311)이 제공된다. 예를 들면, 기판(311)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(311)은 N-웰 내에 제공

되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(311)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(311)은 P-웰에만 한정되지 않는다.

기판(311) 상에, 복수의 도핑 영역들(312a~312c)이 형성된다. 예를 들면, 복수의 도핑 영역들(312a~312c)은 기판(311)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 그러나, 복수의 도핑 영역들(312a~312c)은 n 타입을 갖는 것으로 한정되지 않는다. 복수의 도핑 영역들(312a~312c)이 D1 방향으로 순차적으로 형성되며, 이러한 구조는 D2축 방향으로 반복된다. 복수의 도핑 영역들(312a~312c) 상부에는 복수의 층에 형성되는 메탈 라인들과 연결되는 워드 라인들(313a~313h)이 복수의 도핑 영역들(312a~312c)과 전기적으로 분리되도록 형성된다.

복수의 도핑 영역들(312a~312c) 각각은 D1 방향으로 신장되는 복수의 비트 라인들(314a~314c)과 컨택 플러그들(CP1, CP2)에 의해서 연결된다. 그리고 복수의 비트 라인들(314a~314c)과 복수의 필라들(PL1~PL4) 각각의 수직 전극과 연결된다. 따라서, 복수의 도핑 영역들(312a~312c)에 의해서 비트 라인과 필라들(PL1~PL4)의 수직 전극이 전기적으로 연결될 수 있다. 각각의 필라들(PL1~PL4)은 복수 층으로 적층되는 메탈 라인층들(315a, 315b,316a, 316b)에 연결된다. 복수의 메탈층에서 빗 모양으로 각각의 필라들에 연결되는 메탈 라인(315a)과 메탈 라인(315b)은 각각 글로벌 워드 라인에 연결될 것이다.

상술한 구조로 저항성 메모리 장치의 메모리 셀 어레이(300)가 3차원 구조로 형성될 수 있다. 하지만, 상술한 구조는 셀 어레이(300)의 3차원 구조에 대한 예시에 불과하며, 다양한 방식으로 저항성 메모리 셀들이 적층될

수 있을 것이다.

도 24는 도 23에서 하나의 층에 형성되는 저항성 메모리 셀을 보여주는 단면도이다.

도 24를 참조하면, 저항성 메모리 셀(RMC)은 제 1 메탈 라인(316a)과 제 2 메탈 라인(316b) 사이에 위치하는 필라(317, 318)를 포함한다.

수평 전극을 구성하는 메탈 라인들(316a, 316b) 사이에 기판에 수직한 방향(D3 방향)으로 관통하는 필라가 형성된다. 필라는 원통 형태로 형성되는 데이터 저장막(318)과 수직 전극(317)을 포함한다. 비트 라인에 연결되는 수직 전극(317)과 워드 라인에 연결되는 메탈 라인들(316a, 316b)에 의해서 하나의 저항성 메모리 셀을 구성한다. 데이터 저장막(318)은 수직 방향으로의 식각 및 증착 공정을 통해서 형성될 수 있다. 수직 전극(317)은 증착 공정, 예를 들어 PVD, CVD, 또는 AVD 방법으로 형성될 수 있다.

도 25는 도 23의 단면을 보여주는 도면이다.

도 25를 참조하면, 수직 전극과 저항성 메모리 셀을 구성하는 필라들(PL1, PL2)과 기판상에 수직 방향으로 적층되는 복수의 수평 전극들(LWL1_e~LWL8_e, LWL1_o~LWL8_o), 그리고 도핑 영역을 통해서 필라들과 연결되는 비트 라인들, 복수의 수평 전극에 워드 라인 전압을 제공하기 위한 글로벌 워드 라인들(GWL1, GWL2)을 포함할 수 있다.

도 26은 도 23의 메모리 셀 어레이를 간략히 보여주는 회로도이다.

도 26을 참조하면, 메모리 셀 어레이(300)는 평면(D1, D2 방향)에 하나의 단위를 구성하는 복수의 메모리 블록들(MB1~MB3)을 포함할 수 있다.

메모리 셀 어레이(300)는 D3축 방향으로 나란히 연장되는 복수의 로컬 비트 라인들(LBL) 및 D3축 방향에 수직한 D2축 방향으로 나란히 연장되는 복수의 로컬 워드 라인들(LWL1~LWL4)을 포함할 수 있다. 도시되지는 않았지만, 메모리 블록들(MB1~MB3) 각각은 서로 다른 로컬 워드 라인(LWL)에 연결될 수 있다.

또한, 필라의 수직 채널에 의해서 형성되는 로컬 비트 라인들(LBL11~LBL43)각각은 글로벌 비트 라인들(GBL1~GBL4)에 연결된다. 메모리 셀 어레이(300)의 저항성 메모리 셀(RMC)들은 로컬 워드 라인들(LWL1~LWL4) 또는 로컬 비트라인들(LBL11~LBL43)에 연결된다. 저항성 메모리 셀들은 로컬 워드 라인들(LWL1~LWL4) 또는 로컬 비트 라인들(LBL11~LBL43)에 인가되는 전압에 의해서 프로그램되거나, 센싱될 수 있다.

도 27은 본 발명의 실시예들에 따른 3차원 적층 구조의 저항성 메모리 장치를 보여주는 도면이다.

도 27을 참조하면, 저항성 메모리 장치(700)는 인터페이스 레이어(710)와 인터페이스 레이어(710) 상에 적층된 복수의 셀 레이어들(720, 730, 740, 750)을 포함한다.

인터페이스 레이어(710)는 외부로부터 제어 신호 및 데이터를 입력받는 인터페이스 회로들을 포함한다. 인터페이스 레이어(710)는 외부로부터의 요청에 따라 입력되는 데이터를 복수의 셀 레이어들(720, 730, 740, 750)에

기입할 수 있다. 또는, 인터페이스 레이어(710)는 외부로부터의 요청에 따라 복수의 셀 레이어들(720, 730, 740, 750)에 기입된 데이터를 독출할 수 있다. 기입 모드에서는 선택된 메모리 셀들에 연결되는 워드라인에 부스트 전압(VPP)과 네거티브 전압(VBB)이 제공되어야 한다.

인터페이스 레이어(710)에는 부스트 전압(VPP)과 네거티브 전압(VBB)을 제공하기 위한 전압 생성기(712)가 포함될 수 있다. 전압 생성기(712)는 도 12의 전압 생성기(400)로 구현될 수 있다. 따라서 전압 생성기(400)는 도 13의 부스트 전압 생성기(410)를 포함할 수 있다. 도시되지는 않았지만, 인터페이스 레이어(710) 내에도 하나의 셀 레이어(Cell layer)가 포함될 것이다. 복수의 셀 레이어들(720, 730, 740, 750)은 각각 메모리 셀 영역(753)과 로직 영역(751)을 포함한다. 복수의 셀 레이어들(720, 730, 740) 각각은 셀 레이어(750)와 실질적으로 동일하게 형성될 수 있다. 따라서, 복수의 셀 레이어(720, 730, 740)들에 대한 설명은 셀 레이어(750)에 대한 설명으로 대신하기로 한다.

로직 영역(751)은 인터페이스 레이어(710)로부터 제공되는 전압 및 데이터를 메모리 셀 영역(753)에 기입하는 쓰기 드라이버를 포함할 수 있다. 로직 영역(751)은 인터페이스 레이어(710)의 제어에 따라 메모리 셀 영역(753)에 기록된 데이터를 독출하는 감지 증폭기를 포함할 수 있다. 로직 영역(751)은 이밖에 어드레스 디코더를 더 포함할 수 있다. 로직 영역(751)은 기입 및 독출 동작시에 부스트 전압(VPP)을 이용하여 선택된 워드라인을 활성화시킬 수 있다.

메모리 셀 영역(753)은 행과 열 방향으로 배열되는 워드 라인(WL)과 비트 라인(BL)들을 포함한다. 또한, 메모리 셀 영역(453)은 행 방향으로 배치되는 소스 라인(SL)을 더 포함할 수 있다. 워드 라인(WL)과 비트라인(BL)의 교차점에는 저항성 메모리 셀들이 배치된다.

이상에서 설명된 3 차원 적층 구조의 반도체 메모리 장치(700)에 따르면, 인터페이스 레이어(710) 상에만 전압 생성기(712)가 형성된다. 따라서, 복수의 셀 레이어들(720, 730, 740, 750) 각각의 집적도를 높일 수 있다.

도 28은 본 발명의 실시예들에 따른 저항성 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.

도 28을 참조하면, 컴퓨팅 시스템(800)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨팅 시스템(800)은 시스템 버스(805)에 전기적으로 연결되는 저항성 메모리 시스템(810), 중앙 처리 장치(CPU, 820), RAM(830), 사용자 인터페이스(840) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850)을 포함할 수 있다. 컴퓨팅 시스템(800)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera ImageProcessor: CIS), 입출력 장치 등을 더 포함할 수 있다.

사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(840) 또는 모뎀(850)을 통해 제공되거나 중앙 처리 장치(820)에 의해서 처리된 데이터는 저항성 메모리 시스템(810)에 저장될 수 있다.

저항성 메모리 시스템(810)은 저항성 메모리 장치(RTRAM, 812)와 메모리 컨트롤러(811)를 포함할 수 있다. 저항성 메모리 장치(812)에는 중앙 처리 장치(820)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 저항성 메모리 장치(812)는 도 3 내지 도 22를 참조하여 설명한 바와 같이 고정된 기준 전압을 사용하여 타겟 레벨을 추종하는 부스트 전압을 공급하고 피드백 루프를 포함하지 않는 부스트 전압 생성기를 포함하여 안정적으로 동작하고 회로 구조를 단순화할 수 있다.

컴퓨팅 시스템(800)이 무선 통신을 수행하는 장비인 경우, 컴퓨팅 시스템(800)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000

과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(740)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.

도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 다른 예를 나타내는 블록도이다.

도 29를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 21에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 저항성 메모리 장치들을 포함할 수 있다. 상기 저항성 메모리 장치들 각각은 도 3 내지 도 22를 참조하여 설명한 바와 같이 고정된 기준 전압을 사용하여 타겟 레벨을 추종하는 부스트 전압을 공급하고 피드백 루프를 포함하지 않는 부스트 전압 생성기를 포함하여 안정적으로 동작하고 회로 구조를 단순화할 수 있다.

입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

본 발명은 저항성 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.

상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

기준 전압과 전원 전압에 기초하여 제1 노드에 차이 전압을 출력하는 차이 전압 생성기;
상기 제1 노드와 접지 전압 사이에 연결되고, 제1 펄스 신호에 응답하여 제1 페이즈에서 그 내부에 상기 차이 전압을 충전하는 제1 충전 회로;
상기 제1 노드와 상기 접지 전압 사이에 연결되고, 제2 펄스 신호에 응답하여 제2 페이즈에서 그 내부에 상기 차이 전압을 충전하는 제2 충전 회로; 및
상기 제1 충전 회로 내부의 제2 노드와 상기 제2 충전 회로 내부의 제3 노드 및 출력 노드 사이에 연결되고, 상기 제1 페이즈와 상기 제2 페이즈에서 각각 상기 출력 노드에 타겟 전압 레벨을 추종하는 부스트 전압을 제공하는 스위치 회로를 포함하는 저항성 메모리 장치의 부스트 전압 생성기.
제1항에 있어서, 상기 차이 전압 생성기는
제1 입력 단자, 제2 입력 단자 및 상기 제1 노드에 연결되는 출력 단자를 가지는 연산 증폭기;
상기 제1 입력 단자에 연결되는 제1 저항; 및
상기 제1 입력 단자와 상기 출력 단자에 연결되는 제2 저항을 포함하고,
상기 제1 입력 단자에는 상기 제1 저항을 통하여 상기 전원 전압이 인가되고, 상기 제2 입력 단자에는 상기 기준 전압이 인가되는 저항성 메모리 장치의 부스트 전압 생성기.
제2항에 있어서,
상기 제1 저항의 제1 저항 값과 상기 제2 저항의 제2 저항 값은 서로 동일하고, 상기 차이 전압은 상기 기준 전압의 두 배에서 상기 전원 전압을 뺀 값에 해당하는 저항성 메모리 장치의 부스트 전압 생성기.
제1항에 있어서, 상기 제1 충전 회로는
상기 제1 노드에 연결되는 드레인, 상기 제1 펄스 신호를 인가받는 게이트 및 상기 제2 노드에 연결되는 소스를 구비하는 제1 엔모스 트랜지스터;
상기 제2 노드에 연결되는 게이트 및 서로 연결되는 소스와 드레인을 구비하는 모스 커패시터;
상기 전원 전압에 연결되는 소스, 상기 제1 펄스 신호가 인가되는 게이트 및 상기 모스 커패시터에 연결되는 제4 노드에 연결되는 드레인을 구비하는 피모스 트랜지스터; 및
상기 제4 노드에 연결되는 드레인, 상기 제1 펄스 신호가 인가되는 게이트 및 상기 접지 전압에 연결되는 소스를 구비하는 제2 엔모스 트랜지스터를 포함하는 저항성 메모리 장치의 부스트 전압 생성기.
제4항에 있어서,
상기 제1 충전 회로는 상기 제1 펄스 신호가 제1 로직 레벨인 상기 제1 페이즈에서, 상기 제1 노드에서 상기 접지 전압으로의 전류 경로를 제공하여 상기 차이 전압을 상기 모스 커패시터에 충전하고,
상기 제1 펄스 신호가 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 상기 제2 페이즈에서 상기 기준 전압의 두 배에 해당하는 전압을 상기 모스 커패시터에 충전하는 저항성 메모리 장치의 부스트 전압 생성기.
제5항에 있어서,
상기 스위치 회로는 상기 제2 페이즈에서 상기 제2 노드의 전압을 상기 출력 노드에 상기 부스트 전압으로 제공하는 저항성 메모리 장치의 부스트 전압 생성기.
제1항에 있어서, 상기 제2 충전 회로는
상기 제1 노드에 연결되는 드레인, 상기 제2 펄스 신호를 인가받는 게이트 및 상기 제3 노드에 연결되는 소스를 구비하는 제1 엔모스 트랜지스터;
상기 제3 노드에 연결되는 게이트 및 서로 연결되는 소스와 드레인을 구비하는 모스 커패시터;
상기 전원 전압에 연결되는 소스, 상기 제2 펄스 신호가 인가되는 게이트 및 상기 모스 커패시터에 연결되는 제5 노드에 연결되는 드레인을 구비하는 피모스 트랜지스터; 및
상기 제5 노드에 연결되는 드레인, 상기 제2 펄스 신호가 인가되는 게이트 및 상기 접지 전압에 연결되는 소스를 구비하는 제2 엔모스 트랜지스터를 포함하는 저항성 메모리 장치의 부스트 전압 생성기.
제7항에 있어서,
상기 제2 충전 회로는 상기 제2 펄스 신호가 제1 로직 레벨인 상기 제2 페이즈에서, 상기 제1 노드에서 상기 접지 전압으로의 전류 경로를 제공하여 상기 차이 전압을 상기 모스 커패시터에 충전하고,
상기 제2 펄스 신호가 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 상기 제1 페이즈에서 상기 기준 전압의 두 배에 해당하는 전압을 상기 모스 커패시터에 충전하는 저항성 메모리 장치의 부스트 전압 생성기.
제8항에 있어서,
상기 스위치 회로는 상기 제1 페이즈에서 상기 제3 노드의 전압을 상기 출력 노드에 상기 부스트 전압으로 제공하는 저항성 메모리 장치의 부스트 전압 생성기.
제1항에 있어서, 상기 스위치 회로는
상기 제2 노드에 연결되는 소스, 상기 출력 노드에 연결되는 드레인 및 상기 제3 노드에 연결되는 게이트를 구비하는 제1 피모스 트랜지스터; 및
상기 제3 노드에 연결되는 소스, 상기 출력 노드에 연결되는 드레인 및 상기 제2 노드에 연결되는 게이트를 구비하는 제2 피모스 트랜지스터를 포함하는 저항성 메모리 장치의 부스트 전압 생성기.
제10항에 있어서,
상기 스위치 회로는 상기 제1 페이즈에서는 상기 제2 피모스 트랜지스터를 통하여 상기 제3 노드의 전압을 상기 부스트 전압으로 상기 출력 노드에 제공하고, 상기 제2 페이즈에서는 상기 제1 피모스 트랜지스터를 통하여 상기 제2 노드의 전압을 상기 부스트 전압으로 상기 출력 노드에 제공하는 저항성 메모리 장치의 부스트 전압 생성기.
제1항에 있어서,
상기 출력 노드에 연결되어 상기 제2 노드의 전압 또는 상기 제3 노드의 전압을 충전하는 모스 커패시터를 더 포함하는 부스트 전압 생성기.
제12항에 있어서,
상기 모스 커패시터는 상기 출력 노드에 연결되는 게이트 및 서로 연결되는 드레인과 소스를 구비하는 엔모스 커패시터인 저항성 메모리 장치의 부스트 전압 생성기.
제1항에 있어서,
상기 제1 페이즈와 상기 제2 페이즈가 교번적으로 반복됨에 따라 상기 부스트 전압은 상기 타겟 전압 레벨보다 낮은 레벨에서 상기 타겟 전압 레벨로 수렴하는 저항성 메모리 장치의 부스트 전압 생성기.
클럭 신호에 기초하여 반대의 위상을 가지는 제1 펄스 신호 및 제2 펄스 신호를 생성하는 펄스 생성기;
트림 신호에 기초한 전압 레벨을 가지는 기준 전압을 생성하는 기준 전압 생성기; 및
상기 제1 펄스 신호, 상기 제2 펄스 신호, 상기 기준 전압 및 전원 전압에 기초하여 타겟 전압 레벨을 추종하는 부스트 전압을 생성하는 부스트 전압 생성기를 포함하고, 상기 부스트 전압 생성기는
상기 기준 전압과 상기 전원 전압에 기초하여 제1 노드에 차이 전압을 출력하는 차이 전압 생성기;
상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 펄스 신호에 응답하여 제1 페이즈에서 그 내부에 상기 차이 전압을 충전시키는 제1 충전 회로;
상기 제1 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 펄스 신호에 응답하여 제2 페이즈에서 그 내부에 상기 차이 전압을 충전시키는 제2 충전 회로; 및
상기 제1 충전 회로 내부의 제2 노드와 상기 제2 충전 회로 내부의 제3 노드 및 출력 노드 사이에 연결되고, 상기 제1 페이즈와 상기 제2 페이즈에서 각각 상기 출력 노드에 상기 부스트 전압을 제공하는 스위치 회로를 포함하는 저항성 메모리 장치의 전압 생성기.
제15항에 있어서,
상기 차이 전압 생성기는 상기 기준 전압의 두 배에서 상기 전원 전압을 뺀 값에 해당하는 상기 차이 전압을 상기 제1 노드에 출력하고,
상기 타겟 전압 레벨은 상기 기준 전압의 두 배에 해당하고,
상기 트림 신호는 복수의 비트들을 포함하고, 상기 기준 전압 생성기는 상기 비트들의 값에 따라 상기 기준 전압의 레벨을 가변시키는 저항성 메모리 장치의 전압 생성기.
제15항에 있어서,
상기 제1 충전 회로는 상기 제1 펄스 신호가 제1 로직 레벨인 상기 제1 페이즈에서, 상기 제1 노드에서 상기 접지 전압으로의 전류 경로를 제공하여 상기 차이 전압을 내부의 제1 모스 커패시터에 충전하고,
상기 제1 펄스 신호가 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 상기 제2 페이즈에서 상기 기준 전압의 두 배에 해당하는 전압을 상기 제1 모스 커패시터에 충전하는 저항성 메모리 장치의 전압 생성기.
제17항에 있어서,
상기 제2 충전 회로는 상기 제2 펄스 신호가 제1 로직 레벨인 상기 제2 페이즈에서, 상기 제1 노드에서 상기 접지 전압으로의 전류 경로를 제공하여 상기 차이 전압을 내부의 제2 모스 커패시터에 충전하고,
상기 제2 펄스 신호가 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 상기 제1 페이즈에서 상기 기준 전압의 두 배에 해당하는 전압을 상기 제2 모스 커패시터에 충전하는 저항성 메모리 장치의 전압 생성기.
복수의 저항성 메모리 셀들을 구비하는 메모리 셀 어레이;
제어 신호들에 기초하여 워드라인 전압들을 생성하는 전압 생성기;
어드레스 신호에 기초하여 상기 워드라인 전압들을 상기 메모리 셀 어레이에 제공하는 로우 디코더; 및
상기 전압 생성기를 제어하는 제어 로직 회로를 포함하고,
상기 전압 생성기는 제1 펄스 신호, 제2 펄스 신호, 기준 전압 및 전원 전압에 기초하여 타겟 전압 레벨을 추종하는 부스트 전압을 생성하는 부스트 전압 생성기를 포함하고, 상기 부스트 전압은 상기 워드라인 전압들에 포함되고,
상기 로우 디코더는 상기 부스트 전압을 상기 메모리 셀들이 연결되는 워드라인들 중 선택된 워드라인에 제공하고,
상기 부스트 전압 생성기는
상기 기준 전압과 상기 전원 전압에 기초하여 제1 노드에 차이 전압을 출력하는 차이 전압 생성기;
상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 펄스 신호에 응답하여 제1 페이즈에서 그 내부에 상기 차이 전압을 충전시키는 제1 충전 회로;
상기 제1 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 펄스 신호에 응답하여 제2 페이즈에서 그 내부에 상기 차이 전압을 충전시키는 제2 충전 회로; 및
상기 제1 충전 회로 내부의 제2 노드와 상기 제2 충전 회로 내부의 제3 노드 및 출력 노드 사이에 연결되고, 상기 제1 페이즈와 상기 제2 페이즈에서 각각 상기 출력 노드에 상기 부스트 전압을 제공하는 스위치 회로를 포함하는 저항성 메모리 장치.
제19항에 있어서,
상기 메모리 셀 어레이는 기판 위에 수직하게 형성되는 복수의 메모리 블록들을 포함하는 저항성 메모리 장치.