KR100861647B1 - 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법 - Google Patents

낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법 Download PDF

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Abstract

본 발명은 소거된 셀들 중 비선택된 셀에 패스 전압을 일정한 레벨로 인가한 상태에서 선택된 셀에 인가되는 패스 전압의 변화에 따라 패스 디스터번스의 문턱전압을 측정하고, 소거된 셀들 중 선택된 셀에 프로그램 전압을 일정한 레벨로 인가한 상태에서 비선택된 셀에 인가되는 패스 전압의 변화에 따라 프로그램 디스터번스의 문턱전압을 측정한 후, 패스 디스터번스의 문턱전압과 프로그램 디스터번스의 문턱전압이 일치할 때 인가된 패스 바이어스를 이용하여 채널 부스팅 전압을 측정함으로써, 프로그램 동작시 불확실하게 계산되었던 부스팅 전압을 정확하게 모니터링하여 프로그램 디스터번스 특성을 파악함과 동시에 수율 분석 및 불량 분석을 용이하게 할 수 있다.
채널 부스팅 전압, 프로그램 디스터번스, 패스 디스터번스

Description

낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법{Method of measuring a channel boosting voltage in a NAND flash memory device}
도 1은 일반적인 낸드 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 실시예에 따른 채널 부스팅 전압 측정 방법에서 패스 디스터번스의 문턱전압 측정 방법을 설명하기 위한 회로도이다.
도 4는 본 발명의 실시예에 따른 채널 부스팅 전압 측정 방법에서 프로그램 디스터번스의 문턱전압 측정 방법을 설명하기 위한 회로도이다.
도 5는 패스 디스터번스 및 프로그램 디스터번스에 따른 문턱 전압의 변화를 나타내는 그래프이다.
본 발명은 낸드 플래시 메모리 소자에 관한 것으로, 특히 낸드 플래시 메모리 소자의 프로그램 디스터번스(program disturbance) 특성을 평가하기 위한 채널 부스팅 전압 측정 방법에 관한 것이다.
낸드 플래시 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 하나의 셀 블럭은 도 1에 도시된 바와 같이 데이터를 저장하기 위한 다수의 셀이 직렬 연결된 셀 스트링(101 및 102), 셀 스트링(101 및 102)과 비트라인(BL)의 사이 및 셀 스트링(101 및 102)과 공통 소오스 라인(CSL) 사이에 각각 접속된 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)를 포함하여 구성된다. 여기서, 셀 스트링(101 및 102)은 비트라인(BL)의 수만큼 구성되며, 이에 따라 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)도 그 만큼 구성된다. 또한, 셀의 소정 동작을 위해서 워드라인(WL)을 통해 셀 게이트로 소정의 바이어스가 인가되며, 비트라인(BL)을 통해 드레인 셀렉트 트랜지스터(110)의 드레인에 소정의 바이어스가 인가되고, 공통 소오스 라인(CSL)을 통해 소오스 선택 트랜지스터(120)의 소오스에 소정의 바이어스가 인가된다. 한편, 낸드 플래시 메모리 소자의 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트가 형성되고, 게이트 양측 하부의 반도체 기판에 접합부가 형성되어 구성된다.
상기와 같이 구성된 낸드 플래시 메모리 소자는 셀의 플로팅 게이트에 FN 터 널링을 이용하여 전자를 주입하거나 방출시킴으로써 프로그램 또는 소거를 실시하는데, 소거는 블럭 단위로 실시하고, 프로그램은 선택된 셀에 대해 실시하게 된다.
낸드 플래시 메모리 소자의 선택된 셀(M11)을 프로그램하기 위해서는 선택된 워드라인(Selected WL)에 약 18V 정도의 프로그램 전압을 인가하고, 선택되지 않은 워드라인(Pass WL)에 약 8V 정도의 패스 전압을 인가하며, 선택된 비트라인(Selected BL)에는 접지 전압(Vss)을 인가하고, 선택되지 않은 비트라인(Unselected BL)에는 전원 전압(Vcc)을 인가한다. 이때 드레인 선택 라인(DSL)에는 전원 전압(Vcc)을 인가하고, 소오스 선택 라인(SSL)에는 접지 전압(Vss)을 인가하고, 공통 소오스 라인(CSL)에는 전원 전압(Vcc)을 인가하며, 웰(Bulk)에는 접지 전압(Vss)을 인가한다. 이렇게 하면 선택되지 않은 비트라인의 셀(M14)의 콘트롤 게이트에는 프로그램 전압이 인가되지만, 채널에는 프로그램 전압, 패스 전압 및 비트라인으로부터의 프리차지 전압간 커플링에 의한 전압비로 채널이 부스팅된다. 이러한 채널 부스팅 전압에 의해 선택되지 않은 비트라인(Unselected BL)내의 셀들의 FN 터널링을 방지하여 프로그램 디스터번스(program diaturbance)를 방지한다. 한편, 선택된 비트라인(Selected BL)내의 셀중 패스 전압이 가해지는 셀이 프로그램되는 경우가 발생하는데, 이를 패스 디스터번스(pass disturbance)라고 한다. 도 1에서는 셀(M11)이 프로그램되는 셀이고, 셀(M12) 및 셀(M13)가 패스 디스터번스 셀이며, 셀(M14)이 프로그램 디스터번스 셀이다.
이러한 낸드 플래시 메모리 소자에서 프로그램 디스터번스 특성의 확보는 제 품 개발에 있어 아주 중요한 과제이다. 프로그램 디스터번스 특성에 영향을 주는 요인은 프로그램 전압, 패스 전압, 드레인 선택 트랜지스터의 문턱 전압, 누설 전류(GIDL, 채널 누설 전류), 채널 캐패시턴스, 프로그램 시간 및 프로그램 횟수(Number Of Program; NOP)등이 있다. 또한, 이들에 의해 채널 부스팅 전압이 결정된다. 따라서, 채널 부스팅 전압을 측정하면 프로그램 디스터번스 특성을 평가할 수 있다.
그런데, 종래에는 채널 부스팅 전압을 측정하는 적절한 방법이 없었다. 왜냐하면 채널이 플로팅된 상태에서 측정을 하기 위하여 프루빙을 할 경우 채널이 플로팅 상태에서 그라운드 상태로 변하게 되고, 이때 변화된 상태에 따라 부스팅 전압이 변하기 때문이다. 즉, 채널 부스팅 전압을 측정하기 위해 프루브 팁을 연결하면 부스팅 전압이 프루브를 통하여 방전되므로 그 전압을 측정할 수 없고, 프로덕트(product)에서 페일 비트가 발견되면 그때서야 임의의 누설 전류에 의하여 부스팅 전압이 감소한 셀이 존재함을 확인할 수 있어 적시에 정확하게 공정 최적화를 시행할 수 없었다.
따라서, 현재의 방법은 부스팅 전압을 시뮬레이션에 의존하고 있는데, 채널의 누설 전류에 의해 변화되는 부스팅 전압을 예측하기란 쉽지 않다.
이에 대하여, 본 발명은 소거된 셀들 중 비선택된 셀에 패스 전압을 일정한 레벨로 인가한 상태에서 선택된 셀에 인가되는 패스 전압의 변화에 따라 패스 디스 터번스의 문턱전압을 측정하고, 소거된 셀들 중 선택된 셀에 프로그램 전압을 일정한 레벨로 인가한 상태에서 비선택된 셀에 인가되는 패스 전압의 변화에 따라 프로그램 디스터번스의 문턱전압을 측정한 후, 패스 디스터번스의 문턱전압과 프로그램 디스터번스의 문턱전압이 일치할 때 인가된 패스 바이어스를 이용하여 채널 부스팅 전압을 측정함으로써, 프로그램 동작시 불확실하게 계산되었던 부스팅 전압을 정확하게 모니터링하여 프로그램 디스터번스 특성을 파악함과 동시에 수율 분석 및 불량 분석을 용이하게 할 수 있다.
본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법은 소거 상태의 비선택된 셀들에 패스 바이어스를 고정된 레벨로 인가하고 소거 상태의 선택된 셀에 인가되는 제1 패스 바이어스의 레벨에 따라 제1 문턱 전압을 측정하는 단계와, 소거 상태의 선택된 셀에 프로그램 바이어스를 고정된 레벨로 인가하고 소거 상태의 비선택된 셀들에 인가되는 제2 패스 바이어스의 레벨에 따라 제2 문턱 전압을 측정하는 단계와, 프로그램 동작 시 인가되는 패스 바이어스와 동일한 레벨의 제2 패스 바이어스가 인가될 때 측정된 제2 문턱전압을 검출하고, 제2 문턱전압과 동일한 제1 문턱전압이 측정될 때 인가된 제1 패스 바이어스의 레벨을 검출하는 단계, 및 검출된 제1 패스 바이어스의 레벨을 이용하여 채널 부스팅 전압을 측정하는 단계를 포함한다.
상기에서, 제1 문턱전압을 측정하는 단계는, 모든 메모리 셀들의 소거 동작 을 실시하는 단계와, 소거 상태의 비선택된 셀들에 패스 바이어스를 고정된 레벨로 인가하고 소거 상태의 선택된 셀에 제1 패스 바이어스를 인가하는 단계와, 제1 문턱전압을 측정하는 단계, 및 제1 패스 바이어스의 레벨을 변경하는 단계를 포함하며, 제1 패스 바이어스의 레벨이 목표 레벨이 될 때까지 상기의 단계들을 반복 실시한다. 이때, 제1 문턱전압은 선택된 셀의 문턱전압이다.
제2 문턱전압을 측정하는 단계는, 모든 메모리 셀들의 소거 동작을 실시하는 단계와, 소거 상태의 선택된 셀에 프로그램 바이어스를 고정된 레벨로 인가하고 소거 상태의 비선택된 셀에 제2 패스 바이어스를 인가하는 단계와, 제2 문턱전압을 측정하는 단계, 및 제2 패스 바이어스의 레벨을 변경하는 단계를 포함하며, 제2 패스 바이어스의 레벨이 목표 레벨이 될 때까지 상기의 단계들을 반복 실시한다. 이때, 제2 문턱전압은 선택된 셀의 문턱전압이다.
제1 및 제2 패스 바이어스는 30us 내지 40us 동안 인가되며, 1.5V 내지 14.5V의 범위 내에서 변경될 수 있다. 프로그램 바이어스가 21V로 인가될 수 있다.
소거 동작을 실시한 후 메모리 셀들의 문턱전압을 측정하는 단계를 더 포함할 수 있다.
채널 부스팅 전압은 프로그램 전압에서 검출된 제1 패스 바이어스를 뺀 값으로 결정된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법을 설명하기 위한 흐름도이다.
도 2를 참조하면, 채널 부스팅 전압 특정 방법은 패스 디스터번스의 문턱전압 측정 단계(S201 내지 S209), 프로그램 디스터번스의 문턱전압 측정 단계(S211 내지 S219) 및 채널 부스팅 전압 측정 단계(S221 및 S223)를 포함한다. 이들 단계를 구체적으로 설명하면 다음과 같다.
패스 디스터번스의 문턱전압 측정 단계
도 3은 본 발명의 실시예에 따른 채널 부스팅 전압 측정 방법에서 패스 디스터번스의 문턱전압 측정 방법을 설명하기 위한 회로도이다.
도 2 및 도 3을 참조하면, 먼저 메모리 셀들의 소거 동작을 실시하고, 소거된 메모리 셀들의 문턱전압을 측정한다(S201). 이어서, 비트라인(BL)에는 접지전압(예를 들어, 0V)을 인가하고, 스트링 내에서 비선택된 셀들에는 고정된 레벨의 패스 바이어스(예를 들어, 8.5V)를 인가하고, 선택된 셀에는 제1 패스 바이어스를 낮은 레벨(예를 들어, 1.5V)부터 인가한다(S203). 이후, 통상적인 프로그램 동작 시간(예를 들어, 50us 이내)이 경과한 후에 선택된 셀의 제1 문턱전압을 측정한다(S205). 제1 패스 바이어스가 패스 디스터번스의 제1 문턱전압을 측정하는데 필요한 전압(예를 들어, 14.5V)(이하, '제1 전압'이라 함)까지 상승하였는지를 판단 한다(S207). 그렇지 않으면, 제1 패스 바이어스의 레벨을 조절한다(S209). 구체적으로 설명하면, 제1 패스 바이어스의 레벨이 상승시키며, 0.1V 내지 2.0V 범위 내에서 단계적으로 상승시킨다. 다시, 소거 단계(S201)를 거친 후 선택된 셀에 레벨이 변경된 제1 패스 바이어스를 인가한다(S203). 이어서, 패스 디스터번스의 제1 문턱전압을 측정하고(S207), 제1 패스 바이어스가 제1 전압까지 상승하였는지를 판단한다(S207). 판단 결과에 따라, 제1 패스 바이어스가 제1 전압까지 상승할 때까지(즉, 제1 패스 바이어스가 제1 전압보다 낮은 동안) 상기의 단계들(S201 내지 S209)을 반복 실시한다.
상기에서는 제1 패스 바이어스의 레벨을 상승시키면서 제1 문턱전압을 측정하였으나, 제1 패스 바이어스의 레벨을 낮추면서 제1 문턱전압을 측정할 수도 있다. 예를 들어, 제1 패스 바이어스의 레벨을 14.5V부터 1.5V까지 낮추면서 제1 문턱전압을 측정할 수 있다. 이 경우, 목표 전압인 제1 전압은 1.5V가 되며, 제1 패스 바이어스가 제1 전압으로 낮아질 때까지(즉, 제1 패스 바이어스가 제1 전압보다 높은 동안) 상기의 단계들(S201 내지 S209)을 반복 실시하여 제1 문턱전압의 측정한다.
제1 패스 바이어스의 변화에 따른 제1 문턱전압의 측정이 완료되면 프로그램 디스터번스의 제2 문턱전압을 측정한다.
프로그램 디스터번스의 문턱전압 측정 단계
도 4는 본 발명의 실시예에 따른 채널 부스팅 전압 측정 방법에서 프로그램 디스터번스의 문턱전압 측정 방법을 설명하기 위한 회로도이다.
도 2 및 도 4를 참조하면, 먼저 메모리 셀들의 소거 동작을 실시하고, 소거된 메모리 셀들의 문턱전압을 측정한다(S211). 이어서, 비트라인(BL)에는 전원전압(예를 들어, Vcc)을 인가하고, 선택된 셀에는 고정된 레벨의 프로그램 바이어스(예를 들어, 21V)를 인가하고, 스트링 내에서 비선택된 셀에는 제2 패스 바이어스를 낮은 레벨(예를 들어, 1.5V)부터 인가한다(S213). 여기서, 프로그램 바이어스를 21V 정도의 높은 전압으로 인가하는 이유는 셀이 충분히 프로그램 디스터번스되도록 하기 위해, 즉 -2V 이상의 문턱 전압을 갖도록 하기 위함이다. 이후, 통상적인 프로그램 동작 시간(예를 들어, 50us 이내)이 경과한 후에 프로그램 바이어스가 인가된 선택된 셀의 제2 문턱전압을 측정한다(S215). 제2 패스 바이어스가 프로그램 디스터번스의 제2 문턱전압을 측정하는데 필요한 전압(예를 들어, 14.5V)(이하, '제2 전압'이라 함)까지 상승하였는지를 판단한다(S217). 그렇지 않으면, 제2 패스 바이어스의 레벨을 조절한다(S219). 구체적으로 설명하면, 제2 패스 바이어스의 레벨이 상승시키며, 0.1V 내지 2.0V 범위 내에서 단계적으로 상승시킨다. 다시, 소거 단계(S211)를 거친 후 비선택된 셀에 레벨이 변경된 제2 패스 바이어스를 인가한다(S213). 이어서, 프로그램 디스터번스의 제2 문턱전압을 측정하고(S217), 제2 패스 바이어스가 제2 전압까지 상승하였는지를 판단한다(S217). 판단 결과에 따라, 제2 패스 바이어스가 제2 전압까지 상승할 때까지(즉, 제2 패스 바이어스가 제2 전압보다 낮은 동안) 상기의 단계들(S211 내지 S219)을 반복 실시한다.
상기에서는 제2 패스 바이어스의 레벨을 상승시키면서 제2 문턱전압을 측정하였으나, 제2 패스 바이어스의 레벨을 낮추면서 제2 문턱전압을 측정할 수도 있 다. 예를 들어, 제2 패스 바이어스의 레벨을 14.5V부터 1.5V까지 낮추면서 제2 문턱전압을 측정할 수 있다. 이 경우, 목표 전압인 제2 전압은 1.5V가 되며, 제2 패스 바이어스가 제2 전압으로 낮아질 때까지(즉, 제2 패스 바이어스가 제2 전압보다 높은 동안) 상기의 단계들(S211 내지 S219)을 반복 실시하여 제2 문턱전압의 측정한다.
제2 패스 바이어스의 변화에 따른 제2 문턱전압의 측정이 완료되면 채널 부스팅 전압을 측정한다.
채널 부스팅 전압
도 5는 패스 디스터번스 및 프로그램 디스터번스에 따른 문턱 전압의 변화를 나타내는 그래프이다.
도 2 및 도 5를 참조하면, 특성 그래프 A는 프로그램 디스터번스를 측정하기 위해 소거된 셀들 중 선택된 셀의 게이트에 프로그램 바이어스를 21V로 고정시켜 인가하고, 비선택된 셀들의 게이트에 패스 바이어스를 가변시켜 인가하면서 측정한 선택된 셀의 문턱 전압의 변화를 나타낸다. 또한, 특성 그래프 B는 패스 디스터번스를 측정하기 위해 소거된 셀들 중 선택된 셀의 게이트에 패스 바이어스를 가변시켜 인가하고, 비선택된 셀들의 게이트에 패스 바이어스를 고정하여 인가하면서 측정한 선택된 셀의 문턱 전압의 변화를 나타낸다.
실제 프로그램 동작에서 인가되는 패스 바이어스와 동일한 레벨의 패스 바이어스가 인가될 때의 문턱전압을 프로그램 디스터번스 특성 A로부터 검출하고, 검출된 문턱전압과 동일한 문턱전압에서 인가되는 패스 바이어스를 패스 디스터번스 특 성 B로부터 검출한다(S221).
구체적으로 설명하면, 실제 프로그램 동작에서 인가되는 패스 바이어스의 레벨과 동일한 패스 바이어스가 인가될 때의 문턱전압을 패스 디스터번스 특성 A로부터 검출한다(C1). 예를 들어, 실제 프로그램 동작에서 패스 바이어스가 8.5V로 인가되면, 이때 검출된 문턱 전압은 -1V가 된다. 그리고, 패스 디스터번스의 문턱전압 특성을 검출하는 동작에서 문턱전압이 -1V가 될 때(C2) 인가된 패스 바이이스를 검출한다(C3). 문턱전압이 -1V 일 때 인가되는 패스 디스터번스의 패스 바이어스는 12V가 된다.
패스 디스터번스 특성으로부터 패스 바이어스가 측정되면, 이를 이용하여 채널 부스팅 전압을 측정한다(S223). 채널 부스팅 전압은 프로그램 디스터번스의 문턱전압 특성을 검출하기 위하여 선택된 셀에 인가된 프로그램 바이어스에서 앞서 검출된 패스 바이어스를 뺀 값으로 정해진다.
여기서, 프로그램 디스터번스의 제2 문턱 전압은 프로그램 바이어스에서 채널 부스팅 전압을 뺀 전압이고, 패스 디스터번스의 제1 문턱 전압은 패스 바이어스에서 0V의 전압을 뺀 전압이므로, 프로그램 바이어스와 동일한 문턱 전압을 갖는 경우에 검출된 패스 바이어스의 차가 채널 부스팅 전압이라 할 수 있다.
예를 들어, 패스 디스터번스 특성 B로부터 검출된 패스 바이어스가 약 12V일 때, 21V의 프로그램 바이어스에서 12V의 패스 바이어스를 뺀 9V가 채널 부스팅 전압이 된다.
만일, 문턱전압이 -1V일 때 패스 디스터번스 특성으로부터 패스 바이어스가 검출되지 않으면, 패스 바이어스가 더 높은 레벨까지 상승되도록 패스 바이어스의 가변 범위를 더 넓힌 후, 상기에서 설명한 단계들(S201 내지 S219)을 재실시한다.
상술한 바와 같이 본 발명에 의하면, 소거된 셀들 중 비선택된 셀에 패스 전압을 일정한 레벨로 인가한 상태에서 선택된 셀에 인가되는 패스 전압의 변화에 따라 패스 디스터번스의 문턱전압을 측정하고, 소거된 셀들 중 선택된 셀에 프로그램 전압을 일정한 레벨로 인가한 상태에서 비선택된 셀에 인가되는 패스 전압의 변화에 따라 프로그램 디스터번스의 문턱전압을 측정한 후, 패스 디스터번스의 문턱전압과 프로그램 디스터번스의 문턱전압이 일치할 때 인가된 패스 바이어스를 이용하여 채널 부스팅 전압을 측정함으로써, 프로그램 동작시 불확실하게 계산되었던 부스팅 전압을 정확하게 모니터링하여 프로그램 디스터번스 특성을 파악함과 동시에 수율 분석 및 불량 분석을 용이하게 할 수 있다.
뿐만 아니라, 제품 테스트 시 불량이 예상되는 공정을 조기에 정확하게 확인할 수 있도록 하여 제품 개발 시간 및 비용을 줄일 수 있다.
그리고, 불량이 가능한 공정을 테스트 전에 분별할 수 있어 수율을 향상시킬 수 있고, 테스트 전 불량 제품을 스크린할 수 있어 테스트 비용을 절감할 수 있다.

Claims (12)

  1. 소거 상태의 비선택된 셀들에 제1 패스 바이어스를 고정된 레벨로 인가하고, 소거 상태의 선택된 셀에 인가되는 제2 패스 바이어스의 레벨에 따라 상기 제2 패스 바이어스가 인가되는 상기 선택된 셀의 제1 문턱 전압을 측정하는 단계;
    소거 상태의 선택된 셀에 프로그램 바이어스를 인가하고, 소거 상태의 비선택된 셀들에 인가되는 제3 패스 바이어스의 레벨에 따라 상기 프로그램 바이어스가 인가되는 상기 선택된 셀의 제2 문턱 전압을 측정하는 단계;
    프로그램 동작 시 인가되는 제4 패스 바이어스와 동일한 레벨의 제2 패스 바이어스가 인가될 때 측정된 제2 문턱전압을 검출하고, 상기 제2 문턱전압과 동일한 상기 제1 문턱전압이 측정될 때 인가된 상기 제2 패스 바이어스의 레벨을 검출하는 단계; 및
    상기 검출된 제2 패스 바이어스의 레벨을 이용하여 채널 부스팅 전압을 측정하는 단계를 포함하는 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  2. 제 1 항에 있어서, 상기 제1 문턱전압을 측정하는 단계는,
    모든 메모리 셀들의 소거 동작을 실시하는 단계;
    소거 상태의 상기 비선택된 셀들에 상기 제1 패스 바이어스를 고정된 레벨로 인가하고 소거 상태의 상기 선택된 셀에 상기 제2 패스 바이어스를 인가하는 단계;
    상기 제1 문턱전압을 측정하는 단계; 및
    상기 제2 패스 바이어스의 레벨을 상승시키는 단계를 포함하며,
    상기 제2 패스 바이어스의 레벨이 목표 레벨보다 낮은 동안 상기의 단계들을 반복 실시하는 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  3. 제 1 항에 있어서, 상기 제1 문턱전압을 측정하는 단계는,
    모든 메모리 셀들의 소거 동작을 실시하는 단계;
    소거 상태의 상기 비선택된 셀들에 상기 제1 패스 바이어스를 고정된 레벨로 인가하고 소거 상태의 상기 선택된 셀에 상기 제2 패스 바이어스를 인가하는 단계;
    상기 제1 문턱전압을 측정하는 단계; 및
    상기 제2 패스 바이어스의 레벨을 낮추는 단계를 포함하며,
    상기 제2 패스 바이어스의 레벨이 목표 레벨보다 높은 동안 상기의 단계들을 반복 실시하는 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  4. 제 1 항에 있어서, 상기 제2 문턱전압을 측정하는 단계는,
    모든 메모리 셀들의 소거 동작을 실시하는 단계;
    소거 상태의 상기 선택된 셀에 상기 프로그램 바이어스를 고정된 레벨로 인가하고 소거 상태의 상기 비선택된 셀에 상기 제3 패스 바이어스를 인가하는 단계;
    상기 제2 문턱전압을 측정하는 단계; 및
    상기 제3 패스 바이어스의 레벨을 상승시키는 단계를 포함하며,
    상기 제3 패스 바이어스의 레벨이 목표 레벨보다 낮은 동안 상기의 단계들을 반복 실시하는 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  5. 제 1 항에 있어서, 상기 제2 문턱전압을 측정하는 단계는,
    모든 메모리 셀들의 소거 동작을 실시하는 단계;
    소거 상태의 상기 선택된 셀에 상기 프로그램 바이어스를 고정된 레벨로 인가하고 소거 상태의 상기 비선택된 셀에 상기 제3 패스 바이어스를 인가하는 단계;
    상기 제2 문턱전압을 측정하는 단계; 및
    상기 제3 패스 바이어스의 레벨을 낮추는 단계를 포함하며,
    상기 제3 패스 바이어스의 레벨이 목표 레벨보다 높은 동안 상기의 단계들을 반복 실시하는 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  6. 제 2 항 또는 제 4 항에 있어서,
    상기 목표 레벨이 14.5V인 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  7. 제 3 항 또는 제 5 항에 있어서,
    상기 목표 레벨이 1.5V인 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  8. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제2 및 제3 패스 바이어스는 30us 내지 40us 동안 인가되는 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  9. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제2 및 제3 패스 바이어스는 1.5V 내지 14.5V의 범위 내에서 변경되는 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  10. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    소거 동작을 실시한 후 상기 메모리 셀들의 문턱전압을 측정하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  11. 제 1 항, 제 4 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 프로그램 바이어스가 21V로 인가되는 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
  12. 제 1 항에 있어서,
    상기 채널 부스팅 전압은 상기 프로그램 바이어스에서 상기 검출된 제2 패스 바이어스를 뺀 값으로 결정되는 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100894784B1 (ko) * 2007-09-10 2009-04-24 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
KR100953046B1 (ko) * 2007-12-27 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR102374228B1 (ko) * 2015-08-27 2022-03-15 삼성전자주식회사 저항성 메모리 장치의 부스트 전압 생성기, 이를 포함하는 전압 생성기 및 이를 포함하는 저항성 메모리 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008005010A (ja) * 2006-06-20 2008-01-10 Matsushita Electric Ind Co Ltd 動画編集方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0142368B1 (ko) * 1994-09-09 1998-07-15 김광호 불휘발성 반도체 메모리장치의 자동프로그램 회로
US5991202A (en) * 1998-09-24 1999-11-23 Advanced Micro Devices, Inc. Method for reducing program disturb during self-boosting in a NAND flash memory
US6175522B1 (en) * 1999-09-30 2001-01-16 Advanced Micro Devices, Inc. Read operation scheme for a high-density, low voltage, and superior reliability nand flash memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008005010A (ja) * 2006-06-20 2008-01-10 Matsushita Electric Ind Co Ltd 動画編集方法

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* Cited by examiner, † Cited by third party
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