KR20070099988A - 채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자 - Google Patents

채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자 Download PDF

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Abstract

본 발명은 채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자에 관한 것으로, 테스트 모드에서 소정 스트링의 접합 영역과 연결되는 금속 배선을 형성하고, 금속 배선과 연결된 스트링 이외의 스트링의 소정 셀을 선택하여 프로그램 전압을 인가하고, 나머지 셀들에 패스 전압을 인가하여 프로그램 셀과 워드라인을 공유하는 프로그램하지 않는 셀의 채널 부스팅 전압을 직접적으로 측정함으로써 프로그램 디스터번스 또는 패스 디스터번스를 감소시킬 수 있는 정확한 채널 부스팅 전압을 측정할 수 있는 채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자가 제시된다
채널 부스팅 전압, 직접 측정, 금속 배선

Description

채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자{Flash memory device for meauring a channel boosting voltage}
도 1은 일반적인 NAND형 플래쉬 메모리 소자의 구성도.
도 2(a) 및 도 2(b)는 패스 전압에 따른 프로그램 디스터번스 특성 및 패스 디스터번스 특성을 나타낸 그래프.
도 3은 본 발명의 일 실시 예에 따른 채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자의 평면도.
도 4는 본 발명의 일 실시 예에 따른 채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
301 : 반도체 기판 302 : 소자 분리막
303 : 플로팅 게이트 304 : 콘트롤 게이트
305 : 금속 배선 C301 : 캐패시터
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 NAND형 플래쉬 메모리 소자의 채널 부스팅 전압을 직접적으로 측정할 수 있는 채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자에 관한 것이다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 하나의 셀 블럭은 도 1에 도시된 바와 같이 데이터를 저장하기 위한 다수의 셀이 직렬 연결된 셀 스트링(101 및 102), 셀 스트링(101 및 102)과 드레인 및 셀 스트링(101 및 102)과 소오스 사이에 각각 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)를 포함하여 구성된다. 여기서, 셀 스트링(101 및 102)은 비트라인(BL)의 수만큼 구성되며, 이에 따라 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)도 그만큼 구성된다. 또한, 셀의 소정 동작을 위해서 워드라인(WL)을 통해 셀 게이트로 소정의 바이어스가 인가되며, 비트라인(BL)을 통해 드레인에 소정의 바이어스가 인가되고, 공통 소오스 라인(CSL)을 통해 소오스에 소정의 바이어스가 인가된다. 한편, NAND형 플래쉬 메모리 소자의 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트가 형성되고, 게이트 양측에 접합부가 형성되어 구성된다.
상기와 같이 구성된 NAND형 플래쉬 메모리 소자는 셀의 플로팅 게이트에 FN 터널링을 이용하여 전자를 주입하거나 방출시킴으로써 프로그램 또는 소거를 실시하는데, 소거는 블럭 단위로 실시하고, 프로그램은 선택된 셀에 대해 실시하게 된다.
NAND형 플래쉬 메모리 소자의 선택된 셀(M11)을 프로그램하기 위해서는 선택된 워드라인(Selected WL)에 약 18V 정도의 프로그램 전압을 인가하고, 선택되지 않은 워드라인(Pass WL)에 약 10V 정도의 패스 전압을 인가하며, 선택된 비트라인(Selected BL)에는 접지 전압(Vss)을 인가하고, 선택되지 않은 비트라인(Unselected BL)에는 전원 전압(Vcc)을 인가한다. 이때 드레인 선택 라인(DSL)에는 전원 전압(Vcc)을 인가하고, 소오스 선택 라인(SSL)에는 접지 전압(Vss)을 인가하고, 공통 소오스 라인(CSL)에는 전원 전압(Vcc)을 인가하며, 웰(Bulk)에는 접지 전압(Vss)을 인가한다. 패스 전압을 10V 정도 인가하는 이유가 도 2(a) 및 도 2(b)에 의해 설명된다. 도 2(a) 및 도 2(b)는 패스 전압에 따른 프로그램 디스터번스 특성 및 패스 디스터번스 특성을 나타낸 그래프로서, 패스 전압이 10V 이하로 인가되면 프로그램 디스터번스 페일이 발생되고, 패스 전압이 12V 이상으로 인가되면 패스 디스터번스가 발생됨을 나타낸 것이다. 상기와 같은 전압을 인가하면 선택되지 않은 셀(M14)의 콘트롤 게이트에는 프로그램 전압이 인가되지만, 채널에는 프로그램 전압, 패스 전압 및 비트라인으로부터의 프리차지 전압간 커플링에 의한 전압비로 채널이 부스팅된다. 이러한 채널 부스팅 전압에 의해 선택되지 않은 비트라인(Unselected BL)내의 셀들의 FN 터널링을 방지하여 프로그램 디스터번스(program diaturbance)를 방지한다. 한편, 선택된 비트라인(Selected BL)내의 셀중 패스 전 압이 가해지는 셀이 프로그램되는 경우가 발생하는데, 이를 패스 디스터번스(pass disturbance)라고 한다. 도 1에서는 셀(M11)이 프로그램되는 셀이고, 셀(M12) 및 셀(M13)가 패스 디스터번스 셀이며, 셀(M14)이 프로그램 디스터번스 셀이다.
이러한 NAND형 플래쉬 메모리 소자에서 프로그램 디스터번스 특성의 확보는 제품 개발에 있어 아주 중요한 과제이다. 프로그램 디스터번스 특성에 영향을 주는 요인은 프로그램 전압, 패스 전압, 드레인 선택 트랜지스터의 문턱 전압, 누설 전류(GIDL, 채널 누설 전류), 채널 캐패시턴스, 프로그램 시간 및 프로그램 횟수(Number Of Program; NOP)등이 있다. 또한, 이들에 의해 채널 부스팅 전압이 결정된다. 따라서, 채널 부스팅 전압을 측정하면 프로그램 디스터번스 특성을 평가할 수 있다.
그런데, 종래에는 채널 부스팅 전압을 측정하는 적절한 방법이 없었다. 왜냐하면 채널이 플로팅된 상태에서 측정을 하기 위하여 프루빙을 할 경우 채널이 플로팅 상태에서 그라운드 상태로 변하게 되고, 이때 변화된 상태에 따라 부스팅 전압이 변하기 때문이다. 즉, 채널 부스팅 전압을 측정하기 위해 프루브 팁을 연결하면 부스팅 전압이 프루브를 통하여 방전되므로 그 전압을 측정할 수 없고, 프로덕트(product)에서 페일 비트가 발견되면 그때서야 임의의 누설 전류에 의하여 부스팅 전압이 감소한 셀이 존재함을 확인할 수 있어 적시에 정확하게 공정 최적화를 시행할 수 없었다.
따라서, 현재의 방법은 부스팅 전압을 시뮬레이션에 의존하고 있는데, 채널 의 누설 전류에 의해 변화되는 부스팅 전압을 예측하기란 쉽지 않다.
본 발명의 목적은 테스트 모드에서 채널 부스팅 전압을 직접적으로 측정할 수 있는 플래쉬 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 테스트 모드에서 셀 게이트 사이의 접합 영역과 연결되는 금속 배선을 형성하여 이를 통해 채널 부스팅 전압을 직접적으로 측정할 수 있는 플래쉬 메모리 소자를 제공하는데 있다.
본 발명의 일 실시 예에 따른 채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자는 반도체 기판 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되고, 상기 반도체 기판상에 접합 영역이 형성되어 구성된 다수의 셀; 상기 다수의 셀이 직렬 연결되어 서로 다른 워드라인을 통해 인가되는 바이어스에 따라 각각 구동되도록 구성된 다수의 셀 스트링; 비트라인과 상기 셀 스트링 사이에 연결되어 드레인 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터; 상기 셀 스트링과 공통 소오스 사이에 연결되어 소오스 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터; 상기 선택된 셀 스트링의 상기 소정의 접합 영역과 연결되도록 형성된 금속 배선; 및 상기 금속 배선과 연결된 부하 수단을 포함하며, 선택된 셀의 상기 워드라인을 통해 프로그램 전압을 인가하고, 상기 선택된 셀 이외의 다른 셀들에는 상기 워드라인을 통해 패스 전압을 인가하며, 상기 선택된 셀과 상기 워드라인을 공유하는 소정 셀의 채널 부스팅 전압을 상기 금속 배선을 통해 상기 부하 수단으로부터 측정한다.
상기 금속 배선은 상기 선택된 셀이 포함되지 않은 상기 셀 스트링의 상기 접합 영역과 연결되며, 상기 셀과 셀 사이의 상기 접합 영역과 연결된다.
상기 부하 수단은 캐패시터 및 저항을 포함한다.
상기 선택된 셀의 프로그램시 상기 선택된 셀이 포함된 상기 스트링과 연결된 상기 비트라인에는 접지 전압(Vss)을 인가하고, 상기 선택된 셀이 포함되지 않은 상기 스트링과 연결된 상기 비트라인에는 전원 전압(Vcc)을 인가하며, 상기 드레인 선택 라인에는 전원 전압(Vcc)을 인가하고, 상기 소오스 선택 라인에는 접지 전압(Vss)을 인가한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자의 평면도이다.
반도체 기판(301)상의 소정 영역에 소자 분리막(302)이 형성되어 액티브 영역과 필드 영역이 확정된다. 셀 영역의 반도체 기판(301) 상부의 소정 영역에 터널 산화막 및 플로팅 게이트(303)가 형성된다. 여기서, 플로팅 게이트(303)는 서로 소정 간격 이격되도록 형성되며, 소자 분리막(302)과 일부 중첩되도록 형성할 수도 있다. 그리고, 소자 분리막(302)을 사이에 두고 인접한 플로팅 게이트(303)가 포함되도록 유전체막 및 콘트롤 게이트(304)가 라인 형태로 형성된다. 그리고, 이온 주입 공정에 의해 콘트롤 게이트(304) 사이의 반도체 기판(301)에 접합 영역이 형성된다. 이때, 소오스 및 드레인 선택 트랜지스터 영역에도 셀 영역과 동일 공정에 의해 동일 구조의 게이트와 소오스 및 드레인으로 작용하는 접합 영역이 형성된다. 이렇게 하여 셀과 소오스 및 드레인 선택 트랜지스터가 형성된다. 그리고, 셀 영역의 콘트롤 게이트(304)와 연결되도록 워드라인(WL)이 형성되고, 소오스 선택 트랜지스터와 연결되도록 소오스 선택 라인(SSL)이 형성되며, 드레인 선택 트랜지스터와 연결되도록 드레인 선택 라인(DSL)이 형성된다. 이렇게 워드라인(WL)을 공유하는 셀들을 페이지(page)라고 하고, 워드라인(WL)을 공유하지 않으며 동일 액티브 영역에 형성된 셀들의 스트링(string)이라 한다. 또한, 셀 영역의 반도체 기판(301)의 접합 영역과 연결되는 소정의 금속 배선(305)이 형성된다. 금속 배선(305)은 바람직하게는 저항이 낮은 금속으로 형성되며, 테스트를 위해 프로그램 할 셀이 포함되지 않은 스트링의 접합 영역과 연결되도록 형성된다. 또한, 금속 배선(305)은 바람직하게는 셀과 선택 트랜지스터 사이보다는 셀과 셀 사이의 접합 영역과 연결되도록 형성된다. 셀 게이트 사이의 금속 배선(305)은 주변 회로 영역의 소정 영역에 형성된 캐패시터(C301)와 연결된다. 이렇게 구성된 상태에서 금속 배선(305)과 연결되지 않은 스트링의 소정 셀을 프로그램하기 위해 워드라인을 통해 약 18V 정도의 프로그램 전압을 인가하고, 다른 셀들에는 약 10V 정도의 패스 전압을 인가한다. 이때, 선택된 비트라인(BL)에는 접지 전압(Vss)을 인가하고, 선택되 지 않은 비트라인(BL)에는 전원 전압(Vcc)을 인가한다. 그리고, 드레인 선택 라인(DSL)에는 전원 전압(Vcc)을 인가하고, 소오스 선택 라인(SSL)에는 접지 전압(Vss)을 인가하며, 공통 소오스 라인(CSL)에는 전원 전압(Vcc)을 인가하고, 웰(Bulk)에는 접지 전압(Vss)을 인가한다. 상기와 같은 전압을 인가하면 선택되지 않은 셀과 워드라인을 공유하는 셀들에는 프로그램 전압이 인가되지만, 채널에는 프로그램 전압, 패스 전압 및 비트라인으로부터의 프리차지 전압간 커플링에 의한 전압비로 채널이 부스팅된다. 이렇게 하면 채널에 가해지는 부스팅 전압이 금속 배선(305)을 통해 캐패시터(C301)에 축적되고 캐패시터(C301)를 통해 그 전압을 측정한다. 이에 따라 채널 부스팅 전압을 직접 측정할 수 있다. 여기서, 캐패시터(C301)는 부하 수단으로 캐패시터(C301) 대신에 저항을 연결하여 저항에 걸리는 전압을 측정할 수도 있다.
도 4는 본 발명의 일 실시 예에 따른 채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자의 단면도이다.
셀 영역의 반도체 기판(401) 상부의 소정 영역에 터널 산화막(402), 플로팅 게이트(403), 유전체막(404) 및 콘트롤 게이트(405)가 적층된 셀 게이트가 형성된다. 이때, 선택 트랜지스터 영역에도 동일 적층 구조의 게이트가 형성된다. 그리고, 셀 게이트 및 선택 트랜지스터 게이트 사이의 반도체 기판(401)에 이온 주입 공정에 의해 접합 영역(406)이 형성된다. 여기서, 소오스 선택 트랜지스터 영역에 형성된 접합 영역(406)은 소오스로 작용하고, 드레인 선택 트랜지스터 영역에 형성 된 접합 영역(406)은 드레인으로 작용한다. 또한, 셀 영역의 접합 영역(406)의 소정 영역과 연결되도록 금속 배선(407)이 형성된다. 금속 배선(407)은 주변 회로 영역의 캐패시터(C401)와 연결된다. 그리고, 금속 배선(407)과 연결되지 않은 스트링의 소정 셀을 프로그램한다. 이를 위해 프로그램 할 셀에 워드라인을 통해 약 18V의 프로그램 전압을 인가하고, 그 외의 셀에 워드라인을 통해 약 10V의 패스 전압을 인가한다. 그리고, 선택되지 않은 스트링의 비트라인을 통해 드레인에 전원 전압(Vcc)을 인가한다. 또한, 드레인 선택 라인(DSL)을 통해 드레인 선택 트랜지스터에 전원 전압(Vcc)을 인가하고, 소오스 선택 라인(SSL)을 통해 소오스 선택 트랜지스터에 접지 전압(Vss)을 인가하며, 공통 소오스 라인(CSL)에는 전원 전압(Vcc)을 인가하고, 웰(Bulk)에는 접지 전압(Vss)을 인가한다. 상기와 같은 전압을 인가하면 선택되지 않은 셀의 콘트롤 게이트에는 프로그램 전압이 인가되지만, 채널에는 프로그램 전압, 패스 전압 및 비트라인으로부터의 프리차지 전압간 커플링에 의한 전압비로 채널이 부스팅된다. 이렇게 하면 선택된 셀이 포함되지 않은 금속 배선(407)과 연결된 스트링의 채널에 가해지는 부스팅 전압이 금속 배선(407)을 통해 캐패시터(C401)에 축적되고 캐패시터(C401)를 통해 그 전압을 측정한다. 여기서, 캐패시터(C401)부하 수단으로 캐패시터(C301) 대신에 저항을 연결하여 저항에 걸리는 전압을 측정할 수도 있다.
상술한 바와 같이 본 발명에 의하면 테스트 모드에서 소정 스트링의 접합 영 역과 연결되는 금속 배선을 형성하고, 금속 배선과 연결된 스트링 이외의 스트링의 소정 셀을 선택하여 프로그램 전압을 인가하고, 나머지 셀들에 패스 전압을 인가하여 프로그램 셀과 워드라인을 공유하는 프로그램하지 않는 셀의 채널 부스팅 전압을 직접적으로 측정함으로써 프로그램 디스터번스 또는 패스 디스터번스를 감소시킬 수 있는 정확한 채널 부스팅 전압을 측정할 수 있다. 이에 따라 수율 분석 및 불량 분석을 용이하게 할 수 있고, NAND 플래쉬 메모리 소자의 설계를 최적화할 수 있을 뿐만 아니라 제품 테스트시 불량이 예상되는 공정을 조기에 정확하게 확인할 수 있도록 하여 제품 개발 시간 및 비용을 줄일 수 있다. 그리고, 불량이 가능한 공정을 테스트 전에 분별할 수 있어 수율을 향상시킬 수 있고, 테스트 전 불량 제품을 스크린할 수 있어 테스트 비용을 절감할 수 있다.

Claims (5)

  1. 반도체 기판 상부에 적층 게이트 및 접합 영역이 형성되어 구성된 다수의 셀;
    상기 다수의 셀이 직렬 연결되어 서로 다른 워드라인을 통해 인가되는 바이어스에 따라 각각 구동되도록 구성된 다수의 셀 스트링;
    비트라인과 상기 셀 스트링 사이에 연결되어 드레인 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터;
    상기 셀 스트링과 공통 소오스 사이에 연결되어 소오스 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터;
    상기 선택된 셀 스트링의 상기 소정의 접합 영역과 연결되도록 형성된 금속 배선; 및
    상기 금속 배선과 연결된 부하 수단을 포함하며,
    선택된 셀의 상기 워드라인을 통해 프로그램 전압을 인가하고, 상기 선택된 셀 이외의 다른 셀들에는 상기 워드라인을 통해 패스 전압을 인가하며, 상기 선택된 셀과 상기 워드라인을 공유하는 소정 셀의 채널 부스팅 전압을 상기 금속 배선을 통해 상기 부하 수단으로부터 측정하는 플래쉬 메모리 소자.
  2. 제 1 항에 있어서, 상기 금속 배선은 상기 선택된 셀이 포함되지 않은 상기 셀 스트링의 상기 접합 영역과 연결되는 플래쉬 메모리 소자.
  3. 제 1 항에 있어서, 상기 금속 배선은 상기 셀과 셀 사이의 상기 접합 영역과 연결되는 플래쉬 메모리 소자.
  4. 제 1 항에 있어서, 상기 부하 수단은 캐패시터 및 저항을 포함하는 플래쉬 메모리 소자.
  5. 제 1 항에 있어서, 상기 선택된 셀의 프로그램시 상기 선택된 셀이 포함된 상기 스트링과 연결된 상기 비트라인에는 접지 전압(Vss)을 인가하고, 상기 선택된 셀이 포함되지 않은 상기 스트링과 연결된 상기 비트라인에는 전원 전압(Vcc)을 인가하며, 상기 드레인 선택 라인에는 전원 전압(Vcc)을 인가하고, 상기 소오스 선택 라인에는 접지 전압(Vss)을 인가하는 플래쉬 메모리 소자.
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