KR20190090330A - 반도체 기억장치, 그 동작 방법 및 해석 시스템 - Google Patents

반도체 기억장치, 그 동작 방법 및 해석 시스템 Download PDF

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KR20190090330A
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Abstract

[과제]　특정 동작시의 불량의 해석을 실시하는 것을 가능하게 하는 반도체 기억장치, 그 동작 방법 및 해석 시스템을 제공한다.
[해결 수단]　본 발명의 반도체 칩은, 외부 단자에 공급되는 전압에 근거해 파워 온 모드 모드인지 아닌지를 판정하고, 파워 온 모드인 경우에는, 파워 온 시퀀스를 실행하고, 그 후, 브레이크 시퀀스의 실행이 설정되어 있는지 아닌지를 판정하고, 설정되어 있으면, 브레이크 시퀀스를 실행한다. 브레이크 시퀀스에서는, 선택된 동작을 실행하고, 실행하고 있는 동작이 선택된 타이밍에 동작을 정지하고, 정지한 상태로 반도체 칩의 불량의 해석을 실시한다.

Description

반도체 기억장치, 그 동작 방법 및 해석 시스템{SEMICONDUCTOR STORAGE DEVICE, OPERATING METHOD THEREOF AND ANALYSIS SYSTEM}
본 발명은, 플래쉬 메모리 등의 반도체 기억장치에 관계되고, 특히, 반도체 기억장치의 불량의 해석에 관한 것이다.
반도체 장치는, 그 제조 공정의 결함으로 인해 배선이나 회로 등에 불량을 갖는 일이 있다. 그러한 불량을 해석하고, 제품 출하 전에 이상이 발생한 로트(lot)를 특정하는 것으로, 생산성의 향상이 도모된다. 예를 들면, 일본 특개 2010-135030호 공보의 반도체 메모리의 불량품 해석 방법에서는, 테스트 회로에 의해 메모리 어레이의 불량 어드레스를 판정하고, 불량 어드레스를 해석하여 불량 모드를 판정하고, 판정된 불량 모드를 외부로 출력하는 것을 가능하게 하고 있다.
몇 개의 EMMI나 OBIRCH와 같은 해석 장치는, 반도체 칩의 전체를 촬상하는 카메라를 갖추고 있고, 촬상된 화상 데이터를 해석하는 것으로 반도체 칩 상의 이상한 리크 전류의 발생 위치를 검출하고, 화상 데이터 상에 이상 전류의 검출하는 위치를 발광시키고 있다.
이러한 해석 장치는, Vcc 전원용의 단자, 칩 선택용의 외부 단자, 및 GND용의 단자를 구비하고, 이들 단자를 반도체 칩의 대응하는 외부 단자에 각각 전기적으로 접속하는 것으로, 반도체 칩을 스탠바이 상태로 하고, 그 때의 리크 전류를 검출하고 있다.
하지만, 요즈음에는, 반도체 메모리의 특정의 동작시에서의 이상한 리크 전류를 검출하는 것이 요구되고 있다. 예를 들면, 플래쉬 메모리의 독출 동작시에서의 글로벌 비트선을 프리챠지 했을 때의 비트선 간의 쇼트, 프로그램 동작시의 프로그램 펄스 인가시의 워드선 간의 쇼트, 소거 동작시의 웰로의 소거 전압의 누설 등을 검출한다.
하지만, 종래의 해석 장치에서는, 반도체 칩에 커멘드를 출력하기 위한 단자를 구비하고 있지 않기(즉, 반도체 칩을 제어하는 인터페이스를 구비하지 않음) 때문에, 반도체 메모리의 특정의 동작시의 이상한 리크 전류의 검출을 실시할 수 없다라고 하는 과제가 있다.
본 발명은, 이러한 종래의 과제를 해결하기 위한 것으로, 특정 동작시의 불량의 해석을 실시하는 것을 가능하게 하는 반도체 기억장치, 반도체 기억장치의 동작 방법 및 불량 해석 시스템을 제공하는 것을 목적으로 한다.
본 발명과 관련되는 동작 방법은, 메모리 어레이에 관한 동작을 제어하기 위한 컨트롤러를 포함한 반도체 기억장치에 있어서, 상기 컨트롤러는, 외부 단자에 공급되는 신호에 근거하여 반도체 기억장치가 특정의 모드에 있는지 아닌지를 판정하고, 특정의 모드라고 판정했을 경우, 메모리 어레이에 관한 동작의 실행 중에 해당 동작을 정지하는 브레이크 시퀀스를 실행한다.
본 발명과 관련되는 반도체 기억장치는, 메모리 어레이와, 메모리 어레이에 관한 동작을 제어하기 위한 컨트롤러와, 외부 단자를 구비하고, 상기 컨트롤러는, 외부 단자에 공급되는 신호에 근거하여 반도체 기억장치가 특정의 모드에 있는지 아닌지를 판정하는 판정 수단과,
상기 판정 수단에 의해 특정의 모드라고 판정했을 경우, 메모리 어레이에 관한 동작의 실행 중에 해당 동작을 정지하는 브레이크 시퀀스를 실행하는 실행 수단을 포함한다.
본 발명과 관련되는 해석 시스템은, 상기 구성의 반도체 기억장치와, 상기 반도체 기억장치에 접속된 해석 장치를 포함하는 것이며, 상기 해석 장치는, 상기 반도체 기억장치에 전원 전압을 공급하고, 상기 반도체 기억장치에서 이상 전류가 흐르는 개소를 해석한다. 어느 실시형태에서는, 상기 해석 장치는, 이상 전류가 흐르는 개소를 가시화하는 수단을 포함한다.
본 발명에 의하면, 특정의 모드일 때 브레이크 시퀀스를 실행하도록 했으므로, 반도체 기억장치의 소망의 동작시의 해석을 용이하게 실시할 수 있다. 특히, 해석 장치가 반도체 기억장치(반도체 칩)와의 사이에 메모리 제어용의 인터페이스를 구비하지 않은 경우에, 외부 단자에 공급되는 신호에 근거하여 특정의 모드를 판정한다.
도 1은 본 발명의 실시예와 관련되는 해석 시스템의 개략을 설명하는 도이다.
도 2는 본 발명의 실시예와 관련되는 플래쉬 메모리의 구성을 나타내는 도이다.
도 3은 메모리 어레이의 NAND 스트링 유니트의 구성을 나타내는 도이다.
도 4는 본 발명의 실시예와 관련되는 브레이크 시퀀스를 실행하기 위한 구성을 설명하는 도이다.
도 5는 본 발명의 실시예와 관련되는 브레이크 시퀀스의 동작 플로우이다.
도 6은 본 발명의 실시예에 의한 비트선 프리챠지 되는 상태에서 독출 동작이 정지되는 예를 설명하는 도이다.
도 7은 본 발명의 실시예에 의한 독출 동작에서의 비트선 프리챠지 때의 비트선 간의 불량의 유무를 해석할 때의 타이밍 차트이다.
이하, 본 발명의 실시의 형태에 대해 도면을 참조하여 상세하게 설명한다. 본 발명에서는, 반도체 기억장치로서 NAND형의 플래쉬 메모리를 예시하지만, 본 발명은, 이것에 한정되지 않고, 다른 반도체 메모리에도 적용된다.
도 1은, 본 발명의 실시예와 관련되는 해석 시스템의 전체 구성을 나타내는 도이다. 동 도에 도시한 바와 같이, 본 실시예의 해석 시스템(100)은, 불량이나 고장 등의 해석을 실시하는 해석 장치(200)와, 해석의 대상이 되는 반도체 칩(300)을 포함한다. 해석 장치(200)는, 반도체 칩(300)과의 전기적 인터페이스를 위해, Vcc 전원용의 단자(202), GND용의 단자(204), 및 칩 선택용의 단자(206)을 포함한다. 칩 선택용의 단자(206)는, 임의이며, 반도체 칩(300)이 칩 선택 단자를 갖추지 않는 경우에는, 단자(206)는, 비접속이다. 반도체 칩(300)은, 해석 장치(200)로부터 Vcc 전원이 투입되면, Vcc 전압을 검출하고, 파워 온 시퀀스를 실행하고, 스탠바이 상태가 된다.
해석 장치(200)의 하나의 구성예를 도 1(B)에 나타낸다. 해석 장치(200)는, 스탠바이 상태가 된 반도체 칩(300)의 전체적인 평면을 촬상하는 촬상 카메라(210)와, 촬상 카메라(210)에 의해 촬상된 화상 데이터를 해석하고, 반도체 칩 상의 리크 전류를 검출하는 리크 전류 검출부(220)와, 리크 전류 검출부(220)에 의해 검출된 리크 전류와 임계치를 비교하고, 리크 전류가 이상(異常)으로 흐르고 있는 위치를 특정하는 이상 위치 특정부(230)과, 촬상 카메라(210)에 의해 촬상된 화상 데이터를 디스플레이에 표시할 때, 이상 위치 특정부(230)에 의해 특정된 위치를 발광시키는 이상 위치 표시부(240)를 갖는다. 예를 들면, 반도체 칩(300)의 본딩 패드(bonding pad) 주변이 발광하고 있으면, 그 패드 근방의 배선의 이상이 예상된다. 또한, 해석 장치(200)는, 리크 전류의 검출 레벨, 리크 전류가 이상한가 아닌가를 판정하는 반응을 일으키는 임계치, 촬상 카메라의 배율 등을 유저 입력에 의해 조정하는 기능도 갖출 수 있다.
도 2에, 플래쉬 메모리(반도체 칩)(300)의 내부 구성을 나타낸다. 동 도에 도시한 바와 같이, 플래쉬 메모리(300)는, 복수의 메모리 셀이 행렬 형태로 배열된 메모리 어레이(310)와, 외부 입출력 단자 I/O에 접속된 입출력 버퍼(320)와, 입출력 버퍼(320)로부터 어드레스 데이터를 받는 어드레스 레지스터(330)와, 입출력 버퍼(320)로부터 커멘드 데이터 등을 받아, 각 부를 제어하는 컨트롤러(340)와, 어드레스 레지스터(330)로부터 행 어드레스 정보 Ax를 받고, 행 어드레스 정보 Ax를 디코드하고, 디코드 결과에 근거하여 블록의 선택 및 워드선의 선택 등을 실시하는 워드선 선택 회로(350)와, 워드선 선택 회로(350)에 의해 선택된 페이지로부터 독출된 데이터를 보관 유지하거나, 선택된 페이지에 프로그램 해야 할 입력 데이터를 보관 유지하는 페이지 버퍼/센스 회로(360)와, 어드레스 레지스터(330)로부터 열 어드레스 정보 Ay를 받고, 열 어드레스 정보 Ay를 디코드하고, 해당 디코드 결과에 근거해 페이지 버퍼/센스 회로(360) 내의 열 어드레스의 데이터를 선택하는 열 선택 회로(370)와, 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 여러 가지의 전압(기록 전압 Vpgm, 패스 전압 Vpass, 독출 전압 Vread, 소거 전압 Vers 등)을 생성하는 내부 전압 발생 회로(380)와, 전원 투입시에 외부 단자로부터 공급되는 전원 전압 Vcc를 감시하고, 파워 온 전압 레벨을 검출하는 전압 검출부(390)를 포함하여 구성된다.
메모리 어레이(310)는, 열방향으로 m개의 블록 BLK(0), BLK(1), ?, BLK(m-1)를 가진다. 1개의 블록에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유니트가 복수 형성된다. 또, 메모리 어레이(310)에는, 플래쉬 메모리의 동작을 위한 전압의 설정이나 유저의 옵션의 설정 등에 관한 설정 정보를 격납하는 퓨즈 셀이 포함되어 있다. 퓨즈 셀은, 유저에 의해 액세스 할 수 없는 영역이다.
도 3에, NAND 스트링 유니트 NU를 나타낸다. NAND 스트링 유니트 NU는, 직렬로 접속된 복수의 메모리 셀 MCi(i=0, 1,?, 31)과, 메모리 셀 MC31의 드레인 측에 접속된 선택 트랜지스터 TD와, 메모리 셀 MC0의 소스 측에 접속된 선택 트랜지스터 TS를 포함하고, 선택 트랜지스터 TD의 드레인은, 대응하는 하나의 비트선GBL에 접속되고, 선택 트랜지스터 TS의 소스는, 공통의 소스선SL에 접속된다.
메모리 셀은, 전형적으로, P웰 내에 형성된 N형의 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트를 포함한 MOS 구조를 가진다. 메모리 셀은, 1 비트(2치 데이터)를 기억하는 SLC 타입이라도 좋고, 다비트를 기억하는 MLC 타입이어도 괜찮다.
메모리 셀 MCi의 컨트롤 게이트는, 워드선 WLi에 접속되고, 선택 트랜지스터 TD, TS의 게이트는, 선택 게이트선SGD, SGS에 접속된다. 워드선 선택 회로(350)는, 행 어드레스 정보 Ax에 근거하여 선택 게이트선SGS, SGD를 통해 선택 트랜지스터 TD, TS를 선택적으로 구동하고, 한편 워드선 WL0~WL31를 선택적으로 구동한다.
독출 동작에서는, 비트선에 양의 전압을 인가하고, 선택 워드선에 임의 전압(예를 들면 0 V)을 인가하고, 비선택 워드선에 패스 전압 Vpass(예를 들면 4.5 V)을 인가하고, 선택 게이트선SGD, SGS에 양의 전압(예를 들면 4.5 V)을 인가하고, 선택 트랜지스터 TD, TS를 온 하고, 공통 소스선에 0 V를 인가한다. 프로그램(기록) 동작에서는, 선택 워드선에 고전압의 프로그램 전압 Vpgm(15~25 V)을 인가하고, 비선택 워드선에 중간 전위(예를 들면 10 V)를 인가하고, 선택 트랜지스터 TD를 온시키고, 선택 트랜지스터 TS를 오프시키고, 「0」 또는 「1」의 데이터에 따라 전위를 비트선GBL에 공급한다. 소거 동작에서는, 블록 내의 선택 워드선에 0 V를 인가하고, P웰에 고전압(예를 들면 20 V)을 인가하고, 플로팅 게이트의 전자를 기판에 인발하는 것으로, 블록 단위로 데이터를 소거한다.
전압 검출부(390)는, 전원 투입시에 플래쉬 메모리(300)에 공급되는 전원 전압 Vcc의 전압 레벨을 감시하고, 공급되는 전압 레벨이 파워 온 전압 레벨에 도달했을 때, 파워 온 검출 신호를 컨트롤러(340)로 출력한다. 컨트롤러(340)는, 파워 온 검출 신호에 근거하여 파워 온 모드인지 아닌지를 판정하고, 파워 온 모드라고 판정했을 경우에는, 파워 온 시퀀스를 실행한다.
컨트롤러(340)는, 도 4에 도시한 바와 같이, CPU342나 ROM344 등을 포함한다. ROM344에는, 파워 온 시퀀스, 브레이크 시퀀스, 독출 동작, 프로그램 동작, 소거 동작 등의 다양한 프로그램을 제어하기 위한 명령 코드가 격납되어 있다. CPU342는, 프로그램 카운터 PC에 세트되는 어드레스에 따라 ROM344로부터 명령 코드를 독출하고, 독출한 명령 코드를 디코드하고, 디코드된 명령에 따라 워드선 선택 회로(350), 페이지 버퍼/센스 회로(360), 내부 전압 발생 회로(380) 등의 동작을 제어한다.
컨트롤러(340)는, 전압 검출부(390)로부터 파워 온 검출 신호에 근거하여 파워 온 모드인지 아닌지를 판정하고, 파워 온 모드로 판정하면, 파워 온 시퀀스를 실행한다. 파워 온 시퀀스의 하나에, 메모리 어레이(310)의 퓨즈 셀의 독출 동작이 포함된다. 퓨즈 셀에는, 전압이나 유저 옵션 등의 설정 정보가 격납되어 있고, 퓨즈 셀로부터 독출된 설정 정보는, 컨피큐레이션(configuration) 레지스터 등에 로드 된다.
본 실시예에서는, 파워 온 모드로 이행했을 때, 계속해서, 브레이크 시퀀스를 실행하는지 아닌지를 설정하기 위한 설정 수단(400)을 구비할 수 있다. 브레이크 시퀀스는, 후술하듯이, 파워 온 시퀀스의 후에, 메모리 어레이에 관한 동작을 선택하고, 선택한 동작을 실행하고, 실행하고 있는 동작이 선택된 타이밍에 정지하는 기능이다.
설정 수단(400)은, 예를 들면, 메탈 옵션을 포함한다. 단자 M1/M2를 오픈, 단자 M3/M4를 쇼트로 하면, AUTOBRK 신호는 GND(L) 레벨이고, 반대로, 단자 M1/M2를 쇼트, 단자 M3/M4를 오픈으로 하면, AUTOBRK 신호는 Vcc(H) 레벨이다. 임의 실시예에서는, 파워 온 모드로 이행했을 때, 브레이크 시퀀스를 실행시키는 경우에는, AUTOBRK 신호가 H레벨(Vcc 레벨)로 설정되어도 좋다. 즉, AUTOBRK 신호가 H레벨일 때, 브레이크 시퀀스가 인에이블로 되고, AUTOBRK 신호가 L레벨 때, 브레이크 시퀀스가 디스에이블 되어, 브레이크 시퀀스의 설정 상태를 나타내는 AUTOBRK 신호가 컨트롤러(340)에 제공된다.
설정 수단(400)은, 메탈 옵션에 한정되지 않는다. 다른 실시예에서, 설정 수단(400)은, AUTOBRK 신호의 인에이블/디스에이블의 설정 정보를 퓨즈 셀에 격납하고, 파워 온 시퀀스를 실행할 경우에, 이 설정 정보를 레지스터에서 로드하고, AUTOBRK 신호를 생성하도록 해도 괜찮다.
게다가, 브레이크 시퀀스를 실행하기 위해, 본 실시예에서, 메모리 어레이에 관한 동작을 선택하기 위한 선택 정보(410), 및 선택된 동작이 선택된 타이밍에 정지하기 위한 정지 정보(420)가 미리 설정되고, 설정된 선택 정보(410) 및 정지 정보(420)가 컨트롤러(340)에 제공된다.
임의 실시형태에서는, 선택 정보(410) 및 정지 정보(420)는, 메모리 어레이(310)의 퓨즈 셀에 격납되고, 파워 온 시퀀스를 실행할 때에, 퓨즈 셀로부터 선택 정보(410) 및 정지 정보(420)가 독출되고, 이러한 정보가 컨트롤러(340)에 제공된다. 또, 다른 실시형태에서는, 선택 정보(410) 및 정지 정보(420)를 불휘발성 레지스터 등의 기억 영역에 격납하여 두고, 그곳으로부터 선택 정보(410) 및 정지 정보(420)를 독출하고, 컨트롤러(340)에 제공하도록 해도 괜찮다.
선택 정보(410)는, 브레이크 시퀀스로 실행하는 동작을 선택하는 것으로, 구체적으로는, 독출 동작, 프로그램 동작, 소거 동작을 선택하는 정보이다. 임의 실시예에서는, 선택 정보(410)는, 예를 들면, 2 비트 데이터로부터 구성되고, ［01］은 독출 동작,［10］은 프로그램 동작,［11］은 소거 동작,［00］은, 택 동작 없음을 나타낸다.
정지 정보(420)는, 선택 정보(410)에 의해 선택된 동작이 실행되었을 때, 해당 동작을 정지하는 타이밍을 결정하고, 구체적으로는, ROM344의 어드레스 정보를 포함한다. ROM344에는, 메모리 어레이에 관한 동작을 제어하기 위한 명령 코드 등의 프로그램이 격납되어 있고, CPU342는, 프로그램 카운터 PC에 세트 된 어드레스에 따라 ROM344로부터 명령 코드 등을 독출하고, 독출된 명령 코드를 디코드하고, 디코드 결과에 따라 각 부를 제어한다. ROM344로부터 임의 어드레스의 명령 코드가 독출되면, 다음의 클록 신호에 동기하여 프로그램 카운터의 어드레스가 +1 인크리먼트 또는 -1 디크리먼트되고, 다음의 어드레스의 명령 코드가 ROM344로부터 독출을 계속한다. 컨트롤러(340)는, 정지 정보(420)에 포함되는 어드레스에 프로그램 카운터 PC의 어드레스가 일치했을 때, 프로그램 카운터 PC를 정지시키고, 즉, 다음의 어드레스의 명령 코드의 독출을 정지시키고, 이것에 의해, 실행 중의 동작을 사실상, 정지 또는 서스펜드(suspend) 한다.
예를 들면, 독출 동작에서 비트선 프리챠지의 타이밍에 동작을 정지하는 경우에는, 정지 정보(420)에는, 비트선 프리챠지를 제어하는 명령 코드의 어드레스가 설정된다. 상세하게, CPU342는, ROM344로부터 독출 동작을 위한 명령 코드를 순차 독출하고, 정지 정보의 어드레스가 프로그램 카운터의 어드레스에 일치했을 때, 프로그램 카운터의 갱신이 정지되므로, 다음의 명령이 실행되지 않는다. 사실상, CPU342는, 비트선 프리챠지를 제어하는 명령을 계속하지만, 독출 동작이 비트선 프리챠지의 단계에서 정지된다. 임의 실시형태에서는, CPU342는, 타이머에 의해 정지시간을 카운트 하고, 그 사이에, 정지한 상태의 플래쉬 메모리의 해석이 수행된다. 그 후, 타이머에 의한 카운트가 일정에 이르렀을 때, 프로그램 카운터 PC의 갱신이 재개되고, CPU342는, 다음의 어드레스의 명령 코드를 독출하고, 나머지의 독출 동작을 실행하고, 브레이크 시퀀스를 종료한다.
다음으로, 본 실시예의 플래쉬 메모리의 파워 온 시의 동작을 도 5의 플로우를 참조하여 설명한다. 해석 장치(200)로부터 플래쉬 메모리(반도체 칩)(300)의 Vcc 전원용의 외부 단자에 전원 전압이 공급되고, 이 전압이 전압 검출부(390)에 의해 검출된다(S100). 컨트롤러(340)는, 전압 검출부(390)로부터의 검출 결과에 근거하여 파워 온 모드인지 아닌지를 판정하고, 파워 온 모드로 판정하면, 파워 온 시퀀스를 실행한다(S110). 파워 온 시퀀스에서는, 예를 들면, 메모리 어레이(310)의 퓨즈 셀로부터 독출된 설정 정보가 컨피큐레이션 레지스터에 로드 된다. 또, 퓨즈 셀에 선택 정보(410) 및 정지 정보(420)가 격납되어 있는 경우에는, 선택 정보(410) 및 정지 정보(420)도 독출되고, 이러한 정보가 컨트롤러(340)에 제공된다.
파워 온 시퀀스가 종료하면, 컨트롤러(340)는, AUTOBRK 신호를 참조하여, 브레이크 시퀀스의 실행이 설정되어 있는지 아닌지를 판정한다(S120). 예를 들면, AUTOBRK 신호가 L레벨이면, 컨트롤러(340)는, 브레이크 시퀀스의 실행이 설정되어 있지 않는 것으로 판정하고, 모든 파워 온 시퀀스를 종료하고, 플래쉬 메모리 칩이 스탠바이 상태가 된다. 한편, AUTOBRK 신호가 H레벨이면, 컨트롤러(340)는, 브레이크 시퀀스의 실행이 설정되어 있다고 판정하고, 이 경우, 컨트롤러(340)는, 선택 정보(410)에 근거해 실행하는 동작을 선택한다(S130). 선택 정보(410)가［01］이면 독출 동작(S140),［10］이면 프로그램 동작(S142),［11］이면 소거 동작이 선택되고(S144),［00］이면, 선택 동작이 없기 때문에 종료가 된다(S170).
컨트롤러(340)는, 선택된 동작(독출 동작, 프로그램 동작, 소거 동작)을 실행하고(S140, S142, S144), 실행하고 있는 동작을 정지 정보(420)에 따라 정지한다(S150, 152, 154). 정지하는 타이밍은, 해석 장치(200)에 의해 해석을 실시하고 싶은 동작 상태에 근거해 세트 될 수 있다. 예를 들면, 독출 동작에서의 글로벌 비트선을 프리챠지 한 상태, 프로그램 동작에서의 선택 워드선에 프로그램 펄스를 인가한 상태, 소거 동작에서의 웰에 소거 전압을 인가한 상태 등이다.
도 6에, 글로벌 비트선을 프리챠지 한 상태에서 정지할 때의 예를 나타내고 있다. 독출 동작을 실행할 때, 프로그램 카운터에는, ROM344의 독출 동작을 개시하는 선두의 어드레스 ADD_10이 세트 된다. CPU342는, 프로그램 카운터의 어드레스 ADD_10에 따라 ROM344로부터 독출 동작을 개시하기 위한 명령 코드를 독출한다. 여기에서는, 메모리 어레이(310)의 미리 결정되었던 페이지(행 어드레스)를 독출하기 위한 데이터 등이 ROM344에 격납되어 있는 것으로 한다. ROM344로부터 ADD_10의 명령 코드가 독출되면, 프로그램 카운터의 어드레스가 클록 신호에 동기하여 ADD_11에 인크리먼트 되고, ROM344로부터 다음의 명령 코드가 독출되고, 이후, 동일하게 하여 ROM344로부터 명령 코드가 순차 독출되고, 독출 동작의 제어를 한다.
ROM344의 어드레스 ADD_20에, 비트선의 프리챠지의 명령 코드가 격납되고 있는 경우, 정지 정보(420)에는, 이 어드레스 ADD_20이 세트 될 수 있다. 프로그램 카운터의 어드레스가, ADD_20에 인크리먼트 되면, CPU342는, 비트선 프리챠지를 수행하기 위한 명령 코드를 ROM344로부터 독출하고, 이것에 의해, 페이지 버퍼/센스 회로(360)는, 글로벌 비트선을 프리챠지 한다. 이 때, 프로그램 카운터의 어드레스가 정지 정보(420)의 어드레스 ADD_20에 일치하기 때문에, 프로그램 카운터의 어드레스의 인크리먼트가 정지된다. 이것에 의해, 독출 동작은, 글로벌 비트선의 프리챠지 상태로 정지하게 된다.
다시 도 5로 돌아와, 선택된 동작이 정지된 상태에서, 해석 장치(200)는, 플래쉬 메모리 칩의 이상의 유무를 해석한다(S160, S162, S164). 이 예에는, 예를 들면, 비트선 프리챠지 상태에서 독출 동작을 정지시키고, 글로벌 비트선 간에 이상한 리크 전류가 있는지 아닌지를 해석할 수 있다.
도 7에, 브레이크 시퀀스를 실행할 경우에, 비트선 프리챠지의 타이밍에 독출 동작을 정지하는 타이밍 차트를 나타낸다. 시각 t1에서, 선택 워드선 및 비선택 워드선에 패스 전압 Vpass가 인가된다. 패스 전압 Vpass는, 메모리 셀이 소거 상태 또는 프로그램 상태에 관계없이, 메모리 셀이 온 하는 전압이다. 시각 t2에서, NAND 스트링의 비트선 측의 선택 트랜지스터가 온 되고, NAND 스트링이 글로벌 비트선에 접속되고, 시각 t3에서 선택 비트선에 프리챠지 전압이 인가된다. 시각 t4에서, 선택 워드선의 전압이 독출 전압 Vread가 된다. 시각 t5는, 해석을 위해 독출 동작이 정지한 타이밍이고, P로 나타내는 선택 비트선 간의 단락의 유무가 해석된다. 해석 장치(200)는, 시각 t5의 프리챠지 동작이 정지한 상태에서, 리크 전류를 검출하고, 검출된 리크 전류가 이상한 위치를 특정하고, 촬상된 화상 데이터 상에서 특정한 위치를 발광시켜, 이를 표시시킨다.
해석이 종료하면, 나머지의 독출 동작이 재개되고, 시각 t6은, 소스선 측 선택 트랜지스터가 온 하여 선택 비트선이 공통 소스선에 접속되는 타이밍이다. 독출 동작이 종료한 시점에서, 브레이크 시퀀스가 종료하고, 플래쉬 메모리(300)는 스탠바이 상태가 된다.
상기에 의하면, 본 발명은, 파워 온 시퀀스 시에, 브레이크 시퀀스를 실행하도록 했으므로, 해석 장치(200)가 플래쉬 메모리(300)를 제어하기 위한 인터페이스를 갖추지 않는 경우라도, 플래쉬 메모리(300)의 소망한 동작 상태에서의 불량이나 고장 등의 해석을 실시하는 것이 가능하게 된다.
상기 실시예에서는, NAND형 플래쉬 메모리를 예시했지만, 본 발명은, 이외의 반도체 메모리에도 적용할 수 있다. 또, 상기 실시예에서는, Vcc 전원용의 외부 단자의 전압 신호에 근거해 파워 온 모드인지 아닌지를 판정하고, 거기에 계속하여 브레이크 시퀀스를 실행하는 예를 나타냈지만, 본 발명은, 이외에도, 외부 단자에 특정의 신호를 주는 것으로 반도체 기억장치를 특수 모드로 동작시키는 것 같은 경우에도, 거기에 계속해서 브레이크 시퀀스를 실행하도록 해도 괜찮다.
이상과 같이 본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것은 아니고, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 여러 가지의 변형 변경이 가능하다.
100 ： 해석 시스템
200 ： 해석 장치
202, 204, 206 ： 단자
210 ： 촬상 카메라
220 ： 리크 전류 검출부
230 ： 이상 위치 특정부
240 ： 이상 위치 표시부
300 ： 플래쉬 메모리

Claims (14)

  1. 메모리 어레이에 관한 동작을 제어하기 위한 컨트롤러를 포함한 반도체 기억장치의 동작 방법에 있어서,
    상기 컨트롤러는,
    외부 단자에 공급되는 신호에 근거하여 반도체 기억장치가 특정의 모드에 있는지 아닌지를 판정하고,
    특정의 모드라고 판정했을 경우, 메모리 어레이에 관한 동작의 실행 중에 상기 동작을 정지하는 브레이크 시퀀스를 실행하는,
    반도체 기억장치의 동작 방법.
  2. 제1항에 있어서,
    상기 브레이크 시퀀스는,
    메모리 어레이에 관한 동작을 선택하는 것,
    선택된 동작을 실행하는 것, 및
    선택된 타이밍에 동작을 정지하는 것
    을 포함하는, 반도체 기억장치의 동작 방법.
  3. 제2항에 있어서,
    상기 브레이크 시퀀스는,
    미리 결정된 기억 영역으로부터, 메모리 어레이에 관한 동작을 선택하기 위한 선택 정보 및 선택된 타이밍에 동작을 정지하기 위한 정지 정보를 독출하는 것
    을 포함하는, 반도체 기억장치의 동작 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 컨트롤러는,
    외부 단자에 공급되는 전원 전압에 근거해 파워 온 모드라고 판정했을 경우에, 상기 브레이크 시퀀스를 실행하는,
    반도체 기억장치의 동작 방법.
  5. 제1항 또는 제2항에 있어서,
    동작 방법은, 상기 브레이크 시퀀스를 실행하는지 아닌지를 설정하는 것을 더 포함하고,
    상기 컨트롤러는, 실행하는 것이 설정되어 있는 경우에, 상기 브레이크 시퀀스를 실행하는,
    반도체 기억장치의 동작 방법.
  6. 제3항에 있어서,
    상기 컨트롤러는, 상기 정지 정보에 포함되는 어드레스에 근거해 ROM으로부터의 코드의 독출을 정지하고, 동작을 정지하는,
    반도체 기억장치의 동작 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 컨트롤러는, 메모리 어레이의 독출 동작에서 비트선이 프리챠지 되었을 때, 동작을 정지하는,
    반도체 기억장치의 동작 방법.
  8. 메모리 어레이와,
    메모리 어레이에 관한 동작을 제어하기 위한 컨트롤러와,
    외부 단자
    를 구비하고,
    상기 컨트롤러는,
    외부 단자에 공급되는 신호에 근거하여 반도체 기억장치가 특정의 모드에 있는지 아닌지를 판정하는 판정 수단과,
    상기 판정 수단에 의해 특정의 모드라고 판정했을 경우, 메모리 어레이에 관한 동작의 실행 중에 상기 동작을 정지하는 브레이크 시퀀스를 실행하는 실행 수단
    을 포함하는, 반도체 기억장치.
  9. 제8항에 있어서,
    상기 판정 수단은, 외부 단자에 공급되는 전압에 근거해 파워 온 모드인지 아닌지를 판정하고,
    상기 실행 수단은, 파워 온 모드라고 판정되었을 경우에 상기 브레이크 시퀀스를 실행하는,
    반도체 기억장치.
  10. 제8항 또는 제9항에 있어서,
    상기 실행 수단은,
    미리 결정된 기억 영역으로부터, 메모리 어레이에 관한 동작을 선택하기 위한 선택 정보 및 선택된 타이밍에 동작을 정지하기 위한 정지 정보를 독출하고,
    상기 선택 정보에 따라 동작을 실행하고, 또한 상기 정지 정보에 따라 동작을 정지하는,
    반도체 기억장치.
  11. 제8항에 있어서,
    반도체 기억장치는,
    상기 브레이크 시퀀스를 실행하는지 아닌지를 설정하기 위한 설정 수단을 더 포함하고,
    상기 실행 수단은,
    상기 설정 수단에 의해 실행하는 것이 설정되어 있는 경우에, 상기 브레이크 시퀀스를 실행하는,
    반도체 기억장치.
  12. 제10항에 있어서,
    상기 실행 수단은, 상기 정지 정보에 포함되는 어드레스에 근거해 ROM으로부터의 코드의 독출을 정지하고, 동작을 정지하는,
    반도체 기억장치.
  13. 제8항 또는 제9항에 기재된 반도체 기억장치와, 상기 반도체 기억장치에 접속된 해석 장치를 포함하는 해석 시스템에 있어서,
    상기 해석 장치는,
    상기 반도체 기억장치에 전원 전압을 공급하고, 상기 반도체 기억장치에 대해 이상 전류가 흐르는 개소를 해석하는,
    해석 시스템.
  14. 제13항에 있어서,
    상기 해석 장치는, 이상 전류가 흐르는 개소를 가시화하는 수단
    을 포함하는, 해석 시스템.
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