KR100344687B1

KR100344687B1 - 불휘발성 반도체 기억 장치 및 그 데이터 소거 제어 방법

Info

Publication number: KR100344687B1
Application number: KR1020000017140A
Authority: KR
Inventors: 야마무라도시오; 스기우라요시히사; 가나자와가즈히사; 사꾸이고지; 나까무라히로시
Original assignee: 가부시끼가이샤 도시바
Priority date: 1999-04-02
Filing date: 2000-04-01
Publication date: 2002-07-25
Also published as: JP2000348492A; TW444377B; EP1041577A3; CN1124618C; KR20010066757A; DE60041376D1; EP1041577B1; US6512702B1; EP1041577A2; JP3920501B2; CN1270394A

Abstract

메모리 셀 어레이는 복수의 블록을 각각 포함하는 좌측 및 우측 셀 어레이 1L 및 1R로 분할된다. 데이터 소거는 명령 레지스터(4)에 들어있는 소거 명령 플래그 및 어드레스 레지스터(5)에 들어있는 어드레스를 근거로하여 소거 제어 회로(8)에 의해 제어된다. 좌측 및 우측 셀 어레이 1L 및 1R의 선택된 블록에 대해 배치 소거가 실시된다. 데이터 소거후, 좌측 및 우측 셀 어레이 1L 및 1R에 대해 병렬로 동시적으로 소거 블록을 검색함으로써 소거 블록에 대한 검증 동작이 실시된다. 따라서, 데이터 소거후 검증 동작을 위해 선택된 블록을 검색하는데 필요한 시간이 단축되어, 전체 데이터 소거를 실시하는데 필요한 시간이 단축된다.

Description

불휘발성 반도체 기억 장치 및 그 데이터 소거 제어 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE CONTROLLING METHOD FOR USE THEREIN}

본 발명은 데이터를 전기적으로 재기록하고 매 블록 마다 데이터를 배치소거(batch-erasing)할 수 있는 불휘발성 반도체 기억 장치(EEPROM)에 관한 것으로, 특히 데이터 소거 순서의 개선에 관한 것이다.

통상적인 NAND형 EEPROM은 하나 이상의 메모리 셀 어레이를 선택 및 배치소거할 수 있는 기능을 갖고 있다(일본 특허 제2667617 참조). 이러한 배치 소거 EEPROM은 데이터 소거 블록의 메모리셀이 충분히 소거되었는지를 판정하고, 소거가 불충분하다면, 다시 선택된 블록(들)을 소거하기 위해 소거 검증 판독(eraseverify readout)을 수행하는 기능을 갖고 있다. 이러한 기능은 칩에 제공되는 시퀀스에 의해 자동으로 수행된다.

특히, 이러한 유형의 EEPROM의 데이터가 소거되는 경우 사용자 시스템은 소거될 다수의 오브젝트를 포함하고 있는 선택 블록의 어드레스와, 소거 실행 명령을 EEPROM 칩에 입력한다. 따라서, 칩측에서, 데이터 소거가 시작되고, 그후, 검증 동작을 포함한 일련의 데이터 소거 동작이 완료될 때 까지 비지 신호(busy signals)가 출력된다. 이러한 동안 사용자 시스템측은 칩에 액세스할 수 없으며, 소거 동작이 완료될 때까지 대기 상태에 있게 된다.

특히, 승압 소거 전압을 메모리 어레이가 형성되는 p-형 웰에 인가하고, 선택 블록의 모든 워드선에 0V를 인가하고, 미선택 블록의 워드선들이 플로팅되도록 함으로써 데이터 소거 동작이 수행된다. 이때, 선택된 블록의 메모리셀에서는 플로팅 게이트의 전자들이 기판측으로 방출된다. 미선택 블록에서는 워드선의 전위가 용량성 결합에 의해 상승하므로 데이터가 소거된다.

선정된 소거 시간이 내부 타이머에 의해 경과한 후, 셀어레이의 소거 전압이 방전된다. 그후, 검증 동작을 수행하기 위해, 선택 블록을 검색하기 위한 동작이 수행된다. 즉, 어드레스를 증가시키는 동안 소거 선택 블록을 검색하기 위한 동작이 반복되고, 데이터를 소거하는 동안 선택된 블록이 검색되는 경우, 검증 판독이 이 선택된 블록에 대해 수행된다. 검증 판독 이후, 소거가 충분하다고 판정된다면, 검색 동작은 소거될 어드레스가 최종 어드레스에 도달할 때 까지 계속된다. 소거될 어드레스가 최종 어드레스에 도달하는 경우, 모든 데이터 소거 동작이 완료된다. 검증 동작 이후, 소거가 불충분한 것으로 판정된다면, 소거가 다시 수행되고, 선택 블록 검색 및 검증이 다시 반복된다.

그런데, EEPROM의 용량이 증가함에 따라, 메모리셀 어레이는 가끔 다수의 셀어레이 영역으로 분할된다. 다수의 셀 어레이 영역은 통상 다른 웰에 형성된다. 또한, 이러한 경우에, 데이터 소거는 선택적 블록을 선택하여 이 선택된 블록을 배치 소거하도록 복수의 셀 어레이 영역 위에서 수행될 수 있다. 그러나, 상술한 종래의 데이터 소거 순서에 있어서는 소거 검증을 위한 검증 동작을 수행하려면 많은 시간이 걸린다는 문제가 있다. 어드레스 레지스터의 어드레스가 최종 어드레스에 도달할 때 까지 검색 동작이 반복되기 때문에, 선택 및 소거된 블록에 대한 검증 동작을 수행하기 위해 어드레스 레지스터의 어드레스가 증가한다. 특히, 메모리셀 어레이는 2개의 셀 어레이 영역으로 분할되고, 각각의 셀 어레이 영역이 1024개의 블록을 갖는 경우, 전체적으로 2048번의 검색 동작이 수행되어야 한다.

칩의 외측으로부터 본 모든 데이터 소거 동작을 수행하는데 요구되는 시간은 소거 펄스가 인가되는 순소거 시간(net erase time) 즉, 선택된 블록을 검색하기 위한 동작을 수행하는데 요구되는 시간과, 검증 판독을 수행하는데 요구되는 시간의 합이다. 하나의 검색 동작을 수행하는데 요구되는 시간은 수백 ns이기 때문에, 소거될 모든 블록을 검색하는데 요구되는 시간은 대략 1ms이다. 데이터 소거에 요구되는 순시간은 1ms 내지 2ms의 범위에 있기 때문에 전체 소거 시간에 대해 검색 동작을 수행하는데 요구되는 시간의 퍼센티지는 수십 %에 도달한다. 이러한 문제는 EEPROM의 용량이 증대됨에 따라 점점 더 심각한 문제가 되고 있다.

상기한 문제들을 해소하고, 데이터 소거후 검증 동작동안 선택 블록을 검색하는데 요구되는 시간을 줄일 수 있는 EEPROM을 제공하며, 전체 데이터 소거를 수행하는데 요구되는 시간을 줄이는 것이 본 발명의 목적이다.

도 1은 본 발명에 따른 NAND형 EEPROM의 바람직한 실시예의 블록도.

도 2a는 본 발명의 제1 실시예에 따른 메모리 어레이의 등가 회로를 나타내는 회로도.

도 2b는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 단면도로서, 2개의 셀 어레이가 상이한 웰에 형성되는 것을 나타내는 도면.

도 3은 제1 바람직한 실시예에서 데이터 소거를 위한 전위들간의 관계를 나타내는 도면.

도 4는 제1 바람직한 실시예에서의 횡디코더 회로도.

도 5는 제1 바람직한 실시예에서의 선택 블록 검출 회로의 회로도.

도 6은 제1 바람직한 실시예에서의 데이터 소거 동작을 나타내는 흐름도.

도 7a는 제1 바람직한 실시예에서의 데이터 소거를 위한 타이밍도.

도 7b는 제1 바람직한 실시예에서의 데이터 소거를 위한 타이밍도(도 7a로부터 계속됨).

도 7c는 하나의 메모리셀 어레이에 4개의 셀 어레이 영역이 제공되는 구성을나타내는 블록도.

도 8a는 본 발명에 따른 NAND형 EEPROM의 제2 바람직한 실시예의 블록도.

도 8b는 제2 바람직한 실시예에서의 데이터 소거 동작을 나타내는 흐름도.

도 9a는 제2 바람직한 실시예에서의 데이터 소거에 대한 타이밍도(상부반).

도 9b는 제2 바람직한 실시예에서의 데이터 소거를 대한 타이밍도(하부반).

도 10a는 제3 바람직한 실시예에서의 어레이 선택 플래그 보유 회로부의 블록도.

도 10b는 도 10a에 도시한 어레이 선택 플래그 보유 회로의 내부 구조의 일례를 나타내는 도면.

도 10c는 도 10b에 도시한 래치 회로의 내부 구조의 예를 나타내는 도면.

도 10d는 본 10a에 도시한 일치 검출 회로의 내부 구조의 예를 나타내는 도면.

도 11a는 제4 바람직한 실시예에서의 메모리 셀 어레이와 행 디코더부를 나타내는 개략도.

도 11b는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 단면도로서, 2개의 셀 어레이가 동일한 웰에 형성되는 것을 나타내는 개략도.

도 12는 제4 바람직한 실시예에서의 데이터 소거 동작을 나타내는 흐름도.

도 13은 제4 바람직한 실시예에서의 선택 블록 검출 회로의 바람직한 예에 대한 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1L, 1R : 셀 어레이

2L, 2R : 행 디코더

3L, 3R : 센스 증폭기

4 : 커맨드 레지스터

5 : 어드레스 레지스터/카운터

6 : 판독 제어 회로

7 : 기입 제어 회로

8 : 소거 제어 회로

10 : 워드선 구동기

11L, 11R : 어레이 선택 플래그 보유 회로

상기한 목적을 달성하기 위하여, 본 발명의 한 양상에 따르면, 불휘발성 반도체 기억 장치는, 복수의 셀 어레이 영역으로 분할된 메모리 셀 어레이 - 각각의 셀 어레이 영역은 복수의 블록을 포함하고, 각각의 상기 블록에는 전기적으로 재기록가능한 불휘발성 메모리 셀이 배치됨- 와;

상기 메모리 셀 어레이의 블록 중 하나 이상을 소거될 블록으로 선택하여 소거 블록으로 선택된 블록내의 데이터를 배치 소거(batch-erase)하기 위한 데이터 소거부와;

상기 메모리 셀 어레이의 각각의 블록에 제공되며, 그 블록이 상기 소거 블록이라는 것을 가리키는 소거 정보를 보유하는 소거 정보 보유부와;

상기 소거 블록을 검출하기 위해, 상기 복수의 셀 어레이 영역 각각에 있는 상기 소거 정보 보유부가 보유하는 상기 소거 정보를 상기 블록들 개개에 대해 순차적으로 판독하되, 상기 소거 정보 보유부로부터 상기 소거 정보를 판독할 때 상기 복수의 셀 어레이 영역의 적어도 일부분의 상기 블록들 개개에 대해 동일한 타이밍으로 상기 소거 정보를 판독하는 검색부; 및

상기 검색부에 의해 검출된 상기 소거 블록에 대해 상기 메모리 셀의 소거상태를 확인하기 위한 소거 검증을 실시하되, 불충분하게 소거된 상기 소거 블록에 대해서는 데이터 소거 동작을 반복하며, 상기 검색부에 의해 동일한 타이밍으로 판독된 상기 소거 정보를 근거로 검출되는 상기 소거 블록들에 대해 병렬로 상기 소거 검증을 실시하는 소거 검증부를 구비하고 있다.

본 발명의 또다른 양상에 따르면, 불휘발성 반도체 기억 장치는 복수의 셀 어레이 영역으로 분할된 메모리 셀 어레이 - 각각의 셀 어레이 영역은 복수의 블록을 포함하고, 각각의 상기 블록에는 전기적으로 재기록가능한 불휘발성 메모리 셀이 배치됨-와;

상기 메모리 셀 어레이의 블록중 하나 이상을 소거될 블록으로 선택하여 소거 블록으로 선택된 블록내의 데이터를 배치 소거하기 위한 데이터 소거부와;

상기 복수의 셀 어레이 영역내의 상기 소거 정보 보유부가 보유하는 상기 소거 정보를 판독하여, 상기 소거 블록이 각각의 상기 셀 어레이 영역에 존재하는지를 검출하는 검출부; 및

상기 검출부에 의해 상기 소거 블록의 존재가 검출된 상기 셀 어레이 영역내의 상기 소거 블록에 대해 상기 메모리 셀의 소거 상태를 확인하기 위한 소거 검증을 실시하되, 상기 소거 정보를 상기 블록들 개개에 대해 순차적으로 판독하고, 불충분하게 소거된 상기 소거 블록에 대해서는 데이터 소거 동작을 반복하여, 상기 소거 블록에 대한 소거 검증을 실시하는 소거 검증부를 구비하고 있다.

본 발명의 또다른 양상에 따르면, 불휘발성 반도체 기억 장치는 복수의 셀 어레이 영역으로 분할된 메모리 셀 어레이 -각각의 셀 어레이 영역은 복수의 블록을 포함하고, 각각의 상기 블록에는 전기적으로 재기록가능한 불휘발성 메모리 셀이 배치됨-와;

각각의 상기 셀 어레이 영역이, 매 상기 셀 어레이 영역중 하나마다 상기 소거 블록을 포함하고 있음을 가리키는 셀 어레이 소거 정보를 보유하는 소거 정보 보유부와;

상기 소거 정보 보유부로부터 상기 셀 어레이 소거 정보를 판독하여, 상기 소거 블록이 각각의 상기 셀 어레이 영역에 존재하는지를 검출하는 검출부; 및

특히, 본 발명에 따르면, 소거 동작 동안 선택되는 블록(들)을 검색하기 위해서는 검증하는 동안, 블록 선택을 검색하기 위한 센스 노드의 기능을 하는 공통 버스가 메모리 셀 어레이의 셀 어레이 영역의 각각에 제공된다. 더욱이, 블록(들)이 블록 검색 동안 선택되는지를 검색하기 위해 공통 버스의 전위를 모니터링하는선택 블록 검출 회로가 제공된다.

특히, 이러한 경우에, 공통 버스의 전위는 유지되고 있는 데이터에 의한 셀 어레이 영역의 각각의 블록중 하나에 대해 제어되는 방전 경로의 온/오프와, 데이터 소거 동안 선택되는 블록(들)에서의 공통 버스를 방전하기 위한 블록 어드레스 및 타이밍 제어 신호에 의해 판정된다.

본 발명에 따르면, 블록 검색을 수행하기 위해 요구되는 시간은, 데이터 배치 소거 이후의 검증을 위한 검색을 수행하도록 소거 블록들을 순차적으로 검색하기 위해 모든 어드레스를 증가시키는 종래의 시스템에 비해, 병렬로 동시에 다수의 셀 어레이들을 검색함으로써 단축될 수 있다. 더욱이, 검증 동작을 위한 블록 검색에 앞서, 소거를 하는 동안 선택된 블록들이 각각의 셀 어레이에 존재하는지 그리고 블록 검색 및 검증이 소거 블록이 존재하는 셀 어레이에 대해 수행되는지를 동시에 판독함으로써 판정되므로, 블록 검색을 수행하는데 필요한 시간이 짧아질 수 있다.

더욱이, 본 발명에 따르면, 메모리 셀 어레이 내의 블록 검색이 동시에 병렬로 수행되는 복수의 셀 어레이 영역은 예를 들어 웰로부터 분리될 수도 있다. 이러한 경우에, 행 디코더, 열 디코더, 및 센스 증폭기는 복수의 셀 어레이 영역 각각에 제공될 수도 있어, 블록 검색 이후의 검증 판독 동작은 복수의 셀 어레이 영역에 대해 병렬로 수행될 수 있다. 이와 달리, 본 발명에 따르면, 메모리 셀 어레이의 복수의 셀 어레이 영역은 물리적으로 분리되는 일 없이 어드레스의 할당에 의해서만 서로 분리되도록 단일의 웰에 형성될 수도 있다. 이러한 경우에, 만일 비트선이 복수의 셀 어레이 영역의 위에 지속적으로 제공되고, 공통 센스 증폭기가 사용되면, 블록 검증 이후의 검증 판독 동작이 복수의 셀 어레이 영역 마다 순차적으로 수행된다.

실시예

이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

(제1 실시예)

도 1은 본 발명에 따른 배치 소거 NAND형 EEPROM(플래시메모리)의 바람직한 제1 실시예에 대한 블록도이다. 이 바람직한 실시예에서, 메모리 셀 어레이(1)는 좌측 셀 어레이 1L과 우측 셀 어레이 1R로 분할된다. 도 2a에 도시한 바와 같이, 각각의 셀 어레이(1L, 1R)는 NAND 셀을 포함하고 있으며, 다수의 불휘발성 메모리 셀 MC는 직렬로 접속된다.

NAND 셀의 하나의 단부는 게이트선 SGD를 선택함으로써 선택 게이트 트랜지스터 S1을 통해 비트선 BL에 접속되고, 그 다른쪽 단부는 게이트선 SGS를 선택함으로써 구동되는 선택 게이트 트랜지스터 S2를 통해 공통 소스선에 접속된다. NAND 셀의 범위 즉, 도 2a의 예에서 8개의 워드선 WL0 내지 WL7의 범위는 각각의 블록 B0, B1, ..., 에 대응하고, 이들 각각은 데이터 소거 유닛의 기능을 한다. 도 1의 실시예에서 각각의 셀 어레이(1L, 1R)는 1024개의 블록을 포함한다.

더욱이, 셀 어레이(1L, 1R)는 별도의 p-형 웰에 각각 형성된다. 도 2b는 불휘발성 반도체 기억 장치의 단면을 나타내는 개략도로서, 셀 어레이(1L, 1R)가 형성된다. 도 2b에 도시한 바와 같이, n형 웰 NW1 및 NW2는 p형 반도체 기판 SS의표면상에 형성된다. p-형 웰 PW1 및 PW2는 n형 웰 NW1 및 NW2의 표면상에 형성된다.

좌측 셀 어레이(1L)가 p-형 웰(W1) 상에 형성되고, 우측 셀 어레이(1R)가 p-형 웰(W2) 상에 형성된다. 그러나, 불순물형은 이들의 반대형일 수 있다.

셀 어레이(IL, IR)에 워드선을 선택적으로 구동하기 위한 행 디코더(2L, 2R) 및 각각의 판독 데이터를 감지하여 기입 데이터를 래치하기 위한 센스 증폭기(3L, 3R)가 제공된다. 커맨드 레지스터(4)는 데이터 판독, 기입(프로그램), 외부로부터의 소거를 나타내는 커맨드를 포착하여 디코드한다. 어드레스 레지스터/카운터(5)는 외부 어드레스를 포착한다. 판독 제어 회로(6), 기입 제어 회로(7), 및 소거 제어 회로(8)는 각각 커맨드 레지스터(4)에 포착된 커맨드와 어드레스 레지스터(5)에 포착된 어드레스에 기초하여 데이터의 판독, 기입, 및 소거를 제어한다.

워드선 구동기(10)는 데이터의 판독, 기입 및 소거에 따라 필요로 하는 워드선 구동 전압을 행 디코더(2L, 2R)에 의해 선택된 워드선에 공급한다. 데이터의 기입시, 부스터 회로(도시되지 않음)에 의해 제공된 승압된 기입 전압(VP)이 워드선에 인가된다. 데이터의 소거시, 도 3에 도시된 바와 같이, 부스트된 소거 전압(VE)이 셀 어레이의 p-형 웰(PW1, PW2)에 인가되고, 0V가 선택된 블록의 워드선에 인가되며(도 3의 경우 B1), 선택되지 않은 블록의 워드선이 플로우팅된다.

어레이 선택 플래그 보유 회로(11L, 11R)는 소거 커맨드(ABE)가 입력될 때, 좌측 및 우측 셀 어레이(1L, 1R) 모두가 선택되었음을 나타내는 선택 플래그 LEFT="H" 및 RIGHT="H"를 유지한다. 구체적으로, 좌측 및 우측 셀 어레이(1L, 1R)가 어드레스(Ar0 내지 Arn) 중 가장 중요한 어드레스(Arn)의 "H"와 "L"에 의해 결정된다고 가정하면, Arn와 그 보완 신호 /Arn의 OR 논리 데이터와 같이 소거시 선택 플래그 LEFT="H"와 RIGHT="H"가 유지된다. 이들 선택 플래그 LEFT와 RIGHT는 소거 이후의 검증 동작에서 선택되지 않은 셀 어레이에 대하여 "L"이다. 즉, 선택 플래그 LEFT와 RIGHT는, 검색시 블록이 속하는 셀 어레이가 선택되지 않았음을 나타내는 신호(UNSELL 및 UNSELR)에 의해, 선택되지 않은 셀 어레이에 대하여 "L"이다. 따라서, 신호(UNSELL, UNSELR)가 모든 블록 당 소거 제어 회로(8)로부터 출력된다.

선택된 블록 검출 회로(12)는 각각의 셀 어레이(1L, 1R)에 제공된 공통 버스(BUSL, BUSR)를 모니터함으로써, 모든 블록 당 각 셀 어레이(1L, 1R)의 선택의 존재를 검출하기 위한 회로이다. 이러한 회로가 이후 상세히 설명되나, 각각의 공통 버스(BUSL, SUSR)는 셀 어레이(1L, 1R) 중 하나의 셀 어레이의 각 블록에 배열된 래치 회로(41)(도 4)에 공통으로 접속된다. 각각의 래치 회로(41)는 데이터의 소거시 블록 선택 정보를 유지한다. 따라서, 공통 버스(BUSL, BUSR)는 데이터 소거용 블록 선택 정보에 기초하여, 이후 수행될 검증을 위해 선택된 블록 검색에서의 센스 노드이다. 선택된 블록 검출 회로(12)는 데이터의 소거 이후에 선택된 블록 검색 동안 공통 버스(BUSL, BUSR)를 모니터하여, 각각의 셀 어레이(1L, 1R)에서 블록의 선택/비선택 상태를 나타내는 신호(VBLKLn, VBLKLn)를 출력한다.

도 4는 워드선을 선택적으로 구동하기 위한 각각의 행 디코더(2L, 2R)의 블록 선택 디코더(RDi)의 구성을 도시한다. 블록 코딩부(40)는 NAND 게이트(G1)와인버터(I1)에 의한 행 디코더 활성화 신호(RDECL/R)와 프리코드 출력(PREDECi)의 일치된 검출을 수행한다. 블록이 선택되는 경우, NAND 게이트(G1)의 출력은 "L"이다. 역으로 병렬로 연결된 인버터(I2a, I2b)를 포함하는 래치(41)는 데이터 소거시 블록이 선택되는 것을 나타내는 소거 플래그를 유지하기 위한 소거 플래그 보유 회로이다. 즉, 어드레스가 블록 소거 이전에 칩 외부로부터 입력되는 경우, 래치(41)의 노드(N1)가 선택된 블록에 대하여 "H"가 되는데, 이는 데이터 소거의 전체 주기동안 유지된다.

래치(41)의 노드(N1)에 의해 제어된 NMOS 트랜지스터(QN4)의 부분, 타이밍 제어 신호(EBSEN1)를 수신하는 NMOS 트랜지스터(QN5), 및 디코딩부(40)의 출력을 수신하는 NMOS 트랜지스터(QN6)는 공통 버스(BUSL/R)용 방전 경로(44)를 구성한다. 상술한 바와 같이, 각각의 공통 버스(BUSL, BUSR)가 각각의 셀 어레이 영역에 공통으로 제공되어, 검색 동작에서 데이터의 소거시 블록이 선택되는지의 여부를 검출하는 센스 노드로서 제공된다. 공통 버스(BUSL, BUSR)가 도 1에 도시된 선택된 블록 검출 회로(12)에 접속된다. 블록이 선택되어, 타이밍 제어 신호(EBSEN1)가 "H"일 때, NMOS 트랜지스터(QN4 내지 QN6)가 턴 온되어, 방전 경로(44)는 공통 버스(BUSL, BUSR)를 방전시킨다.

래치(41)의 노드(N1)가 클록화된 인버터(I11), 인버터(I5), 및 공핍형 NMOS 트랜지스터(QN10, QN11)를 통해 구동 전압 전달 단자(TR)에 접속된다. 반면에, 인버터(I1)의 출력이 다른 클록화된 인버터(I12), 인버터(I5), 및 트랜지스터(QN10, QN11)를 통해 단자(TR)에 접속된다. 이들 2개의 경로의 클록화된 인버터(I11,I12)가 활성화 신호(LEN, LENn)에 의해 제어되어, 데이터의 소거시와 다른 동작시 보완적으로 턴 온된다. 즉, 데이터의 소거시, 클록화된 인버터(I11)가 턴 온되어, 래치(41)의 출력 "H"이 전달 단자(TR)로 전달된다. 트랜지스터(QN10, QN12)가 공핍형 트랜지스터이므로, 인버터(I5)의 출력(RDECI)의 "H"(=VCC)가 그 전위를 감소시키지 않으면서 단자(TR)로 전달된다.

데이터의 판독 및 기입(검증시)시 부스터 회로(도시되지 않음)에 의해 부스트된 구동 전압(또는 전원 전압)(VDREC)을 단자(TR)로 전달하기 위해 전달 스위치 회로(42)가 동작한다. 즉, 블록이 선택될 때, 인버터(I5)의 출력(RDECI)이 "H"가 되어, NAND 게이트(G2)로 들어간다. 차지 펌프 동작을 위한 클록 신호(OSC)가 NAND 게이트(G2)의 다른 입력 단자에 들어간다. 따라서, 블록이 선택될 때, 클록 신호(OSC)가 NAND 게이트(G2)를 통해 전달 스위치 회로(42)에 공급된다. 따라서, 전달 스위치 회로(42)는 차지 펌프 기능에 의해 전압(VRDEC+α)을 단자(TR)로 전달한다(이때, α는 NMOS 트랜지스터(QN9)의 임계 전압). 단자(TR)에 전달된 구동 전압에 의해, 워드선 구동 스테이지(43)의 트랜지스터가 턴 온된다. 따라서, 워드선 제어 단자(CG0 내지 CG7) 및 선택 게이트 단자(SGD, SGS)에 인가된 필요로 하는 구동 전압은 그 전위를 감소시키지 않으면서 워드선(WL) 및 선택 게이트 라인(SGD1, SGD2)에 인가된다.

도 5는 도 1에 도시된 선택된 블록 검출 회로(12)의 구성을 도시한다. 선택된 블록 검출 회로(12)는 셀 어레이(1L, 1R)에 각각 제공된 동일한 구성을 갖는 검출 회로(12L, 12R)를 갖는다. 각각의 검출 회로(12L, 12R)는 셀 어레이의 각각의블록의 공통 버스(BUSL, SUSR) 중 하나에 대응하는 방전의 존재를 검출하기 위한 NMOS 트랜지스터(QN22) 및 검출된 결과를 유지하기 위한 래치(51)를 갖는다. 각각의 검출 회로(12L, 12R)는 타이밍 제어 신호(EBSEN0, EBSEN2) 및 매 루프마다 최종 타이밍에서 회로를 비활성화시키기 위한 타이밍 제어 신호(EBSENEn)에 의해 제어되는데, 타이밍 제어 신호(EBSEN0, EBSEN2)는 데이터 소거시 모든 검색 루프마다 순차적으로 "H"가 되도록 소거 제어 회로(8)로부터 생성된다.

검색 동작의 시작을 결정하기 위한 타이밍 제어 신호(EBSEN0)가 "H"가 되기 이전에, PMOS 트랜지스터(QP21)는 턴 온 상태로 남아있고, 공통 버스(BUSL, BUSR)는 "H"(=VCC)로 충전된다. 이때, NMOS 트랜지스터(Q22)는 턴 온 상태로 남아있다. 검색 동작시 제어 신호 EBSENEn="H"이다. 먼저 타이밍 신호가 각각의 검색 루프에서 "H"가 될 때, PMOS 트랜지스터(QP21)가 턴 오프되고, 공통 버스(BUSL, BUSR)의 충전 동작이 중지한다. 이와 동시에, NOR 게이트(G12)의 출력이 "H"가 되어, 래치(51)의 노드(N3)를 "L"(=VSS)로 리셋하기 위해 NMOS 트랜지스터(QN23)가 턴 온된다.

다음, 타이밍 제어 신호(EBSEN2)가 "H"가 될 때, NAND 게이트(G11)의 출력은 "L"이 되어, NMOS 트랜지스터(QN21)가 턴 온된다. 따라서, 래치(51)의 데이터가 공통 버스(BUSL, BUSR)의 방전의 존재에 따라 결정된다. 즉, 블록이 선택되지 않으면, 공통 버스(BUSL 또는 BUSR)가 "H"로 남아있고, NMOS 트랜지스터(QN21, QN222) 모두가 턴 온되어, 래치(51)의 노드(N3)가 "H"가 된다. 따라서, 제어 신호(VBLKLn, VBLKRn)가 모두 "H"가 되고, 이는 블록이 선택되지 않았음을 나타낸다. 블록이 선택되지 않은 경우, 래치(51)의 노드(N3)는 "L"을 유지한다.

더욱이, 두 검출 회로(12L 및 12R)의 출력들의 일치는 NAND 게이트(G13)를 구비한 일치 검출 회로(12S)에 의해 검출된다. 제어 신호(VBLKLn 및 VBLKRn) 둘이 모두 "H"일 때, "H"인 제어 신호(VBLKSUMn)가 출력된다. 즉, 제어 신호(VBLKSUMn) = "H"라는 것은 수신된 블록들 모두가 비선택됨을 의미한다.

양호한 실시예에서, 데이터 소거후의 검증 동작에서 소거된 블록들의 검색은 좌우 셀 어레이(1L 및 1R)에 대하여 병렬로 동시에 수행된다. 셀 어레이(1L 및 1R)의 어드레스(Ar0, Ar1, ...Arn)에서, 최상위 어드레스 Arn의 "0" 및 "1"이 좌우 셀 어레이(1L 및 1R)를 가리키며, 다른 어드레스(Ar0, Ar1, ...Arn-1)는 좌우에 공통이므로, 좌우 셀 어레이(1L 및 1R)의 소거 블록의 검색은 최상위 어드레스(Arn)를 제외하고 하위 어드레스 Ar0 에서부터 Arn-1 까지에 의해 병렬로 동시에 수행된다.

도 6은 양호한 실시예에서 데이터 소거 동작을 도시하는 흐름도이다. 우선, 소거 블록의 어드레스는 BLOCK=0로서 초기화된다(S1). 가변 BLOCK은 이후에 수행될 검증 처리에 가변적으로 사용된다. 다음으로, 통상 데이터 소거 동작이 수행된다(S2). 즉, 소거 명령에 기초하여, 일괄 소거가 외부 어드레스에 의해 선택된 모든 블록에 대해 수행된다. 선정된 소거 시간이 경과한 후, 검증 동작에 대한 검색 동작이 수행된다(S3).

제1 블록(BLOCK=0)에 대해, 좌측 셀 어레이(1L)만이 소거동안 선택되었는지의 여부를 판정한다(S4). YES라면, 검증 판독이 좌측 셀 어레이(1L)만에 대해 수행된다. 좌측 셀 어레이(1L)만이 선택되지 않은 경우, 우측 셀 어레이(1R)만이 선택되었는지의 여부가 판정된다(S5). YES라면, 검증 판독이 우측 셀 어레이(1R)만에 대해 수행된다.

더욱이, 단계(S4 및 S5)에서의 판정 결과 모두가 NO라면, 좌우 셀 어레이(1L 및 1R)가 동시에 선택되었는지의 여부를 판정한다(S6). YES라면, 검증 판독이 좌우 셀 어레이(1L 및 1R)에 대해 동시에 수행된다(S9).

블록(BLOCK=0)이 좌우 셀 어레이(1L 및 1R) 모두에 대해 선택되지 않는다면, 최종 어드레스(블록 BLOCK=1023)에 도달했는지의 여부를 판정한다(S11). 최종 어드레스에 도달하지 않았다면, 소거 어드레스가 갱신된다(S12). 즉, BLOCK은 1까지 계수된다. 다음으로, 상술한 단계 S3부터의 단계가 BLOCK=1023이 될 때까지 반복된다.

반면에, 검증 판독이 단계 S7, S8 및 S9에서 수행된 후, 소거가 충분한지가 판정된다(S10). 검증 판독의 판정 결과가 OK라면, 상술한 단계 S11부터의 단계가 수행된다. 다른 한편으로, 판정 결과가 NO라면, 루프의 개수가 설정 개수에 도달한 것이 판정될 때까지 소거 및 검증이 반복된다. 루프의 개수가 설정 개수에 도달한 후에도 수거가 불충분하다면, 과정은 소거 실패로 종료된다.

도 7a 및 7b는 양호한 실시예에서 EEPROM의 데이터 소거 동작에 대한 타이밍도이다. 소거될 블록 선택 어드레스 및 소거 실행 명령이 입력되면, 소거 명령 플래그 ABE는 "H"가 되어, 소거 동작이 개시된다(t1). 즉, 소거될 블록의 어드레스 카운터가 초기화 펄스 ROWRST에 의해 초기화되어, 모든 어드레스(Ar0, Ar1,...Arn)는 "L"로 된다. 동시에, 소거 동작을 제어하기 위한 내부 신호 ECLK0는 소거 동작을 개시하기 위해 "H"로 된다.

양호한 실시예의 경우, 소거 명령이 입력되면, 두 셀 어레이(1L 및 1R)의 선택 플래그(LEFT 및 RIGHT) 모두는 "H"로 되어, 두 셀 어레이가 소거 동작 동안 선택된 상태에 놓이게 된다. 다음으로, 제어 신호(LEN)가 "H"로 되고, 도 4의 클록된 인버터(I11)가 활성화되어, RDECI가 래치에 의해 유지되는 데이터에 의해 선택된 블록에 대하여 "H"로 된다. 소거시에, 도 4의 신호(BSTON)는 VCC이므로, VCC는 트랜지스터(QN10 및 QN11)를 통해 단자(TR)로 전달된다. 그러므로, 워드선 구동 스테이지(43)의 모든 NMOS 트랜지스터(QN12)가 턴온된다. 한편, 도 4의 단자(CG0 내지 7)DML 전압은 도 1에 도시된 워드선 구동기(10)에 의해 OV가 되기 때문에, 선택된 블록의 워드선의 전압은 OV가 되도록 제어되고, 그 내부의 메모리 셀들은 일괄 소거된다.

소거 동작 동안, 두 셀 어레이(1L 및 1R)의 블록들(B0 내지 B1023) 중 선택된 개수의 블록이 일괄 소거된다. 선정된 소거 시간이 경과한 후, 소거 동작의 종료를 표시하는 타이밍 신호(ERCVEn)이 생성되어, 소거 동작이 종료된다(t2).

소거 동작의 종료후, 검증을 위해 소거될 블록을 검색하기 위한 동작이 수행된다. 양호한 실시예의 경우, 선택 플래그(LEFT 및 RIGHT)는 두 셀 어레이(1L 및 1R)에서 "H"이기 때문에, Ar0 내지 Arn-1 중 하나의 동일 어드레스를 가진 좌우 셀 어레이(1L 및 1R)에서 두 개의 소거된 블록이 병렬로 동시에 검색된다. 하나의 검색 동작이 완료되면, 어드레스는 타이밍 제어 신호(EBSENn)와 동기하여 생성된 증분 신호(ROWING)에 의해 순차적으로 증분된다.

검색후, 두 개의 셀 어레이의 대응 블록 모두가 비선택되면, 선택 블록 검출 회로(12)로부터의 출력 제어 신호(VBLKLn 및 VBLKRn) 모두는 타이밍 제어 신호(EBSEN2)에 의해 "H"로 되고, 이것은 소거 제어 회로(8)에 의해 래치된다. 그 결과, 어드레스는 검증 필요없이 검색을 계속하도록 순차적으로 갱신된다. 도 7A의 예에서, 이러한 상태는 시간 t2에서 t3까지 계속된다.

검색후, 셀 어레이 중 임의의 하나의 블록들이 선택된 상태에 있는지 여부가 판정되고, 비선택 셀 어레이를 역활성화를 위한 제어 신호(UNSELL 및 UNSELR) 중 하나가 "H"로 된다. 도 7a에서, 단지 좌측 셀 어레이(1L)의 블록들이 Arl="H"의 어드레스(t3)에서 선택된 상태에 있게 되며, 공통 버스(BUSL)는 방전된다. 그 결과, 우측 셀 어레이(1R)를 역활성화하기 위한 신호(UNSELR="H")는 타이밍 제어 신호(EBSENEn)의 말단(t4)에서 생성된다. 따라서, 우측 셀 어레이(1R)의 선택 플래그는 RIGHT="L"이 된다. 도 7b에 도시된 시간(t5)까지, 이러한 상태가 계속되며, 우측 셀 어레이(1R)는 역활성화된다.

이러한 상태 동안, 좌측 셀 어레이(1L)의 블록들의 역활성화를 표시하는 제어 신호(VBLKLn)은 상승하지 않으므로, 검증 동작은 단지 좌측 셀 어레이(1L)에서 수행된다.

도 7b의 시간 t5후의 어드레스에서, 좌우 셀 어레이(1L 및 1R)의 두 개의 대응 블록들은 동시에 선택되고, 공통 버스(BUSL 및 BUSR) 모두는 방전된다. 이에 대한 응답으로, 타이밍 신호(EBSENEn)가 떨어지는 시간 t6에 제어 신호(VBLKLn 및VBLKRn)는 "L"이 된다. 그러므로, 제어 신호(VBLKSUMn)는 "L"로 유지되고(즉, 선택 상태), 선택 플래그(LEFT 및 RIGHT)는 "H"로 유지된다. 또한, 제어 신호(UNSELL 및 UNSELR) 모두는 검증이 가능하다는 표시인 "L"로 유지된다. 이와 같이, 선택 블록에서의 검증 동작이 좌우 셀 어레이(1L 및 1R)에서 병렬로 수행된다.

그후, 검색과 동일한 검증 동작과 동일한 검증 동작이 어드레스 Ar0 내지 Arn-1 모두가 "H"가 될 때까지, 즉 양호한 실시예의 경우 1024 블록이 각각의 셀 어레이(1L 및 1R)에서 선택될 때까지 반복된다.

종래에는, 어드레스 Ar0 내지 Arn 모두가 "H"가 될 때까지 소거 블록의 검색 및 검증이 소거 동작을 완료하기 위해 수행된다. 한편, 양호한 실시예에서, 상술한 바와 같이 최상위 어드레스 Arn의 "H" 및 "L"에 의해 선택된 좌우 셀 어레이(1L 및 1R)에 대하여 검색이 병렬로 수행되며, 모든 어드레스 Ar0 내지 Arn-1에 대하여 필요한 시간은 검색을 수행하는데 필요한 시간이므로, 검색을 수행하는데 필요한 시간은 종래의 경우에 비해 반으로 줄어든다. 이와 같이, 모든 데이터 소거를 수행하는데 필요한 시간이 단축될 수 있다. 또한, 좌우 셀 어레이 모두의 대응 블록들이 소거되도록 선택되면, 그에 대응하는 검증 동작이 동시에 수행된다. 이것 역시 전체 소거 시간을 단축한다.

상술한 양호한 실시예에서, 셀 어레이의 개수는 두 개였다. 그러나, 본 발명은 이러한 개수에 제한되는 것은 아니다. 메모리 셀 어레이가 복수의 선택 셀 어레이 영역을 포함하더라도, 동일한 기술에 의해 복수의 셀 어레이 영역을 병렬로동시에 검색하여 동일한 효과를 얻을 수 있다. 구체적으로, 셀 어레이의 개수가 증가할수록, 검색을 수행하는데 요구되는 시간의 단축 효과가 증가하게 된다.

예를 들어, 도 7c는 하나의 메모리 셀 어레이(110)가 4개의 셀 어레이 영역 110(1) 내지 110(4)를 포함하는 경우를 도시한다. 도 7c에서, 검증용 검색 동작에서, 선택 블록 검출 회로(120)는 블록들(B0, B1, ..., B1023)이 소거동안 각각의 셀 어레이 영역들 110(1) 내지 110(4)로부터 선택되는지의 여부를 순차적으로 검색한다. 즉, 소거 플래그와 관련된 정보가 4개의 블록에 대해 동일한 시간에 행 디코더 112(1) 내지 112(4) 각각의 래치 회로(41)로부터 판독되어, 공통 버스 BUS(1) 내지 BUS(4)를 통해 선택 블록 검출 회로(120)에 통합된다. 이 때, 선택 블록 검출 회로(120)는 블록이 소거시에 선택되는지의 여부를 4개의 소거 플래그에 기초해 식별한다.

(제2 실시예)

도 8a는 본 발명에 따른 비휘발성 반도체 메모리 디바이스의 제2 양호한 실시예의 블록도이다. 도 8a에 도시된 바와 같이, 본 실시예에서의 비휘발성 반도체 메모리 디바이스는 제1 실시예에서 설명한 것과 동일한 구조를 가지며, 두 개의 셀 어레이(1L 및 1R)를 갖는다.

도 8b는 제2 실시예에서의 데이터 소거를 도시하는 흐름도이다. 본 양호 실시예에서, 복수의 셀 어레이에 대해, 어레이 마다의 소거 블록의 존재에 대한 검색이 진행된다. 이 때, 선택 블록의 검증 및 검색은 종래의 경우와 동일하게 소거 선택 블록이 존재하는 단지 셀 어레이 하나에 대하여 수행되고, 선택 블록을 검색하기 위한 동작은 소거 선택 블록이 존재하지 않는 셀 어레이에 대하여는 수행되지 않는다. 이와 같이, 검색 동작을 수행하는데 필요한 시간이 단축된다.

도 8b에 도시된 바와 같이, 우선 복수의 셀 어레이의 어드레스는 ARRAY=0로서 초기화되어(S21) 데이터를 소거한다(S22). 이것은 모든 셀 어레이에 대해 선택 블록의 데이터를 일괄 소거하는 전술한 양호 실시예와 동일하다.

그후, ARRAY = 0으로 표시된 제1 셀 어레이에서, 선택된 블록이 검색된다. (S23) 이러한 선택된 블록의 검색에서, 셀어레이 내의 각각의 블록의 도 4의 래치(41)에 의해 유지된 소거 플래그가 배치 판독(batch-read)되어 선택된 블록이 셀 어레이 내에 존재하는지를 판정한다. 만일 선택된 블록이 셀 어레이 내에 존재하지 않는다면, 단계 S24에서 NO로 판정되어, 그 셀 어레이가 최종의 셀 어레이인 것인지가 판정된다. (S26) 만일 최종의 셀 어레이가 아니라면, 셀 어레이의 어드레스가 갱신되고 (S26), 단계 S23으로부터의 처리가 반복된다. 따라서, 소거 동작 동안에 선택된 적어도 하나의 블록이 셀 어레이 내에 존재하는지에 대한 검색이 최종 셀 어레이에 대한 검색이 완료될 때까지 반복된다.

만일 단계 S24에서 셀 어레이가 선택된 것으로 판정된다면, 블록 어드레스(BLOCK)가 초기화되고 (S27), 블록 검색 및 검증 동작이 블록 어드레스를 증가시키면서 셀 어레이에 대해 수행된다. 즉, 선택된 블록 검색이 수행되고 (S28), 검색된 블록이 소거되도록 선택된다. (S29) 만일 YES라면, 검증 판독이 수행된다. (S30) 만일 블록이 선택되지 않았다면, 블록 어드레스가 갱신되고 (S35), 루틴은 선택된 블록 검색 단계 S28로 복귀한다. 모든 블록에 대한 검색이 완료된것으로 판정된 후에 (S34), 루틴은 단계 S25로 진행된다.

검증 판독 후에, 소거가 충분한지가 판정된다. (S31) 만일 판정된 결과가 YES라면, 블록 어드레스가 갱신되고 (S35), 동일한 검색 및 확인이 반복된다. 만일 확인 판정이 NO라면, 소거가 다시 수행되고 (S33), 확인 판정이 판복된다. 만일 검색 판정이 NO인 것으로 판정되고 검색 루프의 수가 최대 설정값에 도달한다면 (S32), 루틴은 소거 실패로서 종료한다.

도 9a 및 9b는 본 양호한 실시예에서의 데이터 소거 동작에 대한 타이밍도이다. 도면의 예에서, 셀 어레이의 수는 2이며, 어레이 0 및 어레이 1은 각각 앞서의 양호한 실시예에서의 어레이 선택 플래그들(LEFT 및 RIGHT)에 대응한다. 공통 버스들(BUS0 및 BUS1)은 앞서의 양호한 실시예에서의 공통 버스들(BUSL 및 BUSR)에 각각 대응한다. 또한, 선택된 블록 검출 회로(12)의 구성은 기본적으로 앞서의 양호한 실시예와 기본적으로 동일하다. 그러나, 공통 버스들(BUS0 및 BUS1)을 대전시키고 제어하기 위한 PMOS 트랜지스터(OP21)에 입력되는 타이밍 제어 신호로서, 앞서의 양호한 실시예에서의 EBSEN0보다 더 늦게 상승하는 타이밍 제어 신호(EBSEN1d)가 EBSEN0 대신에 사용된다. 또한, 다른 신호들에 대해, "0" 및 "1"이 앞서의 양호한 실시예에서 좌측 및 우측을 나타내는 "L" 및 "R" 대신에 사용된다.

만일 소거될 블록의 어드레스 및 소거 명령이 입력된다면, 공통 플래그(ABE)가 "H"로 되고, 소거 동작이 개시된다(t11). 먼저, 셀 어레이의 어드레스가 초기화되고, 2개의 셀 어레이가 소거되도록 선택된다. 이러한 소거 동작은 앞서의 양호한 실시예에서와 동일하며, 2개의 셀 어레이의 선택된 블록들 모두가 일괄 소거된다.

시간 t12에서, 소거 동작이 종료된다. 이후에, 셀 어레이중 하나가 선택해제되고 (ARRAY1 = "L"), 다른 셀 어레이는 선택된 상태 (ARRAY0 = "H")로 유지되어, 소거된 블록이 선택된 상태의 셀 어레이 내에 존재하는지가 검색된다. 다음에, 타이밍 제어 신호(EBSEN1)가 "H"로 될 때, 선택된 셀 어레이 내의 모든 소거된 블록의 행 디코더가 일괄 선택된다. 도 4의 회로에서, 프리디코드 신호(PREDEC1)는 "H"이고, 행 디코드 동작 신호(RDECL) (도 9a에 RDEC0으로서 도시됨)는 "H"이다. 따라서, 셀 어레이(ARRAY0)의 노드(N1)는 공통 버스(BUS0)에 접속된다. 이러한 회로 동작은 셀 어레이(ARRAY0) 내의 모든 소거된 블록에 대해 동시에 수행되며, 모든 블록의 소거 선택 플래그의 내용이 와이어드 OR의 형태로 공통 버스(BUS0)에 일괄 출력된다.

다음에, 타이밍 제어 신호(EBSEN1)로부터 약간 지연되어, 타이밍 제어 신호(EBSEN1d)가 "H"로 된다. 따라서, 도 5에 도시된 소거된 블록 선택 회로(12)의 공통 버스를 프리차징하기 위한 PMOS 트랜지스터(QP21)가 턴 오프되어, 블록 검출이 수행된다. 즉, 앞서의 양호한 실시예에서, 소거 선택 플래그는 타이밍 신호(EBSEN0)의 "H"에 의해 검출되는데 반하여, 본 양호한 실시예에서는, 차징 PMOS 트랜지스터(QP21)셀 어레이의 소거 선택 플래그가 일괄 선택된 후 턴 오프된다. 이는 셀 어레이 내의 소거 선택 플래그가 일괄 선택되기 때문에 선택된 블록에 관계없이 도 4의 방전 경로(44)의 트랜지스터(QN4 내지 QN6)의 채널 용량에 의해 공통 버스의 전위가 감소되는 것을 방지한다.

만일 타이밍 제어 신호(EBSEN1d)가 "H"인 동안 공통 버스(BUS0)가 방전된다면, 셀 어레이(ARRAY0) 내의 소거 선택된 블록이 검출된다. 도 8의 예는 타이밍 제어 신호(EBSEN1d)가 "H"로 되어 소거된 블록이 셀 어레이 내에 존재하도록 공통 버스(BUS0)의 전위를 감소시키는 것을 도시하고 있다. 만일 소거된 블록이 셀 어레이 내에 존재하는 것이 검출된다면, 소거 선택 블록이 셀 어레이로부터 검색된다. 이는 종래의 경우와 동일하다.

즉, 블록의 모든 어드레스(Ar0 내지 Arn-1)이 "L"로 초기화된 후에, 블록 어드레스가 증가되어 소거될 개별 블록의 선택 플래그를 판독하고, 만일 공통 버스(BUS0)가 방전된다면, 블록은 선택된 블록으로서 간주된다. 도 9의 예에서, 시간 t14에서 Ar0 = "H" 및 Ar1 내지 Arn-1의 어드레스를 갖는 블록이 선택된 것이 검출되는 경우가 도시되어 있다. 이 때에, 검증 판독이 상기 어드레스의 소거 선택 블록에 대해 수행된다.

검증 동작에서, 칩의 데이터 판독 동작을 제어하기 위한 클록 신호(RCLK0)가 먼저 "H"로 된다. (시간 t14) 다음에, 검증 판독이 완료된 후에, 종료 신호(RRCVEn)가 "L"로 된다. (시간 t15) 확인 후에, 소거될 어드레스를 갖는 블록의 소거가 충분한 것으로 판정된다고 가정한다. 이 경우에, 소거된 블록을 검색하기 위한 동작이 블록 어드레스를 추가로 검색하는 동안 수행된다. 만일 블록의 어드레스가 셀 어레이의 최종의 어드레스를 나타낸다면, 셀 어레이를 증가시키기 위한 신호(ARRAYINC = "H")가 출력되어, 셀 어레이(ARRAY0)가 선택 해제되고 다음의셀 어레이(ARRAY1)가 선택된다. (시간 t16) 이후에, 셀 어레이(ARRAY1)에 대해, 동일한 검색 및 검증 동작이 수행된다. 도 9의 예에서, 선택된 블록은 선택된 블록은 어레이(ARRAY1)내의 선택된 블록의 존재에 대한 검색에서 검출되지 않는다. 그러므로, 모든 소거 동작이 이 시점에서 종료한다.

이 양호한 실시예는 특히 복수의 소거 선택 블록이 복수의 셀 어레이에 분산되어 있지 않을 때 및 소거 선택 블록이 임의의 셀 어레이 내에 집중될 때 효과적이다. 검색이 선택된 블록이 없는 셀 어레이에 대해 어드레스를 갱신하는 동안 무익하게 반복되지 않기 때문이다. 따라서, 확인을 포함하는 소거 동작을 수행하는데 요구되는 시간이 단축될 수 있다. 이 효과는 셀 어레이의 수가 증가함에 따라 증가한다.

(제3 실시예)

양호한 제3 실시예는 실질적으로 선택된 블록 검색 단계(S23)를 제외하고는 도 8b에 도시된 양호한 제2 실시예와 동일한 동작 플로우를 사용한다. 소거될 복수의 블록을 일괄 소거하기 위한 동작에서, 소거될 블록 어드레스가 어드레스 레지스터(5)에 입력된다. 본 양호한 실시예에서는, 도 10a에 도시된 바와 같이, 소거될 블록 어드레스가 입력될 때 각각의 셀 어레이(1L 또는 1R)마다 소거된 블록의 존재를 나타내는 어레이 선택 플래그를 저장하기 위해 어레이 선택 플래그 보유 회로(101)가 제공된다.

도 10b는 불휘발성 반도체 기억 장치에 사용하기 위한 도 10a에 도시된 어레이 선택 플래그 보유 회로(101)의 구성의 예를 도시하고 있다. 도 10b에 도시된바와 같이, 어레이 선택 플래그 보유 회로(101)는 래치 회로(130) 및 NOT 게이트(132)를 포함한다. 래치 회로(130)의 수는 셀 어레이(1L 및 1R)에서와 동일하다. 도 10b의 예에서, 2개의 래치 회로(130)가 도 8a의 2개의 셀 어레이(1L 및 1R)에 대응하여 제공된다. 셀 어레이(1L, 1R)에 대응하는 래치 회로(130)는 소거 동작의 개시시에 어드레스 레지스터/카운터(5)로부터 입력되는 어드레스(Arn)를 기초로 하여 셀 어레이(1L 1R)가 선택되었던 정보를 저장한다. 상술한 바와 같이, 어드레스Arn은 어드레스 Ar0 내지 Arn중 최상위 어드레스이다.

도 10c는 래치 회로(130)의 구성의 예를 도시하고 있다. 도 10c에 도시된 바와 같이, 래치 회로(130)는 NAND 게이트(130a 내지 130c) 및 NOT 게이트(130d)를 포함한다.

도 10d는 일치 검출 회로(102)의 구성의 예를 도시하고 있다. 도 10d에 도시된 바와 같이, 일치 검출 회로(102)는 NOT 게이트(102a) 및 NAND 게이트(102b 내지 102d)를 포함한다. 일치 검출 회로(102)는 선택된 어레이를 검색할 시에 어드레스(Arn)를 어레이 선택 플래그(ARSEL0, ARSEL1)와 비교한다.

도 10a 내지 10d에 도시된 바와 같이, 어드레스(Arn)가 입력될 때 세트 신호(SET)는 HIGH이다. 세트 신호(SET)가 HIGH일 때의 어드레스(Arn)를 기초로 하여, 셀 어레이(1L, 1R)가 선택되었던 정보가 래치 회로(130)에 저장된다. 인에이블 신호(EN)는 래치 회로(130)가 인에이블 상태에 있는 동안의 기간을 정의한다. 어레이 선택 플래그(ARSEL0 및 ARSEL1)는 래치 회로(130)로부터 출력되어 일치 검출 회로(102)에 입력된다.

일치 검출 회로(102)는 어레이 선택 플래그(ARSEL0 및 ARSEL1)뿐만 아니라 어드레스(Arn)를 입력받는다. 선택된 어레이를 검색할 시에, 일치 검출 회로(102)는 어레이 선택 플래그(ARSEL0 및 ARSEL1)와 어드레스(Arn)를 비교하고, 선택된 블록을 포함하는 셀 어레이에 대응하는 어드레스(Arn)가 입력될 때 검출 신호(ARSEL)를 출력한다. 이 검출 신호(ARSEL)는 도 8a에 도시된 소거 제어 회로(8)에 입력된다.

본 양호한 실시예에서는, 도 8b에 도시된 흐름도의 단계 S23에서, 셀 어레이(1L 및 1R) 내의 소거 선택 플래그가 일괄 판독되지 않지만, 어드레스 레지스터/카운터(5)는 실질적으로 어드레스(Arn)를 카운트 업하며, 일치 검출 회로(102)는 어레이 선택 플래그 보유 회로(101)의 어레이 선택 플래그(ARSEL0 및 ARSEL1)를 어드레스(Arn)와 비교한다. 다음에, 셀 어레이가 선택된 블록을 포함하는지 여부가 판정된다. 다른 처리의 시퀀스는 제2 실시예와 동일하다.

또한, 본 양호한 실시예에서는, 확인을 포함하는 소거 동작을 수생하는데 요구되는 시간이 양호한 제2 실시예와 유사하게 단축될 수 있다.

(양호한 제4 실시예)

앞서의 실시예에서는 메모리 셀 어레이를 구성하는 복수의 셀 어레이가 웰에 의해 분리되었지만, 본 발명은 이로써 제한되는 것은 아니다. 양호한 제4 실시예에서, 복수의 셀 어레이 영역이 동일한 웰 내에 형성된다. 도 11a는 메모리 셀 어레이(1) 및 행 디코더(2)의 구성을 도시하고 있다. 도 11b는 도 11a에 도시된 SAPAHFL 셀 어레이(1)의 단면을 개략적으로 도시하고 있다.

본 양호한 실시예에서, 메모리 셀 어레이(1)는 웰에 의해 물리적으로 분리되지 않는다. 도 11b에 도시된 바와 같이, n형 웰(NW3)은 p형 반도체 기판(SS)의 표면 상에 형성되고, p-형 웰(PW3)은 n형 웰(NW3)의 기판 상에 형성된다. 메모리 셀 어레이(1)는 블록 어드레스가 아닌 상위 어드레스에 의해 복수의 셀 어레이 영역으로 분할된다. 특히, Ar0 내지 Ar24의 어드레스를 갖는 256 Mb 장치의 예가 설명될 것이다. 이러한 경우에, 메모리 셀 어레이(1)는 어드레스 Ar14 내지 Ar24가 블록 어드레스이라고 가정하면 최상위 어드레스(Ar24)의 "L" 및 "H"에 의해 도 11a에 도시된 바와 같이 상부 셀 어레이 영역(1A) 및 하부 셀 어레이 영역(1B)으로 분할될 수 있다. 비트선은 메모리 셀 어레이(1) 내의 모든 블록에 걸쳐 연속적으로 제공된다.

따라서, 어드레스에 의해 분할된 상부 및 하부 셀 어레이 영역(1A 및 1B)에서, 공통 버스(BUS0 및 BUS1)는, 각각의 셀 어레이 영역(1A, 1B)의 모든 블록 위에 데이터 소거가 제공된 이후, 상부 및 하부 셀 어레이 영역(1A, 1B)에 대해 병렬로 블록 검색을 동시에 수행하기 위해 사용된다. 공통 버스(BUSL 및 BUSR)는 양호한 제1 실시예에서 우측 및 좌측 셀 어레이 영역에 제공되는 공통 버스(BUSL 및 BUSR)에 대응한다.

행 디코더(2)는 기본적으로 양호한 제1 실시예에서와 동일한 구성을 가지며, 도 4에 도시된 바와 같이 형성된다. 행 디코더(2)의 각각의 블록 디코드부(RD0, RD1, ..., RD2047)에는 소거 플래그 보유 회로의 역할을 하는 래치(41), 및 래치(41)에 의해 유지된 데이터, 입력 블록 어드레스, 및 공통 버스(BUS0 및 BUS1)를 선택적으로 방전시키기 위한 타이밍 신호에 의헤 제어되는 방전 경로(44)가 제공된다. 이 방전 경로(44)는 상부 셀 어레이 영역(1A)의 공통 버스(BUS0), 및 하부 셀 어레이 영역(1B) 내의 공통 버스(BUS1)에 접속된다.

블록의 검색 동안에 공통 버스(BUS0 및 BUS1)의 "H" 및 "L"을 감시하기 위해, 선택된 블록 검출 회로(12)가 양호한 제1 실시예와 유사하게 각각의 공통 버스(BUS0 및 BUS1)에 제공된다. 선택된 블록 검출 회로(12)는 도 5에서와 동일한 구조를 갖는다. 검색된 결과는 각각의 셀 어렝이 영역 마다 선택된 블록이 존재함을 나타내는 신호 VBLKAn 및 VBLKBn (양호한 제1 실시예에서의 VBLKLn 및 VBLKRn에 대응함)로서 출력된다.

또한, 본 양호한 실시예에서, 소거된 블록의 검색이 아닌 다른 동작이 통상적으로 수행된다. 예를 들어, 블록마다 다수의 블록을 소거하도록 데이터 소거가 수행될 수 있다. 소거 블록의 검색이 개시된 후에, 최상위 어드레스가 다중 선택되고, Ar24 및 그 상부 신호(AR24n)이 동시에 "H"로 된다. 그러므로, 어드레스 Ar0 내지 Ar23에 의해 선택된 각각의 셀 어레이 영역(1A 및 1B)의 매 2개의 블록 마다 병렬로 검색이 수행된다. 블록의 검색 결과는 선택된 블록 검출 회로(12)에 의해 검출 및 출력된다. 출력 신호 VBLKA 및 VBLKB를 기초로 하여, 소거 확인이 수행된다.

도 12는 본 양호한 실시예에서의 데이터 소거 동작을 특정하게 도시한 플로우차트이다. 그 기본 동작은 도 6에 도시된 양호한 제1 실시예와 동일하며, 도 6과 다른 점이 다음에서 설명될 것이다. 선택된 블록 검색에서, 양호한 제1 실시예의 우측 및 좌측 셀 어레이의 선택을 판정하는 단계 S4 내지 S6은 본 양호한 실시예의 상부 및 하부 셀 어레이의 선택을 판정하는 단계 S4' 내지 S6'에 대응한다. 만일 단계 S6'에서 상부 및 하부 셀 어레이 영역(1A 및 1B)이 동시에 선택된 것으로 판정된다면, 상부 및 하부 셀 어레이(1A 및 1B)가 공통으로 비트선 및 센스 증폭기를 사용하기 때문에, 검증 동작이 동시에 수행될 수 없어, 실질적으로 하나씩 검증 동작이 수행되게 된다.

먼저, Ar24 = "L"의 어드레스를 갖는 셀 어레이 영역(1A)이 확인되고 (단계 S91), 이 확인이 판정된다. (단계 S92) 만일 NO가 판정된다면, 루팅은 단계 S13으로 진행된다. 만일 YES가 판정된다면, Ar24 = "H"의 어드레스를 갖는 하부 셀 어레이 영역(1B)이 확인된다. (단계 S93) 후속 동작은 양호한 제1 실시예와 동일하다.

상술한 바와 같이, 본 양호한 실시예에 따르면, 메모리 셀 어레이가 단일 웰로 형성된다해도, 블록을 검색하기 위한 공통 버스가 메모리 셀 어레이의 어드레스에 의해 분할된 복수의 셀 어레이 영역에 제공된다면, 블록의 검색이 복수의 셀 어레이 영역에 대해 병렬로 동시에 수행될 수 있어, 데이터 소거 동작을 가속시키는 것이 가능하게 된다.

도 13은 각각의 셀 어레이 영역(1A 및 1B)의 선택된 블록의 존재를 나타내는 플래그를 홀딩하기 위한 플래그 레지스터(122a 및 122b)가 도 11a에 도시된 선택된 블록 검출 회로(12)의 각각의 공통 버스마다의 검출 회로(12a 및 12b)에 제공된 예를 도시하고 있다. 만일 플래그 레지스터(122a 및 122b)가 이와 같이 제공된다면,블록의 검색을 보다 효과적으로 수행하는 것이 가능하게 된다. 즉, 다중 블록 소거에서는 종종 연속적인 블록이 소거되므로, 소거 블록이 종종 셀 어레이 영역 중 임의의 하나에 집중된다. 이러한 경우에, 플래그 = "1"이 블록을 포함하는 셀 어레이 영역에 대응하는 플래그 레지스터(122a 및 122b) 중 하나에서 설정된다. 따라서, 소거 블록의 검색인 단지 플래그 = "1"이 유지되는 셀 어레이 영역에서만 수행될 수 있다. 따라서, 필요없는 블록의 검색을 수행할 필요없이, 보다 가속시키고 전력 소모를 감소시키는 것이 가능하게 된다.

본 발명은 상술한 양호한 실시예로 국한되는 것은 아니다. 예를 들어, 본 발명은 NAND형 EEPPROM에만 적용될 수 있는 것은 아니며, 본 발명은 NOR형, DINOR형, 및 복수의 소거 블록의 일괄 소거할 수 있는 다른 형태의 EEPROM에도 적용될 수 있다.

상술한 바와 같이, 본 발명에 따르면, 데이터 소거 후의 확인 작업을 위해 선택된 블록의 검색을 수행하는 필요 시간을 단축시키며 전체 데이터 소거를 수행하는 필요 시간을 단축시킬 수 있는 EEPROM을 제공하는 것이 가능하게 된다.

Claims

불휘발성 반도체 기억 장치에 있어서,

복수의 셀 어레이 영역으로 분할된 메모리 셀 어레이 -각각의 셀 어레이 영역은 복수의 블록을 포함하고, 각각의 상기 블록에는 전기적으로 재기록가능한 불휘발성 메모리 셀이 배치됨-;

상기 메모리 셀 어레이의 블록중 하나 이상을 소거될 블록으로 선택하여 소거 블록으로 선택된 블록내의 데이터를 배치 소거(batch-erase)하기 위한 데이터 소거부;

상기 메모리 셀 어레이의 각각의 블록에 제공되며, 그 블록이 상기 소거 블록이라는 것을 가리키는 소거 정보를 보유하는 소거 정보 보유부;

상기 소거 블록을 검출하기 위해, 상기 복수의 셀 어레이 영역 각각에 있는 상기 소거 정보 보유부가 보유하는 상기 소거 정보를 상기 블록들 개개에 대해 순차적으로 판독하되, 상기 소거 정보 보유부로부터 상기 소거 정보를 판독할 때 상기 복수의 셀 어레이 영역의 적어도 일부분의 상기 블록들 개개에 대해 동일한 타이밍으로 상기 소거 정보를 판독하는 검색부; 및

상기 검색부에 의해 검출된 상기 소거 블록에 대해 상기 메모리 셀의 소거 상태를 확인하기 위한 소거 검증을 실시하되, 불충분하게 소거된 상기 소거 블록에 대해서는 데이터 소거 동작을 반복하며, 상기 검색부에 의해 동일한 타이밍으로 판독된 상기 소거 정보를 근거로 검출되는 상기 소거 블록들에 대해 병렬로 상기 소거 검증을 실시하는 소거 검증부

를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 검색부가 상기 소거 정보 보유부로부터 상기 소거 정보를 판독할 때 상기 검색부는 상기 메모리 셀 어레이에 포함된 모든 상기 셀 어레이 영역의 상기 블록들 개개에 대해 동일한 타이밍으로 상기 소거 정보를 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 검색부가

상기 메모리 셀 어레이의 각각의 상기 셀 어레이 영역에 제공되고 상기 소거 정보 보유부에 접속되는 공통 버스; 및

상기 공통 버스에 접속되어, 각각의 상기 블록이 상기 데이터 소거시 선택된 대응하는 상기 소거 블록인지를 검출하기 위해 상기 공통 버스를 모니터링하는 선택 블록 검출 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서, 상기 검색부가 상기 소거 정보 보유부로부터 상기 소거 정보를 판독할 때 상기 데이터 소거시 선택된 상기 소거 블록에 대해 상기 공통 버스를 방전시키기 위한 방전 경로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀 어레이의 상기 복수의 셀 어레이 영역은 웰(well)에 의해 서로 분리되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 메로리 셀 어레이의 상기 복수의 셀 어레이 영역이 단일 웰에 형성되고 어드레스 지정에 의해 서로 분리되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
불휘발성 반도체 기억 장치에 있어서,

복수의 셀 어레이 영역으로 분할된 메모리 셀 어레이 -각각의 셀 어레이 영역은 복수의 블록을 포함하고, 각각의 상기 블록에는 전기적으로 재기록가능한 불휘발성 메모리 셀이 배치됨-;

상기 메모리 셀 어레이의 블록중 하나 이상을 소거될 블록으로 선택하여 소거 블록으로 선택된 블록내의 데이터를 배치 소거하기 위한 데이터 소거부;

상기 메모리 셀 어레이의 각각의 블록에 제공되며, 그 블록이 상기 소거 블록이라는 것을 가리키는 소거 정보를 보유하는 소거 정보 보유부;

상기 복수의 셀 어레이 영역내의 상기 소거 정보 보유부가 보유하는 상기 소거 정보를 판독하여, 상기 소거 블록이 각각의 상기 셀 어레이 영역에 존재하는지를 검출하는 검출부; 및

상기 검출부에 의해 상기 소거 블록의 존재가 검출된 상기 셀 어레이 영역내의 상기 소거 블록에 대해 상기 메모리 셀의 소거 상태를 확인하기 위한 소거 검증을 실시하되, 상기 소거 정보를 상기 블록들 개개에 대해 순차적으로 판독하고, 불충분하게 소거된 상기 소거 블록에 대해서는 데이터 소거 동작을 반복하여, 상기 소거 블록에 대한 소거 검증을 실시하는 소거 검증부

를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서, 상기 검출부는 상기 셀 어레이 영역내의 상기 소거 정보 보유부가 보유하는 상기 소거 정보를 배치 판독(batch-read)하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서, 상기 검출부가

상기 메모리 셀 어레이의 각각의 상기 셀 어레이 영역에 제공되고 상기 소거 정보 보유부에 접속되는 공통 버스; 및

상기 공통 버스에 접속되어, 각각의 상기 셀 어레이 영역이 상기 소거 블록을 포함하는지를 검출하기 위해 상기 공통 버스를 모니터링하는 선택 블록 검출 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제9항에 있어서, 상기 소거 정보 보유부로부터 상기 소거 정보가 판독될 때 상기 데이터 소거시 선택된 상기 소거 블록에 대해 상기 공통 버스를 방전시키기 위한 방전 경로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제9항에 있어서, 상기 메모리 셀 어레이의 상기 복수의 셀 어레이 영역은 웰에 의해 서로 분리되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
불휘발성 반도체 기억 장치에 있어서,

복수의 셀 어레이 영역으로 분할된 메모리 셀 어레이 -각각의 셀 어레이 영역은 복수의 블록을 포함하고, 각각의 상기 블록에는 전기적으로 재기록가능한 불휘발성 메모리 셀이 배치됨-;

상기 메모리 셀 어레이의 블록중 하나 이상을 소거될 블록으로 선택하여 소거 블록으로 선택된 블록내의 데이터를 배치 소거하기 위한 데이터 소거부;

각각의 상기 셀 어레이 영역이 상기 소거 블록을 포함하는 것을 가리키는 셀 어레이 소거 정보를 보유하는 소거 정보 보유부;

상기 소거 정보 보유부로부터 상기 셀 어레이 소거 정보를 판독하여, 상기 소거 블록이 각각의 상기 셀 어레이 영역에 존재하는지를 검출하는 검출부; 및

상기 검출부에 의해 상기 소거 블록의 존재가 검출된 상기 셀 어레이 영역내의 상기 소거 블록에 대해 상기 메모리 셀의 소거 상태를 확인하기 위한 소거 검증을 실시하되, 상기 소거 정보를 상기 블록들 개개에 대해 순차적으로 판독하고, 불충분하게 소거된 상기 소거 블록에 대해서는 데이터 소거 동작을 반복하여, 상기 소거 블록에 대한 소거 검증을 실시하는 소거 검증부

를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제12항에 있어서, 상기 소거 정보 보유부는 상기 데이터 소거부가 상기 데이터 소거를 실시할 때 어드레스 레지스터에 입력된 어드레스를 근거로 상기 셀 어레이 소거 정보를 생성하고 보유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제12항에 있어서, 상기 메모리 셀 어레이의 상기 복수의 셀 어레이 영역은 웰에 의해 서로 분리되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
복수의 블록을 각각 포함하는 복수의 셀 어레이 영역으로 분할된 메모리 셀 어레이를 구비하며, 각각의 상기 블록에는 전기적으로 재기록가능한 불휘발성 메모리 셀이 배치되어 있는 불휘발성 반도체 기억 장치를 위한 데이터 소거 제어 방법에 있어서,

상기 메모리 셀 어레이의 블록중 하나 이상을 소거될 블록으로 선택하여 소거 블록으로 선택된 블록내의 데이터를 배치 소거(batch-erase)하는 데이터 소거 단계;

상기 메모리 셀 어레이의 각각의 블록에 제공되는 소거 정보 보유부내에, 그 블록이 상기 소거 블록이라는 것을 가리키는 소거 정보를 보유하는 소거 정보 보유 단계;

상기 소거 블록을 검출하기 위해, 상기 복수의 셀 어레이 영역 각각에 있는 상기 소거 정보 보유부가 보유하는 상기 소거 정보를 상기 블록들 개개에 대해 순차적으로 판독하되, 상기 소거 정보 보유부로부터 상기 소거 정보를 판독할 때 상기 복수의 셀 어레이 영역의 적어도 일부분의 상기 블록들 개개에 대해 동일한 타이밍으로 상기 소거 정보를 판독하는 검색 단계;

상기 검색 단계에서 검출된 상기 소거 블록에 대해 상기 메모리 셀의 소거 상태를 확인하기 위한 소거 검증을 실시하되, 불충분하게 소거된 상기 소거 블록에 대해서는 데이터 소거 동작을 반복하며, 상기 검색 단계에 의해 동일한 타이밍으로 판독된 상기 소거 정보를 근거로 검출되는 상기 소거 블록들에 대해 병렬로 상기 소거 검증을 실시하는 소거 검증 단계

를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 소거 제어 방법.
복수의 블록을 각각 포함하는 복수의 셀 어레이 영역으로 분할된 메모리 셀 어레이를 구비하며, 각각의 상기 블록에는 전기적으로 재기록가능한 불휘발성 메모리 셀이 배치되어 있는 불휘발성 반도체 기억 장치를 위한 데이터 소거 제어 방법에 있어서,

상기 메모리 셀 어레이의 블록중 하나 이상을 소거될 블록으로 선택하여 소거 블록으로 선택된 블록내의 데이터를 배치 소거(batch-erase)하는 데이터 소거 단계;

상기 메모리 셀 어레이의 각각의 블록에 제공되는 소거 정보 보유부내에, 그 블록이 상기 소거 블록이라는 것을 가리키는 소거 정보를 보유하는 소거 정보 보유단계;

상기 복수의 셀 어레이 영역 각각에 있는 상기 소거 정보 보유부가 보유하는 상기 소거 정보를 판독하여, 상기 소거 블록이 각각의 상기 셀 어레이 영역에 존재하는지를 검출하는 검출 단계;

상기 검출 단계에서 상기 소거 블록의 존재가 검출된 상기 셀 어레이 영역내의 상기 소거 블록에 대해 상기 메모리 셀의 소거 상태를 확인하기 위한 소거 검증을 실시하되, 상기 소거 정보를 상기 블록들 개개에 대해 순차적으로 판독하고, 불충분하게 소거된 상기 소거 블록에 대해서는 데이터 소거 동작을 반복하여, 상기 소거 블록에 대한 소거 검증을 실시하는 소거 검증 단계

를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 소거 제어 방법.
복수의 블록을 각각 포함하는 복수의 셀 어레이 영역으로 분할된 메모리 셀 어레이를 구비하며, 각각의 상기 블록에는 전기적으로 재기록가능한 불휘발성 메모리 셀이 배치되어 있는 불휘발성 반도체 기억 장치를 위한 데이터 소거 제어 방법에 있어서,

상기 메모리 셀 어레이의 블록중 하나 이상을 소거될 블록으로 선택하여 소거 블록으로 선택된 블록내의 데이터를 배치 소거(batch-erase)하는 데이터 소거 단계;

각각의 상기 셀 어레이 영역이 상기 소거 블록을 포함하는 것을 가리키는 셀어레이 소거 정보를 상기 셀 어레이 영역의 소거 정보 보유부에 보유하는 소거 정보 보유 단계;

상기 소거 정보 보유부로부터 상기 셀 어레이 소거 정보를 판독하여, 상기 소거 블록이 각각의 상기 셀 어레이 영역에 존재하는지를 검출하는 검출 단계;

상기 검출 단계에서 상기 소거 블록의 존재가 검출된 상기 셀 어레이 영역내의 상기 소거 블록에 대해 상기 메모리 셀의 소거 상태를 확인하기 위한 소거 검증을 실시하되, 상기 소거 정보를 상기 블록들 개개에 대해 순차적으로 판독하고, 불충분하게 소거된 상기 소거 블록에 대해서는 데이터 소거 동작을 반복하여, 상기 소거 블록에 대한 소거 검증을 실시하는 소거 검증 단계

를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 소거 제어 방법.