KR100648254B1 - 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법 - Google Patents

소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법 Download PDF

Info

Publication number
KR100648254B1
KR100648254B1 KR1020040099954A KR20040099954A KR100648254B1 KR 100648254 B1 KR100648254 B1 KR 100648254B1 KR 1020040099954 A KR1020040099954 A KR 1020040099954A KR 20040099954 A KR20040099954 A KR 20040099954A KR 100648254 B1 KR100648254 B1 KR 100648254B1
Authority
KR
South Korea
Prior art keywords
erase
sectors
memory device
voltage
sector
Prior art date
Application number
KR1020040099954A
Other languages
English (en)
Other versions
KR20060061086A (ko
Inventor
정재용
임영호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040099954A priority Critical patent/KR100648254B1/ko
Priority to US11/133,234 priority patent/US7298654B2/en
Publication of KR20060061086A publication Critical patent/KR20060061086A/ko
Application granted granted Critical
Publication of KR100648254B1 publication Critical patent/KR100648254B1/ko
Priority to US11/871,297 priority patent/US7457168B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 불휘발성 메모리 장치의 소거 방법에 관한 것이다. 본 발명에 따른 불휘발성 메모리 장치의 소거방법은 프리 프로그램 동작을 생략하고, 메인 소거 동작시 모든 섹터를 동시에 소거한다. 그 다음에, 모든 섹터들에 대해 순차적으로 소거 검증 동작을 수행하고, 각각의 섹터에 대한 소거 검증 결과를 패스 정보 레지스터에 저장한다. 그 다음에, 패스 정보 레지스터에 저장된 값에 따라 페일된 섹터들만 동시에 소거한다. 소거 검증 결과, 페일된 섹터가 없는 경우에 모든 섹터에 대해 순차적으로 포스트 프로그램 동작을 수행한다. 본 발명은 프리 프로그램 동작을 생략하고, 모든 섹터를 동시에 소거하므로 소거 시간을 크게 단축할 수 있다.

Description

소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의 소거방법 {NON_VOLATILE MEMORY DEVICE BEING CAPABLE OF REDUCING ERASE TIME AND ERASE METHOD THEREOF}
도 1은 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 소거방법을 보여주는 순서도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 메모리 코어 110, 120, 130 : 섹터
111, 121, 131 : 메모리 셀 140, 150, 160 : 행 디코더
141, 151, 161 : 패스 정보 레지스터 200 : 소거전압 제공회로
210 : 워드라인 전압 발생기 220 : 비트라인 전압 발생기
230 : 벌크 전압 발생기 211, 221, 231 : 고전압 발생회로
300 : 데이터 출력회로 400 : 패스페일 체크회로
500 : 어드레스 제어회로 600 : 상태 제어회로
본 발명은 불휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의 소거방법에 관한 것이다.
불휘발성 메모리 장치(Non_volatile Memory Device)는 전원이 끊어져도 저장된 데이터가 없어지지 않고 유지되는 기억장치이다. 불휘발성 메모리 장치는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등을 포함한다. 플래시 메모리 장치는 크게 노어(NOR) 플래시 메모리 장치와 낸드(NAND) 플래시 메모리 장치로 나눌 수 있다.
노어 플래시 메모리 장치는 데이터를 저장하기 위한 메모리 셀들을 가지고 있다. 노어 플래시 메모리 장치의 메모리 셀은 P형 반도체 기판의 채널 영역을 사이에 두고 N+ 불순물로 도핑된 소오스(source) 영역 및 드레인(drain) 영역을 갖는다. 그리고 상기 채널 영역 상에 100Å 이하의 얇은 절연막을 사이에 두고 형성된 플로우팅 게이트(floating gate)와 상기 플로우팅 게이트 상에 절연막을 사이에 두고 형성된 제어 게이트(control gate)를 갖는다. 메모리 셀의 소오스, 드레인, 게이트, 그리고 벌크에는 프로그램(program), 소거(erase), 및 읽기(read) 동작시 소정의 바이어스 전압이 인가된다.
노어 플래시 메모리 장치의 동일한 벌크 영역에 있는 많은 수의 메모리 셀들은 고집적화를 위해 전기적으로 연결되어 있다. 이로 인해 동일한 벌크 영역에 있는 메모리 셀들은 소거 동작시 동시에 소거된다. 따라서 노어 플래시 메모리 장치 에서 소거 단위는 동일한 벌크 영역에 있는 메모리 셀들이다. 동일한 벌크 영역에 있는 메모리 셀들의 집합을 섹터(sector)라고 정의한다. 노어 플래시 메모리 장치는 소거 동작시 게이트에 약 -10V, 벌크에 약 6V의 전압이 인가된다.
일반적으로 노어 플래시 메모리 장치의 소거 단계는 프리 프로그램 단계 (pre-program step), 메인 소거 단계(main erase step), 그리고 포스트 프로그램 단계(post-program step)로 구성된다.
프리 프로그램 단계는 다음에 이어지는 메인 소거 동작시 과도하게 소거되는 메모리 셀들의 발생을 방지하기 위해서, 정상적인 프로그램 동작과 동일한 바이어스 조건을 이용하여 수행된다. 그 다음에, 섹터의 모든 메모리 셀들이 온 셀 상태(ON cell state)를 갖도록 메인 소거 동작이 수행된다. 메인 소거 동작이 시작하면, 섹터 내의 모든 메모리 셀들이 동시에 소거된다. 마지막으로, 메인 소거 단계에서 과도하게 소거된 메모리 셀들을 치유하기 위해서, 포스트 프로그램 동작이 수행된다. 포스트 프로그램 동작은 바이어스 조건을 제외하면 프리 프로그램 동작과 동일하게 수행된다.
일반적으로 노어 플래시 메모리 장치에서 전체 소거시간 중에서 메인 소거 동작은 약 30%를 차지하고, 프리 프로그램 동작은 약 50%, 포스트 프로그램 동작은 약 20%를 차지한다. 즉, 프리 프로그램 동작과 포스트 프로그램 동작이 전체 소거시간의 약 70%를 차지하고 있다.
최근 들어 노어 플래시 메모리 장치가 대용량화되면서, 전체 소거시간을 줄여야 할 필요성이 대두되고 있다. 특히, 생산단계에서 대량으로 메모리 칩을 소거 해야 하는 경우에 종래의 소거방법에 의하면 소거시간이 지나치게 길다는 문제점이 지적되어 왔다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프리 프로그램 동작을 생략하고, 메인 소거 동작시 모든 섹터를 동시에 소거하여 전체 소거시간을 줄일 수 있는 불휘발성 메모리 장치의 소거방법을 제공하는데 있다. 본 발명의 다른 목적은 전체 소거시간을 줄일 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 불휘발성 메모리 장치의 소거 방법은, a) 복수개의 섹터들에 동시에 소거전압을 인가하는 단계; b) 상기 복수개의 섹터들에 대해 소거 검증 동작을 수행하고, 각각의 섹터에 대한 소거 검증 결과를 저장하는 단계; 및 c) 상기 소거 검증 결과에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 단계를 포함한다. 여기에서, 상기 소거 검증 결과, 페일된 섹터가 없는 경우에 상기 복수개의 섹터들에 대해 순차적으로 포스트 프로그램 동작을 수행한다.
실시예로서, 본 발명에 따른 불휘발성 메모리 장치의 소거 방법은, d) 상기 페일된 섹터들에 동시에 소거전압을 인가한 다음에, 소거 검증 동작을 수행하고, 각각의 섹터에 대한 소거 검증 결과를 저장하고, 상기 소거 검증 결과에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 동작을 페일된 섹터가 없을 때까지 반복 하는 단계를 더 포함한다. 여기에서, 본 발명에 따른 불휘발성 메모리 장치의 소거 방법은, e) 페일된 섹터가 없을 때, 상기 복수개의 섹터들에 대해 순차적으로 포스트 프로그램 동작을 수행한다.
본 발명에 따른 불휘발성 메모리 장치의 소거 방법의 다른 일면은, a) 패스 정보 레지스터를 리셋하는 단계; b) 복수개의 섹터들에 동시에 소거전압을 인가하는 단계; c) 상기 복수개의 섹터들에 대해 순차적으로 소거 검증 동작을 수행하고, 각각의 섹터에 대한 패스 페일 정보를 상기 패스 정보 레지스터에 저장하는 단계; 및 d) 상기 패스 페일 정보에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 단계를 포함한다. 여기에서, 본 발명에 따른 불휘발성 메모리 장치의 소거 방법은 상기 d) 단계에서 페일된 섹터가 없는 경우에 상기 복수개의 섹터들에 대해 순차적으로 포스트 프로그램 동작을 수행한다.
실시예로서, 불휘발성 메모리 장치의 소거 방법은, e) 상기 페일된 섹터들에 동시에 소거전압을 인가한 다음에, 소거 검증 동작을 수행하고, 각각의 섹터에 대한 패스 페일 정보를 상기 패스 정보 레지스터에 저장하고, 상기 패스 페일 정보에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 동작을 페일된 섹터가 없을 때까지 반복하는 단계를 더 포함한다. 그리고 본 발명에 따른 불휘발성 메모리 장치의 소거 방법은, f)페일된 섹터가 없을 때 상기 복수개의 섹터들에 대해 순차적으로 포스트 프로그램 동작을 수행하는 단계를 더 포함한다. 여기에서, 상기 f) 단계는, f1) 섹터 어드레스를 초기화하는 단계; f2) 상기 섹터 어드레스를 순차적으로 증가시키면서 포스트 프로그램 동작을 수행하는 단계를 포함한다.
실시예로서, 상기 c) 단계는, c1) 섹터 어드레스를 초기화하는 단계; 및 c2) 상기 섹터 어드레스를 순차적으로 증가시키면서 상기 복수개의 섹터들에 대한 소거 검증 동작을 순차적으로 수행하는 단계를 포함한다.
본 발명에 따른 불휘발성 메모리 장치의 소거 방법의 또 다른 일면은, a) 패스 정보 레지스터를 리셋하는 단계; b) 복수개의 섹터들에 동시에 소거전압을 인가하는 단계; c) 상기 복수개의 섹터들에 대해 순차적으로 소거 검증 동작을 수행하고, 각각의 섹터에 대한 패스 페일 정보를 상기 패스 정보 레지스터에 저장하는 단계; d) 소거 검증 동작이 종료된 다음에, 상기 패스 페일 정보에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 단계; e) 상기 페일된 섹터들에 동시에 소거전압을 인가한 다음에, 소거 검증 동작을 수행하고, 각각의 섹터에 대한 패스 페일 정보를 상기 패스 정보 레지스터에 저장하고, 상기 패스 페일 정보에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 동작을 페일된 섹터가 없을 때까지 반복하는 단계; 및 f) 페일된 섹터가 없을 때, 상기 복수개의 섹터들에 대해 순차적으로 포스트 프로그램 동작을 수행하는 단계를 포함한다.
실시예로서, 상기 c) 단계는, c1) 섹터 어드레스를 초기화하는 단계; 및 c2) 상기 섹터 어드레스를 순차적으로 증가시키면서 상기 복수개의 섹터들에 대한 소거 검증 동작을 순차적으로 수행하는 단계를 포함한다.
실시예로서, 상기 f) 단계는, f1) 섹터 어드레스를 초기화하는 단계; 및 f2) 상기 섹터 어드레스를 순차적으로 증가시키면서 포스트 프로그램 동작을 수행하는 단계를 포함한다.
본 발명에 따른 불휘발성 메모리 장치는 복수개의 섹터들, 저장장치, 그리고 소거전압 제공회로를 포함한다. 상기 저장장치는 상기 복수개의 섹터들에 대한 소거 검증 결과를 저장한다. 상기 소거전압 제공회로는 상기 소거 검증 결과에 따라 상기 복수개의 섹터들에 선택적으로 소거전압을 제공한다.
실시예로서, 상기 저장장치는 패스 정보 레지스터이며, 행 디코더에 포함되어 있는 것을 특징으로 한다.
실시예로서, 상기 소거전압 제공회로는 포스트 프로그램 동작시 상기 복수개의 섹터들에 프로그램 전압을 제공한다. 여기에서, 상기 프로그램 전압은 상기 불휘발성 메모리 장치의 내부에 구비된 고전압 발생회로에서 제공될 수 있다. 또한, 상기 프로그램 전압은 상기 불휘발성 메모리 장치의 외부에 제공될 수도 있다.
실시예로서, 상기 불휘발성 메모리 장치는 노어 플래시 메모리 장치이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불휘발성 메모리 장치(1)는 노어 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, 낸드 플래시 메모리 장치 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치 (1)는 메모리 코어(100), 소거전압 제공회로(200), 데이터 출력회로(300), 패스페일 체크회로(400), 어드레스 제어회로(500), 그리고 상태 제어회로(600)를 포함한다.
상기 메모리 코어(100)는 복수개의 섹터들(110, 120, …, 130) 및 복수개의 행 디코더들(140, 150, …, 160)을 포함한다. 상기 복수개의 행 디코더들(140, 150, …, 160)은 워드라인(WL)을 통해 상기 복수개의 섹터들(110, 120, …, 130)에 각각 연결되어 있다.
상기 복수개의 섹터들(섹터K; K=0~N, N은 자연수)(110, 120, …, 130) 각각은 워드라인(WL) 및 비트라인(BL)에 연결되며, 매트릭스 형태로 배열되어 있는 복수개의 메모리 셀들을 가지고 있다. 섹터0(110)에 포함되어 있는 메모리 셀(111)은 워드라인(WL)을 통해 워드라인 전압을 입력받고, 비트라인(BL)을 통해 비트라인 전압을 입력받고, 벌크단자(BK)를 통해 벌크 전압을 입력받는다. 소거 동작시 상기 섹터0(110)에 포함되어 있는 모든 메모리 셀들은 동시에 소거된다.
상기 복수개의 행 디코더들(140, 150, …, 160) 각각은 패스 정보 레지스터(Pass Information Register; PIR)(141, 151, …, 161)를 포함한다. 상기 패스 정보 레지스터(PIR)는 소거 검증 동작(erase verify operation)시 소거 검증 결과 즉, 패스(Pass) 또는 페일(Fail) 정보를 저장한다.
상기 소거전압 제공회로(200)는 소거 동작 시 워드라인(WL), 비트라인(BL), 그리고 벌크단자(BK)에 소거전압을 제공한다. 예를 들면, 상기 소거전압 제공회로(200)는 소거 동작 시 -10V의 워드라인 전압(Vwl), +6V의 벌크 전압(Vbk)을 제공한 다. 한편, 상기 소거전압 제공회로(200)는 포스트 프로그램 동작 시 워드라인(WL), 비트라인(BL), 그리고 벌크단자(BK)에 포스트 프로그램 전압을 제공한다. 예를 들면, 상기 소거전압 제공회로(200)는 포스트 프로그램 동작 시 +3V의 워드라인 전압(Vwl), +6V의 비트라인 전압(Vbl), 그리고 0V의 벌크 전압(Vbk)을 제공한다.
상기 소거전압 제공회로(200)는 워드라인 전압 발생기(210), 비트라인 전압 발생기(220), 벌크 전압 발생기(230)를 포함한다. 상기 워드라인 전압 발생기(210)는 워드라인 전압(Vwl)을 발생하며, 상기 비트라인 전압 발생기(220)는 비트라인 전압(Vbl)을 발생하며, 상기 벌크 전압 발생기(230)는 벌크 전압(Vbk)을 발생한다.
상기 워드라인 전압 발생기(210), 상기 비트라인 전압 발생기(220), 그리고 상기 벌크 전압 발생기(230)는 포스트 프로그램 동작시 상기 소거전압 제공회로(200) 내에 포함되어 있는 고전압 발생회로(211, 221, 231)로부터 전원전압보다 높은 고전압을 입력받을 수 있을 뿐만 아니라, 상기 불휘발성 메모리 장치(1) 외부에서 제공되는 고전압을 입력받을 수도 있다.
특히, 상기 불휘발성 메모리 장치(1)를 생산하는 단계에서 칩 전체를 소거하는 경우에, 상기 불휘발성 메모리 장치(1)는 프리 프로그램 단계를 생략한다. 프리 프로그램 단계를 생략하면 과소거(over erase)된 메모리 셀들이 존재할 가능성이 높아지므로 상기 불휘발성 메모리 장치(1)의 내부에 있는 고전압 발생회로만으로는 포스트 프로그램 동작 시 셀 전류를 감당하기 어려울 수 있다. 따라서 상기 불휘발성 메모리 장치(1)의 외부에서 별도의 고전압(Vwlx, Vvlx, Vbkx)을 입력받아 포스트 프로그램 동작 시 프로그램 전압 (예를 들면, 비트라인 전압)으로 사용하게 된 다.
상기 데이터 출력회로(300)는 메모리 셀에 저장되어 있는 데이터를 출력하기 위한 회로이다. 예를 들면, 상기 데이터 출력회로(300)는 메모리 셀에 저장되어 있는 데이터를 센싱하기 위한 감지 증폭 회로(sense amplifier)이다. 소거 검증 동작 시, 메모리 셀에 저장되어 있는 데이터는 상기 데이터 출력회로(300)에 의해 감지 증폭된다.
상기 패스페일 체크회로(400)는 소거 검증 동작시 상기 데이터 출력회로(300)에서 출력된 데이터를 입력받고, 섹터의 패스 또는 페일 여부를 체크하는 회로이다. 상기 패스페일 체크회로(400)는 패스 정보(Pass Information) 또는 페일 정보(Fail Information)를 발생한다.
상기 어드레스 제어회로(500)는 상기 메모리 코어(100)에 있는 섹터들 및 메모리 셀들의 어드레스(ADDR)를 제공한다. 상기 어드레스 제어회로(500)에서 제공되는 어드레스(ADDR)는 섹터 어드레스(sector address) 및 셀 어드레스(cell address)를 포함한다. 상기 어드레스 제어회로(500)는 그 내부에 어드레스 카운터(도시되지 않음)를 포함하며, 상기 섹터 어드레스 및 셀 어드레스를 순차적으로 증가시킨다.
상기 상태 제어회로(600)는 소거 동작시 상기 불휘발성 메모리 장치(1)의 전반적인 동작을 제어한다. 상기 상태 제어회로(600)는 상기 메모리 코어(100), 상기 소거전압 제공회로(200), 상기 데이터 출력회로(300), 상기 패스페일 체크회로(400), 그리고 상기 어드레스 제어회로(500)의 동작을 제어한다. 상기 상태 제어회 로(600)의 동작은 후술되는 도 2를 참조하여 상세히 설명된다.
도 2는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 소거방법을 보여주는 순서도이다. 도 2에 도시된 불휘발성 메모리 장치의 소거방법은 노어 플래시 메모리 장치의 소거 방법이다. 일반적으로 노어 플래시 메모리 장치의 소거는 프리 프로그램 단계, 메인 소거 단계, 그리고 포스트 프로그램 단계를 거치게 된다. 그리고 메인 소거 단계는 섹터 단위로 소거 동작을 수행한다. 그러나 본 발명에 따른 불휘발성 메모리 장치의 소거는 프리 프로그램 단계를 생략한다. 그리고 메인 소거 단계는 모든 섹터에 대해 동시에 소거 동작을 수행한다. 따라서 전체 소거시간이 크게 단축된다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 소거방법은 메인 소거 단계(S100)와 포스트 프로그램 단계(S200)로 구성된다.
먼저, 상기 메인 소거 단계(S100)가 도 1 및 도 2를 참조하여 설명된다.
S110 단계는 모든 섹터에 대한 패스 정보 레지스터(PIR)를 리셋하는 단계이다. 상태 제어회로(600)는 레지스터 리셋신호를 상기 패스 정보 레지스터(PIR)에 동시에 제공한다. 메모리 코어(100)에 있는 모든 패스 정보 레지스터(141, 151, …, 161)는 상기 레지스터 리셋신호에 응답하여 리셋된다. 이때 모든 패스 정보 레지스터(141, 151, …, 161)는 데이터 '0'을 저장한다.
S120 단계는 패스 정보 레지스터(PIR)에 저장된 값에 따라 모든 섹터에 소거전압을 동시에 인가하는 단계이다. 상기 S110 단계에서 모든 패스 정보 레지스터(141, 151, …, 161)의 데이터가 '0'이므로 모든 섹터(110, 120, …, 130)가 동시 에 소거된다. 상태 제어회로(600)는 소거전압 제공회로(200)를 제어하여 소거전압이 메모리 코어(100)의 모든 섹터(110, 120, …, 130)에 동시에 제공되도록 한다.
S130 단계는 섹터 어드레스를 초기화하고, 섹터 어드레스를 순차적으로 증가하면서 소거 검증 동작을 수행하고, 패스된 섹터인 경우에 패스 정보 레지스터를 셋하는 단계이다.
S131 단계는 섹터 어드레스를 초기화하는 단계이다. 상태 제어회로(600)는 어드레스 제어회로(500)를 제어하여 섹터 어드레스를 초기화한다. 이후 섹터0(110)부터 섹터N(130)까지 순차적으로 소거 검증 동작이 수행된다.
S132 단계는 섹터K에 대한 소거 검증 동작을 수행하는 단계이다. 이때 상태 제어회로(600)는 데이터 출력회로(300)를 제어하여, 섹터K에 저장된 데이터가 출력되도록 한다.
S133 단계는 섹터K가 패스된 섹터인지를 체크하는 단계이다. 예를 들면, 섹터0(110)에 대한 소거 검증 동작이 수행된 경우, 섹터0(110)이 패스된 섹터인지를 체크한다. 상태 제어회로(600)는 패스페일 체크회로(400)를 제어하여, 섹터K가 패스된 섹터인지 아니면 페일된 섹터인지를 체크한다.
S134 단계는 섹터K가 패스된 섹터인 경우에 섹터K에 대한 패스 정보 레지스터(PIR)를 셋(set)하는 단계이다. 상태 제어회로(600)는 레지스터 셋신호를 섹터K에 대한 패스 정보 레지스터에 제공한다. 상태K에 대한 패스 정보 레지스터는 상기 레지스터 셋신호에 응답하여 데이터 '1'을 저장한다.
S135 단계는 섹터K가 마지막 섹터인지 판단하는 단계이다. 섹터K가 마지막 섹터, 즉 섹터N(130)이면 소거 검증 동작이 종료된다. 그러나 섹터K가 마지막 섹터가 아니면, 섹터 어드레스를 증가시킨다(S136 단계). 그리고 마지막 섹터에 도달할 때까지 상기 S132 단계부터 상기 S136 단계까지의 소거 검증 동작을 반복한다. 섹터K가 마지막 섹터인 경우에 다음 단계(S140)가 진행된다.
S140 단계는 소거 검증 결과 모든 섹터(110, 120, …, 130)가 패스된 섹터인지를 판단하는 단계이다. 모든 섹터가 패스된 경우에는 포스트 프로그램 단계(S200)가 진행된다. 그러나 페일된 섹터가 하나라도 존재하는 경우에는 상기 S120 단계부터 상기 S140 단계가 반복된다. 패스 정보 레지스터에 저장된 데이터에 따라 페일된 섹터에 소거전압이 동시에 인가된다. 즉, 패스 정보 레지스터에 저장된 데이터가 '0'인 섹터에 대해서만 소거전압이 인가되고, 데이터가 '1'인 섹터에 대해서는 소거전압이 인가되지 않는다. 소거전압이 인가된 다음에는 위에서 설명한 소거 검증 동작이 다시 수행된다.
모든 섹터에 대한 소거 검증 결과 모든 섹터가 패스된 경우에, 다음 단계(S200)로 모든 섹터에 대한 포스트 프로그램 동작이 순차적으로 수행된다.
S210 단계는 섹터 어드레스를 초기화하는 단계이다. 상태 제어회로(600)는 어드레스 제어회로(500)를 제어하여 섹터 어드레스를 초기화한다. 이후 섹터0(110)부터 섹터N(130)까지 순차적으로 포스트 프로그램 동작이 수행된다.
S220 단계는 섹터K에 대한 포스트 프로그램 동작을 수행하는 단계이다. 상기 S210 단계 다음에는 섹터0(110)에 대한 포스트 프로그램 동작이 수행된다.
S230 단계는 섹터K가 마지막 섹터인지 판단하는 단계이다. 섹터K가 마지막 섹터가 아니면, 섹터 어드레스를 증가시킨다(S240 단계). 그리고 마지막 섹터에 도달할 때까지 포스트 프로그램 동작을 반복하여 수행한다. 섹터K가 마지막 섹터, 즉 섹터N(130)이면 포스트 프로그램 동작이 종료된다.
본 발명에 따른 불휘발성 메모리 장치의 소거방법은 프리 프로그램 동작이 생략되고, 메인 소거 동작시 모든 섹터을 동시에 소거한다. 그리고 본 발명에 따른 불휘발성 메모리 장치의 소거방법은 각각의 섹터에 대한 소거 검증 결과를 패스 정보 레지스터에 저장하고, 페일된 섹터에 대해서 동시에 소거 동작을 수행한다. 따라서 본 발명에 따른 불휘발성 메모리 장치의 소거방법은 프리 프로그램 동작이 생략되고, 메인 소거 동작시 모든 섹터를 동시에 소거하므로 종래의 소거방법에 비해 소거시간이 크게 단축될 수 있다. 특히, 본 발명에 따른 불휘발성 메모리 장치의 소거방법은 생산 단계에서 모든 섹터를 동시에 소거해야 하는 경우에 소거시간을 크게 단축할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 불휘발성 메모리 장치 및 그것의 소거방법은 프리 프로그램 동작을 수행하기 않기 때문에 소거시간을 크게 단축할 수 있다. 또한, 메인 소거 동작시 모든 섹터를 동시에 소거하므로 소거시간을 더욱 단축할 수 있다. 특히, 본 발명에 따른 불휘발성 메모리 장치 및 그것의 소거방법은 생산 단계에서 모든 섹터를 동시에 소거해야 하는 경우에 유용하게 사용될 수 있다.

Claims (24)

  1. 불휘발성 메모리 장치의 소거 방법에 있어서:
    a) 복수개의 섹터들에 동시에 소거전압을 인가하는 단계;
    b) 상기 복수개의 섹터들에 대해 소거 검증 동작을 수행하고, 각각의 섹터에 대한 소거 검증 결과를 저장하는 단계; 및
    c) 상기 소거 검증 결과에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 단계를 포함하되,
    상기 소거 검증 결과, 페일된 섹터가 없는 경우에 상기 복수개의 섹터들에 대해 순차적으로 포스트 프로그램 동작을 수행하는 소거 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    d) 상기 페일된 섹터들에 동시에 소거전압을 인가한 다음에, 소거 검증 동작을 수행하고, 각각의 섹터에 대한 소거 검증 결과를 저장하고, 상기 소거 검증 결과에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 동작을 페일된 섹터가 없을 때까지 반복하는 단계를 더 포함하는 소거 방법.
  4. 제 3 항에 있어서,
    e) 페일된 섹터가 없을 때, 상기 복수개의 섹터들에 대해 순차적으로 포스트 프로그램 동작을 수행하는 단계를 더 포함하는 소거 방법.
  5. 제 4 항에 있어서,
    상기 포스트 프로그램 동작시, 상기 불휘발성 메모리 장치의 내부에 구비된 고전압 발생회로에서 전원전압보다 높은 프로그램 전압을 공급받는 것을 특징으로 하는 소거 방법.
  6. 제 4 항에 있어서,
    상기 포스트 프로그램 동작시, 상기 불휘발성 메모리 장치의 외부에서 전원전압보다 높은 프로그램 전압을 공급받는 것을 특징으로 하는 소거 방법.
  7. 불휘발성 메모리 장치의 소거 방법에 있어서:
    a) 패스 정보 레지스터를 리셋하는 단계;
    b) 복수개의 섹터들에 동시에 소거전압을 인가하는 단계;
    c) 상기 복수개의 섹터들에 대해 순차적으로 소거 검증 동작을 수행하고, 각각의 섹터에 대한 패스 페일 정보를 상기 패스 정보 레지스터에 저장하는 단계; 및
    d) 상기 패스 페일 정보에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 단계를 포함하되,
    상기 d) 단계에서 페일된 섹터가 없는 경우에 상기 복수개의 섹터들에 대해 순차적으로 포스트 프로그램 동작을 수행하는 소거 방법.
  8. 삭제
  9. 제 7 항에 있어서,
    e) 상기 페일된 섹터들에 동시에 소거전압을 인가한 다음에, 소거 검증 동작을 수행하고, 각각의 섹터에 대한 패스 페일 정보를 상기 패스 정보 레지스터에 저장하고, 상기 패스 페일 정보에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 동작을 페일된 섹터가 없을 때까지 반복하는 단계를 더 포함하는 소거 방법.
  10. 제 9 항에 있어서,
    f) 페일된 섹터가 없을 때, 상기 복수개의 섹터들에 대해 순차적으로 포스트 프로그램 동작을 수행하는 단계를 더 포함하는 소거 방법.
  11. 제 10 항에 있어서,
    상기 f) 단계는,
    f1) 섹터 어드레스를 초기화하는 단계;
    f2) 상기 섹터 어드레스를 순차적으로 증가시키면서 포스트 프로그램 동작을 수행하는 단계를 포함하는 소거 방법.
  12. 제 7 항에 있어서,
    상기 c) 단계는,
    c1) 섹터 어드레스를 초기화하는 단계; 및
    c2) 상기 섹터 어드레스를 순차적으로 증가시키면서 상기 복수개의 섹터들에 대한 소거 검증 동작을 순차적으로 수행하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  13. 불휘발성 메모리 장치의 소거 방법에 있어서:
    a) 패스 정보 레지스터를 리셋하는 단계;
    b) 복수개의 섹터들에 동시에 소거전압을 인가하는 단계;
    c) 상기 복수개의 섹터들에 대해 순차적으로 소거 검증 동작을 수행하고, 각각의 섹터에 대한 패스 페일 정보를 상기 패스 정보 레지스터에 저장하는 단계;
    d) 소거 검증 동작이 종료된 다음에, 상기 패스 페일 정보에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 단계;
    e) 상기 페일된 섹터들에 동시에 소거전압을 인가한 다음에, 소거 검증 동작을 수행하고, 각각의 섹터에 대한 패스 페일 정보를 상기 패스 정보 레지스터에 저장하고, 상기 패스 페일 정보에 따라 페일된 섹터들에 동시에 소거전압을 인가하는 동작을 페일된 섹터가 없을 때까지 반복하는 단계; 및
    f) 페일된 섹터가 없을 때, 상기 복수개의 섹터들에 대해 순차적으로 포스트 프로그램 동작을 수행하는 단계를 포함하는 소거 방법.
  14. 제 13 항에 있어서,
    상기 c) 단계는,
    c1) 섹터 어드레스를 초기화하는 단계; 및
    c2) 상기 섹터 어드레스를 순차적으로 증가시키면서 상기 복수개의 섹터들에 대한 소거 검증 동작을 순차적으로 수행하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  15. 제 13 항에 있어서,
    상기 f) 단계는,
    f1) 섹터 어드레스를 초기화하는 단계; 및
    f2) 상기 섹터 어드레스를 순차적으로 증가시키면서 포스트 프로그램 동작을 수행하는 단계를 포함하는 소거 방법.
  16. 제 13 항에 있어서,
    상기 포스트 프로그램 동작시, 상기 불휘발성 메모리 장치의 내부에 구비된 고전압 발생회로에서 전원전압보다 높은 프로그램 전압을 공급받는 것을 특징으로 하는 소거 방법.
  17. 제 13 항에 있어서,
    상기 포스트 프로그램 동작시, 상기 불휘발성 메모리 장치의 외부에서 전원전압보다 높은 프로그램 전압을 공급받는 것을 특징으로 하는 소거 방법.
  18. 복수개의 섹터들;
    상기 복수개의 섹터들에 대한 소거 검증 결과를 저장하는 저장장치; 및
    상기 소거 검증 결과에 따라 상기 복수개의 섹터들에 선택적으로 소거전압을 제공하는 소거전압 제공회로를 포함하되,
    상기 소거전압 제공회로는 상기 소거 검증 결과, 페일된 섹터에 동시에 소거전압을 제공하는 불휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 저장장치는, 패스 정보 레지스터인 것을 특징으로 하는 불휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 저장장치는, 행 디코더에 포함되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  21. 제 18 항에 있어서,
    상기 소거전압 제공회로는, 포스트 프로그램 동작시 상기 복수개의 섹터들에 프로그램 전압을 제공하는 것을 특징으로 하는 불휘발성 메모리 장치.
  22. 제 21 항에 있어서,
    상기 프로그램 전압은, 상기 불휘발성 메모리 장치의 내부에 구비된 고전압 발생회로에서 제공되는 것을 특징으로 하는 불휘발성 메모리 장치.
  23. 제 21 항에 있어서,
    상기 프로그램 전압은, 상기 불휘발성 메모리 장치의 외부에 제공되는 것을 특징으로 하는 불휘발성 메모리 장치.
  24. 제 18 항에 있어서,
    상기 불휘발성 메모리 장치는, 노어 플래시 메모리 장치인 것을 특징으로 하는 불휘발성 메모리 장치.
KR1020040099954A 2004-12-01 2004-12-01 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법 KR100648254B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040099954A KR100648254B1 (ko) 2004-12-01 2004-12-01 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법
US11/133,234 US7298654B2 (en) 2004-12-01 2005-05-20 Non-volatile memory device and associated method of erasure
US11/871,297 US7457168B2 (en) 2004-12-01 2007-10-12 Non-volatile memory device and associated method of erasure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040099954A KR100648254B1 (ko) 2004-12-01 2004-12-01 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법

Publications (2)

Publication Number Publication Date
KR20060061086A KR20060061086A (ko) 2006-06-07
KR100648254B1 true KR100648254B1 (ko) 2006-11-24

Family

ID=36567219

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040099954A KR100648254B1 (ko) 2004-12-01 2004-12-01 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법

Country Status (2)

Country Link
US (2) US7298654B2 (ko)
KR (1) KR100648254B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9378816B2 (en) 2012-08-31 2016-06-28 Samsung Electronics Co., Ltd. Variable resistance memory devices and erase verifying methods thereof

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721018B1 (ko) * 2005-12-28 2007-05-22 삼성전자주식회사 플래시 메모리 장치 및 그것의 소거 방법
KR100715151B1 (ko) * 2006-05-23 2007-05-10 삼성전자주식회사 메모리 섹터별로 소거 패스 전압을 가지는 불휘발성 반도체메모리 장치 및 이에 대한 소거 방법
KR100908526B1 (ko) * 2006-09-29 2009-07-20 주식회사 하이닉스반도체 플래쉬 메모리 장치 및 그의 소거 방법
US7733706B2 (en) 2006-09-29 2010-06-08 Hynix Semiconductor Inc. Flash memory device and erase method thereof
US7668019B2 (en) * 2006-11-28 2010-02-23 Samsung Electronics Co., Ltd. Non-volatile memory device and erasing method thereof
KR100811274B1 (ko) * 2006-12-28 2008-03-07 주식회사 하이닉스반도체 낸드형 플래쉬 메모리소자의 데이터 소거방법
KR101322378B1 (ko) * 2007-07-09 2013-10-30 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US7852683B2 (en) * 2008-07-02 2010-12-14 Sandisk Corporation Correcting for over programming non-volatile storage
US8014209B2 (en) 2008-07-02 2011-09-06 Sandisk Technologies Inc. Programming and selectively erasing non-volatile storage
US7965554B2 (en) * 2008-07-02 2011-06-21 Sandisk Corporation Selective erase operation for non-volatile storage
CN102930900B (zh) * 2011-08-10 2016-03-16 华邦电子股份有限公司 串列式快闪存储器的抹除方法
CN103778083B (zh) * 2012-10-18 2017-03-01 华邦电子股份有限公司 数据储存装置以及非挥发性存储器控制方法
KR102019843B1 (ko) * 2012-12-03 2019-09-11 에스케이하이닉스 주식회사 전하 트랩 소자들을 소거하는 방법
US10839108B2 (en) 2018-05-29 2020-11-17 Seagate Technology Llc Storage device and verification thereof
US10942668B2 (en) 2018-05-29 2021-03-09 Seagate Technology Llc Storage device and verification thereof
US10776327B2 (en) 2018-08-29 2020-09-15 Seagate Technology Llc Storage device manufacturing and associated block chain generation thereof
CN113409871B (zh) * 2021-06-30 2024-02-02 芯天下技术股份有限公司 一种擦除时间的获取方法、装置、电子设备及存储介质

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5954828A (en) * 1995-01-05 1999-09-21 Macronix International Co., Ltd. Non-volatile memory device for fault tolerant data
KR0182867B1 (ko) 1995-11-02 1999-04-15 김주용 플래쉬 메모리셀의 소거 확인방법 및 그 확인회로
US5745410A (en) * 1995-11-17 1998-04-28 Macronix International Co., Ltd. Method and system for soft programming algorithm
US5822252A (en) * 1996-03-29 1998-10-13 Aplus Integrated Circuits, Inc. Flash memory wordline decoder with overerase repair
US5815439A (en) * 1996-04-30 1998-09-29 Agate Semiconductor, Inc. Stabilization circuits and techniques for storage and retrieval of single or multiple digital bits per memory cell
US5636162A (en) * 1996-06-12 1997-06-03 Texas Instruments Incorporated Erase procedure
US5841703A (en) * 1996-12-31 1998-11-24 Intel Corporation Method and apparatus for removal of VT drop in the output diode of charge pumps
JPH11224492A (ja) * 1997-11-06 1999-08-17 Toshiba Corp 半導体記憶装置、不揮発性半導体記憶装置及びフラッシュメモリ
KR100257854B1 (ko) * 1997-12-10 2000-06-01 김영환 플래쉬 메모리의 소거 방법
KR100258574B1 (ko) * 1997-12-30 2000-06-15 윤종용 반도체 메모리 장치 및 그 장치의 프로그램/소거 검증 방법
JPH11203886A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 不揮発性メモリおよびそれを具備する半導体装置
JP2000173279A (ja) * 1998-12-02 2000-06-23 Nec Corp 不揮発性半導体記憶装置とその消去検証方法
JP3920501B2 (ja) * 1999-04-02 2007-05-30 株式会社東芝 不揮発性半導体記憶装置及びそのデータ消去制御方法
US6172915B1 (en) * 1999-09-30 2001-01-09 Eon Silicon Devices, Inc. Unified erase method in flash EEPROM
KR100357693B1 (ko) 1999-12-06 2002-10-25 삼성전자 주식회사 향상된 소거 알고리즘이 내장된 불휘발성 반도체 메모리장치
US6377488B1 (en) * 2000-05-26 2002-04-23 Advanced Micro Devices, Inc. Fast-erase memory devices and method for reducing erasing time in a memory device
KR100414146B1 (ko) 2000-06-27 2004-01-13 주식회사 하이닉스반도체 플래쉬 메모리 소자의 소거 방법
JP4413406B2 (ja) * 2000-10-03 2010-02-10 株式会社東芝 不揮発性半導体メモリ及びそのテスト方法
KR100381954B1 (ko) 2000-10-26 2003-04-26 삼성전자주식회사 메모리 셀의 과소거를 방지할 수 있는 소거 방법 및그것을 이용한 플래시 메모리 장치
US6490202B2 (en) * 2001-04-06 2002-12-03 Micron Technology, Inc. Non-volatile memory device with erase register
JP2002319286A (ja) * 2001-04-19 2002-10-31 Hitachi Ltd 不揮発性記憶装置および記憶システム
US6614695B2 (en) * 2001-08-24 2003-09-02 Micron Technology, Inc. Non-volatile memory with block erase
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
JP4133166B2 (ja) * 2002-09-25 2008-08-13 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2004348801A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置、予め定められたメモリ素子を保護するための方法及び携帯電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9378816B2 (en) 2012-08-31 2016-06-28 Samsung Electronics Co., Ltd. Variable resistance memory devices and erase verifying methods thereof

Also Published As

Publication number Publication date
KR20060061086A (ko) 2006-06-07
US20060114725A1 (en) 2006-06-01
US7457168B2 (en) 2008-11-25
US7298654B2 (en) 2007-11-20
US20080037331A1 (en) 2008-02-14

Similar Documents

Publication Publication Date Title
US7457168B2 (en) Non-volatile memory device and associated method of erasure
US9613706B2 (en) Programming and/or erasing a memory device in response to its program and/or erase history
JP3941149B2 (ja) 半導体不揮発性記憶装置
JP3866627B2 (ja) 不揮発性半導体メモリ
JP4901348B2 (ja) 半導体記憶装置およびその制御方法
US7180781B2 (en) Memory block erasing in a flash memory device
CN100365735C (zh) 闪存阵列中核心存储单元的软程序校验的装置和方法
US8089804B2 (en) Non-volatile semiconductor memory device using weak cells as reading identifier
US6778443B2 (en) Non-volatile semiconductor memory device having memory blocks pre-programmed before erased
US6108236A (en) Smart card comprising integrated circuitry including EPROM and error check and correction system
JP4593159B2 (ja) 半導体装置
JP2003036681A (ja) 不揮発性記憶装置
JPH11177071A (ja) 不揮発性半導体記憶装置
US7522452B2 (en) Non-volatile semiconductor storage device
JPH11260076A (ja) 半導体記憶装置
US20120051133A1 (en) Nonvolatile semiconductor storage device
JP2007250187A (ja) 不揮発性半導体メモリ及びそのテスト方法
CN107154275B (zh) 半导体存储装置及输入数据的验证方法
WO2002097821A1 (fr) Dispositif de stockage non volatile a semi-conducteur
US20060034126A1 (en) Preconditioning of defective and redundant columns in a memory device
KR0172437B1 (ko) 칼럼불량 구제 및 고속 소거검증 기능을 가지는 불휘발성 반도체 메모리 장치
JP2000048582A (ja) 半導体記憶装置
JP3544222B2 (ja) 不揮発性半導体記憶装置
JPH06223587A (ja) 不揮発性半導体記憶装置
JPH10125081A (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111101

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee