KR100908526B1 - 플래쉬 메모리 장치 및 그의 소거 방법 - Google Patents

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Abstract

본 발명은 다수의 페이지를 포함하는 메모리 셀 블록의 소거 동작을 실시하는 단계, 소거 검증 동작을 실시하여 정상적으로 소거되지 않은 미소거 메모리 셀을 포함하는 페이지들에 대한 미소거 페이지 정보를 저장하는 단계 및 미소거 페이지 정보에 따라 미소거 메모리 셀이 포함된 페이지의 추가 소거 동작을 실시하는 단계를 포함하며, 미소거 메모리 셀이 존재하면 소거 검증 동작과 추가 소거 동작을 반복 실시하는 플래쉬 메모리 장치 및 그의 소거 방법으로 이루어진다.
플래쉬 메모리, 소거, 소거 검증, 웰, 페이지 그룹, 문턱전압

Description

플래쉬 메모리 장치 및 그의 소거 방법{Flash memory device and erase method thereof}
도 1은 종래의 플래쉬 메모리의 소거 방법을 설명하기 위한 회로도이다.
도 2 내지 도 5는 본 발명의 플래쉬 메모리 장치 및 그의 소거 방법을 설명하기 위한 회로도이다.
도 6은 본 발명의 플래쉬 메모리의 소거 및 소거 검증방법에 의한 문턱전압을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
201 : X-디코더 202 : 메모리 셀 어레이
203 : 메모리 셀 블록 204 : 블록 스위치
205 : 글로벌 제어회로
본 발명은 플래쉬 메모리 장치 및 그의 소거 방법에 관한 것으로, 특히 소거 된 메모리 셀들의 문턱전압 분포를 좁히기 위한 플래쉬 메모리 장치 및 그의 소거 방법에 관한 것이다.
도 1은 종래의 플래쉬 메모리의 소거 방법을 설명하기 위한 회로도이다. 플래쉬 메모리 장치는 메모리 셀 어레이(10), 블록 스위치(20) 및 X-디코더(30)를 포함한다. 메모리 셀 어레이(10)는 다수의 메모리 셀 블록(11; 편의상 하나만 도시됨)을 포함한다. 각각의 메모리 셀 블록(11)은 다수의 셀 스트링(S0 내지 Sn)을 포함한다. 각각의 셀 스트링(S0 내지 Sn)은 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀(F0 내지 Fi) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 연결된 구조로 이루어진다. 각각의 셀 스트링(S0 내지 Sn)에 포함된 드레인 셀렉트 트랜지스터(DST)들은 해당 비트라인(BL0 내지 BLn)과 연결되며, 소오스 셀렉트 트랜지스터(SST)들은 공통 소오스 라인(CSL)과 병렬로 연결된다.
X-디코더(30)는 어드레스 신호(ADD)에 따라 다수의 메모리 셀 블록들 중 하나를 선택하는 블록 선택 신호(BSLk)를 출력한다.
블록 스위치(20)는 다수의 NMOS 트랜지스터들(M0 내지 Mi+2)을 포함한다. 다수의 NMOS 트랜지스터들(M0 내지 Mi+2)은 X-디코더(30)의 블록 선택 신호(BSLk)에 따라 동작하며 글로벌 워드라인(GWL) 및 글로벌 셀렉트 라인(GDSL 및 GSSL)을 통해 인가되는 전압들을 선택된 메모리 셀 블록(11)의 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLi) 및 소오스 셀렉트 라인(SSL) 으로 전달한다.
종래의 플래쉬 메모리의 소거 방법을 구체적으로 설명하면 다음과 같다. 메 모리 셀 블록 단위로 소거 동작이 수행되는데, X-디코더(30)로 인가된 어드레스 신호(ADD)에 의해 다수의 메모리 셀 블록들 중 어느 하나의 메모리 셀 블록(11)이 선택된다. 선택된 메모리 셀 블록(11)의 워드라인(WL0 내지 WLi)으로는 0V가 인가되고, 메모리 셀 블록(11)의 웰(well)에는 약 20V의 높은 전압이 약 1.4ms의 긴 시간 동안 인가된다. 그러면, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)의 전압은 웰(well)과의 캐패시턴스 커플링으로 인하여 약 20V까지 부스팅(boosting)되어 상승한다. 그리고, 워드라인(WL0 내지 WLi)과 웰 간의 높은 전압차에 의해 메모리 셀 블록(11) 내의 메모리 셀 들에 대한 문턱전압 분포는 양의 분포에서 음의 분포로 이동하게 된다.
소거 검증(verify) 동작은 메모리 셀 블록단위로 1회만 수행되는데, 이를 위하여 소거 전압은 메모리 셀 블록(11) 내의 모든 셀들(F0 내지 Fi)이 충분히 소거될 수 있도록 긴 시간동안 인가된다. 그러나, 메모리 셀 블록(11) 내에는 각각 속도가 다른 메모리 셀들이 존재하며, 이로 인해 소거 후의 문턱전압은 분포가 넓어진다. 또한, 소거 동작시간이 길어질 수 있고, 셀 간의 캐패시턴스 커플링에 의해 발생하는 간섭(interference) 영향이 커질 수 있으며, 특히 멀티레벨 셀(multi level cell)에서와 같은 좁은 문턱전압 분포를 요구하는 장치에서는 동작의 신뢰성을 저해하는 요소로 작용하게 된다.
본 발명은 소거 동작을 수행하고, 페이지 그룹 단위로 소거 검증을 수행한 후, 정상적으로 소거되지 않은 셀을 포함하는 페이지 그룹에 대해서만 소거 동작을 재실시함으로써, 소거된 셀들의 문턱전압 분포를 좁게 할 수 있다.
본 발명에 따른 플래쉬 메모리의 소거 방법은, 선택된 메모리 셀 블록 전체에 제1 소거 동작을 실시한다. 선택된 메모리 셀 블록 전체에 제1 소거 검증 동작을 실시한다. 미소거된 메모리 셀이 발생한 경우, 미소거된 메모리 셀이 포함된 미소거 페이지들의 정보를 저장한다. 미소거 페이지들에만 제2 소거 동작 및 제2 소거 검증 동작을 실시한다. 제2 소거 검증 동작이 모두 패스하면 소거 동작을 완료하고, 패스되지 않으면, 패스되지 않은 미소거 페이지들에 대하여 소거 동작 및 소거 검증 동작을 반복실시하는 단계를 포함하는 플래쉬 메모리의 소거 방법을 포함한다.
제2 및 제3 소거 검증 동작은 두개 이상의 페이지들을 묶어 다수개의 페이지 그룹들로 설정하고, 각각의 페이지 그룹들에 대하여 소거 동작 및 소거 검증 동작을 실시한다.
제1 내지 제3 소거 동작 시 메모리 셀 블록의 웰로 소거 전압이 20㎲ 내지 1500㎲ 동안 인가된다.
미소거 페이지 정보는 미소거 메모리 셀을 포함하는 페이지의 어드레스이며, 미소거 페이지 정보는 소거 검증 동작의 결과에 따라 경신된다.
본 발명에 따른 플래쉬 메모리 장치는, 다수의 페이지들을 포함하는 다수의 메모리 셀 블록들을 포함한다. 소거 동작 시 페이지들에 소거 동작 전압을 각각 인가하며, 소거 검증 동작을 통해 정상적으로 소거되지 않은 미소거 메모리 셀이 포함된 페이지에 해당하는 미소거 페이지 정보를 저장하고, 추가 소거 동작 시 미소거 페이지만 재소거 선택되도록 소거 동작 전압을 개별화 또는 그룹화하여 페이지들에 인가하는 글로벌 제어회로를 포함한다. 어드레스 신호에 따라 메모리 셀 블록들 중 하나를 선택하기 위한 블록 선택 신호를 출력하는 X-디코더를 포함한다. 글로벌 제어회로로부터 출력된 소거 동작 전압을 블록 선택 신호에 따라 선택된 메모리 셀 블록으로 전달하기 위한 블록 스위치를 포함하는 플래쉬 메모리 장치로 이루어진다.
소거 검증 동작은 두개 이상의 페이지를 하나의 페이지 그룹으로 설정하고, 상기 페이지 그룹들에 대하여 소거 검증이 각각 실시되고, 소거 동작 또는 추가 소거 동작 시 메모리 셀 블록의 웰로 소거 전압이 20㎲ 내지 1500㎲ 동안 인가된다.
미소거 페이지 정보가 미소거 메모리 셀을 포함하는 페이지의 어드레스이고, 미소거 페이지 정보는 소거 검증 동작의 결과에 따라 경신된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 5는 본 발명의 플래쉬 메모리 장치 및 그의 소거 방법을 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 플래쉬 메모리 장치는 X-디코더(201), 글로벌 제어회로(205), 블록 스위치(204) 및 메모리 셀 어레이(202)를 포 함한다.
메모리 셀 어레이(202)는 다수의 메모리 셀 블록(203; 편의상 하나만 도시됨)을 포함한다. 각각의 메모리 셀 블록(203)은 다수의 셀 스트링(ST0 내지 STn)을 포함한다. 각각의 셀 스트링(ST0 내지 STn)은 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀(F0 내지 Fi) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 연결된 구조로 이루어진다. 여기서, 각각의 셀 스트링(ST0 내지 STn)에 포함된 드레인 셀렉트 트랜지스터(DST)들은 해당 비트라인(BL0 내지 BLn)과 연결되며, 소오스 셀렉트 트랜지스터(SST)들은 공통 소오스 셀렉트 라인(CSL)에 병렬로 연결된다. 한편, 각각의 셀 스트링(ST0 내지 STn)에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SST)들의 게이트가 서로 연결되어 소오스 셀렉트 라인(SSL)이 된다. 또한, 메모리 셀들(F0 내지 Fi)의 게이트가 서로 연결되어 각각의 워드라인들(WL0 내지 WLi)이되고, 각각의 워드라인이 페이지 단위가 된다. 이때, 2개, 4개, 8개, 16개 또는 32개의 페이지가 하나의 페이지 그룹이 된다.
X-디코더(201)는 어드레스 신호에 따라 다수의 메모리 셀 블록들 중 하나를 선택하는 블록 선택 신호(BSLk)를 출력한다.
글로벌 제어 회로(205)는 소거 동작에 필요한 동작 전압들(이하, '소거 동작 전압'이라 함)을 다수의 글로벌 워드라인들(GWL)에 각각 출력하며, 서로 다른 레벨의 전압을 출력할 수 있다.
특히, 글로벌 제어 회로(205)는 소거 동작 후 실시하는 소거 검증 동작 시 페이지 그룹 단위로 소거 검증이 이루어질 수 있도록 소거 동작 전압을 발생시킨다. 그리고, 소거 검증 동작의 결과에 따라 소거 동작이 정상적으로 이루어지지 않은 페이지 그룹(이하, '미소거 페이지 그룹'이라 함)에 대한 정보(이하, '미소거 페이지 정보'이라 함)를 저장한다. 검증 동작 후 재실시되는 소거 동작에서는 미소거 페이지 정보에 따라 미소거 페이지 그룹에 대해서만 소거 동작이 재실시될 수 있도록 소거 동작 전압을 발생시킨다. 보다 구체적인 동작 설명은 후술하기로 한다.
블록 스위치(204)는 글로벌 제어 회로(205)에서 출력되는 소거 동작 전압을 X-디코더(201)의 블록 선택 신호(BSLk)에 따라 선택된 메모리 셀 블록(203)으로 전달한다. 이러한 블록 스위치(204)는 글로벌 소오스 셀렉트 라인(GSSL)과 소오스 셀렉트 라인(SSL) 사이에 접속된 스위칭 소자(N0)와, 글로벌 워드라인들(GWL)과 워드라인들(WL0 내지 WLi) 사이에 각각 접속된 스위칭 소자들(N1 내지 Ni+1)과, 글로벌 드레인 셀렉트 라인(GDSL)과 드레인 셀렉트 라인(DSL) 사이에 접속된 스위칭 소자(Ni+2)를 포함한다. 이들 스위칭 소자들은 X-디코더(201)의 블록 선택 신호(BSLk)에 따라 턴 온 된다.
제1 소거 동작을 설명하면 다음과 같다. X-디코더(201)에 의해 하나의 메모리 셀 블록(203)이 선택되고, 글로벌 제어회로(205)에서 생성된 소거전압들이 드레인 셀렉트 라인(DSL), 각각의 워드라인(W0 내지 WLi) 및 소오스 셀렉트 라인(SSL)에 각각 인가된다. 구체적으로, 메모리 셀 어레이(202)와 연결되는 모든 워드라인(WL0 내지 WLi)에 접지전압(예를 들어 0V)을 인가한다. 웰(well)에 약 20V의 소거 전압을 인가하면, 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL)의 전압은 웰(well)과의 캐패시턴스 커플링에 의해 약 20V까지 부스팅(boosting)되며, 선택된 메모리 셀 블록에 포함된 메모리 셀들은 워드라인과 웰 사이의 높은 전압차에 의해 소거된다. 이때, 소거 전압은 약 20㎲에서 1500㎲ 사이의 짧은 시간동안 펄스(erase pulse)로 웰(well)에 인가된다.
웰(well)에 인가되는 소거전압이 종래보다 짧은 20㎲에서 1500㎲ 동안만 인가되기 때문에, 소거 속도가 늦어 문턱전압이 목표전압(예를 들어, 0V) 이하로 낮아지지 않은 메모리 셀들이 존재하게 된다.
제1 소거 동작이 완료되면 제1 소거 검증 동작이 실시된다. 특히, 본 발명에서는 제1 소거 검증 시 앞서 설명한 것처럼 두 개 이상의 페이지를 하나의 페이지 그룹(page group)으로 설정하고 페이지 그룹 단위로 소거 검증을 수행한다.
하나의 페이지 그룹(page group)은 1, 2, 4, 8, 16 또는 32개의 페이지로 구성할 수 있다. 이때, 제1 소거 검증을 하나의 페이지로 구성된 페이지 그룹으로 실시하는 경우와 다수개의 페이지로 구성된 페이지 그룹으로 실시하는 경우에 소거 검증의 속도 차이는 매우 달라질 수 있다. 예를 들면, 두 개의 페이지로 구성된 페이지 그룹의 소거 검증 속도는 하나의 페이지로 구성된 페이지 그룹의 소거 검증 속도보다 두 배로 빨라지므로 제1 소거 검증에 걸리는 시간을 단축할 수 있다.
도 3을 참조하면, 두 개의 페이지를 하나의 페이지 그룹으로 설정한 경우, 제1 페이지 그룹인 제1 및 제2 워드라인(WL0 및 WL1)에 0V를 인가하고 나머지 워드라인들(WL2 내지 WLi)에는 메모리 셀 들이 턴 온 될 수 있을 정도의 패스 전압(예 들 들어, 4V 내지 5V)을 인가한다. 그리고, 각각의 비트라인(BL0 내지 BLn)에서 공통 소오스 라인(CSL)으로 흐르는 전류의 양을 검출하여 제1 페이지 그룹에 포함된 메모리 셀들(F0 및 F1)의 문턱전압을 측정한다. 이때, 전류가 흐르면 제1 페이지 그룹에 포함된 메모리 셀 들이 모두 정상적으로 소거된 것이며, 특정 비트라인(예를 들어, BLn)에서 전류가 흐르지 않으면 특정 비트라인(BLn)에 연결된 스트링(예를 들어, STn)에 포함되며 제1 워드라인(WL0) 또는 제2 워드라인(WL1)에 연결된 메모리 셀들(F0 및 F1) 중 어느 하나 이상이 정상적으로 소거되지 않은 메모리 셀이 된다.
정상적으로 소거되지 않은 메모리 셀이 존재하면 글로벌 제어 회로(205)는 해당 페이지 그룹에 대한 정보인 미소거 페이지 정보(예를 들어, 어드레스)를 저장한다. 그리고, 상기에서 설명한 방법으로 다음 페이지 블록에 대한 소거 검증 동작을 실시한다.
도 4에서와 같이, 제1 소거 검증 동작은 마지막 페이지 그룹(예를 들어, WLi-1 및 WLi)까지 실시된다. 또한, 페이지 그룹마다 제1 소거 검증 동작을 실시하면서 정상적으로 소거되지 않은 메모리 셀이 포함된 페이지 그룹에 대한 정보도 글로벌 제어 회로(205)에 저장된다. 상기에서와 같이 두 개 이상의 페이지를 동시에 검증함으로써, 제1 소거 검증 동작시간을 단축시킬 수 있다.
한편, 이후에 실시되는 소거 검증 동작은 미소거 페이지 그룹에 대해서만 실시하여 소거 검증 시간을 더욱 단축시킬 수 있다. 구체적인 동작은 후술하기로 한다.
도 5를 참조하면, 제1 소거 동작이 정상적으로 이루어지지 않은 메모리 셀 들을 다시 소거하기 위하여 제2 소거 동작을 실시한다. 제2 소거 동작은 글로벌 제어 회로(205)에 저장된 미소거 페이지 정보에 따라 미소거 페이지 그룹에 대해서만 실시한다. 즉, 제1 소거 동작이 정상적으로 이루어지지 않은 메모리 셀을 포함하고 있는 미소거 페이지 그룹에 대해서만 제2 소거 동작을 실시한다. 이를 위해, 블록 단위로 소거 동작이 실시되던 종래와는 달리 블록 내에서 소거되지 않은 셀을 포함하는 미소거 페이지 블록만이 소거 동작이 이루어진다. 구체적으로 설명하면 다음과 같다.
미소거 페이지 그룹에 포함된 워드라인(예를 들어, WL0 및 WL1)에는 소거 동작이 이루어질 수 있도록 0V가 인가되고, 나머지 페이지 그룹에 포함된 워드라인은 플로팅 상태로 만든다. 이 상태에서 웰에 소거 전압(예를 들어, 20V)을 인가하면 미소거 페이지 그룹에서는 워드라인(WL0 및 WL1)과 기판 사이의 전압차가 증가하여 소거 동작이 이루어진다. 하지만, 그 외의 페이지 그룹에서는 캐패시턴스 커플링 현상에 의해 워드라인의 전압이 20V 가까이 증가하므로 소거 동작이 이루어 지지 않는다. 제2 소거 동작에서도 마찬가지로, 소거전압을 종래보다 짧은 20㎲에서 1500㎲ 동안만 인가한다. 도 5에서는 제1 페이지 그룹(WL0 및 WL1)만을 선택적으로 소거하는 상태가 예로써 도시되어 있다.
제2 소거 동작이 완료되면, 제2 소거 검증 동작을 실시한다. 제2 소거 검증 동작은 앞서 설명한 제1 소거 동작과 동일한 방법으로 실시한다. 하지만, 제2 소거 검증 동작은 글로벌 제어회로(205)에 저장된 미소거 페이지 정보에 따라 제2 소거 동작이 실시된 미소거 페이지 블록에 대해서만 실시하여 소거 검증 동작시간을 더 단축시킬 수 있다. 제2 소거 검증 동작의 결과에 따라, 글로벌 제어 회로(205)에 저장된 미소거 페이지 블록 정보도 경신된다.
제2 소거 검증 동작 결과, 모든 메모리 셀이 정상적으로 소거가 되면 소거 동작은 종료되며, 정상적으로 소거되지 않은 메모리 셀이 존재하면 상기의 소거 동작 및 소거 검증 동작을 반복 실시한다. 소거 동작 및 소거 검증 동작의 반복 실시횟수는 시스템에서 요구하는 소거 동작시간을 초과하지 않는 범위에서 설정될 수 있다. 설정된 횟수까지 소거 동작을 실시한 후에도 소거 미소거 메모리 셀이 존재하면, 해당 블록은 인밸리드 블록(invalid block)으로 처리한다.
상기에서는 글로벌 제어 회로(205)에 소거 미소거 페이지 블록에 대한 정보가 저장되었으나, 반대로 소거 동작이 정상적으로 이루어진 정상 페이지 블록에 대한 정보를 저장하고 정상 페이지 블록을 제외한 나머지 페이지 블록에 대해서만 소거 동작 및 소거 검증 동작을 재실시할 수도 있다.
도 6은 본 발명의 플래쉬 메모리의 소거 및 소거 검증방법에 의한 문턱전압을 나타낸 그래프이다. 본 발명의 실시예에 따른 방법으로 소거 동작을 실시하면, 소거 전압 펄스를 종래보다 짧게 인가하기 때문에 메모리 셀들의 문턱전압이 서서히 낮아진다. 따라서, 소거된 메모리 셀들의 문턱전압 분포가 좁아지는 것을 알 수 있다. 뿐만 아니라, 2개 이상의 페이지가 포함된 페이지 그룹 단위로 소거 검증을 실시하고, 그 결과에 따라 미소거 페이지 그룹만 소거 동작을 재실시함으로써, 최초 소거 동작 및 소거 검증 동작 이후에 재실시되는 소거 동작 및 소거 검증 동작의 시간을 최소화할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 플래쉬 메모리의 소거 방법은 짧은 단위의 소거 펄스를 인가하여 소거를 수행하고, 페이지 그룹 단위로 소거 검증을 수행한다. 패스된 페이지 그룹은 다음 소거시 소거 금지되어 더 이상 소거가 진행되지 않도록 하여 문턱전압 분포를 좁게 할 수 있고 이후의 소거 검증시 생략함으로써 이에 따른 속도를 개선할 수 있다.

Claims (13)

  1. 선택된 메모리 셀 블록 전체에 소거 동작을 실시하는 단계;
    상기 선택된 메모리 셀 블록 전체에 소거 검증 동작을 실시하는 단계;
    미소거된 메모리 셀이 발생한 경우, 상기 미소거된 메모리 셀이 포함된 미소거 페이지들의 정보를 저장하는 단계;
    상기 미소거 페이지들을 그룹화하여, 상기 미소거 페이지들의 정보에 따라 상기 미소거 페이지들로 이루어진 페이지 그룹들에만 상기 소거 동작 및 소거 검증 동작을 실시하는 단계; 및
    상기 소거 검증 동작이 실시된 상기 미소거 페이지들 중 패스되지 않은 미소거 페이지들이 있으면 상기 패스되지 않은 미소거 페이지들에 대하여 상기 소거 동작 및 소거 검증 동작을 반복실시하고, 상기 미소거 페이지들의 상기 소거 검증 동작이 모두 패스하면 소거 동작을 완료하는 단계를 포함하는 플래쉬 메모리의 소거 방법.
  2. 제 1 항에 있어서,
    상기 페이지 그룹들 각각은 하나 또는 다수개의 상기 미소거 페이지로 이루어진 플래쉬 메모리의 소거 방법.
  3. 제 1 항에 있어서,
    상기 소거 동작 시 상기 메모리 셀 블록의 웰로 소거 전압을 20㎲ 내지 1500㎲ 동안 인가하는 플래쉬 메모리의 소거 방법.
  4. 제 1 항에 있어서,
    상기 미소거 페이지들의 정보는 상기 미소거 메모리 셀을 포함하는 페이지의 어드레스인 플래쉬 메모리의 소거 방법.
  5. 제 1 항에 있어서,
    상기 미소거 페이지들의 정보는 상기 소거 검증 동작의 결과에 따라 경신되는 플래쉬 메모리의 소거 방법.
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