KR20120078839A - 반도체 메모리 장치 및 이를 이용한 소거방법 - Google Patents

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Abstract

본 발명은, 이븐 및 오드 셀 스트링들을 포함한 메모리 셀 블록의 소거동작을 수행하는 단계; 상기 이븐 셀 스트링들에 연결된 이븐 비트라인들 프리차지한 후, 상기 이븐 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계; 상기 이븐 비트라인들의 전위를 상기 오드 셀 스트링들에 연결된 오드 비트라인들에 전달하여, 상기 오드 비트라인들의 일부의 전위를 상승시키는 단계; 및 상기 오드 비트라인들을 프리차지한 후, 상기 오드 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 소거방법으로 이루어진다.

Description

반도체 메모리 장치 및 이를 이용한 소거방법{Semiconductor memory device and erase method thereof}
본 발명은 반도체 메모리 장치 및 이를 이용한 소거방법에 관한 것으로, 특히 비트라인들을 프리차지할 때 소모되는 전류의 량을 감소시키기 위한 소거 검증동작에 관한 것이다.
반도체 메모리 장치는 다수의 메모리 셀 블록들로 이루어진 메모리 셀 어레이 및 다수의 비트라인들을 통해 메모리 셀 어레이에 연결되는 다수의 페이지 버퍼들을 포함한다. 특히, 다수의 메모리 셀 블록들은 비트라인들을 공유하기 때문에, 각각의 비트라인들은 물리적으로 매우 길게 형성된다.
따라서, 반도체 메모리 장치의 동작 시, 비트라인들을 모두 프리차지하는 동작을 수행하는 경우에 매우 큰 전류가 소모된다. 특히, 소거 동작은 선택된 메모리 셀 블록의 벌크(Bulk)에 소거전압을 인가한 후, 선택된 메모리 셀 블록에 포함된 모든 메모리 셀들이 소거되었는지를 검증하기 위한 소거 검증동작을 수행하며, 선택된 메모리 셀 블록 내의 모든 메모리 셀들이 소거될 때까지 소거전압을 인가하는 동작과 소거 검증동작을 수행하는 단계를 반복한다. 따라서, 소거 동작 수행시, 선택된 메모리 셀 블록의 소거 검증동작을 수행하기 위해서는, 모든 비트라인들을 프리차지한 후, 선택된 메모리 셀들의 상태를 프리차지된 비트라인들에 각각 반영하고, 셀들의 상태가 반영된 비트라인들의 전압을 페이지 버퍼들에 전달한다. 페이지 버퍼는 비트라인들의 전위가 프리차지 레벨을 유지하는지 또는 전위가 낮아졌는지를 감지하여 선택된 메모리 셀들을 소거 셀(소거된 셀) 또는 비소거 셀(소거안된 셀)로 구분한다.
상기와 같이, 모든 비트라인들을 프리차지하는 경우, 순간적인 전류소모량이 매우 급증하기 때문에, 최근에는 비트라인들을 이븐(even) 비트라인 또는 오드(Odd) 비트라인들로 구분하여 해당 동작을 수행한다. 예를 들어, 이븐 비트라인들과 오드 비트라인들로 구분된 비트라인들을 프리차지하는 경우, 이븐 비트라인들을 프리차지한 후에 나머지 오드 비트라인들을 프리차지하므로, 동시에 모든 비트라인들을 프리차지할 때보다 순간 전력 소모량을 감소시킬 수 있다.
하지만, 반도체 메모리 장치의 집적도가 지속적으로 증가함에 따라, 소거 동작 시, 이븐 및 오드 비트라인들을 프리차지할 때의 전력소모량을 감소시키는 데에 여전히 한계가 있다.
본 발명이 해결하려는 과제는, 소거 동작 시 이븐 비트라인들에 대응되는 이븐 셀들의 소거 검증동작을 수행한 후, 프리차지 전위를 유지하는 일부 이븐 비트라인들의 전위를 오드 비트라인들로 전달한 후에 오드 비트라인들의 프리차지 동작을 수행함으로써 오드 비트라인들에 대응되는 오드 셀들의 소거 검증동작시 소모되는 전류를 감소시키고자 한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 소거방법은, 이븐 및 오드 셀 스트링들을 포함한 메모리 셀 블록의 소거동작을 수행하는 단계; 상기 이븐 셀 스트링들에 연결된 이븐 비트라인들의 전위를 목표레벨까지 상승시킨 후, 상기 이븐 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계; 상기 검증동작에 따라 상기 이븐 비트라인들의 변경된 전위를 상기 오드 셀 스트링들에 연결된 오드 비트라인들에 전달하여, 상기 오드 비트라인들을 프리차지하는 단계; 및 상기 오드 비트라인들의 전위를 상기 목표레벨까지 상승시킨 후, 상기 오드 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계를 포함한다.
상기 이븐 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계는, 상기 이븐 비트라인들의 전위를 목표레벨까지 상승시킨 후, 상기 이븐 셀 스트링들에 포함된 메모리 셀들의 상태를 상기 이븐 비트라인들에 반영하는 단계; 및 상기 이븐 셀 스트링들에 포함된 메모리 셀들의 상태가 반영된 상기 이븐 비트라인들의 변경된 전위에 따라, 상기 이븐 셀 스트링들에 포함된 메모리 셀들의 소거여부를 판단하는 단계를 포함한다.
상기 이븐 비트라인들의 변경된 전위를 상기 오드 셀 스트링들에 연결된 오드 비트라인들에 전달한 후, 상기 이븐 비트라인들을 디스차지시키는 단계를 더 포함한다.
상기 오드 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계는, 상기 오드 비트라인들을 상기 목표레벨에 도달시킨 후, 상기 오드 셀 스트링들에 포함된 메모리 셀들의 상태를 상기 오드 비트라인들에 반영하는 단계; 및 상기 오드 셀 스트링들에 포함된 메모리 셀들의 상태가 반영된 상기 오드 비트라인들의 전위에 따라, 상기 오드 셀 스트링들에 포함된 메모리 셀들의 소거여부를 판단하는 단계를 포함한다.
상기 오드 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계 이후에, 상기 오드 비트라인들을 디스차지하는 단계를 더 포함한다.
상기 메모리 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 검증전압보다 낮아질 때까지, 상기 이븐 및 오드 셀 스트링들을 포함한 메모리 셀 블록의 소거동작을 수행하는 단계 내지 상기 오드 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계를 반복한다.
상기 목표레벨은 전원전압 레벨이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 이븐 비트라인들 및 오드 비트라인들을 서로 공유하는 다수의 메모리 셀 블록들이 포함된 메모리 셀 어레이; 페이지 버퍼 신호들에 응답하여 상기 이븐 및 오드 비트라인들의 전위를 제어하는 페이지 버퍼들; 및 소거 동작 시, 상기 이븐 비트라인들의 전위를 목표레벨까지 상승시킨 후, 상기 이븐 비트라인들에 대응되는 메모리 셀들을 검증하고, 상기 이븐 비트라인들의 변경된 전위를 상기 오드 비트라인들에 전달한 후, 상기 오드 비트라인들의 전위를 상기 목표레벨까지 상승시키고, 상기 오드 비트라인들에 대응되는 메모리 셀들을 검증하기 위한 페이지 버퍼 제어신호를 상기 페이지 버퍼들에 출력하는 제어회로를 포함한다.
상기 페이지 버퍼들 각각은, 이븐 및 오드 비트라인들과 쌍을 이루어 대응된다.
상기 페이지 버퍼들은, 상기 이븐 비트라인들의 변경된 전위를 상기 오드 비트라인들에 전달하고 상기 오드 비트라인들의 전위를 상기 목표레벨까지 상승시키기 이전에, 상기 이븐 비트라인들을 디스차지하며, 상기 오드 비트라인들에 대응되는 메모리 셀들을 검증한 후, 상기 오드 비트라인들을 디스차지한다.
본 발명은, 소거 동작 시 이븐 비트라인들에 대응되는 이븐 셀들의 소거 검증동작을 수행한 후, 프리차지 전위를 유지하는 일부 이븐 비트라인들의 전위를 오드 비트라인들로 전달한 후에 오드 비트라인들의 프리차지 동작을 수행함으로써 오드 비트라인들에 대응되는 오드 셀들의 소거 검증동작시 소모되는 전류를 감소시킬 수 있다. 또한, 비트라인들을 프리차지할 때 급격히 증가하는 순간 전류량을 감소시킬 수 있으므로, 반도체 메모리 장치의 스트레스 증가를 억제시킬 수 있다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 셀 블록 및 페이지 버퍼를 구체적으로 설명하기 위한 회로도이다.
도 3은 본 발명에 따른 소거 동작을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 불휘발성 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작, 리드 또는 소거 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 회로그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 데이터가 저장된 다수의 메모리 셀들이 포함된 다수의 메모리 셀 블록들(MCA1 내지 MCSi)을 포함하는데, 메모리 셀 블록들(MCA1 내지 MCSi)은 이븐 및 오드 비트라인들(BLe 및 BLo)을 서로 공유한다. 즉, 이븐 비트라인들(BLe)은 제1 메모리 셀 블록(MCA1)에 접속되지만, 나머지 메모리 셀 블록들(MCS2 내지 MCSi)에도 접속되며, 오드 비트라인들(BLo) 또한 제1 메모리 셀 블록(MCA1) 뿐만 아니라 나머지 메모리 셀 블록들(MCS2 내지 MCSi)에도 접속된다. 이에 따라, 프로그램, 리드 또는 소거 동작 시, 각각의 메모리 셀 블록들(MCA1 내지 MCSi)에 포함된 드레인 셀렉트 트랜지스터(도 2의 DST)가 턴온(turn on) 또는 턴오프(turn off)되는 동작에 따라 이븐 및 오드 비트라인들(BLe 및 BLo)과 선택된 메모리 셀 블록이 연결된다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(120)는 프로그램 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.
전압 공급 회로(130, 140)는 제어회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 전압들을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다. 또한, 소거하는 경우에는 워드라인들(WL[n:0])에 접지전압을 인가하거나 워드라인들(WL[n:0])을 플로팅(floating) 시킨다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 메모리 셀 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 전달한다.
페이지 버퍼 그룹(150)은 이븐 및 오드 비트라인들(BLe 및 BLo)과 각각 연결되는 페이지 버퍼들(PB1 내지 PBj)을 포함한다. 하나의 페이지 버퍼(PB1)는 쌍을 이루는 두 개의 비트라인들(BLe 및 BLo)에 각각 대응된다. 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 선택된 이븐 또는 오드 비트라인들(BLe 또는 BLo)에 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램 동작, 리드 또는 소거 동작시 이븐 또는 오드 비트라인들(BLe 또는 BLo)을 프리차지하거나, 이븐 또는 오드 비트라인들(BLe 또는 BLo)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(150)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들에 프로그램 허용전압(예컨대, 접지전압) 또는 프로그램 금지전압(예컨대, 전원전압)을 인가하고, 리드 동작 시에는 메모리 셀들에 저장된 데이터에 따라 이븐 및 오드 비트라인들(BLe 및 BLo)의 전압을 조절하여 메모리 셀들에 저장된 데이터를 검출한다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1 내지 PBj)을 선택하고, 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 선택된 비트라인으로 출력된다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들(PB1 내지 PBj)에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표전압보다 낮은 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)를 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)를 제어할 수도 있다.
도 2는 도 1에 도시된 메모리 셀 블록 및 페이지 버퍼를 구체적으로 설명하기 위한 회로도이다.
도 2를 참조하면, 도 1에 도시된 제1 메모리 셀 블록(MCA1) 및 이에 대응되는 제1 페이지 버퍼(PB1)를 도시하였으며, 각각의 메모리 셀 블록들은 서로 동일한 구조로 구현되고, 각각의 페이지 버퍼들도 서로 동일한 구조로 구현된다.
제1 메모리 셀 블록(MCA1)은 다수의 셀 스트링들(STe 및 STo)을 포함한다. 도면에서는 두 개의 셀 스트링들만 도시되었으나, 각각의 메모리 셀 블록에는 2개 이상의 이븐 및 오드 셀 스트링들(STe 및 STo)이 포함된다. 이븐 및 오드 셀 스트링들(STe 및 STo)은 서로 동일하게 구성된다. 이븐 셀 스트링(STe)을 구체적으로 설명하면, 이븐 셀 스트링(STe)은 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 이븐 비트라인(BLe)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 이븐 및 오드 셀 스트링들(STe 및 STo)은 각각에 대응하는 이븐 및 오드 비트라인들(BLe 및 BLo)과 공통 소오스 라인(CSL) 사이에 연결된다.
페이지 버퍼(PB1)는 이븐 또는 오드 비트라인들(BLe 또는 BLo) 중 어느 하나의 비트라인을 선택하기 위한 비트라인 선택회로(210)와, 선택된 비트라인의 전위를 센싱노드(SO)로 전달하거나, 센싱노드(SO)의 전위를 선택된 비트라인에 전달하기 위한 센싱회로(220)와, 센싱노드(SO)를 프리차지하기 위한 프리차지 회로(230), 데이터를 저장하기 위한 제1 래치(240) 및 제2 래치(250)와, 제1 래치(240)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제1 전달회로(260)와, 제2 래치(250)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제2 전달회로(270)와, 제1 래치(150)를 셋업(setup) 또는 리셋(reset)하기 위한 제1 셋/리셋 회로(280)와, 제2 래치를 셋업 또는 리셋하기 위한 제2 셋/리셋 회로(290)와, 공통노드(CON)를 디스차지하기 위한 디스차지 회로(300)를 포함한다.
비트라인 선택회로(210)는, 소거 동작 중 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 디스차지하기 위한 비트라인 디스차지 회로(212)와, 이븐 비트라인(BLe1) 또는 오드 비트라인(BLo)을 선택하기 위한 선택회로(214)를 포함한다.
비트라인 디스차지 회로(212)는 이븐 디스차지 신호(PDE)에 응답하여 이븐 비트라인(BLe)을 디스차지하기 위한 제1 스위치(N01)와, 오드 디스차지 신호(PDO)에 응답하여 오드 비트라인(BLo)을 디스차지하기 위한 제2 스위치(N02)를 포함한다. 제1 스위치(N01)는 이븐 비트라인(BLe)과 버추어파워(VIRPWRE)가 인가되는 단자 사이에 연결된 NMOS 트랜지스터로 구현되며, 제2 스위치(N02)는 오드 비트라인(BLo2)과 버추어파워(VIRPWRE)가 인가되는 단자 사이에 연결된 NMOS 트랜지스터로 구현된다. 버추어파워(VIRPWRE)는 소거 동작 시, 접지전압에 연결된다. 따라서, 제1 스위치(N01)가 턴온되면 버추어파워(VIRPWRE)가 인가된 단자를 통해 이븐 비트라인이(BLe1)이 디스차지되며, 제2 스위치(N02)가 턴온되면 버추어파워(VIRPWRE)가 인가된 단자를 통해 오드 비트라인(BLo2)이 디스차지된다.
선택회로(214)는 이븐 선택신호(BSLE)에 응답하여 이븐 비트라인(BLe1)을 선택하는 제3 스위치(N03)와, 오드 선택신호(BSLO)에 응답하여 오드 비트라인(BLo)을 선택하는 제4 스위치(N04)를 포함한다. 제3 스위치(N03) 및 제4 스위치(N04)는 NMOS 트랜지스터로 구현된다. 특히, 제3 스위치(N03)와 제4 스위치(N04)가 동시에 턴온되면 이븐 비트라인(BLe)과 오드 비트라인(BLo)이 연결되므로, 이븐 비트라인(BLe)의 전위가 오드 비트라인(BLo)으로 전달된다. 이에 따라, 차지 쉐어링(charge sharing)이 발생한다.
센싱회로(220)는 센싱신호(PBSENSE)에 응답하여 선택된 비트라인과 센싱노드(SO)를 연결하는 제5 스위치(N05)로 이루어지며, 제5 스위치(N05)는 NMOS 트랜지스터로 구현된다.
프리차지 회로(230)는 프리차지 신호(PRECHb)에 응답하여 전원전압(VDD) 단자와 센싱노드(SO)를 연결하여 센싱노드(SO)를 프리차지하기 위한 제6 스위치(N06)로 이루어지며, 제6 스위치(N06)는 PMOS 트랜지스터로 구현된다.
제1 래치(240)는 제1 및 제2 인터버들(I1 및 I2)로 이루어진다. 제1 인버터(I1)의 출력단과 제2 인버터(I2)의 입력단이 서로 연결되고, 제2 인버터(I2)의 출력단과 제1 인버터(I1)의 입력단이 서로 연결된다.
제2 래치(250)는 제3 및 제4 인터버들(I3 및 I4)로 이루어진다. 제3 인버터(I3)의 출력단과 제4 인버터(I4)의 입력단이 서로 연결되고, 제4 인버터(I4)의 출력단과 제3 인버터(I3)의 입력단이 서로 연결된다. 도 2에 도시된 페이지 버퍼(PB0)에는 두 개의 래치(240 및 250)가 포함되어 있으나, 소자에 따라 두 개 이상의 래치들이 포함될 수 있다.
제1 전달회로(260)는 제1 전달신호(TRANA_A)에 응답하여 제1 인버터(I1)의 입력단과 센싱노드(SO)를 연결하는 제7 스위치(N07)와, 제2 전달신호(TRANA_B)에 응답하여 제1 인버터(I1)의 출력단과 센싱노드(SO)를 연결하는 제8 스위치(N08)를 포함한다. 제7 및 제8 스위치들(N07 및 N08)은 NMOS 트랜지스터로 구현된다.
제2 전달회로(270)는 제3 전달신호(TRANA_C)에 응답하여 제3 인버터(I3)의 입력단과 센싱노드(SO)를 연결하는 제9 스위치(N09)와, 제4 전달신호(TRANA_D)에 응답하여 제3 인버터(I1)의 출력단과 센싱노드(SO)를 연결하는 제10 스위치(N10)를 포함한다. 제9 및 제10 스위치들(N09 및 N10)은 NMOS 트랜지스터로 구현된다.
제1 셋/리셋 회로(280)는 제1 리셋신호(RESET_A)에 응답하여 제2 인버터(I2)의 출력단과 공통노드(CON)를 연결함으로써 제1 래치(240)를 리셋(reset)하는 제11 스위치(N11)와, 제1 셋신호(SET_A)에 응답하여 제2 인버터(I2)의 입력단과 공통노드(CON)를 연결함으로써 제1 래치(240)를 셋업(setup)하는 제12 스위치(N12)를 포함한다. 제11 및 제12 스위치들(N11 및 N12)은 NMOS 트랜지스터로 구현된다.
제2 셋/리셋 회로(290)는 제2 리셋신호(RESET_B)에 응답하여 제4 인버터(I4)의 출력단과 공통노드(CON)를 연결함으로써 제2 래치(250)를 리셋(reset)하는 제13 스위치(N13)와, 제2 셋신호(SET_B)에 응답하여 제4 인버터(I4)의 입력단과 공통노드(CON)를 연결함으로써 제2 래치(250)를 셋업(setup)하는 제14 스위치(N14)를 포함한다. 제13 및 제14 스위치들(N13 및 N14)은 NMOS 트랜지스터로 구현된다.
디스차지 회로(300)는 센싱노드(SO)에 응답하여 공통노드(CON)와 접지단자(Vss)를 연결함으로써 공통노드(CON)를 디스차지하는 제15 스위치(N15)로 이루어지며, 제15 스위치(N15)는 NMOS 트랜지스터로 구현된다.
상술한 페이지 버퍼(PB1)를 이용한 소거 방법을 구체적으로 설명하면 다음과 같다.
도 3은 본 발명에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, 소거동작은 메모리 셀 어레이(도 1의 110)에 포함된 다수의 메모리 셀 블록들(MCA1 내지 MCAi) 중 선택된 메모리 셀 블록에 수행된다. 소거 동작은, ISPE(incremental step pulse erase) 방식으로 수행한다. 따라서, 선택된 메모리 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 검증전압보다 낮아질 때까지 벌크(BULK)에 인가하는 소거전압을 점진적으로 상승시키면서 소거 동작을 수행한다. 도 1에 도시된 다수의 메모리 셀 블록들(MCA1 내지 MCAi) 중 제1 메모리 셀 블록(MCA1)의 소거 동작을 예를 들어 설명하면 다음과 같다.
(T1~T2) 페이지 버퍼의 래치를 셋업한다.
구체적으로, 소거 동작시 수행하는 검증동작(비트라인 프리차지, 센싱 및 평가)을 위하여 페이지 버퍼(PB1)의 제1 및 제2 래치들(240 및 250)을 셋업한다. 이를 위하여, 로우의 프리차지 신호(PRECHb)를 인가하여(T1) 제6 스위치(N06)를 턴온시킨다. 제6 스위치(N06)가 턴온되면, 전원전압 단자와 센싱노드(SO)가 연결되므로, 센싱노드(SO)의 전위가 상승하고, 이에 따라 제15 스위치(N15)가 턴온된다. 제15 스위치(N15)가 턴온되면, 접지단자와 공통노드(CON)가 연결되므로 공통노드(CON)는 디스차지된다. 이때, 하이의 제1 리셋신호(RESET_A) 및 제2 리셋신호(RESET_B)를 인가하면, 제1 및 제2 래치(240 및 250)는 모두 '1'로 셋업된다. 즉, 제1 래치(240)의 입력노드(QA)와 제2 래치(250)의 입력노드(QB)의 전위가 모두하이(high)로 된다. 제1 및 제2 래치들(240 및 250)을 모두 셋업한 후에는, 프리차지 신호(PRECHb)를 하이로 인가하여 센싱노드(SO)를 플로팅(floating) 시키고, 제1 리셋신호(RESET_A) 및 제2 리셋신호(RESET_B)를 모두 로우로 천이시킨다.
(T2~T3) 메모리 셀들에 소거동작을 수행한다.
구체적으로, 모든 워드라인들(도 2의 WL0 내지 WLn)을 플로팅(floating) 시킨 상태에서, 선택된 메모리 셀 블록(도 2의 MCA1)의 벌크(BULK)에 소거전압을 인가한다. 벌크(BULK)에 소거전압을 인가하면 선택된 메모리 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 낮아지기 시작한다. 이때, 각 메모리 셀들이 모두 동일한 속도로 소거되는 것이 이상적이지만, 실질적으로는 각 셀들 간의 전기적 특성 차이가 발생하므로, 소거 동작에 걸리는 속도에 차이가 있다.
(T3~T4) 비트라인들을 디스차지한다.
버추어파워(VIRPWRE)가 접지레벨인 상태에서, 하이 레벨의 이븐 디스차지 신호(PDE) 및 오드 디스차지 신호(PDO)를 인가하여 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 디스차지 한다.
(T4~T5) 이븐 비트라인(BLe)을 프리차지한다.
구체적으로, 이븐 디스차지 신호(PDE)를 로우 레벨로 바꾸어 접지레벨의 버추어파워(VIRPWRE)와 이븐 비트라인(BLe)을 차단시킨다. 선택된 메모리 셀 블록 내의 모든 메모리 셀들에 소거 동작을 수행한 후, 메모리 셀들의 문턱전압이 소거 목표레벨까지 낮아졌는지를 판단하기 위한 소거 검증동작을 수행하는데, 소거 검증동작을 수행하기 위해서, 먼저 이븐 비트라인(BLe)의 전위를 목표레벨까지 상승시켜 프리차지한다. 이때, 목표레벨은 전원전압 레벨을 의미한다. 도 2에서는 이븐 비트라인(BLe)이 하나만 도시되어 있으나, 도 1에 도시된 바와 같이, 모든 이븐 비트라인들(BLe)을 동시에 프리차지한다. 도 3을 참조하면, 이븐 비트라인(BLe)을 프리차지하기 위해서, 프리차지 신호(PRECHb)를 로우로 인가하고 센싱신호(PBSENSE) 및 이븐 선택신호(BSLE)를 하이로 인가하여, 전원전압 단자와 이븐 비트라인(BLe)을 연결하여 이븐 비트라인(BLe)을 프리차지한다. 이븐 비트라인(BLe)을 프리차지한 후에는 프리차지 신호(PRECHb)를 하이로 인가하고 센싱신호(PBSENSE) 및 이븐 선택신호(BSLE)를 로우로 천이시켜 제3, 제5 및 제6 스위치들(N03, N05 및 N06)을 턴오프 시킨다(T5).
(T5~T6) 센싱동작을 수행한다.
구체적으로, 이븐 셀 스트링(STe)에 포함된 이븐 메모리 셀의 상태를 이븐 비트라인(BLe)에 반영하기 위한 센싱동작을 수행한다. 이를 위하여, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에 턴온전압을 인가한다. 특히, 소거 동작 중에서는, 공통 소오스 라인(CSL)은 항상 접지단자를 연결해 놓는다. 또한, 소거 검증동작을 수행할 때에는 모든 워드라인들(도 2의 WL0 내지 WLn)에 접지레벨(0V)의 검증전압을 인가한다. 이븐 메모리 셀들 중 문턱전압이 검증전압보다 높은 셀(비소거 셀)이 적어도 하나라도 있으면, 셀 스트링에 채널(channel)이 형성되지 않으므로 프리차지된 이븐 비트라인(BLe)의 전위가 그대로 유지된다. 만약, 스트링 내의 모든 이븐 메모리 셀들의 문턱전압이 검증전압보다 낮으면(소거 셀), 셀 스트링에 채널이 형성되므로 접지레벨의 공통 소오스 라인(CSL)과 이븐 비트라인(BLe)이 전기적으로 연결되어, 이븐 비트라인(BLe)이 디스차지되어 전위는 로우로 낮아진다.
(T6~T7) 평가 동작을 수행한다.
구체적으로, 메모리 셀의 상태가 반영된 이븐 비트라인(BLe)의 전위를 페이지 버퍼(PB1)에 전달한다. 이를 위하여, 이븐 선택신호(BSLE) 및 센싱신호(PBSESNSE)를 하이로 인가하여 제3 및 제5 스위치들(N03 및 N05)을 턴온시킨다. 이에 따라, 이븐 비트라인(BLe)의 전위가 센싱노드(SO)에 전달된다. 그리고, 센싱노드(SO)의 전위를 제1 래치(240)에 전달하기 위해, 제1 전달신호(TRANA_B)를 하이로 인가하여 제8 스위치(N08)를 턴온시킨다. 이븐 셀 스트링(STe)에 포함된 이븐 메모리 셀들 중 비소거 셀이 적어도 하나 이상 있는 경우, 이븐 비트라인(BLe) 및 센싱노드(SO)가 하이레벨의 프리차지 레벨을 유지하게 되므로, 제1 래치(240)의 입력노드(QA)의 값은 '1'(high)을 유지한다. 반면에, 이븐 셀 스트링(STe)에 포함된 모든 이븐 메모리 셀들이 소거된 경우(소거 셀), 이븐 비트라인(BLe) 및 센싱노드(SO)의 전위가 저하되므로, 제1 래치(240)의 입력노드(QA)의 값은 '1'(high)에서 '0'(low)로 바뀐다. 제1 래치(240)의 데이터가 결정되면, 패스/페일 판단 회로(도 1의 180)는 제1 래치(240)의 데이터(1 또는 0)에 따라 이븐 스트링(STe)에 포함된 모든 메모리 셀들이 소거되었는지 여부를 판단한다.
(T7~T8) 이븐 비트라인의 전위를 오드 비트라인으로 전달한다.
상술한 바와 같이, 이븐 스트링(STe)에 포함된 이븐 메모리 셀들 중, 적어도 하나라도 비소거 셀이 있으면, 이븐 비트라인(BLe)의 전위는 목표레벨로 유지된다. 따라서, 목표레벨로 유지된 이븐 비트라인(BLe)의 전위를 오드 비트라인(BLo)으로 전달하여 오드 비트라인(BLo)을 프리차지한다. 즉, 도 1과 같이 다수의 비트라인들이 있는 경우에는, 목표레벨을 유지하고 있는 일부 이븐 비트라인들(BLe)과 연결된 오드 비트라인들(BLo)만 전위가 상승한다. 이에 따라, 후속 오드 비트라인(BLo)의 전위를 목표레벨까지 상승시키는 동작 시 전류소모를 감소시킬 수 있다. 이를 위하여, 오드 디스차지 신호(PDO)를 로우 레벨로 바꾸어 접지레벨의 버추어파워(VIRPWRE)와 오드 비트라인(BLo)을 차단시킨 후, 제1, 제2 및 제5 스위치들(N05)이 턴오프된 상태에서, 하이 레벨의 이븐 선택신호(BSLE) 및 오드 선택신호(BSLO)를 인가하여 제3 및 제4 스위치들(N03 및 N04)을 턴온한다. 이에 따라, 이븐 비트라인(BLe)의 전위는 제3 스위치(N03) 및 제4 스위치(N04)를 통해 오드 비트라인(BLo)으로 전달된다. 이때, 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 차지 쉐어링(charge sharing)이 발생할 수 있으므로, 오드 비트라인(BLo)의 전위를 목표레벨(오드 비트라인의 프리차지 레벨)까지 완전히 상승시키기는 어려울 수 있으나, 디스차지 상태였던 오드 비트라인(BLo)의 전위를 상승시킬 수 있다. 만약, 이븐 메모리 셀의 검증 동작 후, 이븐 비트라인(BL)의 전위가 저하된 경우에는, 저하된 전위가 오드 비트라인(BLo)으로 전달된다.
(T8~T9) 이븐 비트라인을 디스차지한다.
제3 및 제4 스위치들(N03 및 N04)을 턴오프시킨 후, 이븐 디스차지 신호(PDE)를 하이로 인가하여 제1 스위치(N01)를 턴온시킨다. 이에 따라, 이븐 비트라인(BLe)과 접지레벨인 버추어파워(VIRPWRE)가 연결되므로, 이븐 비트라인(BLe)이 디스차지된다.
(T9~T10) 오드 비트라인의 전위를 목표레벨까지 상승시킨다.
구체적으로, 오드 셀 스트링(STo)에 포함된 오드 메모리 셀들의 소거여부를 판단하기 위하여, 오드 비트라인(BLo)의 전위를 목표레벨까지 상승시킨다. 즉, 이븐 비트라인(BLe)으로부터 목표레벨의 전압을 전달받지 못한 오브 비트라인(BLo)의 전위를 목표레벨까지 상승시킨다. 이를 위해, 프리차지 신호(PRECHb)를 로우로 인가하여 제6 스위치(N06)를 턴온시키고, 센싱신호(PBSENSE) 및 오드 선택신호(BSLO)를 하이로 인가하여 제5 및 제4 스위치들(N05 및 N04)을 턴온시킨다. 이때, 이븐 비트라인(BLe)으로부터 하이 레벨의 전위를 전달받지 못한 오드 비트라인(BLo)은 0V부터 레벨이 상승되어 프리차지되지만, 이븐 비트라인(BLe)으로부터 하이 레벨의 전위를 전달받은 오드 비트라인(BLo)은 이미 레벨이 상승되어 있으므로, 오드 비트라인(BLo)을 프리차지하기 위한 전류가 많이 소모되지 않는다.
(T10~T11) 센싱동작을 수행한다.
구체적으로, 오드 셀 스트링(STo)에 포함된 오드 메모리 셀들의 상태를 오드 비트라인(BLo)에 반영하기 위한 센싱동작을 수행한다. 이를 위하여, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에 턴온전압을 인가한다. 소거 검증동작을 수행할 때에는 모든 워드라인들(도 2의 WL0 내지 WLn)에 접지레벨(0V)의 검증전압을 인가한다. 오드 메모리 셀들 중 문턱전압이 검증전압보다 높은 셀(비소거 셀)이 적어도 하나라도 있으면, 셀 스트링에 채널(channel)이 형성되지 않으므로 프리차지된 오드 비트라인(BLo)의 전위는 그대로 유지된다. 만약, 오드 셀 스트링(STo) 내의 모든 오드 메모리 셀들의 문턱전압이 검증전압보다 낮으면(소거 셀), 셀 스트링에 채널이 형성되므로 접지레벨의 공통 소오스 라인(CSL)과 오드 비트라인(BLo)이 전기적으로 연결되어, 오드 비트라인(BLo)이 디스차지되어 전위가 로우로 낮아진다.
(T11~T12) 평가 동작을 수행한다.
구체적으로, 오드 메모리 셀들의 상태가 반영된 오드 비트라인(BLo)의 전위를 페이지 버퍼(PB1)에 전달한다. 이를 위하여, 오드 선택신호(BSLO) 및 센싱신호(PBSESNSE)를 하이로 인가하여 제4 및 제5 스위치들(N04 및 N05)을 턴온시킨다. 이에 따라, 오드 비트라인(BLo)의 전위가 센싱노드(SO)에 전달된다. 그리고, 센싱노드(SO)의 전위를 제2 래치(250)에 전달하기 위해, 제4 전달신호(TRANA_D)를 하이로 인가하여 제10 스위치(N10)를 턴온시킨다. 오드 셀 스트링(STo)에 포함된 오드 메모리 셀들 중 비소거 셀이 적어도 하나 이상 있는 경우, 오드 비트라인(BLo) 및 센싱노드(SO)가 하이레벨의 프리차지 레벨을 유지하게 되므로, 제2 래치(250)의 입력노드(QB)의 값은 '1'(high)을 유지한다. 반면에, 오드 셀 스트링(STo)에 포함된 모든 오드 메모리 셀들이 소거된 경우(소거 셀), 오드 비트라인(BLo) 및 센싱노드(SO)의 전위가 저하되므로, 제2 래치(250)의 입력노드(QB)의 값은 '1'(high)에서 '0'(low)로 바뀐다. 제2 래치(250)의 데이터가 결정되면, 패스/페일 판단 회로(도 1의 180)는 제2 래치(250)의 데이터(1 또는 0)에 따라 오드 스트링(STo)에 포함된 모든 메모리 셀들이 소거되었는지 여부를 판단한다.
(T12~T13) 오드 비트라인을 디스차지한다.
제3 및 제4 스위치들(N03 및 N04)을 턴오프시킨 후, 오드 디스차지 신호(PDO)를 하이로 인가하여 제2 스위치(N02)를 턴온시킨다. 이에 따라, 오드 비트라인(BLo)과 접지레벨인 버추어파워(VIRPWRE)가 연결되므로, 오드 비트라인(BLo)이 디스차지된다.
상술한 바와 같이, 선택된 메모리 셀 블록의 소거 동작시, 이븐 비트라인들(BLe)을 프리차지한 후, 남아있는 전위를 오드 비트라인들(BLo)에 전달함으로써, 적은 전류로 오드 비트라인들(BLo)을 프리차지할 수 있으므로 전류소모량을 감소할 수 있다. 또한, 오드 비트라인들(BLo)의 프리차지 동작시 전류가 급증하는 현상을 방지할 수 있으므로, 반도체 메모리 장치가 받는 스트레스도 저하시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120: 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼 그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단 회로

Claims (10)

  1. 이븐 및 오드 셀 스트링들을 포함한 메모리 셀 블록의 소거동작을 수행하는 단계;
    상기 이븐 셀 스트링들에 연결된 이븐 비트라인들의 전위를 목표레벨까지 상승시킨 후, 상기 이븐 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계;
    상기 검증동작에 따라 상기 이븐 비트라인들의 변경된 전위를 상기 오드 셀 스트링들에 연결된 오드 비트라인들에 전달하여, 상기 오드 비트라인들을 프리차지하는 단계; 및
    상기 오드 비트라인들의 전위를 상기 목표레벨까지 상승시킨 후, 상기 오드 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 소거방법.
  2. 제1항에 있어서,
    상기 이븐 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계는,
    상기 이븐 비트라인들의 전위를 목표레벨까지 상승시킨 후, 상기 이븐 셀 스트링들에 포함된 메모리 셀들의 상태를 상기 이븐 비트라인들에 반영하는 단계; 및
    상기 이븐 셀 스트링들에 포함된 메모리 셀들의 상태가 반영된 상기 이븐 비트라인들의 변경된 전위에 따라, 상기 이븐 셀 스트링들에 포함된 메모리 셀들의 소거여부를 판단하는 단계를 포함하는 반도체 메모리 장치의 소거방법.
  3. 제1항에 있어서,
    상기 이븐 비트라인들의 변경된 전위를 상기 오드 셀 스트링들에 연결된 오드 비트라인들에 전달한 후, 상기 이븐 비트라인들을 디스차지시키는 단계를 더 포함하는 반도체 메모리 장치의 소거방법.
  4. 제1항에 있어서,
    상기 오드 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계는,
    상기 오드 비트라인들을 상기 목표레벨에 도달시킨 후, 상기 오드 셀 스트링들에 포함된 메모리 셀들의 상태를 상기 오드 비트라인들에 반영하는 단계; 및
    상기 오드 셀 스트링들에 포함된 메모리 셀들의 상태가 반영된 상기 오드 비트라인들의 전위에 따라, 상기 오드 셀 스트링들에 포함된 메모리 셀들의 소거여부를 판단하는 단계를 포함하는 반도체 메모리 장치의 소거방법.
  5. 제1항에 있어서,
    상기 오드 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계 이후에, 상기 오드 비트라인들을 디스차지하는 단계를 더 포함하는 반도체 메모리 장치의 소거방법.
  6. 제1항에 있어서,
    상기 메모리 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 검증전압보다 낮아질 때까지, 상기 이븐 및 오드 셀 스트링들을 포함한 메모리 셀 블록의 소거동작을 수행하는 단계 내지 상기 오드 셀 스트링들에 포함된 메모리 셀들의 검증동작을 수행하는 단계를 반복하는 반도체 메모리 장치의 소거방법.
  7. 제1항에 있어서,
    상기 목표레벨은 전원전압 레벨인 반도체 메모리 장치의 소거방법.
  8. 이븐 비트라인들 및 오드 비트라인들을 서로 공유하는 다수의 메모리 셀 블록들이 포함된 메모리 셀 어레이;
    페이지 버퍼 신호들에 응답하여 상기 이븐 및 오드 비트라인들의 전위를 제어하는 페이지 버퍼들; 및
    소거 동작 시, 상기 이븐 비트라인들의 전위를 목표레벨까지 상승시킨 후, 상기 이븐 비트라인들에 대응되는 메모리 셀들을 검증하고, 상기 이븐 비트라인들의 변경된 전위를 상기 오드 비트라인들에 전달한 후, 상기 오드 비트라인들의 전위를 상기 목표레벨까지 상승시키고, 상기 오드 비트라인들에 대응되는 메모리 셀들을 검증하기 위한 페이지 버퍼 제어신호를 상기 페이지 버퍼들에 출력하는 제어회로를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 페이지 버퍼들 각각은, 이븐 및 오드 비트라인들과 쌍을 이루어 대응되는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 페이지 버퍼들은,
    상기 이븐 비트라인들의 변경된 전위를 상기 오드 비트라인들에 전달하고 상기 오드 비트라인들의 전위를 상기 목표레벨까지 상승시키기 이전에, 상기 이븐 비트라인들을 디스차지하며,
    상기 오드 비트라인들에 대응되는 메모리 셀들을 검증한 후, 상기 오드 비트라인들을 디스차지하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR20150145010A (ko) 2014-06-18 2015-12-29 한국과학기술연구원 감광성 염료 용액, 이를 이용해서 제조된 염료감응 태양전지의 광전극, 및 이를 포함하는 염료감응 태양전지
WO2017138775A1 (ko) * 2016-02-12 2017-08-17 한양대학교 산학협력단 메모리 장치 및 그 동작 방법

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KR20150145010A (ko) 2014-06-18 2015-12-29 한국과학기술연구원 감광성 염료 용액, 이를 이용해서 제조된 염료감응 태양전지의 광전극, 및 이를 포함하는 염료감응 태양전지
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