WO2017138775A1 - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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WO2017138775A1
WO2017138775A1 PCT/KR2017/001493 KR2017001493W WO2017138775A1 WO 2017138775 A1 WO2017138775 A1 WO 2017138775A1 KR 2017001493 W KR2017001493 W KR 2017001493W WO 2017138775 A1 WO2017138775 A1 WO 2017138775A1
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bit line
erase switch
memory cells
memory
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PCT/KR2017/001493
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Inventor
최병덕
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한양대학교 산학협력단
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    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
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    • G—PHYSICS
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    • G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
    • G06F21/57—Certifying or maintaining trusted computer platforms, e.g. secure boots or power-downs, version controls, system software checks, secure updates or assessing vulnerabilities

Definitions

  • It relates to a memory device and a method of operation thereof, and more particularly to erasing residual data of a volatile memory.
  • Data remanence may be understood that digital data remains even after data is removed or erased from memory. For example, in volatile memory that loses data when powered off, residual data may exist for a predetermined time even after power-off. Exemplary descriptions are given below by Amir Rahmati et. Al's paper. If the recorded data contains confidential information or sensitive privacy, this is a security threat.
  • US 2012-0274353 discloses a technique for reducing residual data by periodically inverting data stored in SRAM.
  • US Patent No. 8,458,804 published November 1, 2012, discloses a memory device including a heater that heats a memory to remove residual data stored in the memory.
  • the present invention is to provide a semiconductor device and a method of operating the same, which improves security by erasing residual data of a volatile memory.
  • the memory device is a plurality of memory cells disposed every a plurality of word lines between the bit line and the inverted bit line, and at least one turn-on at a specified reset time to short the bit line and the inverted bit line And an erase switch.
  • the at least one erase switch shorts both terminals of each of the plurality of memory cells at the specified reset time.
  • At least one of the plurality of memory cells includes an inverter pair disposed between a first node and a second node, wherein the first node is an input terminal of a first inverter of the pair of inverters. And a node that is electrically identical to an output terminal of a second inverter, wherein the second node is a node that is electrically identical to an output terminal of the first inverter and an input terminal of the second inverter, while power is supplied to the pair of inverters. And an SRAM cell storing complementary digital data at the first node and the second node.
  • the at least one erase switch shorts between the first node and the second node at the specified reset time point, thereby at least temporarily maintaining the same potential of the first node and the second node.
  • the memory device may further include a controller configured to short-circuit both terminals of each of the plurality of memory cells by turning on the at least one erase switch and the driving switch of each of the plurality of word lines at the specified reset time point. do.
  • the at least one erase switch includes a first erase switch disposed between the plurality of word lines and a power supply. In one embodiment, the at least one erase switch further includes a second erase switch disposed opposite the first erase switch with the plurality of word lines interposed therebetween.
  • a volatile memory is disposed every word line and connected to a same bit line and an inverted bit line, and when a power-off of the volatile memory is detected, the bit line and the inverted bit line. And a controller for turning on at least one erase switch therebetween, wherein the at least one erase switch shorts both ends of the plurality of memory cells when turned on.
  • At least one of the plurality of memory cells includes an inverter pair disposed between a first node and a second node, wherein the first node is an input terminal of a first inverter of the pair of inverters. And a node that is electrically identical to an output terminal of a second inverter, wherein the second node is a node that is electrically identical to an output terminal of the first inverter and an input terminal of the second inverter, while power is supplied to the pair of inverters. And an SRAM cell storing complementary digital data at the first node and the second node.
  • the at least one erase switch shorts between the first node and the second node when a power-off of the volatile memory is detected, at least temporarily, of the first node and the second node. Keep the potential the same.
  • the controller turns on the driving switch of each of the plurality of word lines when the power-off of the volatile memory is detected.
  • a method of controlling a volatile memory includes providing reset signals for a plurality of memory cells disposed on a plurality of word lines of the volatile memory and connected to a same bit line and an inverted bit line, and the reset signal. And at least one erase switch between the bit line and the inverted bit line is turned on to short both ends of each of the plurality of memory cells.
  • the method of controlling volatile memory further includes providing the reset signal at a time when a power-off of the volatile memory is detected.
  • shorting both ends of each of the plurality of memory cells includes turning on a driving switch of each of the plurality of word lines.
  • shorting both ends of each of the plurality of memory cells includes at least temporarily maintaining the same potential across each of the plurality of memory cells.
  • security can be improved by erasing residual data of the volatile memory.
  • FIG. 1 is a block diagram illustrating a memory device in accordance with an embodiment.
  • FIG. 2 is a diagram schematically illustrating a part of a memory device according to an exemplary embodiment.
  • FIG. 3 is a diagram for describing an operating process of a memory device, according to an exemplary embodiment.
  • FIG. 4 is a diagram schematically illustrating a part of a memory device according to an exemplary embodiment.
  • FIG. 5 is a diagram schematically illustrating a part of a memory device according to an exemplary embodiment.
  • FIG. 6 is a timing diagram illustrating a method of operating a volatile memory device according to an exemplary embodiment.
  • FIG. 7 is a flowchart illustrating a method of operating a volatile memory device according to at least one example embodiment.
  • FIG. 8 is a block diagram illustrating a memory device in accordance with an embodiment.
  • first or second may be used to describe various components, but such terms should be interpreted only for the purpose of distinguishing one component from another component.
  • first component may be referred to as a second component
  • second component may also be referred to as a first component.
  • data retention can be a threat to the data security of the memory device.
  • a volatile memory may be secured after power-off, but if there is residual data for a certain period of time after power-off, the volatile memory may attempt to restore data before power-off using the residual data. Threats may exist. Therefore, having a structure capable of guaranteeing the loss of residual data of the memory cell when an event such as a power supply is cut off may help to improve the security of the memory device. It is desirable that a structure capable of ensuring the loss of residual data in the memory cells does not excessively increase the area or complexity of the memory device.
  • the memory device 100 may include a memory cell 110, an erase switch 120, and a controller 130.
  • the memory device 100 may be a static random access memory (SRAM), a dynamic random access memory (DRAM), or a similar volatile memory device.
  • SRAM static random access memory
  • DRAM dynamic random access memory
  • the memory device 100 will be described with reference to a case in which an SRAM cell is included, but embodiments of the present invention are not limited thereto.
  • the memory device 100 includes a plurality of memory cells 110.
  • the plurality of memory cells 110 are integrated in an array form. Therefore, a significant increase in the area of the memory device can be caused when each of the memory cells has a structure for individually erasing residual data.
  • the memory device 100 erases residual data of a plurality of memory cells 110 connected to the same bit line by using the erase switch 120 and the controller 130.
  • each memory cell connected to the same bit line and the inverting bit line includes an erase switch 120, and the erase switch 120 is turned on at a specified reset time to turn on the bit line and the inverted bit line. And to short circuit.
  • the erase switch 120 is configured to short the bit line and the inverting bit line based on the signal of the reset line to which the reset signal is provided.
  • the erase switch 120 may be implemented using one or more transistors connected to a reset line, a bit line, and an inverting bit line. The number of erase switches 120 per bit line may be determined one or more based on a change in characteristics of the memory or electrical characteristics during an erase operation.
  • the controller 130 may provide a reset signal to the erase switch 120 through a reset line at a specified reset time.
  • the specified reset time point may include a power-off time point at which power to the memory device 100 is cut off.
  • the controller 130 may provide a reset signal to the erase switch 120 through a reset line at a specified reset time.
  • the specified reset time point may include a power-off time point at which power to the memory device 100 is cut off.
  • it may be designated as a reset time point.
  • the erase switch 120 When the controller 130 provides the reset signal to the erase switch 120 at the reset time, the erase switch 120 shorts the corresponding bit line and the inverted bit line with each other, and corresponds to each of the plurality of memory cells 110.
  • the word line is selected at a time, and both ends of the plurality of memory cells 110 connected to the same bit line and the inverted bit line may be shorted.
  • both ends of the plurality of memory cells 110 are shorted in this manner, each memory cell has a state that does not logically belong to zero or one. Therefore, when the reset signal is provided, erasure of residual data of the plurality of memory cells 110 may be guaranteed, and an attempt to restore data may be disabled.
  • FIG. 2 is a diagram schematically illustrating a part of a memory device according to an exemplary embodiment.
  • the structure shown in FIG. 2 may be part of the memory device 100 of FIG. 1.
  • the memory cell of the memory device may include an SRAM cell.
  • the memory cell of the memory device may include an inverter pair disposed between the first node and the second node.
  • the first node is a node that is electrically identical to the input terminal of the first inverter and the output terminal of the second inverter of the inverter pair
  • the second node is a node that is electrically identical to the output terminal of the first inverter and the input terminal of the second inverter. . That is, complementary digital data may be stored at the first node and the second node while power is supplied to the inverter pair.
  • the memory device may include a plurality of memory cells 211 and 212.
  • the plurality of memory cells 211 and 212 are commonly connected to the same bit line and the inverted bit line, and are connected to word lines corresponding to the respective memory cells.
  • the memory cell 211 corresponds to the first word line WL 1
  • the memory cell 212 corresponds to the second word line WL 2 .
  • the memory device may include one or more erase switches 221 and 222 corresponding to bit lines.
  • the erase switches 221 and 222 may be provided in a predetermined number for each bit line. That is, the total number of erase switches may be a natural number multiple of the number of bit lines. Preferably, the total number of erase switches may be designed to be smaller than the total number n of memory cells.
  • the erase switches 221 and 222 are commonly connected to bit lines and inverted bit lines, and are connected to reset lines corresponding to respective erase switches.
  • the erase switches 221 and 222 are configured to short the bit lines and the inverted bit lines with each other according to a reset signal provided through the reset line. In this manner, data can be erased by keeping the potentials of the first node and the second node of each memory cell the same.
  • FIG. 2 has been described with reference to the structure of an SRAM cell, the embodiments are not limited thereto and may be modified or applied to suit the structure of various memory cells.
  • 3 is a diagram for describing an operating process of a memory device, according to an exemplary embodiment. 3 illustrates an operation of erasing data of a plurality of memory cells of a memory device by the erase switches 221 and 222.
  • the erase switches 221 and 222 short the bit lines and the inverted bit lines to each other.
  • the driving switch of the word line corresponding to each of the plurality of memory cells is turned on at a time, so that both ends of the plurality of memory cells connected to the same bit line and the inverting bit line may be shorted. That is, as a result, the portions shown by thick solid lines in FIG. 3 are electrically shorted at the same time.
  • each memory cell When both ends of the plurality of memory cells are shorted according to the operation described above, each memory cell has a state that does not logically belong to zero or one. Therefore, even though it takes time for the residual data to be completely lost, data restoration using the residual data is impossible.
  • FIG. 4 is a diagram schematically illustrating a part of a memory device according to an exemplary embodiment.
  • the structure shown in FIG. 4 may be part of the memory device 100 of FIG. 1.
  • the memory cell of the memory device may include an SRAM cell.
  • the memory device may include a plurality of memory cells 411 and 412.
  • the plurality of memory cells 411 and 412 are commonly connected to the same bit line and the inverted bit line, and are connected to word lines corresponding to the respective memory cells.
  • the memory cell 411 corresponds to the first word line WL 1
  • the memory cell 412 corresponds to the second word line WL 2 .
  • the memory device may include an erase switch 420 corresponding to the bit line.
  • the erase switch 420 is connected to the bit line and the inverted bit line, and is connected to the reset line corresponding to the erase switch 420.
  • the erase switch 420 is configured to short the bit line and the inverting bit line with each other according to a reset signal provided through the reset line. In this manner, data can be erased by keeping the potentials of the first node and the second node of each memory cell the same.
  • the erase switch 420 may be disposed only between the VDD and the plurality of memory cells 411 and 412, that is, between the power supply VDD and the plurality of word lines. That is, the electrical connection is similar to the embodiment shown in Fig. 2, but in the physical arrangement may be configured such that the reset line is located only at the top of the word line.
  • the erase switch 420 is illustrated in FIG. 4, it should be understood that the case where one or more erase switches 420 are provided in parallel at the same physical location is not excluded.
  • the number of erase switches 420 per bit line may be determined one or more based on changes in characteristics of the memory or electrical characteristics during the erase operation.
  • FIG. 5 is a diagram schematically illustrating a part of a memory device according to an exemplary embodiment.
  • the structure shown in FIG. 5 may be part of the memory device 100 of FIG. 1.
  • a memory cell of a memory device may include an SRAM cell.
  • the memory device may include a plurality of memory cells 511 and 512.
  • the plurality of memory cells 511 and 512 are commonly connected to the same bit line and the inverted bit line, and are connected to word lines corresponding to the respective memory cells.
  • the memory cell 511 corresponds to the first word line WL 1
  • the memory cell 512 corresponds to the second word line WL 2 .
  • the memory device may include an erase switch 520 corresponding to the bit line.
  • the erase switch 520 is connected to the bit line and the inverted bit line, and is connected to the reset line corresponding to the erase switch 520.
  • the erase switch 520 is configured to short the bit line and the inverting bit line with each other according to a reset signal provided through the reset line. In this manner, data can be erased by keeping the potentials of the first node and the second node of each memory cell the same.
  • the erase switch 520 may be disposed only on the opposite side of VDD based on the plurality of memory cells 511 and 512. That is, the electrical connection is similar to the embodiment shown in Fig. 2, but in the physical arrangement may be configured such that the reset line is located only at the bottom of the word line.
  • FIG. 5 shows one erase switch 520, it should be understood that the case in which one or more erase switches 520 are provided in parallel at the same physical location is not excluded.
  • the number of erase switches 520 per bit line may be determined one or more based on a change in characteristics of the memory or electrical characteristics during an erase operation.
  • the embodiments include a structure in which the reset line is disposed between the plurality of word lines.
  • a structure may be selected in which a reset line and an erase switch corresponding thereto are additionally or alternatively disposed at the center of the plurality of word lines.
  • a structure in which reset lines are repeatedly arranged between a certain number of word lines may be selected. That is, the embodiments described above are presented for the purpose of illustration only and should not be construed as limited by the described embodiments.
  • FIG. 6 is a timing diagram illustrating a method of operating a volatile memory device according to an exemplary embodiment.
  • the timing diagram of FIG. 6 may be a timing diagram according to a method of operating the memory device 100 of FIG. 1.
  • Fig. 6 shows signals of reset lines and word lines when a reset signal is provided.
  • a reset point may be designated and a reset signal may be provided through a reset line at a specified reset point.
  • the signal of the reset line may be switched from high to low at a designated reset time point.
  • each memory cell has a state (X) that does not logically belong to zero or one. Therefore, residual data can be erased collectively for a plurality of memory cells.
  • FIG. 7 is a flowchart illustrating a method of operating a volatile memory device according to at least one example embodiment.
  • FIG. 7 may be implemented as a method of operating the memory device 100 of FIG. 1.
  • reset signals for a plurality of memory cells connected to the same bit line and the inverted bit line may be provided.
  • the reset signal may be provided by the controller at a specified reset time point.
  • the reset signal may be delivered to the erase switch via a reset line corresponding to each erase switch.
  • the reset time point may be designated as a power-off time point at which power is cut off or a time point at which data erase for a plurality of memory cells is required.
  • an erase switch connected to the bit line and the inverting bit line may be turned on to short both ends of each of the plurality of memory cells. That is, the erase switch may be configured to be turned on by the reset signal provided in operation 710 so that the bit line and the inverted bit line connected to the erase switch may be shorted.
  • the driving switch of the word line corresponding to each of the plurality of memory cells is temporarily turned on, so that both ends of the plurality of memory cells connected to the same bit line and the inverting bit line. You can make this short.
  • each memory cell has a state that does not logically belong to 0 or 1, so that it is impossible to restore data using the residual data even if it takes time for the residual data to be completely lost. Done.
  • the memory device 800 may include a RAM array 810 and an erase switch module 820 including a plurality of memory cells.
  • the erase switch module 820 may include an erase switch and / or a controller.
  • the erase switch module 820 may be a modular structure that provides an add-on type of erase switch connectable to a RAM array 810 produced through a conventional general process.
  • an erase switch module 820 designed to be suitable for a general RAM array 810 produced through a conventional semiconductor chip process, a plurality of connected to the same bit line and inverted bit line without a significant change in the semiconductor chip process.
  • a structure for erasing residual data can be applied by shorting both ends of the memory cell at a time.
  • the erase switch module 820 that can be designed to be separated from the memory cell block can be combined as a security module that can be additionally mounted on a previously produced semiconductor chip as well as minimizing the deviation from the existing semiconductor chip process.
  • the device described above may be implemented as a hardware component of a memory, a memory as a control software component, and / or a combination of hardware components and software components.
  • the devices and components described in the embodiments may be, for example, processors, controllers, arithmetic logic units (ALUs), digital signal processors, microcomputers, field programmable arrays (FPAs), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions.
  • ALUs arithmetic logic units
  • FPAs field programmable arrays
  • PLU programmable logic unit
  • microprocessor or any other device capable of executing and responding to instructions.
  • the software may include a computer program, code, instructions, or a combination of one or more of the above, and configure the processing device to operate as desired, or process it independently or collectively. You can command the device.
  • Software and / or data may be any type of machine, component, physical device, virtual equipment, computer storage medium or device in order to be interpreted by or to provide instructions or data to the processing device. Or may be permanently or temporarily embodied in a signal wave to be transmitted.
  • the software may be distributed over networked computer systems so that they may be stored or executed in a distributed manner.
  • Software and data may be stored on one or more computer readable recording media.
  • Memory operation control method is implemented in the form of program instructions that can be executed by various computer means may be recorded on a computer readable medium.
  • the computer readable medium may include program instructions, data files, data structures, etc. alone or in combination.
  • the program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks.
  • Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

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Abstract

메모리가 제시된다. 메모리는 복수 개의 워드 라인 마다 각각 메모리 셀을 포함하며, 비트 라인 및 반전 비트 라인을 통해 입력되는 디지털 데이터를 워드 라인들에 저장할 수 있다. 실시예에 따르면, 만약 상기 메모리가 파워-오프 되는 경우 상기 메모리의 컨트롤러는 상기 비트 라인 및 상기 반전 비트 라인 사이를 단락시킬 수 있다. 이러한 단락은 상기 비트 라인 및 상기 반전 비트 라인 사이의 소거 스위치에 의해 수행될 수 있다.

Description

메모리 장치 및 그 동작 방법
메모리 장치 및 그 동작 방법에 연관되며, 보다 특정하게는 휘발성 메모리의 잔류 데이터 소거에 연관된다.
데이터 잔류(data remanence)는 메모리에서 데이터를 소거(remove or erase)한 후에도 디지털 데이터가 남아 있는 것으로 이해될 수 있다. 이를테면 파워-오프 되면 데이터를 잃어야 하는 휘발성 메모리(volatile memory)에서, 파워-오프 이후에도 일정 시간 동안 잔류(residual) 데이터가 존재하는 것일 수 있다. 예시적인 설명은 아래에 기재된 Amir Rahmati et. al의 논문에서 설명된 바 있다. 만약 기록되었던 데이터가 비밀 정보나 민감한 프라이버시를 포함한다면 이는 보안에 대한 위협이 된다.
이러한 잔류 데이터 현상을 방지 및/또는 완화하기 위해서 종전의 기술들은 SRAM (Static Random Access Memory)에 저장된 데이터의 주소를 주기적으로 바꾸거나, 데이터를 반전시켜 데이터 잔류를 보상하거나, 또는 램(RAM)에 직접 열(heat)을 가하는 등의 방안을 제시한 바 있다. 예시적인 선행문헌이 아래에 제시된다.
미국 공개특허 US 2012-0274353호(공개일자 2012년11월1일)는 SRAM에 저장된 데이터를 주기적으로 반전시킴으로써 잔류 데이터를 줄이는 기법이 제시되어 있다.
미국 등록특허 US 8,458,804호 (공고일자 2012년11월1일)는 메모리에 저장된 잔류 데이터를 제거하기 위해 메모리에 열을 가하는 히터를 포함하는 메모리 장치를 제시한다.
학회 논문 "TARDIS: Time and Remanence Decay in SRAM to Implement Secure Protocols on Embedded Devices without Clocks" (Amir Rahmati et. al, the 21st USENIX Security Symposium, August 2012)이 있다.
본 발명은 휘발성 메모리의 잔류 데이터 소거하여 보안성을 향상시킨 반도체 장치 및 그 동작 방법을 제공하기 위한 것이다.
일측에 따르면, 메모리 장치는 비트 라인과 반전 비트 라인 사이에서 복수 개의 워드 라인 마다 배치되는 복수 개의 메모리 셀, 및 지정된 리셋 시점에 턴-온 되어 상기 비트 라인과 상기 반전 비트 라인을 단락시키는 적어도 하나의 소거 스위치를 포함한다.
일실시예에서, 상기 적어도 하나의 소거 스위치는 상기 지정된 리셋 시점에 상기 복수 개의 메모리 셀 각각의 양 단자를 단락시킨다.
일실시예에서, 상기 복수 개의 메모리 셀 중 적어도 하나는 제1 노드와 제2 노드 사이에 배치되는 인버터 쌍(inverter pair)을 포함하고, 상기 제1 노드는 상기 인버터 쌍의 제1 인버터의 입력 단자 및 제2 인버터의 출력 단자와 전기적으로 동일한 노드이고, 상기 제2 노드는 상기 제1 인버터의 출력 단자 및 상기 제2 인버터의 입력 단자와 전기적으로 동일한 노드이고, 상기 인버터 쌍에 전원이 공급되는 동안 상기 제1 노드 및 상기 제2 노드에 상보적인 디지털 데이터를 저장하는 SRAM 셀을 포함한다.
일실시예에서, 상기 적어도 하나의 소거 스위치는 상기 지정된 리셋 시점에 상기 제1 노드와 상기 제2 노드 사이를 단락하여, 적어도 일시적으로 상기 제1 노드 및 상기 제2 노드의 전위를 동일하게 유지한다.
일실시예에서, 메모리 장치는 상기 지정된 리셋 시점에 상기 적어도 하나의 소거 스위치 및 상기 복수 개의 워드 라인 각각의 구동 스위치를 턴-온 시켜 상기 복수 개의 메모리 셀 각각의 양 단자를 단락시키는 컨트롤러를 더 포함한다.
일실시예에서, 상기 적어도 하나의 소거 스위치는 상기 복수 개의 워드 라인과 전원 사이에 배치되는 제1 소거 스위치를 포함한다. 일실시예에서, 상기 적어도 하나의 소거 스위치는 상기 복수 개의 워드 라인을 사이에 두고 상기 제1 소거 스위치와 반대편에 배치되는 제2 소거 스위치를 더 포함한다.
다른 일측에 따르면, 휘발성 메모리는 복수 개의 워드 라인 마다 배치되며 동일한 비트 라인 및 반전 비트 라인에 연결되는 복수 개의 메모리 셀, 및 상기 휘발성 메모리의 파워-오프가 감지되는 경우, 비트 라인 및 상기 반전 비트 라인 사이의 적어도 하나의 소거 스위치를 턴-온 하는 컨트롤러를 포함하고, 상기 적어도 하나의 소거 스위치는 턴-온 되는 경우 상기 복수 개의 메모리 셀의 양단을 단락시킨다.
일실시예에서, 상기 복수 개의 메모리 셀 중 적어도 하나는 제1 노드와 제2 노드 사이에 배치되는 인버터 쌍(inverter pair)을 포함하고, 상기 제1 노드는 상기 인버터 쌍의 제1 인버터의 입력 단자 및 제2 인버터의 출력 단자와 전기적으로 동일한 노드이고, 상기 제2 노드는 상기 제1 인버터의 출력 단자 및 상기 제2 인버터의 입력 단자와 전기적으로 동일한 노드이고, 상기 인버터 쌍에 전원이 공급되는 동안 상기 제1 노드 및 상기 제2 노드에 상보적인 디지털 데이터를 저장하는 SRAM 셀을 포함한다.
일실시예에서, 상기 적어도 하나의 소거 스위치는 상기 휘발성 메모리의 파워-오프가 감지되는 경우 상기 제1 노드와 상기 제2 노드 사이를 단락하여, 적어도 일시적으로 상기 제1 노드 및 상기 제2 노드의 전위를 동일하게 유지한다.
일실시예에서, 상기 컨트롤러는 상기 휘발성 메모리의 파워-오프가 감지되는 경우 상기 복수 개의 워드 라인 각각의 구동 스위치를 턴-온 시킨다.
다른 일측에 따르면, 휘발성 메모리를 제어하는 방법은 상기 휘발성 메모리의 복수 개의 워드 라인에 배치되며 동일한 비트 라인 및 반전 비트 라인에 연결되는 복수 개의 메모리 셀에 대한 리셋 신호를 제공하는 단계, 및 상기 리셋 신호에 따라 상기 비트 라인 및 상기 반전 비트 라인 사이의 적어도 하나의 소거 스위치가 턴-온 되어 상기 복수 개의 메모리 셀 각각의 양단을 단락시키는 단계를 포함한다.
일실시예에서, 휘발성 메모리 제어 방법은 상기 휘발성 메모리의 파워-오프가 감지되는 시점에 상기 리셋 신호를 제공하는 단계를 더 포함한다.
일실시예에서, 상기 복수 개의 메모리 셀 각각의 양단을 단락시키는 단계는, 상기 복수 개의 워드 라인 각각의 구동 스위치를 턴-온 시키는 단계를 포함한다.
일실시예에서, 상기 복수 개의 메모리 셀 각각의 양단을 단락시키는 단계는, 적어도 일시적으로 상기 복수 개의 메모리 셀 각각의 양단의 전위를 동일하게 유지하는 단계를 포함한다.
본 발명에 따르면, 휘발성 메모리의 잔류 데이터 소거함으로써 보안성을 향상시킬 수 있다.
도 1은 일실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 2는 일실시예에 따른 메모리 장치의 일부를 개략적으로 보여주는 도면이다.
도 3은 일실시예에 따른 메모리 장치의 동작 과정을 설명하기 위한 예시적인 도면이다.
도 4는 일실시예에 따른 메모리 장치의 일부를 개략적으로 보여주는 도면이다.
도 5는 일실시예에 따른 메모리 장치의 일부를 개략적으로 보여주는 도면이다.
도 6은 일실시예에 따른 휘발성 메모리 장치의 동작 방법을 설명하기 위한 타이밍 다이어그램이다.
도 7은 일실시예에 따른 휘발성 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 8은 일실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
이하에서, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 권리범위는 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.
또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
위에서 언급한 바와 같이, 데이터 잔류 현상은 메모리 장치의 데이터 보안에 대한 위협이 될 수 있다. 예를 들어, 휘발성 메모리는 파워-오프 이후에 데이터가 소실되어야 하지만 파워-오프 이후에 일정 시간 동안 잔류 데이터가 존재하는 경우 잔류 데이터를 이용하여 파워-오프 이전의 데이터 복원을 시도하는 등의 보안 상 위협이 존재할 수 있다. 따라서, 전원이 차단되는 등의 이벤트 발생시 메모리 셀의 잔류 데이터의 소실을 보장할 수 있는 구조를 구비한다면 메모리 장치의 보안성 향상에 도움이 될 수 있다. 메모리 셀의 잔류 데이터의 소실을 보장할 수 있는 구조는 메모리 장치의 면적 또는 복잡성을 과도하게 증가시키지 않는 것이 바람직하다.
도 1은 일실시예에 따른 메모리 장치를 설명하기 위한 블록도이다. 일실시예에서, 메모리 장치(100)는 메모리 셀(110), 소거 스위치(120) 및 컨트롤러(130)를 포함할 수 있다.
메모리 장치(100)는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 또는 이와 유사한 휘발성 메모리 장치일 수 있다. 이하에서는 예시적으로 메모리 장치(100)가 SRAM 셀을 포함하는 경우를 중심으로 설명되지만, 설명되는 실시예들이 이에 국한되는 것은 아니다.
메모리의 종류에 따라 차이는 있지만, 일반적으로 전원이 차단되는 파워-오프 시점 이후에도 수 초에서 수 분 정도의 시간 동안 메모리 셀 내에 잔류 데이터가 존재할 수 있다. 또한, 예를 들어 메모리 셀의 온도를 낮추는 등 환경 조건의 변화를 유발하여 데이터의 잔류 시간을 증가시키는 시도 또한 가능하다. 이러한 보안 위협과 관련하여, 파워-오프 시점 등의 지정된 리셋 시점에 메모리 셀(110)의 잔류 데이터를 확정적으로 소거시키는 구조가 제안된다.
일실시예에서, 메모리 장치(100)는 복수 개의 메모리 셀(110)을 포함한다. 일반적으로, 복수 개의 메모리 셀(110)은 어레이 형태로 집적된다. 따라서, 메모리 셀 각각이 잔류 데이터를 소거시키는 구조를 개별적으로 구비하는 경우 메모리 장치 면적의 상당한 증가가 유발될 수 있다.
일실시예에 따른 메모리 장치(100)는 소거 스위치(120) 및 컨트롤러(130)를 이용하여 동일한 비트 라인에 연결된 복수 개의 메모리 셀(110)의 잔류 데이터를 소거시킨다. 일반적인 SRAM 구조에 적용되는 경우, 동일한 비트 라인 및 반전 비트 라인에 연결된 복수 개의 메모리 셀마다 소거 스위치(120)를 구비하고 지정된 리셋 시점에 소거 스위치(120)를 턴-온 하여 비트 라인 및 반전 비트 라인을 단락시키도록 구성된다.
일실시예에서, 소거 스위치(120)는 리셋 신호가 제공되는 리셋 라인의 신호에 기초하여 비트 라인 및 반전 비트 라인을 단락시키도록 구성된다. 예를 들어, 소거 스위치(120)는 리셋 라인, 비트 라인 및 반전 비트 라인에 연결된 하나 이상의 트랜지스터를 이용하여 구현될 수 있다. 비트 라인 당 소거 스위치(120)의 개수는 메모리의 특성 또는 소거 동작 동안의 전기적 특성의 변화에 기초하여 하나 또는 그 이상으로 결정될 수 있다.
일실시예에서, 컨트롤러(130)는 지정된 리셋 시점에 리셋 라인을 통해 소거 스위치(120)에 리셋 신호를 제공할 수 있다. 예를 들어, 지정된 리셋 시점은 메모리 장치(100)에 대한 전원이 차단되는 파워-오프 시점을 포함할 수 있다. 그 밖에도, 보안 상의 이유 또는 다른 사유로 메모리 장치(100)의 복수 개의 메모리 셀(110)에 대한 데이터의 소거가 필요한 경우 리셋 시점으로 지정될 수 있다.
컨트롤러(130)가 리셋 시점에 소거 스위치(120)에 리셋 신호를 제공하면 소거 스위치(120)가 대응하는 비트 라인 및 반전 비트 라인을 서로 단락시키는 한편, 복수 개의 메모리 셀(110) 각각에 대응하는 워드 라인이 일시에 선택되어, 동일한 비트 라인 및 반전 비트 라인에 연결된 복수 개의 메모리 셀(110)의 양단이 단락될 수 있다. 이러한 방식으로 복수 개의 메모리 셀(110)의 양단이 단락되면, 각 메모리 셀은 논리적으로 0 또는 1에 속하지 않는 상태를 가지게 된다. 따라서, 리셋 신호가 제공되는 경우 복수 개의 메모리 셀(110)의 잔류 데이터의 소거를 보장할 수 있으며, 데이터의 복원 시도를 무력화할 수 있다.
메모리 셀(110), 소거 스위치(120) 및 컨트롤러(130)의 예시적인 구조 및 동작에 관하여는 이하에서 도 2 내지 도 6을 참조하여 보다 상세하게 설명된다.
도 2는 일실시예에 따른 메모리 장치의 일부를 개략적으로 보여주는 도면이다. 예를 들어, 도 2에 도시된 구조는 도 1의 메모리 장치(100)의 일부일 수 있다. 도 2에 도시된 바와 같이, 메모리 장치의 메모리 셀은 SRAM 셀을 포함할 수 있다.
구체적으로, 메모리 장치의 메모리 셀은 제1 노드와 제2 노드 사이에 배치되는 인버터 쌍(inverter pair)을 포함할 수 있다. 제1 노드는 인버터 쌍의 제1 인버터의 입력 단자 및 제2 인버터의 출력 단자와 전기적으로 동일한 노드이고, 제2 노드는 제1 인버터의 출력 단자 및 제2 인버터의 입력 단자와 전기적으로 동일한 노드이다. 즉, 인버터 쌍에 전원이 공급되는 동안 제1 노드 및 제2 노드에 상보적인 디지털 데이터가 저장될 수 있다.
일실시예에서, 메모리 장치는 복수 개의 메모리 셀(211, 212)을 포함할 수 있다. 복수 개의 메모리 셀(211, 212)은 동일한 비트 라인 및 반전 비트 라인에 공통으로 연결되며, 각각의 메모리 셀에 대응하는 워드 라인에 연결된다. 예를 들어, 메모리 셀(211)은 제1 워드 라인(WL1)에 대응하고, 메모리 셀(212)은 제2 워드 라인(WL2)에 대응한다.
일실시예에서, 메모리 장치는 비트 라인에 대응하는 하나 이상의 소거 스위치(221, 222)를 포함할 수 있다. 소거 스위치(221, 222)는 각 비트 라인 마다 일정한 개수로 구비될 수 있다. 즉, 소거 스위치의 총 개수는 비트 라인의 수의 자연수 배가 될 수 있다. 바람직하게는, 소거 스위치의 총 개수는 메모리 셀의 총 개수(n)보다 더 적은 개수로 설계될 수 있다.
소거 스위치(221, 222)는 비트 라인 및 반전 비트 라인에 공통으로 연결되며, 각각의 소거 스위치에 대응하는 리셋 라인에 연결된다. 소거 스위치(221, 222)는 리셋 라인을 통해 제공되는 리셋 신호에 따라 비트 라인 및 반전 비트 라인을 서로 단락시키도록 구성된다. 이와 같은 방식으로, 각 메모리 셀의 제1 노드 및 제2 노드의 전위를 동일하게 유지하여 데이터를 소거할 수 있다.
도 2의 실시예는 SRAM 셀의 구조를 기준으로 설명되었으나, 실시예들은 이에 국한되지 않고, 다양한 메모리 셀의 구조에 적합하게 변경 또는 응용될 수 있다.
도 3은 일실시예에 따른 메모리 장치의 동작 과정을 설명하기 위한 예시적인 도면이다. 도 3에는 소거 스위치(221, 222)에 의해 메모리 장치의 복수 개의 메모리 셀의 데이터가 소거되는 동작이 도시된다.
구체적으로, 지정된 리셋 시점에 리셋 라인을 통해 리셋 신호가 소거 스위치(221, 222)에 제공되면, 소거 스위치(221, 222)는 비트 라인 및 반전 비트 라인을 서로 단락시킨다. 이와 동시에, 복수 개의 메모리 셀 각각에 대응하는 워드 라인의 구동 스위치가 일시에 턴-온 되어, 동일한 비트 라인 및 반전 비트 라인에 연결된 복수 개의 메모리 셀의 양단이 모두 단락될 수 있다. 즉, 결과적으로 도 3에 굵은 실선으로 도시된 부분이 동시에 전기적으로 단락된다.
이상에서 설명된 동작에 따라 복수 개의 메모리 셀의 양단이 단락되면, 각 메모리 셀은 논리적으로 0 또는 1에 속하지 않는 상태를 가지게 된다. 따라서, 이후 잔류 데이터가 완전히 소실되는 데에 시간이 소요되더라도 잔류 데이터를 이용한 데이터 복원이 불가능하게 된다.
도 4는 일실시예에 따른 메모리 장치의 일부를 개략적으로 보여주는 도면이다. 예를 들어, 도 4에 도시된 구조는 도 1의 메모리 장치(100)의 일부일 수 있다. 도 4에 도시된 바와 같이, 메모리 장치의 메모리 셀은 SRAM 셀을 포함할 수 있다.
일실시예에서, 메모리 장치는 복수 개의 메모리 셀(411, 412)을 포함할 수 있다. 복수 개의 메모리 셀(411, 412)은 동일한 비트 라인 및 반전 비트 라인에 공통으로 연결되며, 각각의 메모리 셀에 대응하는 워드 라인에 연결된다. 예를 들어, 메모리 셀(411)은 제1 워드 라인(WL1)에 대응하고, 메모리 셀(412)은 제2 워드 라인(WL2)에 대응한다.
일실시예에서, 메모리 장치는 비트 라인에 대응하는 소거 스위치(420)를 포함할 수 있다. 소거 스위치(420)는 비트 라인 및 반전 비트 라인에 연결되며, 소거 스위치(420)에 대응하는 리셋 라인에 연결된다. 소거 스위치(420)는 리셋 라인을 통해 제공되는 리셋 신호에 따라 비트 라인 및 반전 비트 라인을 서로 단락시키도록 구성된다. 이와 같은 방식으로, 각 메모리 셀의 제1 노드 및 제2 노드의 전위를 동일하게 유지하여 데이터를 소거할 수 있다.
도 2에 도시된 실시예와 달리, 소거 스위치(420)는 VDD와 복수의 메모리 셀(411, 412) 사이에만, 즉 전원(VDD)과 복수 개의 워드 라인 사이에만 배치될 수 있다. 즉, 전기적인 연결관계는 도 2에 도시된 실시예와 유사하지만, 물리적인 배치에 있어서 리셋 라인이 워드 라인의 상단에만 위치하도록 구성될 수 있다.
도 4에는 소거 스위치(420)가 하나인 것으로 도시되었으나, 동일한 물리적 위치에 하나 이상의 소거 스위치(420)가 병렬적으로 구비되는 경우를 배제하지 않는 것으로 이해되어야 한다. 비트 라인 당 소거 스위치(420)의 개수는 메모리의 특성 또는 소거 동작 동안의 전기적 특성의 변화에 기초하여 하나 또는 그 이상으로 결정될 수 있다.
도 5는 일실시예에 따른 메모리 장치의 일부를 개략적으로 보여주는 도면이다. 예를 들어, 도 5에 도시된 구조는 도 1의 메모리 장치(100)의 일부일 수 있다. 도 5에 도시된 바와 같이, 메모리 장치의 메모리 셀은 SRAM 셀을 포함할 수 있다.
일실시예에서, 메모리 장치는 복수 개의 메모리 셀(511, 512)을 포함할 수 있다. 복수 개의 메모리 셀(511, 512)은 동일한 비트 라인 및 반전 비트 라인에 공통으로 연결되며, 각각의 메모리 셀에 대응하는 워드 라인에 연결된다. 예를 들어, 메모리 셀(511)은 제1 워드 라인(WL1)에 대응하고, 메모리 셀(512)은 제2 워드 라인(WL2)에 대응한다.
일실시예에서, 메모리 장치는 비트 라인에 대응하는 소거 스위치(520)를 포함할 수 있다. 소거 스위치(520)는 비트 라인 및 반전 비트 라인에 연결되며, 소거 스위치(520)에 대응하는 리셋 라인에 연결된다. 소거 스위치(520)는 리셋 라인을 통해 제공되는 리셋 신호에 따라 비트 라인 및 반전 비트 라인을 서로 단락시키도록 구성된다. 이와 같은 방식으로, 각 메모리 셀의 제1 노드 및 제2 노드의 전위를 동일하게 유지하여 데이터를 소거할 수 있다.
도 2에 도시된 실시예와 달리, 소거 스위치(520)는 복수의 메모리 셀(511, 512)을 기준으로 VDD의 반대편에만 배치될 수 있다. 즉, 전기적인 연결관계는 도 2에 도시된 실시예와 유사하지만, 물리적인 배치에 있어서 리셋 라인이 워드 라인의 하단에만 위치하도록 구성될 수 있다.
도 5에는 소거 스위치(520)가 하나인 것으로 도시되었으나, 동일한 물리적 위치에 하나 이상의 소거 스위치(520)가 병렬적으로 구비되는 경우를 배제하지 않는 것으로 이해되어야 한다. 비트 라인 당 소거 스위치(520)의 개수는 메모리의 특성 또는 소거 동작 동안의 전기적 특성의 변화에 기초하여 하나 또는 그 이상으로 결정될 수 있다.
이상에서, 리셋 라인이 워드 라인의 상단 또는 하단에 위치하는 구조가 설명되었다. 그러나, 실시예들은 리셋 라인이 복수의 워드 라인의 사이에 배치되는 구조를 포함하는 것으로 이해되어야 한다. 예를 들어, 복수의 워드 라인의 중앙에 리셋 라인 및 그에 대응하는 소거 스위치가 추가적으로 또는 대안적으로 배치되는 구조가 선택될 수 있다. 또한, 일정한 개수의 워드 라인 사이마다 리셋 라인이 반복적으로 배치되는 구조가 선택될 수 있다. 즉, 이상에서 설명된 실시예들은 단지 예시의 목적으로 제시된 것이므로, 설명된 실시예에 의해 제한적으로 해석되어서는 안 된다.
도 6은 일실시예에 따른 휘발성 메모리 장치의 동작 방법을 설명하기 위한 타이밍 다이어그램이다. 예를 들어, 도 6의 타이밍 다이어그램은 도 1의 메모리 장치(100)를 동작시키는 방법에 따른 타이밍 다이어그램일 수 있다.
구체적으로, 도 6에는 리셋 신호가 제공되는 경우의 리셋 라인 및 워드 라인의 신호가 도시된다. 메모리 장치의 전원 차단 등 리셋이 필요한 이벤트 또는 상태가 발생하면 리셋 시점이 지정되고 지정된 리셋 시점에 리셋 라인을 통해 리셋 신호가 제공될 수 있다. 예를 들어, 도 6에 도시된 바와 같이 지정된 리셋 시점에 리셋 라인의 신호가 하이에서 로우로 전환될 수 있다.
그와 동시에, 복수 개의 메모리 셀 각각에 대응하는 워드 라인(WL1, WL2, ... , WLn)의 구동 스위치가 일시에 턴-온 된다. 따라서, 소거 스위치가 리셋 신호에 대응하여 비트 라인과 반전 비트 라인을 단락시키는 경우, 동일한 비트 라인 및 반전 비트 라인에 연결된 복수 개의 메모리 셀의 양단이 모두 단락될 수 있다. 이 경우, 각 메모리 셀은 논리적으로 0 또는 1에 속하지 않는 상태(X)를 가지게 된다. 따라서, 복수 개의 메모리 셀에 대하여 일괄적으로 잔류 데이터를 소거할 수 있다.
도 7은 일실시예에 따른 휘발성 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 예를 들어, 도 7은 도 1의 메모리 장치(100)를 동작시키는 방법으로서 실시될 수 있다.
단계(710)에서, 동일한 비트 라인 및 반전 비트 라인에 연결된 복수 개의 메모리 셀에 대한 리셋 신호가 제공될 수 있다. 리셋 신호는 지정된 리셋 시점에 컨트롤러에 의해 제공될 수 있다. 예를 들어, 리셋 신호는 각각의 소거 스위치에 대응하는 리셋 라인을 통해 소거 스위치로 전달될 수 있다. 리셋 시점은 전원이 차단되는 파워-오프 시점 또는 기타 사유로 복수 개의 메모리 셀에 대한 데이터의 소거가 필요한 시점으로 지정될 수 있다.
단계(720)에서, 비트 라인 및 반전 비트 라인에 연결된 소거 스위치를 턴-온 하여 복수 개의 메모리 셀 각각의 양단을 단락시킬 수 있다. 즉, 단계(710)에서 제공된 리셋 신호에 의해 소거 스위치가 턴-온 되도록 구성하여 소거 스위치에 연결된 비트 라인과 반전 비트 라인이 단락되도록 할 수 있다. 이 때, 위에서 도 6을 참조하여 설명된 바와 같이, 복수 개의 메모리 셀 각각에 대응하는 워드 라인의 구동 스위치가 일시에 턴-온 되어, 동일한 비트 라인 및 반전 비트 라인에 연결된 복수 개의 메모리 셀의 양단이 단락되도록 할 수 있다.
결과적으로 복수 개의 메모리 셀의 양단이 단락되면, 각 메모리 셀은 논리적으로 0 또는 1에 속하지 않는 상태를 가지게 되므로, 이후 잔류 데이터가 완전히 소실되는 데에 시간이 소요되더라도 잔류 데이터를 이용한 데이터 복원이 불가능하게 된다.
도 8은 일실시예에 따른 메모리 장치를 설명하기 위한 블록도이다. 일실시예에서, 메모리 장치(800)는 복수 개의 메모리 셀을 포함하는 RAM 어레이(810) 및 소거 스위치 모듈(820)을 포함할 수 있다.
일실시예에서, 소거 스위치 모듈(820)은 소거 스위치 및/또는 컨트롤러를 포함할 수 있다. 예를 들어, 소거 스위치 모듈(820)은 기존의 일반적인 공정을 통해 생산되는 RAM 어레이(810)에 연결 가능한 소거 스위치를 애드-온(add-on) 타입으로 제공하는 모듈화된 구조일 수 있다.
즉, 기존의 반도체 칩 공정을 통해 생산되는 일반적인 RAM 어레이(810)에 적합하도록 설계된 소거 스위치 모듈(820)을 제공함으로써, 반도체 칩 공정을 크게 변경하지 않더라도 동일한 비트 라인 및 반전 비트 라인에 연결된 복수 개의 메모리 셀의 양단을 일시에 단락시키는 방식으로 잔류 데이터를 소거하는 구조를 적용할 수 있다.
따라서, 메모리 셀 블록과의 분리 설계가 가능한 소거 스위치 모듈(820)을 통해 기존 반도체 칩 공정과의 괴리를 최소화할 뿐 아니라, 기 생산된 반도체 칩에도 추가적으로 탑재 가능한 보안 모듈로서 결합될 수 있다.
이상에서 설명된 장치는 메모리의 하드웨어 구성요소, 메모리를 제어 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 메모리 동작 제어 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 비트 라인과 반전 비트 라인 사이에서 복수 개의 워드 라인 마다 배치되는 복수 개의 메모리 셀; 및
    지정된 리셋 시점에 턴-온 되어 상기 비트 라인과 상기 반전 비트 라인을 단락시키는 적어도 하나의 소거 스위치
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 소거 스위치는 상기 지정된 리셋 시점에 상기 복수 개의 메모리 셀 각각의 양 단자를 단락시키는 메모리 장치.
  3. 제1항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 하나는 제1 노드와 제2 노드 사이에 배치되는 인버터 쌍(inverter pair)을 포함하고, 상기 제1 노드는 상기 인버터 쌍의 제1 인버터의 입력 단자 및 제2 인버터의 출력 단자와 전기적으로 동일한 노드이고, 상기 제2 노드는 상기 제1 인버터의 출력 단자 및 상기 제2 인버터의 입력 단자와 전기적으로 동일한 노드이고, 상기 인버터 쌍에 전원이 공급되는 동안 상기 제1 노드 및 상기 제2 노드에 상보적인 디지털 데이터를 저장하는 SRAM 셀을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 적어도 하나의 소거 스위치는 상기 지정된 리셋 시점에 상기 제1 노드와 상기 제2 노드 사이를 단락하여, 적어도 일시적으로 상기 제1 노드 및 상기 제2 노드의 전위를 동일하게 유지하는 메모리 장치.
  5. 제1항에 있어서,
    상기 지정된 리셋 시점에 상기 적어도 하나의 소거 스위치 및 상기 복수 개의 워드 라인 각각의 구동 스위치를 턴-온 시켜 상기 복수 개의 메모리 셀 각각의 양 단자를 단락시키는 컨트롤러
    를 더 포함하는 메모리 장치.
  6. 제1항에 있어서,
    상기 적어도 하나의 소거 스위치는 상기 복수 개의 워드 라인과 전원 사이에 배치되는 제1 소거 스위치를 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 적어도 하나의 소거 스위치는 상기 복수 개의 워드 라인을 사이에 두고 상기 제1 소거 스위치와 반대편에 배치되는 제2 소거 스위치를 더 포함하는 메모리 장치.
  8. 휘발성 메모리에 있어서,
    복수 개의 워드 라인 마다 배치되며 동일한 비트 라인 및 반전 비트 라인에 연결되는 복수 개의 메모리 셀; 및
    상기 휘발성 메모리의 파워-오프가 감지되는 경우, 비트 라인 및 상기 반전 비트 라인 사이의 적어도 하나의 소거 스위치를 턴-온 하는 컨트롤러
    를 포함하고, 상기 적어도 하나의 소거 스위치는 턴-온 되는 경우 상기 복수 개의 메모리 셀의 양단을 단락시키는 휘발성 메모리.
  9. 제8항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 하나는 제1 노드와 제2 노드 사이에 배치되는 인버터 쌍(inverter pair)을 포함하고, 상기 제1 노드는 상기 인버터 쌍의 제1 인버터의 입력 단자 및 제2 인버터의 출력 단자와 전기적으로 동일한 노드이고, 상기 제2 노드는 상기 제1 인버터의 출력 단자 및 상기 제2 인버터의 입력 단자와 전기적으로 동일한 노드이고, 상기 인버터 쌍에 전원이 공급되는 동안 상기 제1 노드 및 상기 제2 노드에 상보적인 디지털 데이터를 저장하는 SRAM 셀을 포함하는 휘발성 메모리.
  10. 제8항에 있어서,
    상기 적어도 하나의 소거 스위치는 상기 휘발성 메모리의 파워-오프가 감지되는 경우 상기 제1 노드와 상기 제2 노드 사이를 단락하여, 적어도 일시적으로 상기 제1 노드 및 상기 제2 노드의 전위를 동일하게 유지하는 휘발성 메모리.
  11. 제8항에 있어서,
    상기 컨트롤러는 상기 휘발성 메모리의 파워-오프가 감지되는 경우 상기 복수 개의 워드 라인 각각의 구동 스위치를 턴-온 시키는 휘발성 메모리.
  12. 휘발성 메모리를 제어하는 방법에 있어서,
    상기 휘발성 메모리의 복수 개의 워드 라인에 배치되며 동일한 비트 라인 및 반전 비트 라인에 연결되는 복수 개의 메모리 셀에 대한 리셋 신호를 제공하는 단계; 및
    상기 리셋 신호에 따라 상기 비트 라인 및 상기 반전 비트 라인 사이의 적어도 하나의 소거 스위치가 턴-온 되어 상기 복수 개의 메모리 셀 각각의 양단을 단락시키는 단계
    를 포함하는 휘발성 메모리 제어 방법.
  13. 제12항에 있어서,
    상기 휘발성 메모리의 파워-오프가 감지되는 시점에 상기 리셋 신호를 제공하는 단계
    를 더 포함하는 휘발성 메모리 제어 방법.
  14. 제12항에 있어서,
    상기 복수 개의 메모리 셀 각각의 양단을 단락시키는 단계는, 상기 복수 개의 워드 라인 각각의 구동 스위치를 턴-온 시키는 단계를 포함하는,
    휘발성 메모리 제어 방법.
  15. 제12항에 있어서,
    상기 복수 개의 메모리 셀 각각의 양단을 단락시키는 단계는, 적어도 일시적으로 상기 복수 개의 메모리 셀 각각의 양단의 전위를 동일하게 유지하는 단계를 포함하는,
    휘발성 메모리 제어 방법.
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