JP2535833B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JP2535833B2 JP2535833B2 JP61157242A JP15724286A JP2535833B2 JP 2535833 B2 JP2535833 B2 JP 2535833B2 JP 61157242 A JP61157242 A JP 61157242A JP 15724286 A JP15724286 A JP 15724286A JP 2535833 B2 JP2535833 B2 JP 2535833B2
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- JP
- Japan
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- exclusive
- rom
- output
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- Prior art date
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- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に関し、特に記憶されたデータを外
部に出力可能な読出し専用メモリを有する集積回路に関
する。
部に出力可能な読出し専用メモリを有する集積回路に関
する。
従来、読出し専用メモリ（以下ROMという）を内蔵す
る集積回路は、テスト時においてROMに記憶されたデー
タが正常か否かを試験する為に、ROMに記憶されたデー
タを直接外部に出力するような回路構成となっていた。
る集積回路は、テスト時においてROMに記憶されたデー
タが正常か否かを試験する為に、ROMに記憶されたデー
タを直接外部に出力するような回路構成となっていた。
第２図は従来の集積回路のROM周辺部の一例の回路図
である。
である。
ROM21より記憶データ８ビットが内部データバス31と
トランスファゲート22に出力される。トランスファゲー
ト22は信号Ｔ′によって制御され、信号Ｔ′が高電位の
時ゲートを開き、記憶データ８ビットを各々外部出力端
子23〜30に出力する。通常使用時は、信号Ｔ′は低電位
で、記憶データは内部データバス31にのみ出力され、外
部端子23〜30には出力されない。
トランスファゲート22に出力される。トランスファゲー
ト22は信号Ｔ′によって制御され、信号Ｔ′が高電位の
時ゲートを開き、記憶データ８ビットを各々外部出力端
子23〜30に出力する。通常使用時は、信号Ｔ′は低電位
で、記憶データは内部データバス31にのみ出力され、外
部端子23〜30には出力されない。
しかし、テスト時においては、信号Ｔ′が高電位とな
り、記憶データは外部出力端子23〜30を通して外部に出
力される。外部に出力されたデータはROMの記憶データ
そのものであるので、単純にそのデータが正常か否かの
比較を行なっていた。
り、記憶データは外部出力端子23〜30を通して外部に出
力される。外部に出力されたデータはROMの記憶データ
そのものであるので、単純にそのデータが正常か否かの
比較を行なっていた。
上述した従来の集積回路は、内部ROMの記憶データそ
のものを外部に出力する為、内部ROMに記憶させた重要
な情報やプログラムデータが簡単に判読され、コピーさ
れたり、プログラムを解読して悪用されたりするという
欠点がある。
のものを外部に出力する為、内部ROMに記憶させた重要
な情報やプログラムデータが簡単に判読され、コピーさ
れたり、プログラムを解読して悪用されたりするという
欠点がある。
従って、本発明は、ROM内蔵の集積回路において、チ
ップ面積を大幅に増大させることのない比較的簡単な回
路構成で、内蔵ROMの記憶データが外部から解読不能で
あるようにして、記憶データの秘密保護を可能にするこ
とを目的とするものである。
ップ面積を大幅に増大させることのない比較的簡単な回
路構成で、内蔵ROMの記憶データが外部から解読不能で
あるようにして、記憶データの秘密保護を可能にするこ
とを目的とするものである。
本発明の集積回路は、Ｎ（Ｎは、２以上の整数）ビッ
ト出力の読出し専用メモリと、前記読出し専用メモリの
各々のアドレスの記憶データに１ビットデータを付加す
る付加読出し専用メモリと、前記読出し専用メモリのＮ
ビット出力のそれぞれのビットに一対一対応に設けられ
たＮ個の排他的論理和ゲート（または非排他的論理和ゲ
ート）であって、それぞれは、一方の入力端子には前記
付加読出し専用メモリからの１ビットデータが共通に直
接入力され、他方の入力端子には前記読出し専用メモリ
からのＮビット出力の各１ビットのデータが一対一対応
に単独で入力されて、前記付加読出し専用メモリからの
１ビットデータと前記Ｎビット出力の各１ビットのデー
タとの排他的論理和（または非排他的論理和）をとる、
排他的論理和ゲート（または非排他的論理和ゲート）
と、前記排他的論理和ゲート（または非排他的論理和ゲ
ート）からのＮ個の出力をＮ個の外部端子に一対一に割
り当てて伝達するトランスファゲートとを含むことを特
徴とする。
ト出力の読出し専用メモリと、前記読出し専用メモリの
各々のアドレスの記憶データに１ビットデータを付加す
る付加読出し専用メモリと、前記読出し専用メモリのＮ
ビット出力のそれぞれのビットに一対一対応に設けられ
たＮ個の排他的論理和ゲート（または非排他的論理和ゲ
ート）であって、それぞれは、一方の入力端子には前記
付加読出し専用メモリからの１ビットデータが共通に直
接入力され、他方の入力端子には前記読出し専用メモリ
からのＮビット出力の各１ビットのデータが一対一対応
に単独で入力されて、前記付加読出し専用メモリからの
１ビットデータと前記Ｎビット出力の各１ビットのデー
タとの排他的論理和（または非排他的論理和）をとる、
排他的論理和ゲート（または非排他的論理和ゲート）
と、前記排他的論理和ゲート（または非排他的論理和ゲ
ート）からのＮ個の出力をＮ個の外部端子に一対一に割
り当てて伝達するトランスファゲートとを含むことを特
徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。
ROM1より出力された記憶データ８ビットは内部データ
バスと排他的論理和ゲート12〜19に各々に入力される。
排他的論理和ゲート12〜19の他方の入力ゲートには、RO
M1に記憶されたデータ８ビットに対し付加された１ビッ
トのランダムデータを記憶しているROM11からの出力デ
ータが入力される。排他的論理和ゲート12〜19より出力
されるデータは付加ROM11より出力されるデータが“0"
の時はROM1より出力されるデータがそのまま出力され、
付加ROM11より出力されるデータが“1"の時はROM1より
出力されるデータが反転されて出力される。排他的論理
和ゲート12〜19の出力はトランスファゲート２に入力さ
れる。トランスファゲート２は信号Ｔによって制御さ
れ、信号Ｔが高電位の時ゲートを開く。排他的論理和ゲ
ート12〜19からの出力は、通常使用時においては信号Ｔ
が低電位なのでトランスファゲート２で禁止され、テス
ト時においては信号Ｔが高電位となり、トランスファゲ
ート２を通過する。トランスファゲート２は外部端子３
〜10に各々接続されており、排他的論理和ゲート12〜19
の出力データは外部に出力される。外部に出力されるデ
ータはROM1と同時に読出される付加ROM11のランダムデ
ータに依存し、ROM1に記憶されたデータそのままのデー
タと反転されたデータが混在する。従って、付加ROM11
に記憶されたランダムデータを明らかにしない限り、RO
M1に記憶されたデータを判読することは不可能である。
バスと排他的論理和ゲート12〜19に各々に入力される。
排他的論理和ゲート12〜19の他方の入力ゲートには、RO
M1に記憶されたデータ８ビットに対し付加された１ビッ
トのランダムデータを記憶しているROM11からの出力デ
ータが入力される。排他的論理和ゲート12〜19より出力
されるデータは付加ROM11より出力されるデータが“0"
の時はROM1より出力されるデータがそのまま出力され、
付加ROM11より出力されるデータが“1"の時はROM1より
出力されるデータが反転されて出力される。排他的論理
和ゲート12〜19の出力はトランスファゲート２に入力さ
れる。トランスファゲート２は信号Ｔによって制御さ
れ、信号Ｔが高電位の時ゲートを開く。排他的論理和ゲ
ート12〜19からの出力は、通常使用時においては信号Ｔ
が低電位なのでトランスファゲート２で禁止され、テス
ト時においては信号Ｔが高電位となり、トランスファゲ
ート２を通過する。トランスファゲート２は外部端子３
〜10に各々接続されており、排他的論理和ゲート12〜19
の出力データは外部に出力される。外部に出力されるデ
ータはROM1と同時に読出される付加ROM11のランダムデ
ータに依存し、ROM1に記憶されたデータそのままのデー
タと反転されたデータが混在する。従って、付加ROM11
に記憶されたランダムデータを明らかにしない限り、RO
M1に記憶されたデータを判読することは不可能である。
また、上記排他的論理和ゲートを非排他的論理和ゲー
トに置換えた時においては、ランダムデータが“0"の
時、記憶データが反転され、ランダムデータが“1"の時
記憶データがそのまま出力されるという違いだけで、正
転、反転データが混在することに変わりなく、付加ROM
に記憶されたランダムデータが明らかにならない限りRO
Mに記憶されたデータを判読することは不可能である。
トに置換えた時においては、ランダムデータが“0"の
時、記憶データが反転され、ランダムデータが“1"の時
記憶データがそのまま出力されるという違いだけで、正
転、反転データが混在することに変わりなく、付加ROM
に記憶されたランダムデータが明らかにならない限りRO
Mに記憶されたデータを判読することは不可能である。
本発明において付加ROM11とROM1とは、アドレスデコ
ーダを共通にできる。又、第１図に示すように、付加RO
M11をROM1に隣接して配置してアドレス線を共通にする
ことができる。従って、付加ROMを新たに設けることに
よるチップ面積の増大は、殆どない。更には、ROM1の出
力ビット数が大きくなった場合でも、単純に排他的論理
和ゲートの数を増すだけで対応でき、付加ROM11の出力
ビット数を増加させ、又、それに応じて付加ROM11から
の出力配線数を増加させるなどの必要がないので、チッ
プ面積は大幅には増加しない。
ーダを共通にできる。又、第１図に示すように、付加RO
M11をROM1に隣接して配置してアドレス線を共通にする
ことができる。従って、付加ROMを新たに設けることに
よるチップ面積の増大は、殆どない。更には、ROM1の出
力ビット数が大きくなった場合でも、単純に排他的論理
和ゲートの数を増すだけで対応でき、付加ROM11の出力
ビット数を増加させ、又、それに応じて付加ROM11から
の出力配線数を増加させるなどの必要がないので、チッ
プ面積は大幅には増加しない。
以上説明したように、本発明は、ROMの記憶データＮ
ビットに対してランダムデータ１ビットを付加し、ROM
からの出力を排他的論理和（或は非排他的論理和）を介
して外部に出力することにより、ROMに記憶されたデー
タを外部から判読することを不可能とし、ROMに記憶さ
れた重要な情報データや開発に莫大な工数を要するプロ
グラムデータを保護するという効果がある。
ビットに対してランダムデータ１ビットを付加し、ROM
からの出力を排他的論理和（或は非排他的論理和）を介
して外部に出力することにより、ROMに記憶されたデー
タを外部から判読することを不可能とし、ROMに記憶さ
れた重要な情報データや開発に莫大な工数を要するプロ
グラムデータを保護するという効果がある。
しかも、１ビットのランダムデータを付加するための
付加ROMを内蔵することによるチップ面積の増大は、殆
どない。又、保護すべきROMの記憶データのビット数が
増大した場合でも、その増大に伴なうチップ面積の増大
は、小さい。
付加ROMを内蔵することによるチップ面積の増大は、殆
どない。又、保護すべきROMの記憶データのビット数が
増大した場合でも、その増大に伴なうチップ面積の増大
は、小さい。
第１図は本発明の一実施例の回路図、第２図は従来の集
積回路のROM周辺部の一例の回路図である。 １……ROM、２……トランスファゲート、11……付加RO
M、12…19……排他的論理和ゲート、20……内部データ
バス、21……ROM、22……トランスファゲート、23〜30
……外部端子、31……内部データバス。
積回路のROM周辺部の一例の回路図である。 １……ROM、２……トランスファゲート、11……付加RO
M、12…19……排他的論理和ゲート、20……内部データ
バス、21……ROM、22……トランスファゲート、23〜30
……外部端子、31……内部データバス。
Claims (1)
- 【請求項１】Ｎ（Ｎは、２以上の整数）ビット出力の読
出し専用メモリと、 前記読出し専用メモリの各々のアドレスの記憶データに
１ビットデータを付加する付加読出し専用メモリと、 前記読出し専用メモリのＮビット出力のそれぞれのビッ
トに一対一対応に設けられたＮ個の排他的論理和ゲート
（または非排他的論理和ゲート）であって、それぞれ
は、一方の入力端子には前記付加読出し専用メモリから
の１ビットデータが共通に直接入力され、他方の入力端
子には前記読出し専用メモリからのＮビット出力の各１
ビットのデータが一対一対応に単独で入力されて、前記
付加読出し専用メモリからの１ビットデータと前記Ｎビ
ット出力の各１ビットのデータとの排他的論理和（また
は非排他的論理和）をとる、排他的論理和ゲート（また
は非排他的論理和ゲート）と、 前記排他的論理和ゲート（または非排他的論理和ゲー
ト）からのＮ個の出力をＮ個の外部端子に一対一に割り
当てて伝達するトランスファゲートとを含むことを特徴
とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157242A JP2535833B2 (ja) | 1986-07-03 | 1986-07-03 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157242A JP2535833B2 (ja) | 1986-07-03 | 1986-07-03 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6313200A JPS6313200A (ja) | 1988-01-20 |
| JP2535833B2 true JP2535833B2 (ja) | 1996-09-18 |
Family
ID=15645353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61157242A Expired - Lifetime JP2535833B2 (ja) | 1986-07-03 | 1986-07-03 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535833B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991006093A1 (en) * | 1989-10-17 | 1991-05-02 | Motorola, Inc. | Digital speech decoder having a postfilter with reduced spectral distortion |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124837U (ja) * | 1982-02-19 | 1983-08-25 | 日本電気株式会社 | メモリ内蔵集積回路 |
| JPS58192071A (ja) * | 1982-05-06 | 1983-11-09 | 三菱電機株式会社 | 機密保持回路 |
-
1986
- 1986-07-03 JP JP61157242A patent/JP2535833B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313200A (ja) | 1988-01-20 |
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