JPH06208516A - セキュリティ回路 - Google Patents
セキュリティ回路Info
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- JPH06208516A JPH06208516A JP5251502A JP25150293A JPH06208516A JP H06208516 A JPH06208516 A JP H06208516A JP 5251502 A JP5251502 A JP 5251502A JP 25150293 A JP25150293 A JP 25150293A JP H06208516 A JPH06208516 A JP H06208516A
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- Japan
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- circuit
- data
- security
- signal
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- 238000012986 modification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、セキュリティを設定したこ
とが他者にすぐに判らず、メモリに記憶されたデータを
確実に保護することが可能なセキュリティ回路を提供す
ることである。 【構成】メモリ２にはセキュリティデータが記憶され、
ラッチ回路４にはキーデータがラッチされる。比較回路
６によってセキュリティデータとキーデータが不一致と
判断されると、変更ビット制御回路２０の出力信号Ｓ13
は“０”レベルとなり、アドレス変更回路３０1 〜３０
n に供給されるアドレス信号はメモリ２から供給される
セキュリティデータに応じて変化される。したがって、
このアドレス信号によってメモリ１ａはアクセスされる
が正常なデータは出力されない。
とが他者にすぐに判らず、メモリに記憶されたデータを
確実に保護することが可能なセキュリティ回路を提供す
ることである。 【構成】メモリ２にはセキュリティデータが記憶され、
ラッチ回路４にはキーデータがラッチされる。比較回路
６によってセキュリティデータとキーデータが不一致と
判断されると、変更ビット制御回路２０の出力信号Ｓ13
は“０”レベルとなり、アドレス変更回路３０1 〜３０
n に供給されるアドレス信号はメモリ２から供給される
セキュリティデータに応じて変化される。したがって、
このアドレス信号によってメモリ１ａはアクセスされる
が正常なデータは出力されない。
Description
【０００１】
【産業上の利用分野】この発明は、例えばワンチップ・
マイクロコンピュータに内蔵されているＲＯＭ（リード
・オンリー・メモリ）等のメモリに書き込まれたデータ
を保護するセキュリティ回路に関する。
マイクロコンピュータに内蔵されているＲＯＭ（リード
・オンリー・メモリ）等のメモリに書き込まれたデータ
を保護するセキュリティ回路に関する。
【０００２】
【従来の技術】マイクロコンピュータに内蔵されている
メモリに記憶されているデータを保護するセキュリティ
回路が開発されている。このセキュリティ回路は、例え
ばセキュリティ回路が動作すると、二度とデータの読み
出しが不可能となるタイプや、本願出願人が出願した特
開平４−７６７４９号に開示されているように、セキュ
リティを設定したユーザは、メモリに記憶されているプ
ログラム等のデータを読み出すことができ、他のユーザ
に対してはデータの読み出しを不可能とするタイプがあ
る。
メモリに記憶されているデータを保護するセキュリティ
回路が開発されている。このセキュリティ回路は、例え
ばセキュリティ回路が動作すると、二度とデータの読み
出しが不可能となるタイプや、本願出願人が出願した特
開平４−７６７４９号に開示されているように、セキュ
リティを設定したユーザは、メモリに記憶されているプ
ログラム等のデータを読み出すことができ、他のユーザ
に対してはデータの読み出しを不可能とするタイプがあ
る。
【０００３】
【発明が解決しようとする課題】しかし、上記従来のセ
キュリティ回路は、いずれのタイプも、セキュリティを
設定したユーザ以外がメモリをアクセスした場合、メモ
リに記憶されたデータを読み出すことができない。この
ため、他者はメモリにセキュリティが設定されているこ
とがすぐに判ってしまう。
キュリティ回路は、いずれのタイプも、セキュリティを
設定したユーザ以外がメモリをアクセスした場合、メモ
リに記憶されたデータを読み出すことができない。この
ため、他者はメモリにセキュリティが設定されているこ
とがすぐに判ってしまう。
【０００４】一般に、セキュリティ回路は設定したセキ
ュリティデータのビット数に応じた回数、キーデータの
内容を変えてリトライすると、セキュリティデータとキ
ーデータとが一致してしまい、セキュリティが破られて
しまう。したがって、セキュリティが設定されているこ
とが分かった場合、メモリに記憶されたデータが他者に
よって読出されることは時間の問題であり、メモリに記
憶されたデータを確実に保護することが困難なものであ
った。
ュリティデータのビット数に応じた回数、キーデータの
内容を変えてリトライすると、セキュリティデータとキ
ーデータとが一致してしまい、セキュリティが破られて
しまう。したがって、セキュリティが設定されているこ
とが分かった場合、メモリに記憶されたデータが他者に
よって読出されることは時間の問題であり、メモリに記
憶されたデータを確実に保護することが困難なものであ
った。
【０００５】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、セキュリ
ティを設定したことが他者にすぐに判らず、メモリに記
憶されたデータを確実に保護することが可能なセキュリ
ティ回路を提供しようとするものである。
されたものであり、その目的とするところは、セキュリ
ティを設定したことが他者にすぐに判らず、メモリに記
憶されたデータを確実に保護することが可能なセキュリ
ティ回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】この発明のセキュリティ
回路は、機密を保持すべきデータを記憶する第１の記憶
手段と、セキュリティデータを記憶する第２の記憶手段
と、前記セキュリティデータによって設定されたセキュ
リティを解除するためのキーデータをラッチするラッチ
回路と、前記第２の記憶手段に記憶されているセキュリ
ティデータと前記ラッチ回路によってラッチされたキー
データとを比較し、これらが一致している場合一致信号
を出力し、これらが不一致の場合不一致信号を出力する
比較回路と、前記第１の記憶手段に記憶されているデー
タを読み出すためのアドレス信号が供給され、前記比較
回路から不一致信号が供給された場合、前記アドレス信
号を変化させ、一致信号が供給された場合、前記アドレ
ス信号をそのまま出力するアドレス制御回路とを具備し
ている。
回路は、機密を保持すべきデータを記憶する第１の記憶
手段と、セキュリティデータを記憶する第２の記憶手段
と、前記セキュリティデータによって設定されたセキュ
リティを解除するためのキーデータをラッチするラッチ
回路と、前記第２の記憶手段に記憶されているセキュリ
ティデータと前記ラッチ回路によってラッチされたキー
データとを比較し、これらが一致している場合一致信号
を出力し、これらが不一致の場合不一致信号を出力する
比較回路と、前記第１の記憶手段に記憶されているデー
タを読み出すためのアドレス信号が供給され、前記比較
回路から不一致信号が供給された場合、前記アドレス信
号を変化させ、一致信号が供給された場合、前記アドレ
ス信号をそのまま出力するアドレス制御回路とを具備し
ている。
【０００７】
【作用】すなわち、この発明のセキュリティ回路におい
て、第２の記憶手段はセキュリティデータを記憶する。
第１の記憶手段に記憶されているデータを読み出すため
にキーデータが入力されると、このキーデータはラッチ
回路によってラッチされる。このラッチ回路にラッチさ
れたキーデータと第２の記憶手段に記憶されたセキュリ
ティデータは比較回路で比較され、この比較の結果、セ
キュリティデータとキーデータとが不一致の場合、アド
レス制御回路は第１の記憶手段に記憶されているデータ
を読み出すためのアドレス信号を変化する。このため、
第１の記憶手段から正しいデータを読み出すことが不可
能となる。また、比較の結果、セキュリティデータとキ
ーデータとが一致している場合、アドレス制御回路は第
１の記憶手段に記憶されているデータを読み出すための
アドレスをそのまま出力する。このため、第１の記憶手
段に記憶されているデータを正しく読み出せる。
て、第２の記憶手段はセキュリティデータを記憶する。
第１の記憶手段に記憶されているデータを読み出すため
にキーデータが入力されると、このキーデータはラッチ
回路によってラッチされる。このラッチ回路にラッチさ
れたキーデータと第２の記憶手段に記憶されたセキュリ
ティデータは比較回路で比較され、この比較の結果、セ
キュリティデータとキーデータとが不一致の場合、アド
レス制御回路は第１の記憶手段に記憶されているデータ
を読み出すためのアドレス信号を変化する。このため、
第１の記憶手段から正しいデータを読み出すことが不可
能となる。また、比較の結果、セキュリティデータとキ
ーデータとが一致している場合、アドレス制御回路は第
１の記憶手段に記憶されているデータを読み出すための
アドレスをそのまま出力する。このため、第１の記憶手
段に記憶されているデータを正しく読み出せる。
【０００８】このように、正しいキーデータを入力しな
い限り、第１の記憶手段から正しいデータを読み出すこ
とができず、しかも、セキュリティデータとキーデータ
とが不一致の場合においても、第１の記憶手段から何等
かのデータが出力されるため、他者によってセキュリテ
ィが設定されているか否かがすぐに判らないものであ
る。したがって、第１の記憶手段に記憶されたデータを
確実に保護することができるものである。
い限り、第１の記憶手段から正しいデータを読み出すこ
とができず、しかも、セキュリティデータとキーデータ
とが不一致の場合においても、第１の記憶手段から何等
かのデータが出力されるため、他者によってセキュリテ
ィが設定されているか否かがすぐに判らないものであ
る。したがって、第１の記憶手段に記憶されたデータを
確実に保護することができるものである。
【０００９】
【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。図１はこの発明の第１の実施例を示すも
のである。図１において、マイクロコンピュータ１には
例えばＥＰＲＯＭ等からなるメモリ１ａが設けられてい
る。このマイクロコンピュータ１にはアドレスバスＡ
Ｂ、データバスＤＢが接続されている。セキュリティ回
路はメモリ１ａに記憶されているデータを保護するもの
である。このセキュリティ回路はメモリ２、ラッチ回路
４、比較回路６、アンド回路７、フリップフロップ回路
８、インバータ回路９、ナンド回路１０、メモリ１２、
変更ビット制御回路２０及びアドレス変更回路３０1 〜
３０n とによって構成されている。
いて説明する。図１はこの発明の第１の実施例を示すも
のである。図１において、マイクロコンピュータ１には
例えばＥＰＲＯＭ等からなるメモリ１ａが設けられてい
る。このマイクロコンピュータ１にはアドレスバスＡ
Ｂ、データバスＤＢが接続されている。セキュリティ回
路はメモリ１ａに記憶されているデータを保護するもの
である。このセキュリティ回路はメモリ２、ラッチ回路
４、比較回路６、アンド回路７、フリップフロップ回路
８、インバータ回路９、ナンド回路１０、メモリ１２、
変更ビット制御回路２０及びアドレス変更回路３０1 〜
３０n とによって構成されている。
【００１０】アドレスデコーダ５は前記アドレスバスＡ
Ｂに接続され、アドレス信号をデコードする。前記メモ
リ２及びラッチ回路４は前記データバスＤＢに接続され
ている。前記メモリ２は例えばＥＰＲＯＭからなる不揮
発性メモリであり、前記アドレスデコーダ５から供給さ
れる信号Ｓ1 に応じて書込みモードに設定され、信号Ｓ
2 に応じて読出しモードに設定される。前記書込みモー
ドにおいては、データバスＤＢを介して供給されるセキ
ュリティを設定するためのセキュリティデータを記憶す
る。前記ラッチ回路４は、前記アドレスデコーダ５から
供給される信号Ｓ2 に応じて、データバスＤＢを介して
供給されるセキュリティを解除するためのキーデータを
ラッチし、リセット信号入力端Ｒに供給されるリセット
信号に応じてリセットされる。上記セキュリティデータ
およびキーデータは前記マイクロコンピュータ１に接続
されたキーボード３１から入力され、マイクロコンピュ
ータ１を介してデータバスＤＢに供給される。前記キー
データのビット数はセキュリティデータと等しくされて
いる。
Ｂに接続され、アドレス信号をデコードする。前記メモ
リ２及びラッチ回路４は前記データバスＤＢに接続され
ている。前記メモリ２は例えばＥＰＲＯＭからなる不揮
発性メモリであり、前記アドレスデコーダ５から供給さ
れる信号Ｓ1 に応じて書込みモードに設定され、信号Ｓ
2 に応じて読出しモードに設定される。前記書込みモー
ドにおいては、データバスＤＢを介して供給されるセキ
ュリティを設定するためのセキュリティデータを記憶す
る。前記ラッチ回路４は、前記アドレスデコーダ５から
供給される信号Ｓ2 に応じて、データバスＤＢを介して
供給されるセキュリティを解除するためのキーデータを
ラッチし、リセット信号入力端Ｒに供給されるリセット
信号に応じてリセットされる。上記セキュリティデータ
およびキーデータは前記マイクロコンピュータ１に接続
されたキーボード３１から入力され、マイクロコンピュ
ータ１を介してデータバスＤＢに供給される。前記キー
データのビット数はセキュリティデータと等しくされて
いる。
【００１１】比較回路６は前記メモリ２及びラッチ回路
４に接続されている。この比較回路６は前記メモリ２に
記憶されているセキュリティデータとラッチ回路４にラ
ッチされているキーデータとを比較する。この比較回路
６の出力信号Ｓ4 は、アンド回路７の一方入力端に供給
され、このアンド回路７の他方入力端には信号Ｓ5 が供
給されている。この信号Ｓ5 は、後述するメモリ１２の
書込み時に“１”レベルに設定され、その他は“０”レ
ベルに設定される。前記アンド回路７の出力端はインバ
ータ回路９を介してナンド回路１０の一方入力端に接続
されている。
４に接続されている。この比較回路６は前記メモリ２に
記憶されているセキュリティデータとラッチ回路４にラ
ッチされているキーデータとを比較する。この比較回路
６の出力信号Ｓ4 は、アンド回路７の一方入力端に供給
され、このアンド回路７の他方入力端には信号Ｓ5 が供
給されている。この信号Ｓ5 は、後述するメモリ１２の
書込み時に“１”レベルに設定され、その他は“０”レ
ベルに設定される。前記アンド回路７の出力端はインバ
ータ回路９を介してナンド回路１０の一方入力端に接続
されている。
【００１２】前記フリップフロップ回路（Ｆ／Ｆ）８の
セット信号入力端Ｓには前記アドレスデコーダ５から出
力される信号Ｓ2 が供給される。このフリップフロップ
回路８は信号Ｓ2 に応じてセットされ、リセット信号入
力端Ｒに供給されるリセット信号に応じてリセットされ
る。このフリップフロップ回路８の出力端は前記ナンド
回路１０の他方入力端に接続されている。このナンド回
路１０の出力端はメモリ１２の入力端に接続されてい
る。このメモリ１２は、例えば１ビットのＥＰＲＯＭか
らなる不揮発性メモリであり、ナンド回路１０の出力信
号Ｓ9 、すなわち、前記比較回路６から出力される比較
結果を記憶する。
セット信号入力端Ｓには前記アドレスデコーダ５から出
力される信号Ｓ2 が供給される。このフリップフロップ
回路８は信号Ｓ2 に応じてセットされ、リセット信号入
力端Ｒに供給されるリセット信号に応じてリセットされ
る。このフリップフロップ回路８の出力端は前記ナンド
回路１０の他方入力端に接続されている。このナンド回
路１０の出力端はメモリ１２の入力端に接続されてい
る。このメモリ１２は、例えば１ビットのＥＰＲＯＭか
らなる不揮発性メモリであり、ナンド回路１０の出力信
号Ｓ9 、すなわち、前記比較回路６から出力される比較
結果を記憶する。
【００１３】前記変更ビット制御回路２０はアンド回路
２０ａ、オア回路２０ｂによって構成されている。アン
ド回路２０ａの一方入力端にはメモリ１２の出力端が接
続され、他方入力端は前記アンド回路７の出力端に接続
されている。このアンド回路２０ａの出力端はオア回路
２０ｂの一方入力端に接続され、他方入力端は前記メモ
リ２の出力端に接続されている。このメモリ２の出力端
からはメモリの記憶状態を示す信号Ｓ3 が出力される。
この信号Ｓ3 はメモリ２にセキュリティデータが記憶さ
れている場合、“０”とされる。
２０ａ、オア回路２０ｂによって構成されている。アン
ド回路２０ａの一方入力端にはメモリ１２の出力端が接
続され、他方入力端は前記アンド回路７の出力端に接続
されている。このアンド回路２０ａの出力端はオア回路
２０ｂの一方入力端に接続され、他方入力端は前記メモ
リ２の出力端に接続されている。このメモリ２の出力端
からはメモリの記憶状態を示す信号Ｓ3 が出力される。
この信号Ｓ3 はメモリ２にセキュリティデータが記憶さ
れている場合、“０”とされる。
【００１４】前記アドレス変更回路３０1 〜３０n は、
例えば前記メモリ２に記憶されるセキュリティデータの
ビット数と同数設けられている。これらアドレス変更回
路３０1 〜３０n は全て同一構成であるため、アドレス
変更回路３０1 についてのみその構成を説明する。
例えば前記メモリ２に記憶されるセキュリティデータの
ビット数と同数設けられている。これらアドレス変更回
路３０1 〜３０n は全て同一構成であるため、アドレス
変更回路３０1 についてのみその構成を説明する。
【００１５】アドレス変更回路３０1 は、オア回路３０
ａ、インバータ回路３０ｂ、３０ｃ、３０ｄ、３０ｅに
よって構成されている。前記オア回路３０ａの一方入力
端は、前記変更ビット制御回路２０を構成するオア回路
２０ｂの出力端に接続され、オア回路３０ａの他方入力
端には、前記メモリ２から出力されるセキュリティデー
タのうちの１ビットのデータが供給される。すなわち、
アドレス変更回路３０1 〜３０n を構成する各オア回路
３０ａの他方入力端には、メモリ２から読出されたセキ
ュリティデータの各ビットデータがそれぞれ供給され
る。
ａ、インバータ回路３０ｂ、３０ｃ、３０ｄ、３０ｅに
よって構成されている。前記オア回路３０ａの一方入力
端は、前記変更ビット制御回路２０を構成するオア回路
２０ｂの出力端に接続され、オア回路３０ａの他方入力
端には、前記メモリ２から出力されるセキュリティデー
タのうちの１ビットのデータが供給される。すなわち、
アドレス変更回路３０1 〜３０n を構成する各オア回路
３０ａの他方入力端には、メモリ２から読出されたセキ
ュリティデータの各ビットデータがそれぞれ供給され
る。
【００１６】前記インバータ回路３０ｂ、３０ｃは直列
接続され、インバータ回路３０ｄはインバータ回路３０
ｂ、３０ｃに並列接続されている。インバータ回路３０
ｃ、３０ｄは所謂クロックドインバータ回路であり、イ
ンバータ回路３０ｃのクロック信号入力端はオア回路３
０ａの出力端に接続され、インバータ回路３０ｄのクロ
ック信号入力端はインバータ回路３０ｅを介してオア回
路３０ａの出力端に接続されている。したがって、イン
バータ回路３０ｃはオア回路３０ａから“１”レベルの
信号が出力された場合動作され、前記インバータ回路３
０ｄはオア回路３０ａから“０”レベルの信号が出力さ
れた場合、インバータ回路３０ｅによって反転された
“１”レベルの信号によって動作される。前記インバー
タ回路３０ｂ、３０ｄの入力端には前記マイクロコンピ
ュータ１のメモリ１ａをアクセスするアドレス信号のう
ちの１ビットのデータが供給されている。アドレス変更
回路３０1 は、オア回路３０ａの出力信号によってイン
バータ回路３０ｃが選択された場合、入力されたアドレ
ス信号をそのまま出力し、インバータ回路３０ｄが選択
された場合、入力されたアドレス信号を反転して出力す
る。
接続され、インバータ回路３０ｄはインバータ回路３０
ｂ、３０ｃに並列接続されている。インバータ回路３０
ｃ、３０ｄは所謂クロックドインバータ回路であり、イ
ンバータ回路３０ｃのクロック信号入力端はオア回路３
０ａの出力端に接続され、インバータ回路３０ｄのクロ
ック信号入力端はインバータ回路３０ｅを介してオア回
路３０ａの出力端に接続されている。したがって、イン
バータ回路３０ｃはオア回路３０ａから“１”レベルの
信号が出力された場合動作され、前記インバータ回路３
０ｄはオア回路３０ａから“０”レベルの信号が出力さ
れた場合、インバータ回路３０ｅによって反転された
“１”レベルの信号によって動作される。前記インバー
タ回路３０ｂ、３０ｄの入力端には前記マイクロコンピ
ュータ１のメモリ１ａをアクセスするアドレス信号のう
ちの１ビットのデータが供給されている。アドレス変更
回路３０1 は、オア回路３０ａの出力信号によってイン
バータ回路３０ｃが選択された場合、入力されたアドレ
ス信号をそのまま出力し、インバータ回路３０ｄが選択
された場合、入力されたアドレス信号を反転して出力す
る。
【００１７】上記構成において、動作について説明す
る。先ず、セキュリティを設定しない場合、すなわちメ
モリ２にセキュリティデータが記憶されていない場合に
ついて説明する。
る。先ず、セキュリティを設定しない場合、すなわちメ
モリ２にセキュリティデータが記憶されていない場合に
ついて説明する。
【００１８】この場合、メモリ２から変更ビット制御回
路２０のオア回路２０ｂの一方入力端に供給される信号
Ｓ3 は“１”レベルとなっている。このため、オア回路
２０ｂから出力される信号Ｓ13は他方入力端の信号レベ
ルに係わらず“１”レベルである。この信号Ｓ13は、ア
ドレス変更回路３０1 〜３０n を構成する各オア回路３
０ａの一方入力端にそれぞれ供給される。信号Ｓ13が
“１”レベルの場合、オア回路３０ａの出力は“１”レ
ベルとなり、インバータ回路３０ｃが動作状態、インバ
ータ回路３０ｄが非動作状態となる。このため、各アド
レス変更回路３０1 〜３０n に供給されるアドレス信号
Ａ、Ｂ〜ｎと各アドレス変更回路３０1 〜３０n から出
力されるアドレス信号Ａ′、Ｂ′〜ｎ′の関係は、Ａ＝
Ａ′、Ｂ＝Ｂ′〜ｎ＝ｎ′となり、アドレス変更回路３
０1 〜３０n を介してもアドレス信号は全て元のままで
ある。したがって、マイクロコンピュータ１のメモリ１
ａに記憶されたデータを正常に読み出すことができる。
路２０のオア回路２０ｂの一方入力端に供給される信号
Ｓ3 は“１”レベルとなっている。このため、オア回路
２０ｂから出力される信号Ｓ13は他方入力端の信号レベ
ルに係わらず“１”レベルである。この信号Ｓ13は、ア
ドレス変更回路３０1 〜３０n を構成する各オア回路３
０ａの一方入力端にそれぞれ供給される。信号Ｓ13が
“１”レベルの場合、オア回路３０ａの出力は“１”レ
ベルとなり、インバータ回路３０ｃが動作状態、インバ
ータ回路３０ｄが非動作状態となる。このため、各アド
レス変更回路３０1 〜３０n に供給されるアドレス信号
Ａ、Ｂ〜ｎと各アドレス変更回路３０1 〜３０n から出
力されるアドレス信号Ａ′、Ｂ′〜ｎ′の関係は、Ａ＝
Ａ′、Ｂ＝Ｂ′〜ｎ＝ｎ′となり、アドレス変更回路３
０1 〜３０n を介してもアドレス信号は全て元のままで
ある。したがって、マイクロコンピュータ１のメモリ１
ａに記憶されたデータを正常に読み出すことができる。
【００１９】次に、セキュリティを設定する場合につい
て説明する。前記マイクロコンピュータ１からアドレス
バスＡＢにメモリ２のアドレスが供給されると、アドレ
スデコーダ５から出力される信号Ｓ1 が“０”レベルと
なり、メモリ２はデータの書込みモードとなる。この状
態において、マイクロコンピュータ１からデータバスＤ
Ｂに供給されたセキュリティデータがメモリ２に記憶さ
れる。すると、メモリ２から出力される信号Ｓ3 は
“０”レベルとなる。
て説明する。前記マイクロコンピュータ１からアドレス
バスＡＢにメモリ２のアドレスが供給されると、アドレ
スデコーダ５から出力される信号Ｓ1 が“０”レベルと
なり、メモリ２はデータの書込みモードとなる。この状
態において、マイクロコンピュータ１からデータバスＤ
Ｂに供給されたセキュリティデータがメモリ２に記憶さ
れる。すると、メモリ２から出力される信号Ｓ3 は
“０”レベルとなる。
【００２０】このようにセキュリティデータがメモリ２
に記憶された状態において、マイクロコンピュータ１に
内蔵されているメモリ１ａに格納されているデータを読
み出す場合は、例えばキーボード３１よりキーデータを
入力する。キーデータが入力されると、マイクロコンピ
ュータ１からキーデータがデータバスＤＢに供給され、
アドレスバスＡＢにラッチ回路４のアドレスが供給され
る。アドレスデコーダ５からはこのアドレスに応じて信
号Ｓ2 が出力され、この信号Ｓ2 はメモリ２、ラッチ回
路４、及びフリップフロップ回路８に供給される。する
と、メモリ２は読出しモードに設定され、フリップフロ
ップ回路８はセット状態になる。これとともにキーデー
タがラッチ回路４にラッチされる。
に記憶された状態において、マイクロコンピュータ１に
内蔵されているメモリ１ａに格納されているデータを読
み出す場合は、例えばキーボード３１よりキーデータを
入力する。キーデータが入力されると、マイクロコンピ
ュータ１からキーデータがデータバスＤＢに供給され、
アドレスバスＡＢにラッチ回路４のアドレスが供給され
る。アドレスデコーダ５からはこのアドレスに応じて信
号Ｓ2 が出力され、この信号Ｓ2 はメモリ２、ラッチ回
路４、及びフリップフロップ回路８に供給される。する
と、メモリ２は読出しモードに設定され、フリップフロ
ップ回路８はセット状態になる。これとともにキーデー
タがラッチ回路４にラッチされる。
【００２１】比較回路６はメモリ２に記憶されているセ
キュリティデータとラッチ回路４にラッチされたキーデ
ータとを比較する。この結果、これらが一致した場合
は、比較回路６から“１”レベルの信号Ｓ4 が出力さ
れ、不一致の場合は“０”レベルの信号Ｓ4 が出力され
る。この信号Ｓ4 はアンド回路７に供給される。また、
外部からアンド回路７に供給される信号Ｓ5 は、メモリ
１２に書込み電圧Ｖppが印加されているため“１”レベ
ルとなる。
キュリティデータとラッチ回路４にラッチされたキーデ
ータとを比較する。この結果、これらが一致した場合
は、比較回路６から“１”レベルの信号Ｓ4 が出力さ
れ、不一致の場合は“０”レベルの信号Ｓ4 が出力され
る。この信号Ｓ4 はアンド回路７に供給される。また、
外部からアンド回路７に供給される信号Ｓ5 は、メモリ
１２に書込み電圧Ｖppが印加されているため“１”レベ
ルとなる。
【００２２】今、信号Ｓ5 が“１”レベルで、且つ、セ
キュリティデータとキーデータが一致している場合、す
なわち信号Ｓ4 が“１”レベルの場合を考える。する
と、アンド回路７の出力信号Ｓ6 は“１”レベルとな
り、インバータ回路９の出力信号Ｓ7 は“０”レベルと
なる。フリップフロップ回路８はセット状態であるた
め、その出力信号Ｓ8 は“１”レベルである。よって、
ナンド回路１０の出力信号Ｓ9 は“１”レベルとなり、
メモリ１２に書込みが行われない。
キュリティデータとキーデータが一致している場合、す
なわち信号Ｓ4 が“１”レベルの場合を考える。する
と、アンド回路７の出力信号Ｓ6 は“１”レベルとな
り、インバータ回路９の出力信号Ｓ7 は“０”レベルと
なる。フリップフロップ回路８はセット状態であるた
め、その出力信号Ｓ8 は“１”レベルである。よって、
ナンド回路１０の出力信号Ｓ9 は“１”レベルとなり、
メモリ１２に書込みが行われない。
【００２３】メモリ１２が非書込み状態の場合、メモリ
１２を構成するＥＰＲＯＭの閾値は低いため、ＥＰＲＯ
Ｍは導通する。このため、メモリ１２から変更ビット制
御回路２０のアンド回路２０ａに供給される信号Ｓ10は
“１”レベルとなる。アンド回路７からアンド回路２０
ａに供給される信号Ｓ6 も“１”レベルであるため、ア
ンド回路２０ａからオア回路２０ｂに供給される信号Ｓ
11は“１”レベルであり、オア回路２０ｂの出力信号Ｓ
13も“１”レベルとなる。したがって、前記セキュリテ
ィを設定しない場合と同様に、アドレス変更回路３０1
〜３０n から出力されるアドレス信号は全て元のままで
あり、マイクロコンピュータ１のメモリ１ａに記憶され
たデータを正常に読み出すことができる。
１２を構成するＥＰＲＯＭの閾値は低いため、ＥＰＲＯ
Ｍは導通する。このため、メモリ１２から変更ビット制
御回路２０のアンド回路２０ａに供給される信号Ｓ10は
“１”レベルとなる。アンド回路７からアンド回路２０
ａに供給される信号Ｓ6 も“１”レベルであるため、ア
ンド回路２０ａからオア回路２０ｂに供給される信号Ｓ
11は“１”レベルであり、オア回路２０ｂの出力信号Ｓ
13も“１”レベルとなる。したがって、前記セキュリテ
ィを設定しない場合と同様に、アドレス変更回路３０1
〜３０n から出力されるアドレス信号は全て元のままで
あり、マイクロコンピュータ１のメモリ１ａに記憶され
たデータを正常に読み出すことができる。
【００２４】一方、前記比較回路６による比較の結果、
セキュリティデータとキーデータが不一致の場合、比較
回路６からは“０”レベルの信号Ｓ4 が出力される。こ
のため、アンド回路７の出力信号Ｓ6 は“０”レベル、
インバータ回路９の出力信号Ｓ7 は“１”レベルとな
る。また、信号Ｓ8 は“１”レベルであるため、ナンド
回路１０の出力信号Ｓ9 は“０”となり、メモリ１２が
書込み状態となる。
セキュリティデータとキーデータが不一致の場合、比較
回路６からは“０”レベルの信号Ｓ4 が出力される。こ
のため、アンド回路７の出力信号Ｓ6 は“０”レベル、
インバータ回路９の出力信号Ｓ7 は“１”レベルとな
る。また、信号Ｓ8 は“１”レベルであるため、ナンド
回路１０の出力信号Ｓ9 は“０”となり、メモリ１２が
書込み状態となる。
【００２５】メモリ１２が書込み状態となると、メモリ
１２を構成するＥＰＲＯＭの閾値が上昇し、ＥＰＲＯＭ
は非導通状態となる。このため、メモリ１２からアンド
回路２０ａに供給される信号Ｓ10は“０”レベルとな
り、アンド回路２０ａの出力信号Ｓ11は“０”レベルと
なる。また、メモリ２にセキュリティデータが記憶され
ているため信号Ｓ3 も“０”レベルであるから、オア回
路２０ｂの出力信号Ｓ13は“０”レベルとなる。
１２を構成するＥＰＲＯＭの閾値が上昇し、ＥＰＲＯＭ
は非導通状態となる。このため、メモリ１２からアンド
回路２０ａに供給される信号Ｓ10は“０”レベルとな
り、アンド回路２０ａの出力信号Ｓ11は“０”レベルと
なる。また、メモリ２にセキュリティデータが記憶され
ているため信号Ｓ3 も“０”レベルであるから、オア回
路２０ｂの出力信号Ｓ13は“０”レベルとなる。
【００２６】したがって、信号Ｓ13は常に“０”レベル
となり、アドレス変更回路３０1 〜３０n を構成するオ
ア回路３０ａの出力信号はメモリ２から供給されるセキ
ュリティデータに応じて変化する。例えばセキュリティ
データのビットデータＡが“０”レベルである場合、オ
ア回路３０ａの出力信号は“０”レベルであり、インバ
ータ回路３０ｃが非動作状態、インバータ回路３０ｄが
動作状態となる。したがって、アドレス変更回路３０1
からはアドレス信号Ａが反転されたアドレス信号Ａ´が
出力される。また、セキュリティデータのビットデータ
Ａの値が“１”レベルの場合は、アドレス信号Ａ′とア
ドレス信号Ａは等しくなる。アドレス信号Ｂ′〜ｎ′も
同様であり、セキュリティデータのビットデータＢ〜ｎ
の値によりアドレス信号Ｂ′〜ｎ′が反転したり等しい
値になったりする。
となり、アドレス変更回路３０1 〜３０n を構成するオ
ア回路３０ａの出力信号はメモリ２から供給されるセキ
ュリティデータに応じて変化する。例えばセキュリティ
データのビットデータＡが“０”レベルである場合、オ
ア回路３０ａの出力信号は“０”レベルであり、インバ
ータ回路３０ｃが非動作状態、インバータ回路３０ｄが
動作状態となる。したがって、アドレス変更回路３０1
からはアドレス信号Ａが反転されたアドレス信号Ａ´が
出力される。また、セキュリティデータのビットデータ
Ａの値が“１”レベルの場合は、アドレス信号Ａ′とア
ドレス信号Ａは等しくなる。アドレス信号Ｂ′〜ｎ′も
同様であり、セキュリティデータのビットデータＢ〜ｎ
の値によりアドレス信号Ｂ′〜ｎ′が反転したり等しい
値になったりする。
【００２７】このように、セキュリティデータを設定す
ることにより、セキュリティデータの少なくとも１つの
ビットが“０”レベルであれば、そのビットに相当する
アドレス信号が反転し、正常なデータの読出しが不可能
となる。
ることにより、セキュリティデータの少なくとも１つの
ビットが“０”レベルであれば、そのビットに相当する
アドレス信号が反転し、正常なデータの読出しが不可能
となる。
【００２８】上記実施例によれば、セキュリティを設定
した場合、セキュリティを設定したユーザは、正しいキ
ーデータを入力することにより、マイクロコンピュータ
のメモリに記憶されたデータを正常に読出すことができ
る。しかし、他のユーザは、間違ったキーデータを入力
した場合、それ以降はマイクロコンピュータのメモリに
記憶されたデータを正常に読出すことが不可能となるた
め、機密保持が可能となる。
した場合、セキュリティを設定したユーザは、正しいキ
ーデータを入力することにより、マイクロコンピュータ
のメモリに記憶されたデータを正常に読出すことができ
る。しかし、他のユーザは、間違ったキーデータを入力
した場合、それ以降はマイクロコンピュータのメモリに
記憶されたデータを正常に読出すことが不可能となるた
め、機密保持が可能となる。
【００２９】しかも、このセキュリティ回路は、他のユ
ーザが、間違ったキーデータを入力したり、極端な場
合、キーデータを入力しない場合においても、マイクロ
コンピュータのメモリから何等かのデータが読み出され
るため、セキュリティが設定されているかいないか判断
し難い。このため、他のユーザに正常なデータを読み出
される可能性が一層少なくなり、機密を保ちながら、デ
ータの維持管理が可能となる。
ーザが、間違ったキーデータを入力したり、極端な場
合、キーデータを入力しない場合においても、マイクロ
コンピュータのメモリから何等かのデータが読み出され
るため、セキュリティが設定されているかいないか判断
し難い。このため、他のユーザに正常なデータを読み出
される可能性が一層少なくなり、機密を保ちながら、デ
ータの維持管理が可能となる。
【００３０】図２は、この発明の第２の実施例の要部を
示すものであり、図１と同一部分には同一符号を付す。
この実施例はアドレス変更回路３０1 〜３０n にスクラ
ンブル回路を設けたものである。すなわち、各アドレス
変更回路３０1 〜３０n のインバータ回路３０ｄの前段
にはスクランブル回路３２が設けられている。
示すものであり、図１と同一部分には同一符号を付す。
この実施例はアドレス変更回路３０1 〜３０n にスクラ
ンブル回路を設けたものである。すなわち、各アドレス
変更回路３０1 〜３０n のインバータ回路３０ｄの前段
にはスクランブル回路３２が設けられている。
【００３１】上記構成において、キーデータとセキュリ
ティデータが不一致の場合、各アドレス変更回路３０1
〜３０n に入力されたアドレス信号はスクランブル回路
３２によってスクランブルされて出力される。したがっ
て、この実施例によれば、各アドレス変更回路３０1 〜
３０n から出力されるアドレス信号が第１の実施例より
一層不規則となるため、他のユーザに正常なデータを読
み出される可能性が少なくなる。
ティデータが不一致の場合、各アドレス変更回路３０1
〜３０n に入力されたアドレス信号はスクランブル回路
３２によってスクランブルされて出力される。したがっ
て、この実施例によれば、各アドレス変更回路３０1 〜
３０n から出力されるアドレス信号が第１の実施例より
一層不規則となるため、他のユーザに正常なデータを読
み出される可能性が少なくなる。
【００３２】図３は、上記スクランブル回路３２の一例
を示すものである。同図（ａ）はインバータ回路３２
ａ、３２ｂを直列接続したものである。同図（ｂ）はオ
ア回路３２ｃとインバータ回路３２ｄを直列接続したも
のであり、オア回路３２ｃの一方入力端にはアドレス信
号のうちの１ビットが供給され、他方入力端にはセキュ
リティデータのうちの１ビットが供給される。
を示すものである。同図（ａ）はインバータ回路３２
ａ、３２ｂを直列接続したものである。同図（ｂ）はオ
ア回路３２ｃとインバータ回路３２ｄを直列接続したも
のであり、オア回路３２ｃの一方入力端にはアドレス信
号のうちの１ビットが供給され、他方入力端にはセキュ
リティデータのうちの１ビットが供給される。
【００３３】スクランブル回路３２の構成はこれらに限
定されるものではなく、種々変形可能である。また、各
アドレス変更回路３０1 〜３０n に設けられるスクラン
ブル回路３２の構成は同一である必要はなく、アドレス
変更回路３０1 〜３０n 毎にインバータ回路の数を変え
たり、オア回路に変えてアンド回路等他の論理回路を用
いてもよい。
定されるものではなく、種々変形可能である。また、各
アドレス変更回路３０1 〜３０n に設けられるスクラン
ブル回路３２の構成は同一である必要はなく、アドレス
変更回路３０1 〜３０n 毎にインバータ回路の数を変え
たり、オア回路に変えてアンド回路等他の論理回路を用
いてもよい。
【００３４】図４は、この発明の第３の実施例の要部を
示すものであり、第１、第２の実施例と同一部分には同
一符号を付す。第１、第２の実施例は、セキュリティデ
ータに応じてメモリ１ａのアドレス信号を変更した。第
３の実施例はセキュリティが設定された場合、アドレス
信号の変更に加えて、メモリ１ａから読み出されたデー
タも変更する。すなわち、メモリ１ａにはデータ変更回
路４０1 〜４０n が接続されている。これらデータ変更
回路４０1 〜４０n の数は、例えばメモリ１ａから読出
されるデータのビット数に対応している。これらデータ
変更回路４０1 〜４０n にはメモリ１ａから読出された
データ及び前記セキュリティデータがそれぞれ供給さ
れ、メモリ１ａから読出されたデータはセキュリティデ
ータに応じて変更される。
示すものであり、第１、第２の実施例と同一部分には同
一符号を付す。第１、第２の実施例は、セキュリティデ
ータに応じてメモリ１ａのアドレス信号を変更した。第
３の実施例はセキュリティが設定された場合、アドレス
信号の変更に加えて、メモリ１ａから読み出されたデー
タも変更する。すなわち、メモリ１ａにはデータ変更回
路４０1 〜４０n が接続されている。これらデータ変更
回路４０1 〜４０n の数は、例えばメモリ１ａから読出
されるデータのビット数に対応している。これらデータ
変更回路４０1 〜４０n にはメモリ１ａから読出された
データ及び前記セキュリティデータがそれぞれ供給さ
れ、メモリ１ａから読出されたデータはセキュリティデ
ータに応じて変更される。
【００３５】図５は、データ変更回路４０1 〜４０n の
一例を示すものである。このデータ変更回路４０1 〜４
０n は、図２に示すアドレス変更回路３０1 〜３０n と
殆ど同一であるため、図２と同一部分には同一符号を付
す。
一例を示すものである。このデータ変更回路４０1 〜４
０n は、図２に示すアドレス変更回路３０1 〜３０n と
殆ど同一であるため、図２と同一部分には同一符号を付
す。
【００３６】データ変更回路４０1 〜４０n は、インバ
ータ回路３０ｂとスクランブル回路３２の入力信号のみ
がアドレス変更回路３０1 〜３０n と異なる。すなわ
ち、データ変更回路４０1 〜４０n において、インバー
タ回路３０ｂとスクランブル回路３２にはメモリ１ａか
ら読出されたデータのうちの１ビットそれぞれ供給され
る。データ変更回路４０1 〜４０n はセキュリティが設
定された場合であって、且つ、入力されたキーデータと
セキュリティデータとが不一致の場合、メモリ１ａから
読出されたデータをセキュリティデータに応じて変更す
る。
ータ回路３０ｂとスクランブル回路３２の入力信号のみ
がアドレス変更回路３０1 〜３０n と異なる。すなわ
ち、データ変更回路４０1 〜４０n において、インバー
タ回路３０ｂとスクランブル回路３２にはメモリ１ａか
ら読出されたデータのうちの１ビットそれぞれ供給され
る。データ変更回路４０1 〜４０n はセキュリティが設
定された場合であって、且つ、入力されたキーデータと
セキュリティデータとが不一致の場合、メモリ１ａから
読出されたデータをセキュリティデータに応じて変更す
る。
【００３７】第３の実施例によれば、セキュリティデー
タに応じて、アドレス信号及びメモリ１ａから読み出さ
れたデータの両方を変更している。したがって、第１、
第２の実施例より一層正確なデータを読み出すことが困
難となるとともに、第３者によるセキュリティデータの
解析が一層困難となり、データの機密を確実に保持でき
る。
タに応じて、アドレス信号及びメモリ１ａから読み出さ
れたデータの両方を変更している。したがって、第１、
第２の実施例より一層正確なデータを読み出すことが困
難となるとともに、第３者によるセキュリティデータの
解析が一層困難となり、データの機密を確実に保持でき
る。
【００３８】なお、第３の実施例も第２の実施例と同
様、スクランブル回路３２を種々することが可能であ
る。また、上記第１乃至第３の実施例においては、マイ
クロコンピュータに内蔵されているメモリのセキュリテ
ィについて説明したが、これに限定されるものではな
く、一般的なメモリのセキュリティに適用することも可
能である。その他、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。
様、スクランブル回路３２を種々することが可能であ
る。また、上記第１乃至第３の実施例においては、マイ
クロコンピュータに内蔵されているメモリのセキュリテ
ィについて説明したが、これに限定されるものではな
く、一般的なメモリのセキュリティに適用することも可
能である。その他、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。
【００３９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、セキュリティを設定したことが他者にすぐに判ら
ず、メモリに記憶されたデータを確実に保護することが
可能なセキュリティ回路を提供できる。
ば、セキュリティを設定したことが他者にすぐに判ら
ず、メモリに記憶されたデータを確実に保護することが
可能なセキュリティ回路を提供できる。
【図１】この発明の第１の実施例を示す構成図である。
【図２】この発明の第２の実施例を示す要部の構成図で
ある。
ある。
【図３】図３（ａ）（ｂ）はそれぞれ図２に示すスクラ
ンブル回路の一例を示す回路図である。
ンブル回路の一例を示す回路図である。
【図４】この発明の第３の実施例を示す要部の構成図で
ある。
ある。
【図５】図４に示すデータ変更回路の一例を示す構成図
である。
である。
１ａ…メモリ、２…不揮発メモリ、４…ラッチ回路、６
…比較回路、１２…不揮発性メモリ、２０…変更ビット
制御回路、３０1 〜３０n …アドレス変更回路、、３２
…スクランブル回路、４０1 〜４０n …データ変更回
路。
…比較回路、１２…不揮発性メモリ、２０…変更ビット
制御回路、３０1 〜３０n …アドレス変更回路、、３２
…スクランブル回路、４０1 〜４０n …データ変更回
路。
Claims (6)
- 【請求項１】 機密を保持すべきデータを記憶する第１
の記憶手段と、 セキュリティデータを記憶する第２の記憶手段と、 前記セキュリティデータによって設定されたセキュリテ
ィを解除するためのキーデータをラッチするラッチ回路
と、 前記第２の記憶手段に記憶されているセキュリティデー
タと前記ラッチ回路によってラッチされたキーデータと
を比較し、これらが一致している場合一致信号を出力
し、これらが不一致の場合不一致信号を出力する比較回
路と、 前記第１の記憶手段に記憶されているデータを読み出す
ためのアドレス信号及び前記比較回路の出力信号が供給
され、前記比較回路から不一致信号が供給された場合、
前記アドレス信号を変化させ、一致信号が供給された場
合、前記アドレス信号をそのまま出力するアドレス制御
回路とを具備することを特徴とするセキュリティ回路。 - 【請求項２】 前記アドレス制御回路はアドレス信号、
前記セキュリティデータ及び前記比較回路の出力信号が
それぞれ供給され複数のアドレス変更回路を有し、これ
らアドレス変更回路は前記比較回路から不一致信号が供
給された場合、前記セキュリティデータに応じてアドレ
ス信号を変化させることを特徴とする請求項１記載のセ
キュリティ回路。 - 【請求項３】 前記各アドレス変更回路は、前記アドレ
ス信号を任意に変化させるスクランブル回路を含むこと
を特徴とする請求項２記載のセキュリティ回路。 - 【請求項４】 前記スクランブル回路は、アドレス信号
を変化させる複数のインバータ回路を含むことを特徴と
する請求項３記載のセキュリティ回路。 - 【請求項５】 前記スクランブル回路は、一方入力端に
前記アドレス信号が供給され、他方入力端に前記セキュ
リティデータが供給される論理回路を含むことを特徴と
する請求項３記載のセキュリティ回路。 - 【請求項６】 前記第１の記憶手段の出力端には、前記
第１の記憶手段から読み出されたデータ及び前記セキュ
リティデータが供給され、前記比較回路から不一致信号
が供給された場合、前記セキュリティデータに応じて前
記読み出されたデータを変更するデータ変更回路が設け
られることを特徴とする請求項１記載のセキュリティ回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251502A JPH06208516A (ja) | 1992-10-27 | 1993-10-07 | セキュリティ回路 |
| CN93119427A CN1034448C (zh) | 1992-10-27 | 1993-10-27 | 数据保安电路 |
| EP93117394A EP0595288A1 (en) | 1992-10-27 | 1993-10-27 | Security circuit for protecting data stored in memory |
| US08/141,547 US5357467A (en) | 1992-10-27 | 1993-10-27 | Security circuit for protecting data stored in memory |
| KR1019930022480A KR960006485B1 (ko) | 1992-10-27 | 1993-10-27 | 시큐리티회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-288562 | 1992-10-27 | ||
| JP28856292 | 1992-10-27 | ||
| JP5251502A JPH06208516A (ja) | 1992-10-27 | 1993-10-07 | セキュリティ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208516A true JPH06208516A (ja) | 1994-07-26 |
Family
ID=26540228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251502A Pending JPH06208516A (ja) | 1992-10-27 | 1993-10-07 | セキュリティ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5357467A (ja) |
| EP (1) | EP0595288A1 (ja) |
| JP (1) | JPH06208516A (ja) |
| KR (1) | KR960006485B1 (ja) |
| CN (1) | CN1034448C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013061724A (ja) * | 2011-09-12 | 2013-04-04 | Hitachi Automotive Systems Ltd | 車両制御装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781627A (en) * | 1994-08-03 | 1998-07-14 | Fujitsu Limited | Semiconductor integrated circuit device with copy-preventive function |
| JPH09293388A (ja) * | 1996-04-24 | 1997-11-11 | Toshiba Corp | 半導体記憶装置 |
| DE19623145B4 (de) * | 1996-06-10 | 2004-05-13 | Robert Bosch Gmbh | Verfahren zum Betreiben eines Steuergerätes mit einer über eine Programmiervorrichtung programmierbaren Speichereinrichtung |
| DE19708616C2 (de) * | 1997-03-03 | 1999-09-02 | Siemens Ag | Elektronische Datenverarbeitungseinrichtung und -system |
| AUPQ809600A0 (en) * | 2000-06-09 | 2000-07-06 | Mcom Solutions Inc | Controller and memory for storing and processing security software and data |
| KR100837270B1 (ko) * | 2006-06-07 | 2008-06-11 | 삼성전자주식회사 | 스마트 카드 및 그것의 데이터 보안 방법 |
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|---|---|---|---|---|
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| JPS5848298A (ja) * | 1981-09-14 | 1983-03-22 | Nec Corp | 情報処理装置 |
| JPS6344242A (ja) * | 1986-08-11 | 1988-02-25 | Fujitsu Ltd | マイクロプロセツサ |
| JPH0476749A (ja) * | 1990-07-19 | 1992-03-11 | Toshiba Corp | セキュリティ回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177498A (ja) * | 1984-02-23 | 1985-09-11 | Fujitsu Ltd | 半導体記憶装置 |
| US4757533A (en) * | 1985-09-11 | 1988-07-12 | Computer Security Corporation | Security system for microcomputers |
| US5081675A (en) * | 1989-11-13 | 1992-01-14 | Kitti Kittirutsunetorn | System for protection of software in memory against unauthorized use |
| JPH03276345A (ja) * | 1990-03-27 | 1991-12-06 | Toshiba Corp | マイクロコントローラ |
-
1993
- 1993-10-07 JP JP5251502A patent/JPH06208516A/ja active Pending
- 1993-10-27 KR KR1019930022480A patent/KR960006485B1/ko not_active IP Right Cessation
- 1993-10-27 US US08/141,547 patent/US5357467A/en not_active Expired - Lifetime
- 1993-10-27 CN CN93119427A patent/CN1034448C/zh not_active Expired - Fee Related
- 1993-10-27 EP EP93117394A patent/EP0595288A1/en not_active Withdrawn
Patent Citations (4)
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| JPS5744299A (en) * | 1980-08-26 | 1982-03-12 | Mitsubishi Electric Corp | Memory device |
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| JP2013061724A (ja) * | 2011-09-12 | 2013-04-04 | Hitachi Automotive Systems Ltd | 車両制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5357467A (en) | 1994-10-18 |
| CN1086919A (zh) | 1994-05-18 |
| KR960006485B1 (ko) | 1996-05-16 |
| CN1034448C (zh) | 1997-04-02 |
| EP0595288A1 (en) | 1994-05-04 |
| KR940009845A (ko) | 1994-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970204 |