JPS62233867A - リ−ドオンリメモリ - Google Patents

リ−ドオンリメモリ

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Publication number
JPS62233867A
JPS62233867A JP61077313A JP7731386A JPS62233867A JP S62233867 A JPS62233867 A JP S62233867A JP 61077313 A JP61077313 A JP 61077313A JP 7731386 A JP7731386 A JP 7731386A JP S62233867 A JPS62233867 A JP S62233867A
Authority
JP
Japan
Prior art keywords
memory
signal
read
specific information
address signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61077313A
Other languages
English (en)
Inventor
Keiichi Adachi
足立　啓一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61077313A priority Critical patent/JPS62233867A/ja
Publication of JPS62233867A publication Critical patent/JPS62233867A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置一般に使用されているリードオン
リメモリ（以下ＲＯＭとする）に関する。
従来技術 従来、この秤のＲＯＭは第３図に示すようにメモリセル
１とアドレスデコーダ２とトライステート出力バッファ
３とににり構成され、アドレス信号１１をアドレスデコ
ーダ２の入力とし、選択信号１２によりメモリセル１を
活性化し、同時にトライステー１−出力バッファ３をイ
ネーブルする事により読出し信号出力１４にメモリセル
１の内容を出力していた。
しかしながら、このようなＲＯＭではアドレス信号１１
と選択信号１２とを入力するだけで対応するメモリセル
１の内容が読出せる為、記憶情報の盗用等への対策がな
く、いわゆる情報保護という観点からは全く無防備であ
るという欠点があった。
発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、自メモリ特定情・泡を知っている名のみ
が記憶内容を読出すことができるＲＯＭをＩ：Ｎ　供す
ることを目的とする。
発明の構成 本発明によるＲＯＭは、自メモリを特定ｙる自メモリ１
ｊ１定情報を記憶する記憶手段と、電源段入直（りに発
生された最初のアドレス信号と自メモリ特定情報とを比
較する比較手段とを有し、前記比較手段における比較結
果が一致した時のみ記憶内容を読出すことができるよう
にしたことを特徴とする。
実施例 数本発明の一実施例について図面を参照して説明する。
第１図は本発明の一実施例を示ず回路図である。
図において、本実施例は、メモリセル１と、アドレスデ
コーダ２と、トライステート出力バッファ３と、ゲート
４と、暗号用記憶セル５と、信号比較回路６と、Ｄ型フ
リップフロップ７と、セットリセット型フリップフロッ
プ８と、リセット回路９とにｊ：り構成されている。
暗号用記憶セル５はアドレス信号１１のビット数と同じ
か又はそれ以下のピット数のＲＯＭであり暗＠（自メモ
リ特定情報）が記憶されている。
電源が投入されるとリセット回路９の出力信号１５によ
りＤ型フリップフロップ７とセットリセット型フリップ
フロップ８とがリセットされ、ここで選択信号１２の入
力によりセットリセット型フリップフロップ８はセット
されて出力信号１６をＤ型フリップフロップ７に送出す
る。それと同時にＤ型フリップフロップ７は信号比較回
路６の出力信号を取り込み、これを保持する。
第２図のタイミングチャートに示すように、電源が投入
されて最初のアドレス信号１１−１が暗号用記憶セル５
に記憶されている自メモリ特定情報を示すと、信号比較
回路６は比較結果が一致したことを示す状態「１」をＤ
型フリップフロップ７に出力し、このＤ型フリップフロ
ップ７の出力信号によりゲー°ト４が開かれ、選択信号
１２によってトライスデート出力バッファ３がコントロ
ールされる状態となる。この状態となって初めてメモリ
セル１の記憶内容を読出し信号１４により読出１ことが
できる。
一方、電源が投入されて最初のアドレス信号１１が暗号
用記憶セル５に記憶されている自メモリ特定情報以外の
信号を示すと、信号比較回路６は比較結果が不一致を示
す状態「０」をＤ型フリップフロップ７に出力し、この
結果ゲート４は聞かず、トライステート出力バッファ３
はディスエーブルされ続けるのでメモリセル１の記憶内
容は読出すことができない。
このように、電源投入後の第１回目の選択信号１２の入
力時のアドレス信号１１と暗号用記憶ヒル５の暗号とが
一致した時のみ通常の読出し動作が可能となるようにす
ることによって、暗号を知っている者のみが記憶内容を
読出すことができる。。
又、暗号が不一致の場合には、再度電源の切断、没入を
行わなければならず、容易に暗号を知る事はできない。
発明の詳細 な説明したように本発明によれば、電源投入後の第１回
目のアドレス信号が自メモリ特定情報と一致した時のみ
記憶内容を読出せるようすることによって、自メモリ特
定情報を知っている者のみが記憶内容を読出すことがで
きるｒｔＯＭを提供することができるという効果がある
。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図は本発
明の一実施例のタイミングチｔ　−ｔ”、第３図は従来
のＲＯＭの回路図である。 主要部分の符号の説明 ４・・・・・・ゲート ５・・・・・・１１８号用記憶セル ６・・・・・・信号比較回路 ７・・・・・・Ｄ！！２フリップフロップ８・・・・・
・セラ１−リセット型フリップフロップ９・・・・・・
リセット回路

Claims (1)

    【特許請求の範囲】
  1. 自メモリを特定する自メモリ特定情報を記憶する記憶手
    段と、電源投入直後に発生された最初のアドレス信号と
    自メモリ特定情報とを比較する比較手段とを有し、前記
    比較手段における比較結果が一致した時のみ記憶内容を
    読出すことができるようにしたことを特徴とするリード
    オンリメモリ。
JP61077313A 1986-04-03 1986-04-03 リ−ドオンリメモリ Pending JPS62233867A (ja)

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JPS62233867A true JPS62233867A (ja) 1987-10-14

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JP61077313A Pending JPS62233867A (ja) 1986-04-03 1986-04-03 リ−ドオンリメモリ

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03113656A (ja) * 1989-09-28 1991-05-15 Mitsubishi Electric Corp 半導体記憶装置
JPH0498690A (ja) * 1990-08-16 1992-03-31 Nec Ic Microcomput Syst Ltd 半導体メモリ
JPH04205043A (ja) * 1990-11-29 1992-07-27 Mitsubishi Electric Corp 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03113656A (ja) * 1989-09-28 1991-05-15 Mitsubishi Electric Corp 半導体記憶装置
JPH0498690A (ja) * 1990-08-16 1992-03-31 Nec Ic Microcomput Syst Ltd 半導体メモリ
JPH04205043A (ja) * 1990-11-29 1992-07-27 Mitsubishi Electric Corp 半導体記憶装置

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