JPH02259893A - 携帯型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は携帯形半導体記憶装置、特にＣＰＵを持たな
い記憶部！の記憶データの秘密保護に間するものである
。

［従来の技術］ 第６図に従来のＣＰＵを持たない携帯形半導体記憶装置
として、ＩＣメモリカードの概略的な内部構成を示す、
ＩＣメモリカード（１）において、主記憶部（４）は複
数の半導体メモリ（４ａ）〜（４ｎ）から構成される。

チップ選択回路（３）はチップ選択信号線（ｌｅｍ）〜
（１６ｎ）によって各半導体メモリ（４ａ）〜（４ｎ）
を制御する。電源切換回路（２）は電源入力線（８）の
電圧が規定値レベルに達すると電源入力線（８）と内部
電源線（９）とを電気的に接続させ、同時に保護信号線
（１０）を“Ｈ”レベ、ルにしてチップ選択回路（３）
を動作可能な状態にする。さらにバッテリ（５）、電流
制御抵抗（６）、逆充電防止ダイオード（７）とから構
成されている回路は、電源入力線（８）からの給電が無
い時に主記憶部（４）の記憶データの保持を行う。そし
てＩＣメモリカード（１）が接続されている端末機（図
示せず）等からのカード外部からの主記憶部（４）への
アクセスは、アドレスバス（１１）、データバス（１２
）、カードセレクト信号線（１３）、ライトイネーブル
信号線（１４）およびアウトプット・イネーブル信号線
（１５）からなるインターフェースバス（４２）を介し
て行う。

第６図の構成からも明らかなように、半導体メモリ（４
ａ）〜（４ｎ）はスタティクＲＡＭである。従って電源
入力線（８）からの給電が無い時に記憶データを保持す
るために、バッテリ（５）が設けられている。電源切換
回路（２）は電源入力線（８）が規定値レベル以上にあ
る時は、電源入力線（８）と内部電源線（９）の間を電
気的に接続し、同時に保護信号線（１０）から“Ｈ”レ
ベルの信号をチップ選択回路（３）の端子（Ｇ１）に供
給する。また電源入力線（８）の電圧が規定値レベル以
下の時には、電源切換回路（２）は電源入力線（８）と
内部電源線（９）との間を遮断すると同時に、“Ｌ”レ
ベルの信号をチップ選択回路（３）の端子（Ｃ１）に供
給する。全端末機にＩＣメモリカード（１）が挿入され
電源入力線（８）が規定値レベル以上にある時は、内部
電源線（９）に電力が供給され、チップ選択回路（３）
の端子（Ｇ１）が“Ｈ”レベルにあるのでの、主記憶部
（４）はカード外部からアクセス可能な状態となる。こ
の状態において、端末機はインターフェースバス（４２
）を介して主記憶部（４）に対して書き込みあるいは読
み出し動作が可能である。この書き込みおよび読み出し
動作は周知のものであるので説明は省略する０次に電源
入力線（８）が規定値レベル以下の時あるいは端末機か
らの電力供給が無い時には、電源入力線（８）と内部電
源線（９）の間は遮断状態となる。しかし、バッテリ（
５）がら電流制御抵抗（６）および逆充電防止ダイオー
ドく７）を介して内部電源線（９）へ電力が供給される
ため、主記憶部（４）の記憶データは保持される。また
この時、チップ選択回路（３）の端子（Ｇ１）は“Ｌ”
レベルにされるので、カード外部からの主記憶部（４）
へのアクセスはできない状態となる。

上述したように、入力電源線（８）の電圧が規定値レベ
ル以上の期間は、インターフェースバス（４２）を介し
て主記憶部（４）へ自由にアクセスが可能であり、主記
憶部（４）の記憶データの盗用また偽造は容易に可能で
あり、またこれを防止する手段は特に設けられていない
。従来、ＣＰＵを備えた記憶装置においては、機密保護
機能を持たせた公知例は存在するが、一般に受動的機能
部品で構成された記憶装置で機密保護機能を持たせるこ
とは難しい。

［発明が解決しようとする課題］ 以上のように従来の携帯形半導体記憶装置、例えばメモ
リカード、メモリパック、あるいはメモリカートリッジ
等は端末機がら自由に記憶部へのアクセスが可能で、記
憶データの盗用また偽造は容易に可能である。これは従
来のものは受動的機能部品の集合体であるから、機密保
護機能を持たせることは困難であったからである。従っ
てＣＰＵを内蔵させて、その能動的機能に依存する手段
によって機密保護機能を持たせる場合が多い、この場合
、従来のインターフェースバスの他にＣＰＵのインター
フェースバスが必要になる等の課題があった。

この発明は上記のような課題を解決するためになされた
もので、受動的機能部品のみの構成によって、暗証コー
ド列による暗証機能を持たせ、極めて記憶データの盗用
、偽造が困難な保護機能を有する携帯形半導体記憶装置
を得ることを目的とする。

［問題点を解決するための手段］ この発明に係る携帯形半導体記憶装置では、不揮発性記
憶手段および照合手段を設けて、不揮発性記憶手段内に
記憶された暗証コード列と端末機とのインターフェース
バスからのデータコードを照合手段で比較し、その一致
信号を主記憶手段のためのアクセス制御手段に供給する
ようにしたものである。

［作用］ この発明の携帯用半導体記憶装置すなわちＩＣメモリカ
ードにおいては、不揮発性記憶手段に解読テキストおよ
び暗証コード列がそれぞれ記憶されている。暗証コード
列はカード内の照合手段へ、また解読テキストはカード
外部の端末機まで読み出すことができる。端末機側にお
いて、読み出された解読テキストにキーインされたユー
ザの暗証番号（ＰＩＮ）が組み合わされて、不揮発性記
憶手段での暗証コード列のアドレスおよび読み出す順序
、並びに実際の暗証コード列の内容が解読される。そし
て解読された暗証コード列のアドレスおよび読み出し順
に従って、暗証コード列が不揮発性記憶手段から照合手
段へ読み出される。また、端末機で解読された暗証コー
ド列がカード内の照合手段へ送出され、不揮発性記憶手
段から読み出された暗証コード列との照合が行われ、両
者が一致すれば一致信号を発生し、チップ選択手段をイ
ネーブル状態にして、カード外部からの主記憶手段への
アクセスが可能な状態となる。ここで不揮発性記憶手段
から読み出される暗証コード列は端末機から容易に分か
らないようになっており、唯、解読テキストにユーザの
暗証番号を組み合わせて解読することにより知ることが
できる。

［実施例］ 以下、この発明の一実施例を図について説明する。第１
図には、この発明による携帯形半導体記憶装置Ｈｃメモ
リカード）の基本的内部構成、およびこのＩＣメモリカ
ードが接続される端末機の内部構成をそれぞれ概略的に
示した。第１図において第６図の従来のものと同一もし
くは相当する部分は、同一符号で示す、この発明による
ＩＣメモリカード（１００）は概略的には、第１図に破
線で囲んで示す従来のＩＣメモリカードに相当する部分
（１ａ）にセキュリティ制御回路（４１）、不揮発性メ
モリ（１９）およびプルダウン抵抗（３２）が追加され
て構成されている。セキュリティ制御回路（４１）には
端末機からのインターフェースバス（４２）、さらに不
揮発性メモリ（１９）からの内部データバス（２４）が
接続される。そしてこのセキュリティ制御回路（４１）
からは一致信号線（３１）がチップ選択回路（３ａ）の
端子（Ｇ２）に接続される。セキュリティ制御回路（４
１）は、インターフェースバス（４２）を介して送られ
てくる端末機で解読されたデータ列と、不揮発性メモリ
（１９）から読み出され内部データバス（２４）を介し
て送られてくるデータ列１とを比較照合し、双方のデー
タが一致すれば一致信号線（３１）に°Ｈ”レベルの信
号を送出し、不一致の場合はＬ”レベルの信号を送出す
る。第６図に示すように、従来のものの場合は電源切換
回路（２）の作用により電源入力線（８）と内部電源線
（９）が導通し、チップ泗択回路（３）の端子（Ｃ１）
が“Ｈ”レベルになることによって主記憶部（４）への
アクセスが可能になるようになっていた。この発明のも
のにおいては、チップ選択回路（３ａ）の端子（Ｇ１）
に加えて新たに端子（Ｇ２）も制御するもの、で、通常
は一致信号線（３１）はプルダウン抵抗（３２）によっ
て“Ｌ”レベルにあり、この時チップ選択回路（３ａ）
はディセイブル状態にある。従って主記憶部（４）への
アクセスは不可能な状態にあり、端末機から主記憶部（
４）を制御することは不可能である。そして、端末機か
らインターフェースバス（４２）を介して送られるデー
タ列と、不揮発性メモリ（１９）から読み出されて内部
データバス（２４）を介して送られるデータ列とが一致
し、セキュリティ制御回路（４１）の一致信号線（３１
）からチップ選択図ｉ　（３ａ）の端子（Ｇ２）に“Ｈ
”レベルの信号が送られると初めて、主記憶部〈４）へ
のアクセスが可能となる。また、コネクタ（１５０）を
介してこのＩＣメモリカード（１００）が接続される端
末ｆｉ（ＺＯＯ）においては、内部バス（２１０）にＣ
Ｐ　Ｕ　（２０１＞、端末機主記憶部（２０３）、ＣＲ
Ｔデイスプレィ（２０６）および入力装置であるキーボ
ード（２０７）がそれぞれ接続されている。ＣＲＴデイ
スプレィ（２０６）およびキーボード（２０７）はそれ
ぞれ、入出力インターフェース（２０４）　（２０５）
を介して接続されている。

ＣＰ　Ｕ　（２０１）にはさらにクロック発生回路（２
０２）が接続されている。また、端末機主記憶部（２０
３）には暗証コード列の解読のためのプログラムを含む
照合プログラム（２２０）が記憶されている。ＩＣメモ
リカードが端末機に接続された後、使用される前に必ず
行われる後述する暗証コード列の抽出・解読動作（処理
）は、この照合プログラム（２２０）によって行われる
。

不揮発性メモリ（１９）には暗証コード列とこの暗証コ
ード列を解読するための解読テキストが記憶されている
。解読テキスｌ〜は不揮発性メモリ（１９）の内部デー
タバス（２４）からセキュリティ制御回路（４１）を介
してインターフェイスバス（４２）に読み出すことが可
能であるが、暗証コード列はインターフェイスバス（４
２）に読み出すことは不可能であり、セキュリティ制御
回路（４１）内に読み出されるだけである。この実施例
では不揮発性メモリ（１９）のメモリマツプ上において
、解読テキストがメモリマツプ上の上部半分に、暗証コ
ード列がメモリマツプ上の下部半分にマツプされている
とする。また、暗証コード列は例えば、４つの８ピツＩ
〜デ一タ列からなり、これらの４つの８ビツトデータ列
はそれぞれ別々にかつ順序もバラバラに記憶されている
。

端末機では不揮発性メモリ（１９）から解読テキストを
読み出し、この解読テキストにユーザの暗証番号（ＰＩ
Ｎ）を組み合わせることのより、不揮発性メモリ（１９
）内における暗証コード列が記憶されているアドレス、
読み出す順序および暗証コード列の実゛際の内容を解読
する。解読は、まず暗証コード列を構成する４つの８ビ
ツトデータ列が、不揮発製メモリ（１９）のメモリマツ
プ上の下部半分のそれぞれどのアドレスに記憶されてい
て、またそれらをどのような順序で読み出すかを解読す
る。

しかし上述したように不揮発性メモリ（１９）からの内
部データバス（２４）にはセキュリティ制御回路（４１
）が接続されており、実際には暗証コード列は端末機に
は読み出されず、このセキュリティ制御回路（４１）の
内部にラッチされる。この暗証コード列は端末機に直接
読み出すことはできないので、暗証コード列の内容を端
末ｍＯ１で直接用ることはできない６次に端末機は暗号
コード表をさらに解読し、この解読テキストから実際の
暗証コード列の内容を抽出して、そのコードをインター
フェイスバス（４２）を介してセキュリティ制御回路（
４１）に書き込む（ラッチする）。そして不揮発性メモ
リ（１９）からの暗証コード列と、端末機からの解読さ
れたコード列が照合され、双方が一致したとすれば、セ
キュリティ制御回路（４１）の一致信号線（３１）から
チップ選択回路（３ａ）の端子（Ｇ２）に’Ｈ”レベル
の信号が送られる。従ってチップ選択図′＃１（３ａ）
はイネーブル状態（動作可能状Ｂ）となり、ここで初め
てカード外部、すなわち端末機からの主記憶部（４）へ
のアクセスが可能となる。また不一致の場合は一致信号
線（３１）は“Ｌ“レベルであるので、主記憶部（４）
はアクセス禁止を維持する。

このようにセキュリティ制御回路（４１）および不揮発
性メモリ（１９）なる受動的機能部品を加えたことによ
り、主記憶部（４）内の記憶データの機密保持が可能と
なる。特に、不揮発性メモリ（１９）に記憶されている
暗証コード列を、内部データバス（２４）を介して読み
出した時に、その暗証コード列はインターフェイスバス
（４２）上まで読み出されることはなく、セキュリティ
制御回路（４１）の中にラッチされる。さらにその暗証
コード列は、不揮発性メモリ（１９）に記憶された解読
テキストを、それの唯一の解読手段としており、解読抽
出されたコード列が暗証コード列と一致しない限り、一
致信号線（３１）は“Ｈ”レベルになることはない、ま
た不揮発性メモリ（１９）の同一メモリに解読テキスト
、暗証コード列があるか否かにかかわらず、暗証コード
列をアクセス制御回路（４１）まで読み出すことができ
るようにし、また解読テキストはさらにインターフェイ
スバス（４２）を介して端末機側まで読み出すことがで
きるようにしたことは、セキュリティ制御回路（４１）
によるものである。

第２図は第１図のＩＣメモリカードの、特に秘密保護機
能に関するセキュリティ制御回路（４１）および不揮発
性メモリ（１９）の部分をより詳細に示した図である。

第２図においてセキュリティ制御回路（４１）は、選択
回路（１））、照合回路（１８）、そして幾つかのゲー
ト回路およびバッファ群（２０）〜（２３）からなる、
不揮発性メモリ（１９）の内部データバス（２４）は第
１の３ステ一トバツフア群（２０）を介して照合回路（
１８）へ接続される場合と、第２の３ステ一トバツフア
群（２１）を介してデータバス（１２）へ接続される場
合がある。揮発性メモリ（１９）へのアドレスの最上位
アドレスを示す最上位アドレス信号線（２７）はＯＲ回
路（２２）に接続され、不揮発性メモリ選択信号線（２
６）の信号との論理和がとられる。

そしてこのＯＲ回路（２２）の出力である第１ラッチ回
路選択信号線（２８）は照合回路（１日）の端子（Ｇ１
）、さらに第１および第２の３ステ一トバツフア群（２
０）　（２１）の各端子（Ｇ）にそれぞれ接続される。

不揮発性メモリ選択信号線（２６）の信号によりＯＥ制
御ゲート回路（２３）が導通状態にあるとき、ラッチ信
号線（２９）へはアウトプット・イネーブル信号線（１
５）からの信号が導かれる。ラッチ信号ａ　（２９）は
照合回路（１８）の端子（Ｔ、）および不揮発性メモリ
（１９）の端子（ＯＥ）に接続されている。照合回路（
１８）の出力端子（Ｑ）から延びる一致信号線（３１）
は、本体部分（１ａ）内のチップ選択回路（３ａ）の端
子（Ｇ２）に接続される。またこの一致信号線（３１）
には、プルダウン抵抗（３２）が接続されている０選択
回路（１７）は照合回路（１８）もしくは不揮発性メモ
リ（１９）のいずれかを選択する。

また、第３図には照合回路（１８）の内部構成が示され
ている。照合回路（１８）はバイナリカウンタ（３３）
、第１データラッチ回路（３４）、第２データラッチ回
路（３５）、比較回路（３６）および一致信号ラッチ回
路（３７）から構成されている。第１データラッチ回路
（３４）および第２データラッチ回ｎ（３５）は殆ど同
じ構造を有し、第１データラッチ回路（３４）は第１デ
コーダ（３４ａ）と第１ラッチ回路（３４ｂ）、第２デ
ータラッチ回路（３５）は第２デコーダ（３５ａ）と第
２ラッチ回路（３５ｂ）より構成される。第２データラ
ッチ回路（３５）は簡略化されて図示されている。バイ
ナリカウンタ（３３）はラッチ信号線（２９）からの信
号の立ち下がりエツジでカウントを行う、そして出力端
子（Ｑ、）（Ｑ、）から出力されるカウント出力は第１
デコーダ（３４ａ）の入力端子（＾、）（＾２）にそれ
ぞれ接続される。第１デコーダ（３４ａ）が端子（＾ｌ
）（八、）に入力された信号に従って、出力端子（Ｓｌ
）〜（Ｓ、）から送り出す反転信号はそれらのうちの１
つが順次“Ｌ”レベルになる（その他の信号は“Ｈ”レ
ベル）。

第１ラッチ回路（３４ｂ）は並列入力、並列出力のラッ
チ回路であり、第１デコーダ（３４ａ）の出力（Ｓｌ）
〜（Ｓ、）に従って順次選択される出力端子（Ｄ、）〜
（Ｄ４）の１つに対応する場所に、暗唱コードバス（３
０）からの暗証コード列の４つの８ビツトデータの１つ
をラッチする。このラッチはラッチ信号線（２９）から
のラッチ信号の立ち下がりエツジで行われる。第１ラッ
チ回路（３４ｂ）の端子（Ｇ３）には第１ラッチ回路選
択信号線（２８）が接続されており、これの信号が“Ｌ
”レベルのときラッチ動作が可能で、“Ｈ“レベルのと
きは動作禁止となり、また各入力端子は全てフローティ
ング状態となる。上述したように、第２データラッチ回
路（３５）は第１データラッチ回路（３４）と殆ど同一
である。異なる点は、第１デコーダ（３４ａ）の入力端
子（＾、）（＾１）への信号に相当するものが、第２デ
ータラッチ回路（３５）の場合、アドレスバス（１１）
からのアドレス信号となる。比較回路（３６）は第１デ
ータラツチ信号バス群（４０ａ）からの信号と、第２デ
ータラツチ信号バス群（４０ｂ）からの信号を比較する
もので、双方が等しい時は端子（ＡＢ）に一致信号とし
て“Ｈ”レベルの信号を出力し、不一致の場合は“Ｌ”
レベルの信号を出力する。一致信号ラッチ回路（３７）
は、端子（Ｔ）に入力される一致信号が“Ｈ”レベルに
なる立ち上がりエツジで、出力端子（Ｑ）に“Ｈ”レベ
ルの信号をラッチホールドするものである。リセット用
抵抗（３８）およびリセット用コンデンサ（３９）は電
源がオンされた時の、一致信号ラッチ回路（３））の端
子（Ｑ）、バイナリカウンタ（３３）の端子（Ｑ、）（
Ｑ２）を“Ｌ”レベルに初期リセットするものである。

第４図には端末機にカードが挿入されて、第１図に示す
解読プログラムを含む照合プログラム（２２０）に従っ
て暗証コード列との照合を行い、端末機からのカードの
主記憶部へのアクセスが可能になるまでの操作手順を示
すフローチャート、また第５図にはこの実施例における
不揮発性メモリ（１９）のメモリマツプ図を示した。第
５図において、不揮発性メモリ（１９）のメモリマツプ
上の上部半分には解読テキスト（５０）が、また下部半
分には暗証コード列〈６０）が記憶されている。これに
よって、最上位アドレス信号線（２７）を制御線とする
ことで、メモ、り領域を上下半分に分けることができる
にの発明によるＩＣメモリカード（１００）は、本体部
分（１ａ）の主記憶部（４）の記憶データに端末機から
容易にアクセスできないように、チップ選択回路（３ａ
）の端子（Ｃ２）を制御するようにしたものである（第
２図参照）、特徴的なところは、不揮発性メモリ（１９
）の内部データバス（２４）を第１の３ステ一トバツフ
ア群（２０）を介して暗号コード線（３０）に接続する
手段と、第２の３ステ一トバツフア群（２１）を介して
データバス（１２）に接続する手段とを楕成し、不揮発
性メモリ（１９〉内の暗証コード列は決してカード外部
に読み出されることがないようにしたことである。Ｏｔ
−その暗証コード列を知る方法は、不揮発性メモリ（１
９）内の解読テキストを端末機に読み出して解読するこ
とで、その暗証コード列を知ることが可能である。以下
、この発明のＩＣメモリカードにおける動作について、
各図に従って詳細に説明する。

まず第１図において、端末機にカードを挿入して電源入
力線（８）から電力が供給されると電源切換回路（２）
が動作し、電力が内部電源線（９）に供給され、同時に
保護信号線（１０）に“Ｈ”レベルの信号が送出される
。他方、一致信号１！　（３１）は電源がオンされた時
には“Ｌ”レベルにあるので、チップ選択回路（３ａ）
の端子（Ｇ、）は当然ながら“Ｌ”レベルにあり、チッ
プ選択回路（３ａ）は非動作状態であり、主記憶部（４
）はアクセス禁止状態にある〈第４図のステップＳ１〜
５２）１次に暗証コード列の照合動作が行われる。第３
図に示すように、この実施例ではデータバス（１２）を
ｎビットとし、第１データラツチ信号バス群（４０ａ）
、第２データラツチ信号バス群（４０ｂ）のボート数を
ｍ＝４バイトとしている。従ってｎ＝８ビツトとすれば
Ｎ＝４Ｘ８ビット＝３２ビットの暗証コード列となる。

この発明によれば一般に、Ｎ＝ｍＸｎの暗唱コードの生
成が可能であるが、この実施例ではｍ＝４、ｎ＝８とし
以下説明する。を源がオンした時、リセット用抵抗（３
８）およびリセット用コンデンサ（３９）の作用により
バイナリカウンタ（３３）の出力端子（Ｑ、）（Ｑ２）
は共に“Ｌ”レベル、一致信号ラッチ回路（３７）の出
力端子（Ｑ）も“Ｌ”レベルにある。第１デコーダ（３
４ａ）の入力端子（＾１）（＾、）が共に“Ｌ“レベル
にある時、端子（Ｓｌ）〜（Ｓ、）からの出力は、出力
（Ｓ、）のみ“Ｌ”レベルにあり、他の出力（Ｓ２）〜
（Ｓ、）は゛Ｈ°ルベルにある（入力信号が２ビツトな
ので４種票の信号が得られる）、この状態において第１
ラッチ回路（３４ｂ）は、端子（Ｇ、）には“Ｌ“レベ
ルの信号が入力されており、端子（Ｔ、）に接続された
ラッチ信号線（２９）からの信号の立下がりエツジにお
いて、不揮発性メモリ（１９）がら端子（ＤＴ）へ入力
されるｎビットの暗証コード列を出力端子（Ｄｌ）に対
応する位置にラッチすることが可能である。さて第２図
および第３図において、端末機は最初に不揮発性メモリ
（１９）から解読テキストを読み出す（第４図のステッ
プＳ３）、これはアドレスバス（１］）およびカードセ
レクト信号線（１３）によって選択回路（１７）を制御
し、不揮発性メモリ選択信号線（２６）を“Ｌ”レベル
にする。これによりＯＥ　＄１ｆ　ｔ’Ｒゲート回路（
２３）はイネープル状態となる。第１う・ソチ回路選択
信号ＩＩ　（２８）には不揮発性メモリ選択信号線（２
６）と最上位アドレス信号線（２７）との論理和が出力
される。最上位アドレス信号線（２７）が不揮発性メモ
リ（１９）へ送られるアドレスの最上位アドレス線であ
り“Ｈ”レベルとなる。従って第１ラッチ回路選択信号
線（２８）が″Ｈ’レベルとなるため、第１の３ステ一
トバツフア群（２０）はディセイブル状態となり、第２
の３ステ一トバツフア群（２１）はイネ・−プル状態と
なる。

従って不揮発性メモリ（１９）の記憶データは第２の３
ステ一トバツフア群（２１）を介してデータバス（１２
）に読み出すことが可能になる。読み出し動作に関して
は不揮発性メモリ（１９）の単体動作と同一あり周知の
技術であるので詳細は省略する。次に端末機は、この読
み出された解読テキストを解読して、この照合方式がユ
ーザが暗証番号（ＰＩＮ）をキー人力して照合を行う方
式なのかどうかを確認する（第４図のステップＳ４）、
そして、ユーザが暗証番号をキー人力する方式であるこ
とが確認されると、ユーザに例えば第１図に示すデイス
プレィ（２０６）で暗証番号を入力するように指示する
。ユーザから、例えばキーボード（２０７）によって暗
証番号がキー人力されると、端末機はキー人力された暗
証番号を読み出した解読テキストに組み入れて、不揮発
性メモリ（１９）の下部領域に収容されている暗号コー
ド列の格納アドレス、および読み出し順序を解読する（
第４図のステップＳ５）、この実施例では暗証コード列
のビット数Ｎ＝ｍ−ｎにおいてｍ＝４としたので、４つ
のアドレスおよびそれらの読み出し順序を解読すること
になる。次に端末機は上記解読された順位に従って、不
揮発性メモリ（１９）の下部領域から暗号コード列を順
次読み出し、照合回路（１８）に書き込む（第４図のス
テップＳ６）、この時、最上位アドレス信号線（２７）
は“Ｌ”レベルになるので、第１ラツチ回路選択信号ｕ
、（２８）が“Ｌ”レベルとなり、従って第１の３ステ
一トバツフア群（２０）がイネーブル状態、第２の３ス
テ一トバツフア群（２１）はディセイブル状態にある。

従って暗証コードバス（３０）は、第３図に示されるよ
うに第１ラッチ回路（３４ｂ）の端子（ＤＴ）に接続さ
Ｊｌ、第１デコーダ回路（３４ｂ）の出力端子（Ｓｌ）
が“Ｌ”レベル、他の端子（Ｓ２）〜（Ｓ、）が“Ｈ”
レベルにあるとすると、上述したように第１ラッチ回路
（３４ｂ）の端子（Ｔ＋）へ接続されたラッチ信号線（
２９）の信号の立ち下がりエツジで、暗証コードバス（
３０）からの暗証コード列を第１ラッチ回路（３４ｂ）
の端子〈Ｄ、）に対応する位置にラッチする。この時、
バイナリカウンタ（３３）はラッチ信号線（２９）の信
号の立ち下がりエツジで１カウントするので、その端子
（Ｑ、）は“Ｈ”レベル、端子（Ｑ２）は“Ｌ″レベル
なる。従って、第１デコーダ（３４ａ）の出力端子（Ｓ
２）が“Ｌ”レベル、その他の出力端−Ｐ（Ｓｌ＞（Ｓ
３）（３４）が“Ｈ”レベルとなり、次の読み出し動作
において、暗証コードバス（３０）からの暗証コード列
を第１ラッチ回路（３４ｂ）の出力端子（Ｄ２）に対応
する位置にラッチする。この読み出し動作を順次４回繰
返すことで、第１ラッチ回路（４０ｂ）にＮ＝４ｘ８テ
３２ビットの暗証コード列をラッチする０次に端末機は
暗証番号が組み入れられた解読テキストから、暗証コー
ド列の実際の内容を解読する（第４図のステップＳ７）
。

そしてその解読された暗証コード列を、アドレスバス（
１１）、データバス（１２）、ライト・イネーブル信号
線（１４）および照合回路選択信号線（２５）によって
第２データラッチ回路（３５）に書き込む（第４図のス
テップＳ８）、この時、選択回路（１７）により照合回
路選択信号線（２５）は”Ｌ”レベルにある。基本的に
この書き込み動作は第１データラッチ回路（３４）への
書き込みと同じであるが、違う点は書き込みデータはデ
ータバス（１２）から送れる、また端子（Ｄ、）〜（Ｄ
４）の選択はアドレスバス（１１）を使って行う点であ
る。このアドレスバス（１１）は上述した説明でわかる
ように、原理的に２本でよい６例えば、アドレスバス（
１１）のための入力端子（＾。）（＾、）を利用するこ
とが可能である１以上端子（＾。）（＾１）を制御し抽
出された暗証コード列を第２データラッチ回路（３５）
の端子（Ｄｌ）〜（Ｄ、）に対応する位置にラッチ、す
なわち書き込む、照合回路（１８）はＮビットの比較回
路で、この実施例では３２ビツトの比較器となる。そし
て照合の結果、第１データラッチバス群（４０＆）と第
２データラッチバス群（４０ｂ）との信号が一致した場
合には“Ｈ”レベル、両者が異なるならば“Ｌ”レベル
の信号を、出力端子（八Ｂ）から−致信号ラッチ回路（
３７）の入力端子（Ｔ）に出力する。

一致信号ラッチ回路（３７）は端子（Ｔ）に入力される
信号の立ち上がりエツジで入力端子（Ｄ）への信号をラ
ッチする回路である。今、データラッチバス群（４０ａ
）とデータラッチバス群（４０ｂ）の内容が同じである
ならば、端子（Ｔ）は“Ｌ”レベルがら“Ｈ”レベルへ
立ち上がる。従って一致信号のラッチ回路（３７）の端
子（Ｑ）は“Ｈ”レベルをラッチ出力する。

従って一致信号線（３１）は“Ｈ”レベルとなる。一致
信号線（３１）が“Ｈ”レベルになると、本体部分（１
＆）内のチップ選択回路（３ａ）の端子（Ｇ２）をＨ”
レベルとするため、チップ選択回路（３）はここで初め
てイネーブル（動作可能）状態となり、主記憶部（４）
へのアクセスが可能となる（第４図のステップｓ９〜５
１２）　、プルダウン抵抗（３２）はフローティング時
に一致信号線（３１）が“Ｌ”レベルにするものである
。

主記憶部（４）のアクセス時に照合回路選択信号線（２
５）、不揮発性メモリ選択信号線（２６）は非選択とな
るため、これらの選択信号線（２５）　（２６）は“Ｈ
”レベルとなり、照合回路（１８）、不揮発性メモリ（
１９）の入出力端子はフローティング状態となる。この
状態は電源入力線（８）が電圧印加状態にある間持続し
、電圧入力線（８）が規定値レベル以下になった場合は
一致信号線（３１）は“Ｈ”レベルから“Ｌ”レベルと
なる。従って電源入力線（８）の立ち上がり時には必ず
、上述した照合動作を実行する必要がある。

なお、上記実施例は、ユーザが暗証番号をキー人力して
照合動作が行われるものであった。この場合は個々のカ
ードに対してセキュリティを掛けることができる。この
発明の他の実施例として、ユーザは暗証番号をキー人力
する必要がなく、カードが挿入されると端末機が解読テ
キストを読み出し、暗証番号無しに自動的に解読テキス
トがら暗証コード列のアドレス、読み出し順序および暗
証コード列の実際の内容を解読して、同様な照合動作を
行うようにしてもよい、この場合は、特定の端末機に対
して特定の種類のカード以外は使用できない、すなわち
、特定の端末機と特定のカード（共に複数個であっても
よい）からなるシステムに対してセキュリティを掛ける
ことができる。ユーザが暗証番号をキー人力する照合方
式なのが、あるいは端末機が自動的に照合動作を行う方
式なのかは、上述したように解読テキストにこれに関す
る情報を入れておき、端末機が解読テキストがら判断す
るようにしてもよい、第４図のステップＳ４はこのこと
を示すもので、キー人力方式でない場合には、フローチ
ャートの右側に移り（図示省略）端末機が自動的に同様
な照合動作を行う。

また、上記実施例においては主記憶部（４）はスタティ
ックＲＡＭとしたが、他の半導体メモリ、例えばマスク
ＲＯＭ、ＯＴＰＲＯＭ、ＥＰＲＯＭＥＥＰＲＯＭで転用
が可能である。

また、上記実施例においては暗証コード列のビット数を
Ｎ　＝　ｍ　Ｘ　ｎ　＝４ｘ８＝３２ビットとしたが、
これに限定されるものではなく、暗証コード列のビット
数は適宜選択することが可能である。

また、上記実施例においては不揮発性メモリ（１９）に
記憶された解読テキストおよび暗証コード列の読み出し
制御を最上位アドレス信号線（２７）に従って行・って
いるが、例えば上位の複数ビット分のアドレス信号と不
揮発性メモリ選択信号線（２６）の信号との論理和をと
るようにしてアドレス入力条件を変えることで、解読テ
キストおよび暗証コード列のマツプを変更することがで
きる。

また、複数の照合回路（１８）および選択回路（１７）
からの選択信号の増設により、主記憶部（４）のそれぞ
れの半導体メモリのチップに個別に秘密保護機能を付加
することも可能である。

また、照合回路（１８）、第１および第２の３ステ一ト
バツフア群（２０）（２１）、ＯＲ回路（２ｚ）、アウ
トプットイネーブル制御ゲート回路（２３）および選択
回路（１））を１チツプ化することも可能であり、また
不揮発性メモリ（１９）にこれらの周辺回路を設けて１
チツプ化することも可能である。

また、照合回路選択信号線（２５）および不揮発性メモ
リ選択信号線（２６）を選択回路（１７）を介さずに直
接端末機から照合回路（１８）接続してもよい。

［発明の効果］ 以上のように、この発明によるＩＣメモリカード、すな
わち携帯形半導体記憶装置においては、不揮発性メモリ
に記憶された解読テキストおよび暗証コード列がそれぞ
れ、暗証コード列は記憶装置に内蔵された照合回路へ、
また解読テキストは記憶装置が接続された端末機まで読
み出さる。そして端末機側において、読み出された解読
テキストにキー人力された暗証番号が組み合わされ、こ
れから暗証コード列が解読される。そし７て解読された
暗証コード列が端末機から記憶装置内の照合回路へ送ら
れ、照合回路において予め不揮発性メモリから読み出さ
れた暗証コー・ド列との照合が行われ、両者が一致すれ
ば端末機からの主記憶部分Ｉ＼のアクセスが可能になる
ようにしたので、主記憶部分に秘密保持機能が付加され
た。さらにこの秘密保持機能を実現する手段を、受動的
機能部品で構成したので、従来のインターフェイスバス
をそのまま利用できる等の効果が得られる。

【図面の簡単な説明】

第１図はこの発明による携帯形半導体記憶装置の基本的
構成を示すブロック図、第２図は第１図に示した記憶装
置の秘密保護機能部分のより詳細なブロック図、第３図
は第２図の照合回路の内部構成を示すブロック図、第４
図はこの発明による暗証コード列の照合手順を示すフロ
ーチャート図、第５図は不揮発性メモリのメモリマツプ
の一例を示す図、第６図は従来の携帯形半導体記憶装置
のブロック図である。 図において、（２）は電源切換回路、（３ａ〉はチップ
選択回路、（４）は主記憶部、（５）はバッテリ、（６
）は電流制限抵抗、（７）は逆充電防止ダイオード、（
８）は電源入力線、（９）は内部電源線、（１ｏ）は保
護信号線、（１１）はアドレスバス、（１２）はデータ
バス、（１３）はカードセレクト信号線、（１４）はラ
イト・イネーブル信号線、（１５）はアウトプットイネ
ーブル信号線、（１６）はチップ選択信号線群、（１７
）は選択回路、（１８）は照合回路、（１９）は不揮発
性メモリ、（２０）は第１の３ステ一トバツフア群、（
２１）は第２の３ステ一トバツフア群、（２２）はＯＲ
回路、（２３）はＯＥ制御ゲート回路、（２４）は内部
データバス、（２５）は照合回路選択信号線、（２６）
は不揮発性メモリ選択信号線、（２７）は最上位アドレ
ス信号線、（２８）は第１ラッチ回路選択信号線、（２
９）はラップ−信号線、（３０）は暗証コードバス、（
３１）は一致信号線、（３２）はプルダウン抵抗、（３
３）はパイナリ力つシタ、（３４）は第１データラッチ
回路、（３５）は第２データラ・−・子回路、（３６）
は比較回路、（３７）は一致信号ラッチ回路、（３８）
はリセット用抵抗、（３９）はリセット用コ）デンサ、
（４０ａ）は第１データラッチバス群、（４０ｂ）は第
２データラッチバス群、（４１うはセキュリティ制御回
路、（４２）はインターフェースバス、＜　１．　Ｏｏ
　）はｒｃメモリカード、（１５０）はコネクタ、（Ｚ
ｏｏ）は端末機である。 尚、図中、同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　秘密保護機能を有する携帯形半導体記憶装置であつて
   、 データを記憶するための主記憶手段と、 装置外部から上記主記憶手段にアクセスするためのアド
   レスバス、データバスおよび各種制御線を含むインター
   フェースバスと、 上記主記憶手段への装置外部からのアクセスを制御する
   アクセス制御手段と、 暗証コード列とこの暗証コード列を知るための解読テキ
   ストとを記憶する、内部データバスを有する不揮発性記
   憶手段と、 上記不揮発性記憶手段から読み出された上記暗証コード
   列と装置外部から入力されたデータ列との照合を行い、
   両者が一致した場合に上記アクセス制御手段に装置外部
   からの上記主記憶手段へのアクセスを可能にさせる信号
   を発生する照合手段と、 上記インターフェースバスのアドレスバス等の信号に従
   って上記不揮発性記憶手段および照合手段のいずれかを
   動作可能な状態にする選択信号を発生する選択手段と、 この選択手段が発生する選択信号および上記インターフ
   ェースバスからのアドレス信号に従って、上記不揮発性
   記憶手段の内部データバスを上記照合手段もしくは上記
   インターフェースバスのデータバスのいずれか一方に接
   続する内部データバス接続制御手段と、 を備え、上記不揮発性記憶手段に記憶された暗証コード
   列は装置外部に読み出すことができず、解読テキストだ
   けが装置外部に読み出すことができ、解読テキストを装
   置外部に読み出して装置使用者の暗証番号と合わせるこ
   とによって、記暗証コード列の不揮発性記憶手段内にお
   ける記憶アドレス、読み出し順序および暗証コード列の
   実際の内容を解読し、解読された上記記憶アドレスおよ
   び読み出し順序に従って暗証コード列を上記不揮発性記
   憶手段から上記照合手段へ読み出し、さらに解読された
   コード列を上記照合手段に書き込んで、上記読み出され
   た暗証コード列との照合の結果、一致した場合に装置外
   部からのアクセスが行える携帯形半導体記憶装置。